JPH06186942A - 表示装置 - Google Patents
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- JPH06186942A JPH06186942A JP4354097A JP35409792A JPH06186942A JP H06186942 A JPH06186942 A JP H06186942A JP 4354097 A JP4354097 A JP 4354097A JP 35409792 A JP35409792 A JP 35409792A JP H06186942 A JPH06186942 A JP H06186942A
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- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
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- G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Liquid Crystal Display Device Control (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】
【目的】 ＶＲＡＭへのアクセスの回数を減少し、表示
制御系の負担を軽減し、表示制御系の消費電力を減少す
ることにより、バッテリー駆動の装置の連続稼動可能時
間を延長する。 【構成】 グラフィックＲＡＭ７とその制御部４、５、
９とを有する表示制御系において、表示画面上で隣接す
るドットに対応するグラフィックＲＡＭ７内のデータが
同一か否かを検出する手段１４、１５、１６と、これら
データが同一か否かを記憶するステータスＲＡＭ１３と
を設け、ステータスＲＡＭ１３の内容がグラフィックデ
ータの同一を表わす時、グラフィックＲＡＭ７を読出す
ことなく表示を行う。
制御系の負担を軽減し、表示制御系の消費電力を減少す
ることにより、バッテリー駆動の装置の連続稼動可能時
間を延長する。 【構成】 グラフィックＲＡＭ７とその制御部４、５、
９とを有する表示制御系において、表示画面上で隣接す
るドットに対応するグラフィックＲＡＭ７内のデータが
同一か否かを検出する手段１４、１５、１６と、これら
データが同一か否かを記憶するステータスＲＡＭ１３と
を設け、ステータスＲＡＭ１３の内容がグラフィックデ
ータの同一を表わす時、グラフィックＲＡＭ７を読出す
ことなく表示を行う。
Description
【０００１】
【産業上の利用分野】本発明は、特に低電力消費を必要
とするノートブック形のパソコンまたはワープロ等に適
した表示制御装置のビデオメモリへのアクセス方式に関
する。
とするノートブック形のパソコンまたはワープロ等に適
した表示制御装置のビデオメモリへのアクセス方式に関
する。
【０００２】
【従来の技術】バッテリー駆動の、パソコンまたはワー
プロ等においては長時間稼動できることが望ましい。特
にノートブック形のパソコンの分野においては、その性
能、機能においてデスクトップ形のものと同等のものが
構成され、しかもバッテリー駆動が可能になっている
が、その場合、連続稼動時間がバッテリー容量によって
制限され、十分に長い時間にわたって連続動作させるこ
とができない。また、バッテリー駆動の場合に限らず、
電子機器を省電力化することは一般的な要望であり、デ
ィスプレイ装置の省電力化についても種々の方法が提案
されている。例えば、特開昭５９−２０８１号公報によ
れば、セグメント表示とドットマトリックス表示等の複
数の表示が可能であり、これら表示がそれぞれ独立した
駆動回路によって行われる復号表示プラズマディスプレ
イパネルにおいて、複数の表示のうち現在使われていな
いものとブランキング状態にあるものの駆動回路への電
力の供給を遮断するプラズマディスプレイパネルの駆動
回路が開示されている。また、特開平３−１０５５６１
号公報によれば、表示画面の内容を検知し、輝度低下と
電源断とを組合わせた構成とすることにより、ディスプ
レイの劣化防止と省電力を可能にしたワードプロセッサ
が開示されている。
プロ等においては長時間稼動できることが望ましい。特
にノートブック形のパソコンの分野においては、その性
能、機能においてデスクトップ形のものと同等のものが
構成され、しかもバッテリー駆動が可能になっている
が、その場合、連続稼動時間がバッテリー容量によって
制限され、十分に長い時間にわたって連続動作させるこ
とができない。また、バッテリー駆動の場合に限らず、
電子機器を省電力化することは一般的な要望であり、デ
ィスプレイ装置の省電力化についても種々の方法が提案
されている。例えば、特開昭５９−２０８１号公報によ
れば、セグメント表示とドットマトリックス表示等の複
数の表示が可能であり、これら表示がそれぞれ独立した
駆動回路によって行われる復号表示プラズマディスプレ
イパネルにおいて、複数の表示のうち現在使われていな
いものとブランキング状態にあるものの駆動回路への電
力の供給を遮断するプラズマディスプレイパネルの駆動
回路が開示されている。また、特開平３−１０５５６１
号公報によれば、表示画面の内容を検知し、輝度低下と
電源断とを組合わせた構成とすることにより、ディスプ
レイの劣化防止と省電力を可能にしたワードプロセッサ
が開示されている。
【０００３】
【発明が解決しようとする課題】図１は、周知のノート
ブック形パソコンの構成を示している。この種のパソコ
ンの構成と動作については、周知であるため，ここで詳
細に説明せず、その動作時間に関係する消費電力につい
て説明する。図１中の各ブロックには、その消費電力の
大小を示す符号が付けられている。図中の符号◎は消費
電力が大きいことを表わし、○は中程度、×は小さいこ
とを表わしている。この符号表示に従って消費電力が大
きいブロックは、ブロックを大きく系列としてまとめる
と、次の４つの系列にまとめられる。 １．ＣＰＵとシステムメモリ系 ２．外部記憶系 ３．ＬＣＤバックライト系 ４．表示制御系
ブック形パソコンの構成を示している。この種のパソコ
ンの構成と動作については、周知であるため，ここで詳
細に説明せず、その動作時間に関係する消費電力につい
て説明する。図１中の各ブロックには、その消費電力の
大小を示す符号が付けられている。図中の符号◎は消費
電力が大きいことを表わし、○は中程度、×は小さいこ
とを表わしている。この符号表示に従って消費電力が大
きいブロックは、ブロックを大きく系列としてまとめる
と、次の４つの系列にまとめられる。 １．ＣＰＵとシステムメモリ系 ２．外部記憶系 ３．ＬＣＤバックライト系 ４．表示制御系
【０００４】これら各系列については、それぞれ独自の
省電力化の方法が存在するが、本発明は、表示制御系に
おいて表示電力を減少させる手段を提供するものであ
る。表示制御系においては、表示装置（ＬＣＤ）が要求
する所定の頻度で、ＶＲＡＭからＬＣＤへ常に表示デー
タを転送する必要がある。その場合、表示制御部は、Ｖ
ＲＡＭを繰返し読出し、読出したデータをＬＣＤが要求
する形に変換して、ＬＣＤに送る。そこで、本発明の目
的は、ＶＲＡＭへのアクセスの回数を減少させ、表示制
御系の負担を軽減し、それにより表示制御系の消費電力
を減少し、その結果としてバッテリー駆動の装置の連続
稼動可能時間を延長することにある。
省電力化の方法が存在するが、本発明は、表示制御系に
おいて表示電力を減少させる手段を提供するものであ
る。表示制御系においては、表示装置（ＬＣＤ）が要求
する所定の頻度で、ＶＲＡＭからＬＣＤへ常に表示デー
タを転送する必要がある。その場合、表示制御部は、Ｖ
ＲＡＭを繰返し読出し、読出したデータをＬＣＤが要求
する形に変換して、ＬＣＤに送る。そこで、本発明の目
的は、ＶＲＡＭへのアクセスの回数を減少させ、表示制
御系の負担を軽減し、それにより表示制御系の消費電力
を減少し、その結果としてバッテリー駆動の装置の連続
稼動可能時間を延長することにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明によ
れば、この目的は次のようにして達成される。すなわち
グラフィックデータを格納する第１のメモリと、このメ
モリを繰返し読出す制御部とを有する表示を制御する表
示装置において、制御部に、表示画面上に隣接して表示
するために第１のメモリ内の異なったアドレスに格納さ
れたグラフィックデータの内容が同一であるか否かを検
出する手段と、この内容が同一であるか否かを記憶する
第２のメモリとが設けられており、第２のメモリの内容
が、グラフィックデータの同一を表わす時、第１のメモ
リを読出すことなしに表示を行い、表示制御装置の電力
消費量を低減する。第２のメモリの内容が有効か無効か
を１フレーム毎にチェックすることにより、第１のメモ
リの内容の更新に瞬時に対応することができる。第２の
メモリは第１のメモリよりも小さな容量でよいので、第
２のメモリと制御部とは１つのＩＣチップ内に構成する
ことができる。
れば、この目的は次のようにして達成される。すなわち
グラフィックデータを格納する第１のメモリと、このメ
モリを繰返し読出す制御部とを有する表示を制御する表
示装置において、制御部に、表示画面上に隣接して表示
するために第１のメモリ内の異なったアドレスに格納さ
れたグラフィックデータの内容が同一であるか否かを検
出する手段と、この内容が同一であるか否かを記憶する
第２のメモリとが設けられており、第２のメモリの内容
が、グラフィックデータの同一を表わす時、第１のメモ
リを読出すことなしに表示を行い、表示制御装置の電力
消費量を低減する。第２のメモリの内容が有効か無効か
を１フレーム毎にチェックすることにより、第１のメモ
リの内容の更新に瞬時に対応することができる。第２の
メモリは第１のメモリよりも小さな容量でよいので、第
２のメモリと制御部とは１つのＩＣチップ内に構成する
ことができる。
【０００６】
【作用】従来の技術では、第１のメモリ、すなわちＶＲ
ＡＭの内容にかかわらず、常にＶＲＡＭにアクセスしな
ければならないが、本発明によれば、ＶＲＡＭへのアク
セスは、第２のメモリの内容に従って、表示画面上にお
いて隣接した点と異なったデータを表示すべき場合だけ
に行えばよい。図２は、グラフィックＲＡＭの内容と表
示された画面との対応関係の一例を示している。表示装
置は、上端左側から順に表示を行う。そのため表示制御
部は、上端左側に対応するグラフィックＲＡＭ、すなわ
ちＶＲＡＭの記憶位置から順にデータを読出し、それを
表示装置に送る。図中に示したアドレスで説明すれば、
表示制御部は、ＶＲＡＭのアドレスＳから、アドレスＳ
＋１、Ｓ＋２、・・・Ｓ＋Ｋの順にデータを読出し、ア
ドレスＳ＋Ｋの次には再びアドレスＳに戻って同じ順序
で読出しを繰返す。ＶＲＡＭは、各画面の内容を１ドッ
トずつ記憶している。
ＡＭの内容にかかわらず、常にＶＲＡＭにアクセスしな
ければならないが、本発明によれば、ＶＲＡＭへのアク
セスは、第２のメモリの内容に従って、表示画面上にお
いて隣接した点と異なったデータを表示すべき場合だけ
に行えばよい。図２は、グラフィックＲＡＭの内容と表
示された画面との対応関係の一例を示している。表示装
置は、上端左側から順に表示を行う。そのため表示制御
部は、上端左側に対応するグラフィックＲＡＭ、すなわ
ちＶＲＡＭの記憶位置から順にデータを読出し、それを
表示装置に送る。図中に示したアドレスで説明すれば、
表示制御部は、ＶＲＡＭのアドレスＳから、アドレスＳ
＋１、Ｓ＋２、・・・Ｓ＋Ｋの順にデータを読出し、ア
ドレスＳ＋Ｋの次には再びアドレスＳに戻って同じ順序
で読出しを繰返す。ＶＲＡＭは、各画面の内容を１ドッ
トずつ記憶している。
【０００７】表示装置の画面は、色を定義するため複数
のプレーンから構成されており、図２の例では４つのプ
レーンから構成されている。この例ではＶＲＡＭの１つ
のアドレスは１６ビットから構成されているので、ＶＲ
ＡＭの１つのアドレスはこの場合、４つのプレーンから
成るドットを４つ記憶することができる。従って上左端
の第１のドットは、アドレスＳのビット０、１、２、３
のデータを合成して色を定義している。この場合４ビッ
トなので、２4 ＝１６の色を定義できるが、プレーン数
を８とすれば２8 ＝２５６、１６とすれば２16＝６５５
３６の色を定義できる。
のプレーンから構成されており、図２の例では４つのプ
レーンから構成されている。この例ではＶＲＡＭの１つ
のアドレスは１６ビットから構成されているので、ＶＲ
ＡＭの１つのアドレスはこの場合、４つのプレーンから
成るドットを４つ記憶することができる。従って上左端
の第１のドットは、アドレスＳのビット０、１、２、３
のデータを合成して色を定義している。この場合４ビッ
トなので、２4 ＝１６の色を定義できるが、プレーン数
を８とすれば２8 ＝２５６、１６とすれば２16＝６５５
３６の色を定義できる。
【０００８】ＶＲＡＭの読出しには大量の電流を必要と
するが、実際のノート形パソコンの画面の場合、ドット
毎に色が異なるのは、文字を表示している部分または背
景に模様を表示する場合なので、本発明によれば、ＶＲ
ＡＭの読出しの回数が減少でき、省電力化が達成でき
る。例えばワープロで文書を作成する場合、空白の行を
設けまたは文字のある行では右側が空白となることが多
い。また計算ソフトにより計算を行う場合、文字は全体
にまばらに存在する。背景に細かい模様を表示すること
も望ましいことではない。これらの理由から、通常は画
面において連続したドットは同じデータから成ることが
多い。本発明によれば、第２のメモリを設けることによ
り、連続して同じ色のドットが存在する場合、ＶＲＡＭ
の読出しは行わずに、表示装置への表示データを作成す
ることができるので、省電力化が達成される。
するが、実際のノート形パソコンの画面の場合、ドット
毎に色が異なるのは、文字を表示している部分または背
景に模様を表示する場合なので、本発明によれば、ＶＲ
ＡＭの読出しの回数が減少でき、省電力化が達成でき
る。例えばワープロで文書を作成する場合、空白の行を
設けまたは文字のある行では右側が空白となることが多
い。また計算ソフトにより計算を行う場合、文字は全体
にまばらに存在する。背景に細かい模様を表示すること
も望ましいことではない。これらの理由から、通常は画
面において連続したドットは同じデータから成ることが
多い。本発明によれば、第２のメモリを設けることによ
り、連続して同じ色のドットが存在する場合、ＶＲＡＭ
の読出しは行わずに、表示装置への表示データを作成す
ることができるので、省電力化が達成される。
【０００９】
【実施例】本発明の実施例を以下図面を参照してより詳
細に説明する。まず図３に、従来技術による表示制御系
のブロック図を示す。この表示制御系は、発振部１、基
本信号発生回路２、表示装置制御信号発生部３、グラフ
ィックＲＡＭ制御信号発生部４、グラフィックＲＡＭア
ドレスカウンタ５、マルチプレクサ６、グラフィックＲ
ＡＭ７、ドライバレシーバ８、ラッチ９、並列直列変換
器１０およびパレット１１から構成されており、図には
その他に表示装置１２も示されている。
細に説明する。まず図３に、従来技術による表示制御系
のブロック図を示す。この表示制御系は、発振部１、基
本信号発生回路２、表示装置制御信号発生部３、グラフ
ィックＲＡＭ制御信号発生部４、グラフィックＲＡＭア
ドレスカウンタ５、マルチプレクサ６、グラフィックＲ
ＡＭ７、ドライバレシーバ８、ラッチ９、並列直列変換
器１０およびパレット１１から構成されており、図には
その他に表示装置１２も示されている。
【００１０】表示制御系は、一般に表示装置によって定
められた所定の周期で、制御信号と表示データを、表示
装置１２に対して転送するように構成されている。その
ため発振部１と基本信号発生回路２により、基本となる
クロック信号が形成される。表示装置制御信号発生部３
は、このクロック信号により表示装置１２の制御信号を
形成する。グラフィックＲＡＭ制御信号発生部４は、同
じくこのクロック信号を基に、表示データを順次送るた
め、グラフィックＲＡＭ７の制御信号を形成し、かつア
ドレスカウンタ５はこのクロック信号を基に、グラフィ
ックＲＡＭ７のアドレスを形成する。アドレスカウンタ
５の形成するアドレスは、グラフィックＲＡＭ７の読出
しのために使われるが、書込み用のアドレス、すなわち
表示内容の変更の時に使われるアドレスは、ＭＰＵから
供給される。アドレスカウンタ５からのアドレスとＭＰ
Ｕからのアドレスは、マルチプレクサ６に供給され、こ
のマルチプレクサ６は、動作に応じて一方のアドレスを
選択し、グラフィックＲＡＭ７に供給する。この時、グ
ラフィックＲＡＭ７から読出される表示用のデータとＭ
ＰＵから供給される書込み用データがデータバス上で衝
突することを防止するため、ＭＰＵからのデータバス
は、ドライバレシーバ８を介してグラフィックＲＡＭ７
のデータバスに接続されている。
められた所定の周期で、制御信号と表示データを、表示
装置１２に対して転送するように構成されている。その
ため発振部１と基本信号発生回路２により、基本となる
クロック信号が形成される。表示装置制御信号発生部３
は、このクロック信号により表示装置１２の制御信号を
形成する。グラフィックＲＡＭ制御信号発生部４は、同
じくこのクロック信号を基に、表示データを順次送るた
め、グラフィックＲＡＭ７の制御信号を形成し、かつア
ドレスカウンタ５はこのクロック信号を基に、グラフィ
ックＲＡＭ７のアドレスを形成する。アドレスカウンタ
５の形成するアドレスは、グラフィックＲＡＭ７の読出
しのために使われるが、書込み用のアドレス、すなわち
表示内容の変更の時に使われるアドレスは、ＭＰＵから
供給される。アドレスカウンタ５からのアドレスとＭＰ
Ｕからのアドレスは、マルチプレクサ６に供給され、こ
のマルチプレクサ６は、動作に応じて一方のアドレスを
選択し、グラフィックＲＡＭ７に供給する。この時、グ
ラフィックＲＡＭ７から読出される表示用のデータとＭ
ＰＵから供給される書込み用データがデータバス上で衝
突することを防止するため、ＭＰＵからのデータバス
は、ドライバレシーバ８を介してグラフィックＲＡＭ７
のデータバスに接続されている。
【００１１】表示を行う場合には、アドレスカウンタ５
のアドレスが、マルチプレクサ６を介してグラフィック
ＲＡＭ７に供給される。グラフィックＲＡＭ７は、アド
レスカウンタ５から供給される順次アドレスに従って順
にデータを出力し、このデータはラッチ９によってラッ
チされる。ラッチされたデータは、並列直列変換器１０
で、プレーン毎に分割された後に直列に変換され、これ
らのデータは、パレット１１で色選択を行って、表示デ
ータとして表示装置１２に送られる。
のアドレスが、マルチプレクサ６を介してグラフィック
ＲＡＭ７に供給される。グラフィックＲＡＭ７は、アド
レスカウンタ５から供給される順次アドレスに従って順
にデータを出力し、このデータはラッチ９によってラッ
チされる。ラッチされたデータは、並列直列変換器１０
で、プレーン毎に分割された後に直列に変換され、これ
らのデータは、パレット１１で色選択を行って、表示デ
ータとして表示装置１２に送られる。
【００１２】図４は、本発明の一実施例にかかる表示制
御系のブロック図を示している。本実施例による表示制
御系は、図３に示した構成に加えて、ステータスＲＡＭ
１３、およびこれに関連して第１ラッチ１４、第２ラッ
チ１５並びに比較器１６を有する。ステータスＲＡＭ１
３は、グラフィックＲＡＭ７の状態を記憶するものであ
る。ステータスＲＡＭ１３の書込みは次のようにして行
われる。表示を行う際、グラフィックＲＡＭアドレスカ
ウンタ５の順次アドレスがグラフィックＲＡＭ７に供給
され、グラフィックＲＡＭ７の当該のアドレスの内容
は、前記のように処理されて、表示装置１２に送られ
る。そして、それと同時にグラフィックＲＡＭ７の当該
のアドレスの内容は、第１ラッチ１４に送られ、ここで
ラッチされる。次にグラフィックＲＡＭアドレスカウン
タ５が１つ進められ、グラフィックＲＡＭ７の次のアド
レスの内容が、同様に表示装置１２に送られる。
御系のブロック図を示している。本実施例による表示制
御系は、図３に示した構成に加えて、ステータスＲＡＭ
１３、およびこれに関連して第１ラッチ１４、第２ラッ
チ１５並びに比較器１６を有する。ステータスＲＡＭ１
３は、グラフィックＲＡＭ７の状態を記憶するものであ
る。ステータスＲＡＭ１３の書込みは次のようにして行
われる。表示を行う際、グラフィックＲＡＭアドレスカ
ウンタ５の順次アドレスがグラフィックＲＡＭ７に供給
され、グラフィックＲＡＭ７の当該のアドレスの内容
は、前記のように処理されて、表示装置１２に送られ
る。そして、それと同時にグラフィックＲＡＭ７の当該
のアドレスの内容は、第１ラッチ１４に送られ、ここで
ラッチされる。次にグラフィックＲＡＭアドレスカウン
タ５が１つ進められ、グラフィックＲＡＭ７の次のアド
レスの内容が、同様に表示装置１２に送られる。
【００１３】この時同時にこの内容は第１ラッチ１４に
送られ、ここでラッチされる。この時それまで第１ラッ
チ１４にあったデータは、第２ラッチ１５に送られ、こ
こでラッチされる。比較器１６は、この時の２つのラッ
チ１４、１５の内容を比較し、連続した２つのデータが
同じか否かを判定する。データが一致した場合、グラフ
ィックＲＡＭアドレスカウンタ５によって指定されるス
テータスＲＡＭ１３のアドレス位置に１が記入され、一
致しない場合、０が記入される。このようにしてグラフ
ィックＲＡＭ７の全アドレスを１度読出す間に、ステー
タスＲＡＭ１３が設定される。
送られ、ここでラッチされる。この時それまで第１ラッ
チ１４にあったデータは、第２ラッチ１５に送られ、こ
こでラッチされる。比較器１６は、この時の２つのラッ
チ１４、１５の内容を比較し、連続した２つのデータが
同じか否かを判定する。データが一致した場合、グラフ
ィックＲＡＭアドレスカウンタ５によって指定されるス
テータスＲＡＭ１３のアドレス位置に１が記入され、一
致しない場合、０が記入される。このようにしてグラフ
ィックＲＡＭ７の全アドレスを１度読出す間に、ステー
タスＲＡＭ１３が設定される。
【００１４】このようにしてステータスＲＡＭ１３が設
定されている場合、ステータスＲＡＭ１３の内容が０で
あるアドレスについてだけ、グラフィックＲＡＭ７を読
出せばよい。しかしながら実際には、表示動作と同時
に、厳密には個々のアドレスの表示動作の合間に、ＭＰ
ＵはグラフィックＲＡＭ７の内容を書き換えることがあ
る。この時にはステータスＲＡＭ１３の内容は、グラフ
ィックＲＡＭ７の内容を正しく表わしておらず、ステー
タスＲＡＭ１３の内容を更新しなければならない。
定されている場合、ステータスＲＡＭ１３の内容が０で
あるアドレスについてだけ、グラフィックＲＡＭ７を読
出せばよい。しかしながら実際には、表示動作と同時
に、厳密には個々のアドレスの表示動作の合間に、ＭＰ
ＵはグラフィックＲＡＭ７の内容を書き換えることがあ
る。この時にはステータスＲＡＭ１３の内容は、グラフ
ィックＲＡＭ７の内容を正しく表わしておらず、ステー
タスＲＡＭ１３の内容を更新しなければならない。
【００１５】ステータスＲＡＭ１３の内容がグラフィッ
クＲＡＭ７の内容を正しく表わしているか否かを確認す
るため、チェック回路が設けられている。このチェック
回路は図５に示されている。チェック回路は、ＲＳフリ
ップフロップから構成されており、グラフィックＲＡＭ
アドレスカウンタ５のスタートアドレス（アドレス０）
でセットされ、ＭＰＵ制御信号のライト信号が生じる
と、リセットされる。従ってこのチェック回路の出力
は、グラフィックＲＡＭ書き換えフラグを形成してい
る。１つの画面を左上から表示するため、グラフィック
ＲＡＭアドレスカウンタをスタートアドレスにセットす
る時、同時にチェック回路のフリップフロップがセット
される。この時、グラフィックＲＡＭ書き換えフラグ信
号は「１」になる。その後、表示動作が繰返し行われる
が、その間にＭＰＵ制御信号、ライトが生じると、フリ
ップフロップはリセットされ、グラフィックＲＡＭ書き
換えフラグは「０」になる。
クＲＡＭ７の内容を正しく表わしているか否かを確認す
るため、チェック回路が設けられている。このチェック
回路は図５に示されている。チェック回路は、ＲＳフリ
ップフロップから構成されており、グラフィックＲＡＭ
アドレスカウンタ５のスタートアドレス（アドレス０）
でセットされ、ＭＰＵ制御信号のライト信号が生じる
と、リセットされる。従ってこのチェック回路の出力
は、グラフィックＲＡＭ書き換えフラグを形成してい
る。１つの画面を左上から表示するため、グラフィック
ＲＡＭアドレスカウンタをスタートアドレスにセットす
る時、同時にチェック回路のフリップフロップがセット
される。この時、グラフィックＲＡＭ書き換えフラグ信
号は「１」になる。その後、表示動作が繰返し行われる
が、その間にＭＰＵ制御信号、ライトが生じると、フリ
ップフロップはリセットされ、グラフィックＲＡＭ書き
換えフラグは「０」になる。
【００１６】表示動作が右下まで終了した時に、グラフ
ィックＲＡＭ書き換えフラグがチェックされる。グラフ
ィックＲＡＭ書き換えフラグが１であれば、ステータス
ＲＡＭ１３はグラフィックＲＡＭ７の内容を正しく表し
ているので、本実施例により、ステータスＲＡＭ１３の
内容に従って、グラフィックＲＡＭ７の読出しが省略で
きる。このフラグが０である場合には、書き換えが行わ
れたものと判断され、次の１フレームは、従来技術のよ
うに通常にグラフィックＲＡＭ７の読出しが行われ、同
時にステータスＲＡＭ１３の内容の更新が行われる。
ィックＲＡＭ書き換えフラグがチェックされる。グラフ
ィックＲＡＭ書き換えフラグが１であれば、ステータス
ＲＡＭ１３はグラフィックＲＡＭ７の内容を正しく表し
ているので、本実施例により、ステータスＲＡＭ１３の
内容に従って、グラフィックＲＡＭ７の読出しが省略で
きる。このフラグが０である場合には、書き換えが行わ
れたものと判断され、次の１フレームは、従来技術のよ
うに通常にグラフィックＲＡＭ７の読出しが行われ、同
時にステータスＲＡＭ１３の内容の更新が行われる。
【００１７】グラフィックＲＡＭ書き換えフラグが１
で、省電力の表示を行う場合、グラフィックＲＡＭアド
レスカウンタ５の指定するアドレスに従ってステータス
ＲＡＭ１３を読取り、その内容が０の時にのみ、引き続
きグラフィックＲＡＭ７の内容を読取り、表示を行う。
しかし、ステータスＲＡＭ１３の内容が１の場合には、
グラフィックＲＡＭ７の当該アドレスの内容はその前の
ものと同じなので、改めてグラフィックＲＡＭ７の読取
りを行う必要はない。この場合には、ラッチ９の内容を
表示する。この省電力モードの場合、ステータスＲＡＭ
１３の書き換えは行わないので、第１ラッチ１４、第２
ラッチ１５および比較器１６は動作しない。
で、省電力の表示を行う場合、グラフィックＲＡＭアド
レスカウンタ５の指定するアドレスに従ってステータス
ＲＡＭ１３を読取り、その内容が０の時にのみ、引き続
きグラフィックＲＡＭ７の内容を読取り、表示を行う。
しかし、ステータスＲＡＭ１３の内容が１の場合には、
グラフィックＲＡＭ７の当該アドレスの内容はその前の
ものと同じなので、改めてグラフィックＲＡＭ７の読取
りを行う必要はない。この場合には、ラッチ９の内容を
表示する。この省電力モードの場合、ステータスＲＡＭ
１３の書き換えは行わないので、第１ラッチ１４、第２
ラッチ１５および比較器１６は動作しない。
【００１８】省電力モードで１フレームの表示を行った
後に、図５に示したグラフィックＲＡＭ書き換えフラグ
をチェックし、このフラグが１であれば、次のフレーム
も省電力モードで表示を行うが、このフラグが０であれ
ば、次のフレームは、すべてのデータをグラフィックＲ
ＡＭ７から読取り、通常のモードで表示を行う。この
時、同時にステータスＲＡＭ１３の更新を行う。以上の
ように、グラフィックＲＡＭ７の隣接するアドレスの内
容が同じ場合には、グラフィックＲＡＭ７の読取りを行
わず、ステータスＲＡＭ１３の読取りのみで表示を行う
ことができ、その場合、ステータスＲＡＭ１３のビット
数は、グラフィックＲＡＭ７のものより少ないので、読
取りのための消費電流は節約できる。
後に、図５に示したグラフィックＲＡＭ書き換えフラグ
をチェックし、このフラグが１であれば、次のフレーム
も省電力モードで表示を行うが、このフラグが０であれ
ば、次のフレームは、すべてのデータをグラフィックＲ
ＡＭ７から読取り、通常のモードで表示を行う。この
時、同時にステータスＲＡＭ１３の更新を行う。以上の
ように、グラフィックＲＡＭ７の隣接するアドレスの内
容が同じ場合には、グラフィックＲＡＭ７の読取りを行
わず、ステータスＲＡＭ１３の読取りのみで表示を行う
ことができ、その場合、ステータスＲＡＭ１３のビット
数は、グラフィックＲＡＭ７のものより少ないので、読
取りのための消費電流は節約できる。
【００１９】以上の説明では、１画面駆動の表示方式に
ついて述べたが、液晶パネルの表示方式では、表示品質
を高めるために２画面駆動表示方式が採用されることが
ある。その場合には、グラフィックＲＡＭアドレスカウ
ンタ５から生じる連続したアドレスは、表示画面上で隣
接した位置のデータに対応するとは限らないので、装置
のブロックの構成は、図示したものといくらか相違する
が、同じ原理で省電力を達成することができる。
ついて述べたが、液晶パネルの表示方式では、表示品質
を高めるために２画面駆動表示方式が採用されることが
ある。その場合には、グラフィックＲＡＭアドレスカウ
ンタ５から生じる連続したアドレスは、表示画面上で隣
接した位置のデータに対応するとは限らないので、装置
のブロックの構成は、図示したものといくらか相違する
が、同じ原理で省電力を達成することができる。
【００２０】画面サイズが例えば６４０×４８０ドット
である場合、各ＲＡＭの容量は、図２に示す構成の場
合、次のようになる。 グラフィックＲＡＭ７（４プレーンの場合）： ６４０×４８０×４＝１２２８８００ビット ステータスＲＡＭ１３： ６４０×４８０／４＝７６８００ビット 従ってステータスＲＡＭ１３の容量はグラフィックＲＡ
Ｍ７の容量の１／１６である。
である場合、各ＲＡＭの容量は、図２に示す構成の場
合、次のようになる。 グラフィックＲＡＭ７（４プレーンの場合）： ６４０×４８０×４＝１２２８８００ビット ステータスＲＡＭ１３： ６４０×４８０／４＝７６８００ビット 従ってステータスＲＡＭ１３の容量はグラフィックＲＡ
Ｍ７の容量の１／１６である。
【００２１】このようにステータスＲＡＭ１３の容量は
小さいので、表示制御部といっしょに１つのＩＣチップ
内に構成することができる。その場合、ステータスＲＡ
Ｍ１３にアスセスするためのデータ線、アドレス線に必
要なドライブ電力も小さくできるため、ここでも省電力
化が可能になる。
小さいので、表示制御部といっしょに１つのＩＣチップ
内に構成することができる。その場合、ステータスＲＡ
Ｍ１３にアスセスするためのデータ線、アドレス線に必
要なドライブ電力も小さくできるため、ここでも省電力
化が可能になる。
【００２２】
【発明の効果】請求項１記載の発明によれば、連続して
読取るべきグラフィックデータが前のものと同じである
か否かを検出し、同一である場合、ビット数の多いＶＲ
ＡＭにアクセスすることなく表示を行うことができるの
で、表示制御系の消費電力を減らすことができる。請求
項２記載の発明によれば、１フレーム毎にグラフィック
ＲＡＭ書き換えフラグをチェックするので、簡単な回路
により確実に正しい表示データを表示することができ
る。１フレームは通常１／７０秒程度なので、ＶＲＡＭ
が書き換えられた時、すぐにこのことを表示に反映する
必要はなく、次のフレームにおいて新しいデータを表示
すれば、オペレータには正しい表示に見える。請求項３
記載の発明によれば、第２のメモリを制御部と同じＩＣ
チップ内に構成するので、第２のメモリのアクセスには
さらにわずかな電力しか必要とせず、さらに省電力化を
推進することができる。
読取るべきグラフィックデータが前のものと同じである
か否かを検出し、同一である場合、ビット数の多いＶＲ
ＡＭにアクセスすることなく表示を行うことができるの
で、表示制御系の消費電力を減らすことができる。請求
項２記載の発明によれば、１フレーム毎にグラフィック
ＲＡＭ書き換えフラグをチェックするので、簡単な回路
により確実に正しい表示データを表示することができ
る。１フレームは通常１／７０秒程度なので、ＶＲＡＭ
が書き換えられた時、すぐにこのことを表示に反映する
必要はなく、次のフレームにおいて新しいデータを表示
すれば、オペレータには正しい表示に見える。請求項３
記載の発明によれば、第２のメモリを制御部と同じＩＣ
チップ内に構成するので、第２のメモリのアクセスには
さらにわずかな電力しか必要とせず、さらに省電力化を
推進することができる。
【図１】周知のノートブック形パソコンの構成を示すブ
ロック図である。
ロック図である。
【図２】グラフィックＲＡＭと画面の対応を説明する図
である。
である。
【図３】周知の表示制御系の構成を示すブロック図であ
る。
る。
【図４】本発明の実施例による表示制御系の構成を示す
ブロック図である。
ブロック図である。
【図５】グラフィックＲＡＭ書き換えフラグの制御部の
構成を示すブロック図である。
構成を示すブロック図である。
【符号の説明】 １ 発振部 ２ 基本信号発生回路 ３ 表示装置制御信号発生部 ４ グラフィックＲＡＭ制御信号発生部 ５ グラフィックＲＡＭアドレスカウンタ ６ マルチプレクサ ７ グラフィックＲＡＭ ８ ドライバレシーバ ９ ラッチ １０ 並列直列変換器 １１ パレット １２ 表示装置 １３ ステータスＲＡＭ １４ 第１ラッチ １５ 第２ラッチ １６ 比較器
Claims (3)
- 【請求項１】 グラフィックデータを格納する第１のメ
モリと、このメモリを繰返し読出す制御部とを有する表
示を制御する制御装置において、 前記制御部に、表示画面上に隣接して表示するために第
１のメモリ内の異なったアドレスに格納されたグラフィ
ックデータの内容が同一であるか否かを検出する手段
と、この内容が同一であるか否かを記憶する第２のメモ
リとが設けられており、前記第２のメモリの内容が、グ
ラフィックデータの同一を表わす時、前記第１のメモリ
を読み出すことなしに表示を行い、表示制御装置の電力
消費量を低減することを特徴とする表示装置。 - 【請求項２】 前記第２のメモリの内容が有効か無効か
を１フレーム毎にチェックすることを特徴とする請求項
１記載の表示装置。 - 【請求項３】 前記第２のメモリと前記制御部とが１つ
のＩＣチップ内に構成されていることを特徴とする、請
求項１または２記載の表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354097A JPH06186942A (ja) | 1992-12-15 | 1992-12-15 | 表示装置 |
| US08/166,887 US5459833A (en) | 1992-12-15 | 1993-12-15 | Display control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354097A JPH06186942A (ja) | 1992-12-15 | 1992-12-15 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06186942A true JPH06186942A (ja) | 1994-07-08 |
Family
ID=18435279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4354097A Pending JPH06186942A (ja) | 1992-12-15 | 1992-12-15 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459833A (ja) |
| JP (1) | JPH06186942A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4345261A1 (de) * | 1993-12-15 | 1995-06-22 | Mitsubishi Electric Corp | Plasmareaktionsvorrichtung |
| DE4342827A1 (de) * | 1993-12-15 | 1995-06-29 | Mitsubishi Electric Corp | Plasmareaktionsvorrichtung |
| DE10018015A1 (de) * | 2000-04-11 | 2001-10-25 | Infineon Technologies Ag | Anordnung zur Durchführung eines plasmabasierten Verfahrens |
| JP2001331140A (ja) * | 2000-05-23 | 2001-11-30 | Mitsubishi Electric Corp | 節電表示装置 |
| JP2003186445A (ja) * | 2001-12-13 | 2003-07-04 | Mitsubishi Electric Corp | 表示装置 |
| JP2006323375A (ja) * | 2005-04-19 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100243316B1 (ko) * | 1996-12-21 | 2000-02-01 | 윤종용 | 컴퓨터 시스템의 디스플레이 절환 회로 및 그 방법 |
| US5822599A (en) * | 1996-12-17 | 1998-10-13 | Intel Corporation | Method and apparatus for selectively activating a computer display for power management |
| GB2329741A (en) * | 1997-09-29 | 1999-03-31 | Holtek Microelectronics Inc | Liquid crystal display driver |
| SG98413A1 (en) * | 1999-07-08 | 2003-09-19 | Nichia Corp | Image display apparatus and its method of operation |
| US20070039027A1 (en) * | 2005-07-22 | 2007-02-15 | Sony Corporation | RF based display control system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4881205A (en) * | 1987-04-21 | 1989-11-14 | Casio Computer Co., Ltd. | Compact electronic apparatus with a refresh unit for a dynamic type memory |
| US5252959A (en) * | 1989-02-20 | 1993-10-12 | Seiko Epson Corporation | Method and apparatus for controlling a multigradation display |
| US5241680A (en) * | 1989-06-12 | 1993-08-31 | Grid Systems Corporation | Low-power, standby mode computer |
-
1992
- 1992-12-15 JP JP4354097A patent/JPH06186942A/ja active Pending
-
1993
- 1993-12-15 US US08/166,887 patent/US5459833A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4345261A1 (de) * | 1993-12-15 | 1995-06-22 | Mitsubishi Electric Corp | Plasmareaktionsvorrichtung |
| DE4342827A1 (de) * | 1993-12-15 | 1995-06-29 | Mitsubishi Electric Corp | Plasmareaktionsvorrichtung |
| DE10018015A1 (de) * | 2000-04-11 | 2001-10-25 | Infineon Technologies Ag | Anordnung zur Durchführung eines plasmabasierten Verfahrens |
| JP2001331140A (ja) * | 2000-05-23 | 2001-11-30 | Mitsubishi Electric Corp | 節電表示装置 |
| JP2003186445A (ja) * | 2001-12-13 | 2003-07-04 | Mitsubishi Electric Corp | 表示装置 |
| JP2006323375A (ja) * | 2005-04-19 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5459833A (en) | 1995-10-17 |
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