JP2000298616A

JP2000298616A - メモリ制御装置

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Publication number: JP2000298616A
Application number: JP11107465A
Authority: JP
Inventors: Takayoshi Yoshida; 隆義吉田; Koichi Higuchi; 浩一樋口
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1999-04-15
Filing date: 1999-04-15
Publication date: 2000-10-24

Abstract

(57)【要約】【課題】バースト開始・終了機能、飛越機能、改行機
能、リフレッシュ機能、及びこれらの順序制御機能を有
し、ＳＤＲＡＭを効率的に動作させ、ＳＤＲＡＭに関す
る全ての制御を実行する汎用のメモリ制御装置を提供す
る。【解決手段】アドレス発生部１１０は指定されたアド
レスを初期値とし、バースト転送中にアドレスカウンタ
を用いてＳＤＲＡＭ１０４の行、列アドレス及び改行要
求信号を発生し、コマンド発生部１０８は要求に従って
開始処理、飛越処理、終了処理、改行処理の処理を実行
する複数のコマンドのタイミング信号を発生すると共
に、改行処理中に飛越処理要求または終了処理要求があ
った場合には、飛越処理または終了処理要求を保留し、
リフレッシュ発生部１０９は周期的な要求に従ってリフ
レッシュコマンドのタイミング信号を発生すると共にバ
ースト転送中にリフレッシュ要求があった場合には、所
定の時点までリフレッシュ要求を保留する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ制御装
置、特にＳＤＲＡＭ（Synchronous DRAM）メモリにおけ
るバースト転送の制御装置に関する。

【０００２】

【従来の技術】ＳＤＲＡＭメモリは、外部から入力した
クロックに同期して動作するＤＲＡＭメモリである。ク
ロックにより内部動作をパイプライン化し、サイクルタ
イムを短縮しているので、通常のＤＲＡＭメモリに比べ
ると、特にページモードのバースト転送周波数が数倍に
向上できる。一方短語長のランダムアクセスについては
通常のＤＲＡＭメモリの性能を維持する程度である。

【０００３】このＳＤＲＡＭメモリのランダムアクセス
及びバースト転送を制御するために、一連のＳＤＲＡＭ
コマンドとアドレスを発生、供給するＳＤＲＡＭコント
ローラが必要となる。

【０００４】従来この種のＳＤＲＡＭコントローラは、
ＳＤＲＡＭデバイス、処理対象データ及び処理装置の条
件に合わせて個別に設計されていた。ここで、ＳＤＲＡ
ＭコントローラがＳＤＲＡＭに与えるコマンドの種類と
内部動作との関係を説明する。ＳＤＲＡＭ内部の記憶素
子配列（各ビットプレーン）は行及び列の２次元に配列
されており、最初に行アドレスをＡＣＴ（活性化）コマ
ンドで与え、引き続いて列アドレスをＲＥＡＤＥ又はＷ
ＲＩＴＥコマンドで与えると、予めＭＯＤＥコマンドで
指定した回数のＲＥＡＤ又はＷＲＩＴＥコマンドを実行
する。この回数（語長）は、例えば１，２，４，８，Ｆ
ＵＬＬの５通りから選択できる。この時、行アドレスは
固定で、列アドレスが通常１づつ増加する方向に変化す
る。ＦＵＬＬは行全体を読み書きするモードで、バース
ト転送モードと呼び、ＢＳＴ（バースト停止）コマンド
又はＰＣＧ（プリチャージ）コマンドで終了する。ＰＣ
Ｇコマンドは、その行のアクセスを終了してＳＤＲＡＭ
をプリチャージ（非活性）状態に戻すコマンドであり、
引き続くＡＣＴコマンドにより、次の行をアクセスした
り（改行操作）、任意の行と列から再開（飛越操作）で
きる。また、プリチャージ状態でＲＥＦコマンドを与え
ると、記憶素子のリフレッシュを実行する。ＲＥＦコマ
ンドは、一定の時間間隔で与え続ける必要がある。

【０００５】ＳＤＲＡＭを用いたメモリコントローラの
例として文献：「特開平１０−２７１５５（データ転送
制御装置）」がある。この文献に記載されたメモリコン
トローラは画像処理、圧縮伸長に使用されているが、文
字認識、音声認識のマッチング処理などを含むマルチメ
ディア処理に広く使えるＳＤＲＡＭコントローラは存在
しなかった。

【０００６】

【発明が解決しようとする課題】ＳＤＲＡＭコントロー
ラの設計課題として、先ず、ＳＤＲＡＭに対してバース
ト転送のシーケンスが頻繁に実行される状況において、
転送制御のためのＳＤＲＡＭコマンドのオーバヘッドが
性能低下をもたらさないようにする必要がある。

【０００７】また、転送制御と共に、ＳＤＲＡＭ自身に
必要となる改行操作、およびリフレッシュ操作のための
各コマンドも競合を避けた正しいタイミングで組み入れ
る必要がある。さらに、ＳＤＲＡＭデバイス仕様の多様
性を吸収したハイレベルのインターフェースを提供する
必要がある。

【０００８】本発明の目的は、クロック高速化に耐え、
バースト開始・終了機能、飛越機能、改行機能、リフレ
ッシュ機能、及びこれらの順序制御機能を有し、ＳＤＲ
ＡＭを効率的に動作させ、ＳＤＲＡＭに関する全ての制
御を実行する汎用のメモリ制御装置を提供することにあ
る。

【０００９】

【課題を解決するための手段】そのために、本発明のメ
モリ制御装置においては、アドレス発生手段、コマンド
発生手段、リフレッシュ発生手段を備え、データ処理装
置とクロック同期型のＳＤＲＡＭとのバースト転送を制
御するメモリ制御装置において、アドレス発生手段は、
データ処理装置から指定されたアドレスを初期値とし、
バースト転送中にカウントするアドレスカウンタを用い
てＳＤＲＡＭの行アドレス、列アドレス及び改行要求信
号を発生し、コマンド発生手段は、データ処理装置また
はアドレス発生手段からの要求に従って、開始処理、飛
越処理、終了処理、改行処理の各々の処理を実行する複
数のＳＤＲＡＭコマンドのタイミング信号を発生すると
共に、改行処理中に、飛越処理要求または終了処理要求
があった場合には、当該改行処理が終了するまで当該飛
越処理または終了処理要求を保留し、リフレッシュ手段
は、周期的な要求に従ってリフレッシュコマンドのタイ
ミング信号を発生すると共に、バースト転送中に、リフ
レッシュ要求があった場合には、開始処理、飛越処理、
改行処理、終了処理のいずれかが実行される時点まで当
該リフレッシュ要求を保留することを特徴としている。

【００１０】

【発明の実施の形態】［第１の実施形態の説明］［構成の説明］（ａ）全体構成図１は本発明のメモリ制御装置の実施形態のＳＤＲＡＭ
コントローラの周辺及び内部構成図であって、データ処
理装置１０５は入力端子１０１から入力されたデータを
ＳＤＲＡＭ１０４に格納し、データ処理を施してその結
果を出力端子１０６へ出力する。

【００１１】ＳＤＲＡＭコントローラ１０７は、データ
処理装置１０５とＳＤＲＡＭ１０４の間にあって、デー
タバスＤ_31-0１０３を介したバースト転送を制御する回
路であり、その内部はコマンド発生部１０８、リフレッ
シュ発生部１０９、アドレス発生部１１０から構成され
る。

【００１２】これらの相互接続関係は、以下の各部の説
明で明らかとなる。なお、図１の全体構成、図２のコマ
ンド発生部１０８の構成、図３のリフレッシュ発生部１
０９の構成は以後の全実施形態に共通である。

【００１３】また、システム全体は一定の周波数（例え
ば６６ＭＨｚ）のクロックＣＬＫ１００に同期して動作
する。

【００１４】（ｂ）コマンド発生部の構成図２はコマンド発生部１０８の構成図であって、ＳＴＡ
ＲＴ１（開始）１２１、ＪＵＭＰ２（飛越）１２２、Ｅ
ＮＤ２（終了）１２３、ＬＦ１（改行）１２４等の各動
作要求を示すパルス信号が入力され、出力信号として、
ＰＣＧ（プリチャージ）コマンド１３３、ＡＣＴ（アク
ティブ）コマンド１３４、ＲＷＣ（ＲＥＡＤ／ＷＲＩＴ
Ｅ）コマンド１３５、その他のタイミングパルス信号を
発生する。

【００１５】コマンド発生部１０８の内部は、ＪＵＭＰ
ＲＥＱ（飛越要求）１２５及びＥＮＤＲＥＱ（終了要
求）１２６の各要求保持用フラッグ、ＳＤＢＵＳＹ０
（ＳＤＲＡＭビジー）１２７、ＳＤＢＥＧＩＮ（開始処
理）１２８、ＳＤＪＵＭＰ（飛越処理）１２９、ＬＦＢ
ＵＳＹ（改行処理）１３０の各動作表示フラッグ、３ビ
ットのＬＢＣカウンタ１３１、ＬＢＣデコーダ１３２、
その他ゲート類から成り、ＳＤＲＡＭコマンドシーケン
スを発生する順序制御回路として動作する。

【００１６】メモリエネーブル（ＭＥＮＢ）１３６はバ
ースト転送中（読み出しまたは書込み）を示し、ＭＥＮ
ＢＤ信号１３７は遅延回路１３８で作られ、データ処理
装置１０５に送出される読み出しデータ有効信号であ
る。遅延回路１３８の内部構成は簡単のため省略する。

【００１７】（ｃ）リフレッシュ発生部の構成図３はリフレッシュ発生部１０９の内部構成図であっ
て、定期的にＳＤＲＡＭをリフレッシュするための制御
回路である。リフレッシュ発生部１０９は、ＲＥＦ入力
端子１４１、ＲＥＦＲＥＱフラッグ１４２、ＲＥＦＢＵ
ＳＹフラッグ１４３、３ビットのＲＢＣカウンタ１４
４、ＲＢＣデコーダ１４５、その他ゲート類から成り、
ＲＥＦコマンド１４６のタイミングを発生する。リフレ
ッシュ発生部１０９とコマンド発生部１０８とは、ＲＥ
ＦＥＮ信号１４７とＲＥＦＢＵＳＹ１信号１４８で結ば
れている。

【００１８】（ｄ）アドレス発生部の構成図４は本発明の第１の実施形態のＳＤＲＡＭコントロー
ラのアドレス発生部１１０の構成図で、２０ビットのＳ
ＤＲＡＭアドレスカウンタＡＤＲＣ１５１を持ち、１２
ビットアドレス信号Ａ_11-0１５２、ＣＳ信号１５３、Ｒ
ＡＳ信号１５４，ＣＡＳ信号１５５，ＷＥ信号１５６を
発生し、ＳＤＲＡＭ１０４に供給する。

【００１９】この他、ＳＤＲＡＭには、ＤＱＭ、ＣＫＥ
の各入力端子があるが、簡単のため省略する。Ｒ／Ｗ信
号１６７はＲＥＡＤとＷＲＩＴＥを区別する。

【００２０】マルチプレクサ（ＭＵＸ）１５７は、ＰＣ
Ｇコマンド１３３、ＡＣＴコマンド１３４、ＲＷＣコマ
ンド１３５を各々１ＣＬＫ遅延したタイミングで、各々
ＰＣＧＡ（説明省略）１６６、ＲＯＷＡ（ＡＤＲＣの上
位１２ｂｉｔ）、ＣＯＬＡ（ＡＤＲＣの下位８ｂｉｔ）
のいずれかの値をアドレス信号１５２に出力する。３
個のＤＦＦ１５８及びレジスタ１５９は１クロック遅延
素子として使われる。

【００２１】ＡＤＲＣカウンタ１５１には、飛び先アド
レスＪＡ_19-0１６１、ＬＯＡＤ信号１６３、ＭＥＮＢ信
号１３６、ＳＤＢＵＳＹ信号１６５が接続されている。

【００２２】［動作の説明］ここでは、ＳＤＲＡＭは図
示しないＳＤＲＡＭモードコマンドによって予め初期化
されており、以後モード変更は伴わないものとして、Ｓ
ＤＲＡＭコントローラ各部の動作を説明する。

【００２３】（ａ）コマンド発生部１０８（図２）の動
作最初に動作概要を、次にタイミング図を説明する。主に
ＳＤＲＡＭのＲｅａｄ動作について説明するが、Ｗｒｉ
ｔｅ動作も同様である。

【００２４】ＳＤＲＡＭのバースト転送はデータ処理装
置１０５からのＳＴＡＲＴ１（開始処理）パルス１２１
により開始される。開始処理では、ＳＤＲＡＭに３個の
コマンドが発行され、バースト転送を起動する。ＳＤＲ
ＡＭの先頭アドレスは飛び先アドレスＪＡ_19-0１６１で
アドレス発生部１１０に与える。

【００２５】開始処理に続いて、例えばＳＤＲＡＭの１
行、２５６列×３２ｂｉｔを６６ＭＨｚのバースト速度
で読み出し、改行処理を挟んでＳＤＲＡＭの連続領域を
行単位で読み出す。改行処理は、通常８ＣＬＫ期間読み
出しを中断する。この期間にプリチャージ状態に戻っ
て、次の行（２５６ｗ）を活性化し、バースト読み出し
を再開する。改行周期は約４μｓである。プリチャージ
状態ではリフレッシュサイクル（８ＣＬＫ）を挿入でき
る。リフレッシュを兼ねた改行処理は、１６ＣＬＫ期間
読み出しを中断する。

【００２６】バースト転送中に、飛越処理を行うことも
できる。データ処理装置１０５は飛び越しパルス（ＪＵ
ＭＰ２）１２２と飛び先アドレスＪＡ_19-0１６１によっ
てＳＤＲＡＭコントローラ１０７にこれを指示する。飛
越処理はアドレス再設定（ＡＤＲＣロード）を伴う行更
新処理であり、任意のアドレス（行と列）に飛び越して
バースト転送を再開する。

【００２７】このように、ＳＤＲＡＭ転送は、開始処理
で始まり、改行処理と飛越処理を鋏みながら進行し、終
了指示（ＥＮＤ１またはＥＮＤ２）があるまで続けられ
る。

【００２８】開始処理、改行処理、飛越処理は各々８ス
テップ（ＬＢＣ＝０〜７）から成るＬＦＢＵＳＹシーケ
ンス（ＬＦＢＵＳＹ＝１の期間）で、例えば以下の３個
のＳＤＲＡＭコマンドが発行される。・LBC=1 PCG（プリチャージ）コマンド１３３：プリチ
ャージ状態にする。・LBC=4 ACT（アクティブ）コマンド１３４：行アド
レスを送出する。・LBC=7 RWC（READまたはWRITE）コマンド１３５：列ア
ドレスを送出する。尚、各コマンドはＳＤＲＡＭにはアドレス発生部１１０
で１ＣＬＫ遅らせて出力する。ＲＷＣコマンド１３５
は、ＳＤＲＡＭのバーストＲＥＡＤまたはＷＲＩＴＥを
開始する。ＳＤＲＡＭ読み出しではＲＥＡＤコマンドで
ある。

【００２９】また終了処理は４ステップから成るＬＦＢ
ＵＳＹシーケンスで、ＬＢＣ＝１でＰＣＧコマンドのみ
が発行され、ＳＤＲＡＭがプリチャージ状態になった時
点（ＬＢＣ＝３）で終了する。

【００３０】図５は、コマンド発生部とアドレス発生部
のタイミング図で、ＳＴＡＲＴ信号１２１に続き、８Ｃ
ＬＫの開始処理、５ｗのデータ読出、８ＣＬＫの改行処
理、３ｗのデータ読出、４ＣＬＫの終了処理から成るＳ
ＤＲＡＭ読み出しシーケンスにおける２１個の信号波形
を示す。

【００３１】開始処理と改行処理で各々３個のＳＤＲＡ
Ｍコマンドが発行され、その間（ＬＦＢＵＳＹ＝０）の
５ＣＬＫ期間でＡＤＲＣをカウントしながら５ｗのデー
タを読み出している。この読み出しデータがデータ処理
装置で有効になるのはＤＬ＝３ＣＬＫ後のＭＥＮＢＤ信
号である。

【００３２】アドレス発生部１１０からのＬＦ１信号に
より改行処理が起動される。改行処理後ＬＦＢＵＳＹ＝
０になると、再びバースト転送に戻る。

【００３３】終了処理はＥＮＤ１信号１８１で起動して
いる。例えば転送語数を終了条件とする場合にはこのＥ
ＮＤ１信号から終了処理を起動する。転送語数カウンタ
は簡単のため省略した。

【００３４】ＳＤＢＵＳＹ０信号１２７はＳＴＡＲＴ１
信号１２１でセットされ、ＥＮＤ１信号１８１でリセッ
トされるフラッグで終了制御に使われる。

【００３５】ＳＤＢＵＳＹ信号１６５は、開始処理の開
始時点から終了処理の終了時点までがＨｉｇｈレベルの
信号であり、次式によって生成する。 SDBUSY = SDBUSY0 | LFBUSY なお、論理式において、｜は論理和を、＆は論理和を、
￣は否定を示すものとする。

【００３６】（ｂ）リフレッシュ発生部（図３）の動作ＳＤＲＡＭのリフレッシュのために、定期的にＲＥＦコ
マンド１４６を発行する。タイマーを用いて１４μｓ毎
に１回ＲＥＦ２パルス１４１が入力され、ＲＥＦＲＥＱ
フラッグ１４２に１を立てる。タイマー回路は簡単のた
め省略した。このとき、次式のＲＥＦＳＴＡＲＴ信号１
４９によりリフレッシュ開始条件を与える。 REFSTART = REFREQ & REFEN = REFREQ & ( ~SDBUSY | L
BC=2 )

【００３７】ＳＤＢＵＳＹ中でなければ、ＲＥＦＳＴＡ
ＲＴ＝１であるから、次のクロックでＲＥＦＢＵＳＹ＝
１となり、ＲＢＣカウンタ１４４で８ＣＬＫ期間のＲＥ
ＦＢＵＳＹシーケンス（ＲＢＣ＝０〜７）を起動し、Ｒ
ＢＣ＝１の時点でＲＥＦコマンド１４６を発行する。
その後７ＣＬＫ期間はＲＥＦＢＵＳＹ１信号１４８によ
りコマンド発生部１０８をＬＢＣ＝０でホールド状態に
する。

【００３８】バースト中のリフレッシュ要求は、改行処
理、飛越処理、終了処理によってＳＤＲＡＭがプリチャ
ージ状態（ＬＢＣ＝２）になる時点まで待たされ、プリ
チャージコマンドとアクティブコマンドの間（ＬＢＣ＝
３）にリフレッシュ処理８ＣＬＫ分を挿入する。

【００３９】この待ち時間はタイマー間隔（１４μｓ）
を超えないようにする。２５６列ＳＤＲＡＭであればタ
イマー間隔（１４μｓ）の間に平均３．５回改行処理が
あるから、３．５回につき１回はリフレッシュを兼ねた
改行処理を実行する。

【００４０】図６は、リフレッシュ発生部のタイミング
図で、バースト転送との競合回避機能を説明するため、
タイマーに依らず、ＲＥＦ２パルス１４１を３回続けて
与えた場合に、３回のリフレッシュがどのように実行さ
れるかを示している。

【００４１】最初のＲＥＦＲＥＱ＝１では未だＳＤＢＵ
ＳＹ＝１でないので直ちにＲＥＦＢＵＳＹ１４３が起動
される。リフレッシュ期間中に、ＳＤＢＵＳＹ、ＬＦＢ
ＵＳＹの各フラッグがセットされるが、ＬＢＣカウンタ
はＲＥＦＢＵＳＹ１＝１のため、開始処理のＬＢＣ＝０
の状態で停止し、ＲＥＦＢＵＳＹ終了を待つ。７ＣＬＫ
後にＲＥＦＢＵＳＹ１＝０に戻った後、ＬＢＣ＝１に進
み、開始処理を実行する。

【００４２】２度目のＲＥＦＲＥＱ＝１では、ＳＤＢＵ
ＳＹ＝１であるから、開始処理のＬＢＣ＝２で承認され
るまで待ち、次のＬＢＣ＝３でコマンド発生部をホール
ドし、リフレッシュが再び実行される。

【００４３】３度目のＲＥＦＲＥＱ＝１では、ＳＤＢＵ
ＳＹ＝１であるから、終了処理のＬＢＣ＝２で承認され
るまで待ち、次のＬＢＣ＝３からリフレッシュが実行さ
れる。この場合は、コマンド発生部はホールドされず、
ＳＤＢＵＳＹ，ＬＦＢＵＳＹをリセットして終了する。

【００４４】（ｃ）アドレス発生部（図４）の動作データ読み出し（または書込み）中ＳＤＲＡＭアドレス
カウンタ（ＡＤＲＣ）がアドレス入力ＪＡ_19-0１６１に
設定されたＳＤＲＡＭ先頭アドレスを初期値としてカウ
ント動作し、行末を検出する毎に、ＬＦ１信号１２４に
より改行処理を起動する。改行処理中（ＬＦＢＵＳＹ＝
１）はＭＥＮＢ＝０で、ＡＤＲＣはカウントを中断す
る。２５６列ＳＤＲＡＭは列番号２５５が行末である。

【００４５】また、飛越処理においては、ＡＤＲＣはカ
ウント動作を中断するとともに、飛先アドレスＪＡ_19-0
がＡＤＲＣにロードされる。データ読出が再開するとア
ドレスカウントも再開する。

【００４６】アドレスカウンタＡＤＲＣ［１９：０］の
制御には以下の各信号を用いる。・CLRN = SDBUSY：転送処理中のみクリア解除する。・LDAD = LOAD：開始処理と飛越し処理のＬＢＣ＝１で
ＪＡＤＲをロードする。・ENP = MENB = SDBUSY0 & ~LFBUSY：バースト転送中に
カウントする。

【００４７】ＡＤＲＣの値はデバイス列数（ここでは２
５６）に応じて行アドレスと列アドレスに２分割され、
ＡＣＴコマンドで行アドレスＲＯＷＡが、ＲＥＡＤ／Ｗ
ＲＩＴＥコマンドで列アドレスＣＯＬＡがＡ_11-0から出
力される。

【００４８】ＳＤＲＡＭコマンドの送出はＣＳ信号１５
３をＬｏｗレベルにすることで、またコマンドの種類は
ＲＡＳ，ＣＡＳ，ＷＥの３ｂｉｔにコード化してＳＤＲ
ＡＭに与えると、ＣＬＫに同期して取り込まれる。

【００４９】（ｄ）飛越処理・終了処理と改行処理との
競合回避動作図７は、飛越処理・終了処理と改行処理との競合のタイ
ミング図である。ＳＤＲＡＭ改行処理中に、ＳＤＲＡＭ
飛越要求があった場合（ＪＵＭＰＲＥＱ＝１）には、改
行処理が終了し（ＬＦＢＵＳＹ＝０）、飛越処理を実行
する。すなわち、次式のＬＦＳＴＡＲＴ信号１３９の論
理により飛越処理開始条件を与える。 LFSTART = JUMPREQ & ~LFBUSY

【００５０】改行処理終了後ＬＦＢＵＳＹ＝０となった
次のＣＬＫから飛越処理（ＳＤＪＵＭＰ＝１）が始ま
り、再びＬＦＢＵＳＹ＝１になる。この２つの処理の間
に１ｗ読み出しがあるが、飛越処理中はデータ処理装置
１０５へのＭＥＮＢＤ信号１３７にＡＮＤゲートをかけ
て読み出しデータを無効にする。この操作は遅延回路１
３８で行われる。

【００５１】図７の右側部分は、改行処理と終了処理と
の競合のタイミング図である。ＳＤＲＡＭ改行処理中
に、バースト終了要求があった場合には、次式のＬＦＳ
ＴＡＲＴ信号１３９の論理により終了信号を起動する。 LFSTART = ENDREQ & ~LFBUSY

【００５２】改行処理終了後、ＬＦＢＵＳＹ＝０となっ
た次のＣＬＫから終了処理が始まる。この２つの処理の
間に１ｗ読み出しがあるが、データ処理装置で無視す
る。

【００５３】以上説明したように、第１の実施形態のＳ
ＤＲＡＭコントローラでは、アドレス発生部のアドレス
カウンタがＳＤＲＡＭアドレスをリアルタイムで追跡カ
ウントし、行末を検出する度に改行処理が自動的に実行
されるので、データ処理装置からの複数行にまたがるＳ
ＤＲＡＭの読み書き制御を容易にする。

【００５４】また、アドレスカウンタに任意の値をロー
ドすることにより、ＳＤＲＡＭの任意番地に飛越せるの
で、ＳＤＲＡＭの不要データ部分をスキップしたり、各
所に散在するブロックデータを効率良く読み書きでき
る。

【００５５】ＳＤＲＡＭの飛越要求や終了要求が改行処
理中に起きた場合、次行の先頭１語のアクセスまで待た
せ、その後に飛越処理や終了処理を実行するように制御
するので、ＳＤＲＡＭに不正なシーケンスを発生しな
い。

【００５６】尚、改行処理と飛越処理の間でＳＤＲＡＭ
から読み出された余計な１語は、飛越処理中にマスクを
かけるので、これがデータ処理装置で誤用されることが
ない。

【００５７】リフレッシュ発生部により、一定の時間間
隔でリフレッシュコマンドが自動的に発行される。ＳＤ
ＲＡＭビジー中は、開始処理、改行処理、飛越処理のプ
リチャージ状態になるまで待ってリフレッシュを実行す
るので、データ処理装置からの制御が容易になる。

【００５８】［第２の実施形態の説明］［構成の説明］第１実施形態のＳＤＲＡＭコントローラ
では、クロック周期が短い場合、ＡＤＲＣカウンタのビ
ット数が２０ビットと大きいので、カウントアップ（イ
ンクリメント）が時間余裕不足になるおそれがある。ま
た、ＡＤＲＣの値がＳＤＲＡＭのＡ_11-0端子にレジスタ
なしで送出されるので、ＳＤＲＡＭデバイスにおいてセ
ットアップ時間不足のおそれがある。

【００５９】図８は第２の実施形態のＳＤＲＡＭコント
ローラのアドレス発生部１１０の構成図であり、第１の
実施形態とは以下の点が異なる。ＡＤＲＣを下位１０ｂｉｔと上位１０ｂｉｔに分け
て、連続する２クロックでカウントアップする。（以下
倍長カウントと呼ぶ）ＡＤＲＣ下位１０ｂｉｔのカウントエネーブル信号を
１ＣＬＫ早める。（以下先行カウントと呼ぶ）Ａ_11-0出力１５２の前に遅延レジスタ１８４を追加す
る。

【００６０】ＡＤＲＣ先行カウントは、ＡＤＲＣカウン
タ下位１０ｂｉｔのＣｏｕｎｔＥｎａｂｌｅとして、
次のＭＥＮＢ信号１３６、 MENB = SDBUSY0 & ~LFBUSY の代わりに、次のＭＥＮＢＡ信号１８２を使用する。 MENBA = ( MENBの１ＣＬＫ先行）= MENB & ~LFSTART |
LBC7

【００６１】ＡＤＲＣ倍長カウントの方法は、ＡＤＲＣ
の、ロード、インクリメント、ホールドのＣＬＫ同期動
作の内、インクリメントを２ＣＬＫ動作に変更する。

【００６２】ＡＤＲＣの下位１０ビットは、ＭＥＮＢＡ
＝１でインクリメントし、キャリーをＡＤＲＣＲＹ１８
５に保持し、次のＣＬＫで（ＭＥＮＢ＝１で）上位１０
ビットにＡＤＲＣＲＹを加える。この２ＣＬＫ期間は、
ＳＤＢＵＳＹ＝１、ＬＯＡＤ＝０であるからカウントミ
スは起こらない。

【００６３】ＡＤＲＣ下位より生成されるＬＦ信号は１
ＣＬＫ早まるので、その信号をＬＦ２信号１８３とし、
それを１ＣＬＫ遅延した信号をＬＦ１信号１２４として
コマンド発生部１０８に改行要求を出す。

【００６４】［動作の説明］図９は第２の実施形態のタ
イミング図で、図５の第１の実施形態のタイミング図と
同様に、開始処理、データ読み出し５ｗ、改行処理、デ
ータ読み出し３ｗ、終了処理から成るＳＤＲＡＭ読み出
しシーケンスにおける２１個の信号波形を示す。

【００６５】図９では、ＭＥＮＢの１ＣＬＫ先行信号Ｍ
ＥＮＢＡでＡＤＲＣカウンタの下位１０ｂｉｔを１ＣＬ
Ｋ早くカウントしている。ＡＤＲＣが００３ｆｆから０
０４００に変わる間に一時０００００になるが、この時
中間キャリービットがＡＤＲＣＲＹ＝１の過渡状態であ
る。

【００６６】列アドレス８ビットは先行カウントするの
で、バッファレジスタ１８４で１ＣＬＫ遅らせてＳＤＲ
ＡＭに送出する。従ってアドレス端子Ａ_11-0のセットア
ップ時間不足が解消する。

【００６７】また、ＡＤＲＣ上位１０ｂｉｔのカウント
動作は、下位１０ｂｉｔのキャリー伝播を伴わないた
め、時間余裕不足が解消する。

【００６８】行末検出信号ＬＦ２は１ＣＬＫ早まるの
で、１ＣＬＫ分遅らせたＬＦ１信号で改行指示を出す。
このため、ＡＤＲＣ下位１０ｂｉｔのカウント動作も余
裕を持って実行できる。

【００６９】以上説明したように、本実施形態のＳＤＲ
ＡＭコントローラは、ＳＤＲＡＭアドレスカウンタのビ
ット数が増えても、カウンタを下位と上位に分けて、引
き続く２ＣＬＫでパイプライン的にカウントしているの
で、高速なクロックで動作する。

【００７０】アドレスカウンタの下位部は１ＣＬＫ先行
してカウントするので、カウンタ下位の全部または一部
をＳＤＲＡＭの列アドレスとして使えば、Ａ_11-0を送出
する経路にレジスタバッファを１段挿入できるので、セ
ットアップ時間不足となるおそれがない。

【００７１】改行を起動する改行指示信号も１ＣＬＫ早
まるので、フリップフロップを１段挿入すれば、コマン
ド発生部１０８で起動に失敗するおそれがない。従っ
て、クロック周波数を増大でき、性能が向上できる。

【００７２】［第３の実施形態の説明］［構成の説明］第１及び第２の実施形態ではフルページ
モードのＳＤＲＡＭを使っていたが、フルページモード
をサポートしないＳＤＲＡＭデバイスもある。例えば８
語バーストモードでは、８語毎にＲｅａｄ／Ｗｒｉｔｅ
コマンドによりアドレスを供給する必要がある。

【００７３】図１０は第３の実施形態のＳＤＲＡＭコン
トローラのアドレス発生部である。第２の実施形態のア
ドレス発生部のＲＷＣ信号１３５に、以下のＢＳＴ信号
１９１を生成し、論理和して追加したものである。 BST = BL4 & ~ADRC[0] & ~ADRC[1] & MENB | BL8 & ~AD
RC[0] & ~ADRC[1]& ~ADRC[2] & MENB ここで、バースト長＝４のモードでは、ＢＬ４＝１，Ｂ
Ｌ８＝０とし、バースト長＝８のモードでは、ＢＬ４
＝０，ＢＬ８＝１とし、フルページモードでは、ＢＬ
４＝０，ＢＬ８＝０とする。

【００７４】フルページモードは第２の実施形態と同じ
論理である。ＭＥＮＢ信号１３６は、バースト転送中を
示す信号で、ＡＤＲＣ上位のカウントエネーブルに使わ
れている信号である。なお、図１０のＡＤＲＣカウンタ
１５１へのＭＥＮＢ信号１３６以外の入力信号は、図８
と同じであるから省略している。

【００７５】［動作の説明］図１１は、第３の実施形態
のタイミング図で、開始処理と終了処理の間の１６ＣＬ
Ｋ期間に１６ｗ読み出そうとする。フルページモードな
らば、その最初のＣＬＫ期間にＲＥＡＤコマンドを発行
すればよい。その場合、ｅ２番地からｆ１番地までが読
み出される。

【００７６】ここでバースト長＝４のモードの動作を考
えると、最初のＲＥＡＤコマンドでｅ２，ｅ３，ｅ０，
ｅ１の各番地がこの順に読み出され、以後の１２ＣＬＫ
は何も読み出されない。すなわち、列アドレスの下位２
ｂｉｔを４を法としてカウントし４ｗだけ読み出す。従
って、３ＣＬＫ目（ｅ０番地）で別のアドレスｅ４を与
える必要がある。

【００７７】そこで、図１０でＢＬ４＝１，ＢＬ８＝０
とバースト長４に設定すると、図１１のＢＳＴ信号１９
１が４ＣＬＫ毎に４個のパルスを発生する。これは、Ｓ
ＤＲＡＭにｅ４，ｅ８，ｅｃ，ｆ０の各アドレスを４個
のＲＥＡＤコマンドと共に送出し、ｅ４番地からｆ１番
地までを連続して読み出す。

【００７８】最初のＲＷＣパルスによるＲＥＡＤコマン
ドは、途中でＢＳＴパルス１９１によるＲＥＡＤコマン
ドで置き換えられるので、ｅ２番地からｆ１番地までが
期待通りに読み出される。

【００７９】また、図１０でＢＬ４＝０，ＢＬ８＝１と
バースト長８に設定すると、ＢＳＴ信号が８ＣＬＫ毎に
２個のパルスを発生する。これは、ＳＤＲＡＭにｅ８，
ｆ０の各アドレスを２個のＲＥＡＤコマンドと共に送出
し、これも同じ結果となる。

【００８０】以上説明したように、第３の実施形態のＳ
ＤＲＡＭコントローラのアドレス発生部は、バースト長
が４あるいは８のモードでＳＤＲＡＭを使用する場合
は、各々４ＣＬＫ毎、８ＣＬＫ毎にＲＥＡＤコマンドを
ＡＤＲＣカウンタ１５１の各々下位２ｂｉｔ、３ｂｉｔ
を見ながら発生するので、フルページモードと同じタイ
ミングで同じ結果を読み出すことができる。

【００８１】ＡＤＲＣの下位はＳＤＲＡＭアドレスに対
し、１ＣＬＫ先行カウントしているので、バッファレジ
スタで遅延することにより、アドレス値を余裕をもって
送出することができる。

【００８２】［第４の実施形態の説明］［構成の説明］これまでの実施形態は、列アドレスが８
ｂｉｔ、行アドレスが１２ｂｉｔのＳＤＲＡＭデバイス
のみを扱ったが、列アドレスＣＯＬＡは８，９，１０ｂ
ｉｔの３通り、行アドレスＲＯＷＡは１２，１４ｂｉｔ
の２通りの変化がある。これらＳＤＲＡＭのどれにも適
用できるアドレス発生部を考える。また、アドレス方向
にチップを拡張することも考える。

【００８３】図１２は、第４の実施形態のＳＤＲＡＭコ
ントローラのアドレス発生部１１０の構成図である。こ
れは、第２の実施形態と比べ、アドレス発生部のＡＤＲ
Ｃカウンタの後段にシフタＳＦＴ２０１を追加した点、
ＡＤＲＣ１５１を２３ｂｉｔに、列アドレスＣＯＬＡを
１０ｂｉｔに、行アドレスＲＯＷＡを１４ｂｉｔに各々
増加した点、ＬＦ２信号の生成論理を変更した点、ＣＳ
信号を２本に増加した点が異なる。

【００８４】ＣＳ−０信号２０２、ＣＳ−１信号２０３
は、同種の２個のＳＤＲＡＭの各ＣＳ端子に接続され、
その他の信号（アドレス、データ、制御信号）は、２個
のＳＤＲＡＭに共通に接続されるものとする。

【００８５】Ｃ１信号２０５、Ｃ２信号２０６はＳＤＲ
ＡＭの列数を以下の３通りのどれにするかを決める。 C1=1、C2=0の場合： 256列SDRAM：255で改行：SFT
２ｂｉｔシフト C1=0、C2=1の場合： 512列SDRAM：511で改行：SFT
１ｂｉｔシフト C1=0、C2=0の場合：1024列SDRAM：511で改行：SFT
０ｂｉｔシフト

【００８６】また、Ｒ１信号２０７、Ｒ２信号２０８、
Ｒ３信号２０９は２本のＣＳ−０、ＣＳ−１信号を、Ａ
ＤＲＣのどのｂｉｔで選択するかを以下のように決め
る。 R1=1,R2=0,R3=0の場合：ADRC[20]でチップ選択。 R1=0,R2=1,R3=0の場合：ADRC[21]でチップ選択。 R1=0,R2=0,R3=1の場合：ADRC[22]でチップ選択。 R1=R2=R3=0の場合：CS-0のみ選択。

【００８７】［動作の説明］列アドレスＣＯＬＡが８，
９，１０ｂｉｔの３通りの各々の場合に分けて説明す
る。但し、クロック周波数は６６ＭＨｚとする。（ａ）２５６列のＳＤＲＡＭの動作２５６列ＳＤＲＡＭを使用する場合は、Ｃ１＝１、Ｃ２
＝０とする。ＯＲゲート２１０の出力は１なので、Ａ
ＤＲＣの下位８ｂｉｔが１、すなわち２５５の時、改行
信号ＬＦ２＝１となり、次のＣＬＫでＬＦ１＝１となっ
て改行処理を起動する。行をまたがる連続バーストの改
行周期は約４μＳである。

【００８８】シフタは２ｂｉｔシフトモードになる。こ
れは、ＡＤＲＣ［８］をＲＯＷＡ［０］に出し、以下同
様にＡＤＲＣ［２１］をＲＯＷＡ［１３］に出す。ＣＯ
ＬＡの上位２ｂｉｔは何でも良い。ＡＤＲＣ［１９］は
ＲＯＷＡ［１１］に出るが、これが前実施形態までの最
上位ｂｉｔであった。従って、ＣＯＬＡ、ＲＯＷＡの上
位各２ｂｉｔを無視すればＡ_11-0は前実施形態までと同
じである。

【００８９】また、複数チップを用いてアドレス方向に
拡張することができる。この場合、Ｒ１＝Ｒ２＝Ｒ３＝
０とすれば、ＣＳ−０は前実施形態までのＣＳと同じで
ある。

【００９０】Ｒ１＝１，Ｒ２＝０，Ｒ３＝０とすれば、
ＡＤＲＣ［２０］＝０の間はＣＳ−０が今までの実施形
態ＣＳと同じで、ＣＳ−１にはＰＣＧコマンドとＲＥＦ
コマンドのみを送出する。ＡＤＲＣ［２０］＝１になる
とＣＳ−１が今までのＣＳと同じで、ＣＳ−０にはＰＣ
ＧコマンドとＲＥＦコマンドのみを送出する。こうし
て、ＡＤＲＣ［２０］によってチップを選択する。

【００９１】同じ２５６列ＳＤＲＡＭで、列アドレスが
８ｂｉｔ、行アドレスが１４ｂｉｔのＳＤＲＡＭでは、
Ｒ１＝０，Ｒ２＝０，Ｒ３＝１とすれば、ＡＤＲＣ［２
２］によってチップを選択できる。

【００９２】（ｂ）５１２列のＳＤＲＡＭの動作５１２列ＳＤＲＡＭを使用する場合は、Ｃ１＝０、Ｃ２
＝１とする。ＯＲゲート２１０の出力はＡＤＲＣ［８］
なので、ＡＤＲＣの下位９ｂｉｔが全て１、すなわち５
１１の時、改行信号ＬＦ２＝１が出、次のＣＬＫでＬＦ
１＝１が出て改行処理を起動する。行をまたがる連続バ
ーストの改行周期は約８μＳである。

【００９３】シフタは１ｂｉｔシフトモードになる。こ
れは、ＡＤＲＣ［８］をＣＯＬＡ［８］に出し、ＡＤＲ
Ｃ［９］をＲＯＷＡ［０］に出し、以下同様にＡＤＲＣ
［２２］をＲＯＷＡ［１３］に出す。ＣＯＬＡの上位１
ｂｉｔは何でも良い。

【００９４】図１３は、５１２列のＳＤＲＡＭを用い、
ＡＤＲＣ［２２］でＣＳ−０、ＣＳ−１を選択した場合
の、ＳＤＲＡＭ読み出しシーケンスである。先頭アドレ
スＡＤＲＣ＝３ｆｆｆｆｂからＡＤＲＣ＝４００００２
までの８語をアクセスしている。最初の５語はＣＳ−０
側のＳＤＲＡＭ、後の３語はＣＳ−１側のＳＤＲＡＭを
アクセスしている。

【００９５】ＡＤＲＣ２３ｂｉｔの内、下位９ｂｉｔは
列アドレスに、最上位１ｂｉｔがＣＳに、真ん中の１３
ｂｉｔが行アドレスに使われている。また３ｆｆｆｆｆ
から４０００００にカウントアップする時、倍長カウン
トが行われている。

【００９６】（ｃ）１０２４列のＳＤＲＡＭの動作１０２４列ＳＤＲＡＭを使用する場合は、Ｃ１＝０、Ｃ
２＝０とする。ＯＲゲート２１０の出力はＡＤＲＣ
［８］なので、ＡＤＲＣの下位１０ｂｉｔの内９ｂｉｔ
が全て１、すなわち列番号が５１１と１０２３の２個所
で、改行信号ＬＦ２＝１が出、次のＣＬＫでＬＦ１＝が
出て改行処理を起動する。これは、本来なら１６μＳと
なる改行周期をリフレッシュ間隔（１４μＳ）以下にす
るために、１行に２回改行したものである。

【００９７】シフタは０ｂｉｔシフトモードになる。こ
れは、ＡＤＲＣ［８：９］をＣＯＬＡ［８：９］に出
し、ＡＤＲＣ［１０］をＲＯＷＡ［０］に出し、以下同
様にＡＤＲＣ［２２］をＲＯＷＡ［１２］に出す。ＲＯ
ＷＡの最上位１ｂｉｔは０とする。１０２４列のＳＤＲ
ＡＭでも、上位に余ったＡＤＲＣビットでチップ選択が
でき、ワード数を２倍にできる。

【００９８】以上説明したように、第４の実施形態のＳ
ＤＲＡＭコントローラのＳＤＲＡＭアドレス発生部に
は、ＡＤＲＣとマルチプレクサの間にシフタを挿入した
ので、１行が２５６列、５１２列、１０２４列のどのＳ
ＤＲＡＭデバイスでも使用することができる。

【００９９】以上の各実施形態における説明からも分か
るように、本発明のＳＤＲＡＭコントローラは、文字認
識、音声認識等における標準パタンをＳＤＲＡＭに格納
し、標準パタンの不要部分をスキップしながら読み出し
照合処理を実行するのに適している。また、ＬＳＩ化さ
れたデータ処理装置と、ＳＤＲＡＭデバイスを結合する
インターフェースとして用いるのに適している。

【０１００】

【発明の効果】以上詳細に説明したように、請求項１に
記載の発明によれば、データ処理装置とクロック同期型
のＳＤＲＡＭとのバースト転送を制御するメモリ制御装
置において、前記データ処理装置から指定されたアドレ
スを初期値とし、前記バースト転送中にカウントするア
ドレスカウンタを用いて前記ＳＤＲＡＭの行アドレス、
列アドレス及び改行要求信号を発生するアドレス発生手
段と、前記データ処理装置または前記アドレス発生手段
からの要求に従って、開始処理、飛越処理、終了処理、
改行処理の各々の処理を実行する複数のＳＤＲＡＭコマ
ンドのタイミング信号を発生すると共に、前記改行処理
中に、前記飛越処理要求または前記終了処理要求があっ
た場合には、当該改行処理が終了するまで当該飛越処理
または当該終了処理要求を保留するコマンド発生手段
と、周期的な要求に従ってリフレッシュコマンドのタイ
ミング信号を発生すると共に、前記バースト転送中に、
前記リフレッシュ要求があった場合には、前記開始処
理、飛越処理、改行処理、終了処理のいずれかが実行さ
れる時点まで当該リフレッシュ要求を保留するリフレッ
シュ発生手段を備えた構成としたので、アドレス発生手
段のアドレスカウンタがＳＤＲＡＭアドレスをリアルタ
イムで追跡カウントし、行末を検出する度に改行処理が
自動的に実行されるので、データ処理装置からの複数行
にまたがるＳＤＲＡＭの読み書き制御を容易にする。ま
た、アドレスカウンタに任意の値をロードすることによ
り、ＳＤＲＡＭの任意番地に飛越せるので、ＳＤＲＡＭ
の不要データ部分をスキップしたり、各所に散在するブ
ロックデータを効率良く読み書きできるという効果があ
る。

【０１０１】また、請求項２に記載の発明によれば、前
記アドレスカウンタは、少なくとも前記列アドレスを包
含するカウンタ下半部と残りのカウンタ上半部に２分割
され、当該カウンタ下半部は、当該カウンタ上半部より
１クロック先行してカウントされる構成としたので、カ
ウンタ下位の全部または一部をＳＤＲＡＭの列アドレス
として使用すれば、アドレスを送出する経路にレジスタ
バッファを１段挿入できるので、セットアップ時間不足
となるおそれが無くなる。更には、改行を起動する改行
指示信号も１ＣＬＫ早まるので、フリップフロップを１
段挿入すれば、コマンド発生手段で起動に失敗するおそ
れが無くなりクロック周波数を増大できるという効果が
ある。

【０１０２】更に、請求項３に記載の発明によれば、バ
ースト長がＮ（但しＮは２のｎ乗）のモードで前記ＳＤ
ＲＡＭを使用する場合に、前記バースト転送中に前記ア
ドレスカウンタの下位ｎビットが全て０になる度に前記
列アドレスを前記ＳＤＲＡＭに送出するようにしたの
で、フルページモードと同じタイミングで同じ結果を読
み出すことが出来るという効果がある。

【０１０３】更に、請求項４に記載の発明によれば、列
数が各々２５６，５１２，１０２４の前記ＳＤＲＡＭを
使用する場合に、前記アドレスカウンタの下位８ビット
を除いた値を各々２，１，０ビット上位方向にシフトし
て前記行アドレスを生成するようにしたので、１行が２
５６列、５１２列、１０２４列のどのＳＤＲＡＭデバイ
スでも使用できるという効果がある。

【図面の簡単な説明】

【図１】実施形態におけるＳＤＲＡＭコントローラの構
成図である。

【図２】コマンド発生部１０８の構成図である。

【図３】リフレッシュ発生部１０９の構成図である。

【図４】第１の実施形態におけるアドレス発生部１１０
の構成図である。

【図５】コマンド発生部とアドレス発生部のタイミング
図である。

【図６】リフレッシュ発生部のタイミング図である。

【図７】改行中の飛越と終了のタイミング図である。

【図８】第２の実施形態におけるアドレス発生部１１０
の構成図である。

【図９】第２の実施形態におけるタイミング図である。

【図１０】第３の実施形態におけるアドレス発生部１１
０の構成図である。

【図１１】第３の実施形態におけるタイミング図であ
る。

【図１２】第４の実施形態におけるアドレス発生部１１
０の構成図である。

【図１３】第４の実施形態におけるタイミング図であ
る。

【符号の説明】

１０１入力端子１０３データバス１０４ＳＤＲＡＭ１０５データ処理装置１０６出力端子１０７ＳＤＲＡＭコントローラ１０８コマンド発生部１０９リフレッシュ発生部１１０アドレス発生部

Claims

【特許請求の範囲】

【請求項１】データ処理装置とクロック同期型のＳＤ
ＲＡＭとのバースト転送を制御するメモリ制御装置にお
いて、前記データ処理装置から指定されたアドレスを初期値と
し、前記バースト転送中にカウントするアドレスカウン
タを用いて前記ＳＤＲＡＭの行アドレス、列アドレス及
び改行要求信号を発生するアドレス発生手段と、前記データ処理装置または前記アドレス発生手段からの
要求に従って、開始処理、飛越処理、終了処理、改行処
理の各々の処理を実行する複数のＳＤＲＡＭコマンドの
タイミング信号を発生すると共に、前記改行処理中に、
前記飛越処理要求または前記終了処理要求があった場合
には、当該改行処理が終了するまで当該飛越処理または
当該終了処理要求を保留するコマンド発生手段と、周期的な要求に従ってリフレッシュコマンドのタイミン
グ信号を発生すると共に、前記バースト転送中に、前記
リフレッシュ要求があった場合には、前記開始処理、飛
越処理、改行処理、終了処理のいずれかが実行される時
点まで当該リフレッシュ要求を保留するリフレッシュ発
生手段を備えたことを特徴とするメモリ制御装置。
【請求項２】前記アドレスカウンタは、少なくとも前
記列アドレスを包含するカウンタ下半部と残りのカウン
タ上半部に２分割され、当該カウンタ下半部は、当該カ
ウンタ上半部より１クロック先行してカウントされるこ
とを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】バースト長がＮ（但しＮは２のｎ乗）の
モードで前記ＳＤＲＡＭを使用する場合に、前記バース
ト転送中に前記アドレスカウンタの下位ｎビットが全て
０になる度に前記列アドレスを前記ＳＤＲＡＭに送出す
ることを特徴とする請求項２に記載のメモリ制御装置。
【請求項４】列数が各々２５６，５１２，１０２４の
前記ＳＤＲＡＭを使用する場合に、前記アドレスカウン
タの下位８ビットを除いた値を各々２，１，０ビット上
位方向にシフトして前記行アドレスを生成することを特
徴とする請求項２に記載のメモリ制御装置。