JP2000298995A - アナログ連想メモリ及びアナログ演算素子 - Google Patents

Abstract

(57)【要約】 【課題】 リファレンスデータと入力データとの差分を
アナログ値で求めて、このリファレンスデータと入力デ
ータとの差分の絶対値和を使って画像演算処理を行なう
アナログ連想メモリにおいて、配線部の寄生容量等の影
響を受けずに、精度良い演算が行なえるようにする。 【解決手段】 カレントミラー型の負荷回路を有する差
動増幅回路の一方にアナログ記憶素子を設ける。このア
ナログ記憶素子にリファレンスアナログデータに対応す
る値を記憶させておく。そして、差動増幅回路の他方の
入力に、入力データに対応する値を与える。この差動増
幅回路によりリファレンスアナログデータに対応する値
と入力アナログデータに対応する値との差分に対応する
値が出力される。このようなアナログ連想メモリを用い
ると、構成が簡単で、精度良く、高速に、リファレンス
データと入力データとの差分の絶対値和を求めることが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像の特徴抽出
や動きベクトルの検出に用いて好適なアナログ連想メモ
リに関する。

【０００２】

【従来の技術】画像の特徴抽出や動きベクトルの検出等
の信号処理では、入力データとリファレンスデータとの
差分の絶対値和（Manhattan 距離）を求め、この入力デ
ータとリファレンスデータとの差分の絶対値和が最小と
なるようなアドレスを探索するようなテンプレートマッ
チングの手法が用いられている。このようなテンプレー
トマッチングによる画像処理は、従来、ディジタル信号
処理で行なわれている。ところが、画像処理では、数種
の画像パターンや物体形状の特徴ベクトルをリファレン
スエリアに大量に保持しておき、新たに得られた画像情
報と最も類似しているデータを高速に検索する必要があ
り、ディジタル信号処理でこのような処理を行なうと、
リファレンスデータエリアが大きくなればなる程、検索
に要する時間が長くなるという問題がある。このため、
リファレンスデータエリアを大きくした場合には、高速
な演算速度が要求される。

【０００３】これに対して、最近、これらの信号処理を
アナログ信号のまま大規模、並列的に行なうことによ
り、信号処理に要する時間を格段に短くし、なおかつ、
信号処理デバイスの消費電力を削減し、チップ面積を小
さくしようとする技術が注目されている。その中でも、
入力アナログデータとリファレンスアナログデータとの
差分の絶対値和を演算し、最も小さいベククトルを検出
するアナログ連想メモリ（Analog Content Addressable
Memory ＣＡＭ）は、画像の特徴抽出や動き検出等で用
いられるテンプレートマッチングの手法において高速な
演算処理を可能にする手段として注目されている。

【０００４】アナログ連想メモリでは、並列処理が可能
である。このために、検索時間はデータエリアの大きさ
に依存しなくなり、リファレンステータエリアが大きく
なる程、ディジタル信号処理と比較した場合の計算時間
が速くなるという利点がある。

【０００５】従来のアナログ連想メモリは、図１８に示
すように、スタックゲート型ＮＭＯＳトランジスタＳＴ
Ｒ５１及びＳＴＲ５２をアナログ演算素子として用いて
おり、そのコントロールゲートとトランジスタチャンネ
ル間に形成されるキャパシタを利用して、入力データと
リファレンスデータとの差分をアナログ値で求めてい
る。

【０００６】1)ISSCC 1997 TP2.4 P44 2)IEDM1994 P449 3)IEEE Micro October 1996 P20 4)IEDM 1997 P337 すなわち、スタックゲート型ＭＯＳトランジスタは、図
１９に示すように、Ｎ型基板上５１のＰウェル５２に、
ドレイン５３とソース５４を形成し、これに対して、フ
ローティングゲート５５と、コントロールゲート５６と
を設けたものである。このスタックゲート型ＭＯＳトラ
ンジスタのコントロールゲート５５とトランジスタチャ
ンネル間はキャパシタとして働き、このキャパシタの電
荷のチャージ量Ｑchは、図２０に示すように、（Ｖg −
Ｖt ）に比例する。

【０００７】ここで、Ｖg はコントロールゲート５６の
電位、Ｖt はトランジスタのスレショルド電圧である。
また、図２０において、横軸はコントロールゲート５６
の電位、縦軸はコントロールゲートとトランジスタチャ
ネル間のキャパシタの電荷のチャージ量を示している。

【０００８】よって、コントロールゲート電位Ｖg を入
力データのアナログ値、フローティングゲートへの注入
電荷によって決まるＶt をストアされるリファレンスデ
ータのアナログ値に対応させれば、入力データとリファ
レンスデータとのアナログ値の差分がコントロールゲー
ト５５とトランジスタチャンネル間に形成されるキャパ
シタの電荷のチャージ量Ｑchとして得られる。

【０００９】ここで、入力データのレベルをＶin、スト
アされているリファレンスデータのレベルをＶstore と
すると、スレショルド値Ｖt が最小値Ｖtminであったと
きには、コントロールゲート電位Ｖg 及びスレショルド
電圧Ｖt は、 Ｖg ＝Ｖtmin＋Ｖin Ｖt ＝Ｖtmin＋Ｖstore となり、差分値 Ｖg −Ｖt ＝Ｖin−Ｖstore となる。

【００１０】しかしながら、このとき差分値が得られる
のは、コントロールゲート電位Ｖgがスレショルド電圧
Ｖt より大きい（Ｖg ≧Ｖt ）場合のみである。コント
ロールゲート電位Ｖg がスレショルド電圧Ｖt より小さ
い（Ｖg ＜Ｖt ）場合には、演算が行なえない。

【００１１】そこで、コントロールゲート電位Ｖg がス
レショルド電圧Ｖt より小さい（Ｖg ＜Ｖt ）場合でも
演算が可能となるように、図１８に示すように、相補的
に２つのスタックゲート型トランジスタＳＴＲ５１及び
ＳＴＲ５２が用意される。

【００１２】そして、一方のスタックゲート型トランジ
スタＳＴＲ５１には、 Ｖt ＝Ｖtmin＋Ｖstore となるように、リファレンスデータがストアされ、コン
トロールゲート電位Ｖgがスレショルド電圧Ｖt より大
きい（Ｖg ＞Ｖt ）場合に、 Ｖg −Ｖt ＝Ｖin−Ｖstore として、差分のアナログ値に相当するチャージ量Ｑchが
得られる。

【００１３】他方のスタックゲート型トランジスタＳＴ
Ｒ５２には、 Ｖt ’＝Ｖtmax−Ｖstore （ＶtmaxはＶt の最大値）となるようにリファレンス信
号がストアされる。これにより、コントロールゲートへ
の印加電圧は、 Ｖg ’＝Ｖtmmax ＋Ｖin となり、コントロールゲート電位Ｖg がスレショルド電
圧Ｖt より小さい（Ｖg＜Ｖt ）場合に、 Ｖt ’−Ｖg ＝Ｖstore −Ｖin として、差分のアナログ値に相当するチャージ量Ｑchが
得られる。

【００１４】これにより、Ｖin、Ｖstore の大きさに関
わらず、差分絶対値和 ｜Ｖin−Ｖsore｜ に相当するチャージ量Ｑchが得られる。

【００１５】このように、チャージ量Ｑchとして得られ
たリファレンスデータと入力データとの差分のアナログ
値は、演算増幅器ＯＰ５１、キャパシタＣ５１、リセッ
ト用のスイッチＳ５１とからなる積分器６１により電圧
値に変換されて取り出される。

【００１６】このように、２つのスタックゲート型トラ
ンジスタＳＴＲ５１及びＳＴＲ５２からなるアナログ演
算素子ＡＦ、ＡＦ、…は、図２１に示すように、マトリ
クス状に配設される。この各アナログ演算素子ＡＦ、Ａ
Ｆ、…で、リファレンスデータと入力データとの差分が
チャージ量Ｑchとして求められ、行毎に演算増幅器ＯＰ
５１とキャパシタＣ５１によって構成される積分器６１
に供給される。各アナログ演算素子によって演算された
差分絶対値に対応するチャージ量Ｑchは、この積分器に
より加算され、その差分絶対値和は、行毎に電圧値とし
て出力される。

【００１７】積分器６１の出力値は、後段に配されたＷ
ＴＡ（Winner Take All ）回路６２、ＰＱ（Priority Q
ueue）回路６３、出力ＲＯＭ６４を通じて、最終的に
は、最も差分の絶対値和が小さいアドレスが出力され
る。

【００１８】このように、メモリアレイの行方向にリフ
ァレンスベクトルを形成して、列方向により入力ベクト
ルに対応した信号を印加すれば、最も距離の小さいベク
トルの検索を高速に行なうことができる。

【００１９】

【発明が解決しようとする課題】ところが、従来のアナ
ログ連想メモリでは、演算の信号源として、コントロー
ルゲートとトランジスタチャンネル間に形成されるキャ
パシタの電荷のチャージ量Ｑchを利用している。このよ
うな電荷は、トランジスタ若しくは配線部の寄生容量の
影響を受けやすく、信号のダイナミックレンジを劣化さ
せる原因となる。また、これらの寄生容量は、素子の微
細化と共に顕著になるので、将来的な大容量、高集積化
には不利になる。

【００２０】したがって、この発明の目的は、配線部の
寄生容量等の影響を受けずに、精度の良い演算が行なえ
るアナログ連想メモリ及びアナログ演算素子を提供する
ことにある。

【００２１】

【課題を解決するための手段】請求項１の発明は、第１
のアナログデータと第２のアナログデータとの差分を求
めるアナログ演算素子をマトリクス状に配列するように
したアナログ連想メモリにおいて、アナログ演算素子
は、カレントミラー型の負荷回路を有する差動増幅回路
の一方にアナログ記憶素子を設けるように構成されてお
り、アナログ記憶素子に第２のアナログデータに対応す
る値を記憶させ、差動増幅回路の他方の入力に第１のア
ナログデータに対応する値を与え、差動増幅回路により
第２のアナログデータに対応する値と第１のアナログデ
ータに対応する値との差分に対応する値を出力させるよ
うにしたアナログ連想メモリである。

【００２２】請求項３の発明は、カレントミラー型の負
荷回路を有する差動増幅回路の一方にアナログ記憶素子
を設け、アナログ記憶素子に第２のアナログデータに対
応する値を記憶させ、差動増幅回路の他方の入力に第１
のアナログデータに対応する値を与え、差動増幅回路に
より第２のアナログデータに対応する値と第１のアナロ
グデータに対応する値との差分に対応する値を出力させ
るようにしたアナログ演算素子である。

【００２３】請求項５の発明は、第１のアナログデータ
と第２のアナログデータとの差分を求めるアナログ演算
素子をマトリクス状に配列するようにしたアナログ連想
メモリにおいて、アナログ演算素子は、ＭＯＳトランジ
スタとスタックゲート型ＭＯＳトランジスタとからなる
差動増幅回路と、第１のＭＯＳトランジスタとスタック
ゲート型ＭＯＳトランジスタとからなる差動増幅回路と
基準電位間に接続されたカレントミラー型の負荷回路
と、ＭＯＳトランジスタのゲートから導出された第１の
入力端子と、スタックゲート型ＭＯＳトランジスタのコ
ントロールゲートから導出された第２の入力端子と、カ
レントミラー型の負荷回路とスタックゲート型ＭＯＳト
ランジスタとの接続点から導出された出力端子とを備
え、スタックゲート型ＭＯＳトランジスタのフローティ
ングゲート電位を、所定の電位をコントロールゲートに
印加したときに第２のアナログデータの値になるように
設定しておき、第１の入力端子に第１のアナログデータ
に応じた値を印加し、第２の入力端子に所定の電位を印
加し、出力端子から第２のアナログデータの値と第１の
アナログデータの値と差分に対応する電流を出力させる
ようにしたアナログ連想メモリである。

【００２４】請求項１１の発明は、ＭＯＳトランジスタ
とスタックゲート型ＭＯＳトランジスタとからなる差動
増幅回路と、第１のＭＯＳトランジスタとスタックゲー
ト型ＭＯＳトランジスタとからなる差動増幅回路と基準
電位間に接続されたカレントミラー型の負荷回路と、Ｍ
ＯＳトランジスタのゲートから導出された第１の入力端
子と、スタックゲート型ＭＯＳトランジスタのコントロ
ールゲートから導出された第２の入力端子と、カレント
ミラー型の負荷回路とスタックゲート型ＭＯＳトランジ
スタとの接続点から導出された出力端子とを備え、スタ
ックゲート型ＭＯＳトランジスタのフローティングゲー
ト電位を、所定の電位をコントロールゲートに印加した
ときに第２のアナログデータの値になるように設定して
おき、第１の入力端子に第１のアナログデータに応じた
値を印加し、第２の入力端子に所定の電位を印加し、出
力端子から第２のアナログデータの値と第１のアナログ
データの値と差分に対応する電流を出力させるようにし
たアナログ演算素子である。

【００２５】請求項１５の発明は、第１のアナログデー
タと第２のアナログデータとの差分を求めるアナログ演
算素子をマトリクス状に配列するようにしたアナログ連
想メモリにおいて、アナログ演算素子は、第１のＭＯＳ
トランジスタと第２のＭＯＳトランジスタとからなる差
動増幅回路と、第１のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタとからなる差動増幅回路と基準電位間に
接続されたカレントミラー型の負荷回路と、第２のＭＯ
Ｓトランジスタのゲートに対するソースフォロワ回路を
構成するスタックゲート型ＭＯＳトランジスタと、第１
のＭＯＳトランジスタのゲートから導出された第１の入
力端子と、スタックゲート型ＭＯＳトランジスタのコン
トロールゲートから導出された第２の入力端子と、スタ
ックゲート型ＭＯＳトランジスタのドレインから導出さ
れた第３の入力端子と、カレントミラー型の負荷回路と
第２のＭＯＳトランジスタとの接続点から導出された出
力端子とを備え、スタックゲート型ＭＯＳトランジスタ
のスレショルド電圧を、所定の電位をコントロールゲー
トに印加したときに第２のアナログデータの値になるよ
うに設定しておき、第１の入力端子に第１のアナログデ
ータに応じた値を印加し、第２の入力端子に所定の電位
を印加し、出力端子から第２のアナログデータの値と第
１のアナログデータの値と差分に対応する電流を出力さ
せるようにしたアナログ連想メモリである。

【００２６】請求項２１の発明は、第１のＭＯＳトラン
ジスタと第２のＭＯＳトランジスタとからなる差動増幅
回路と、第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタとからなる差動増幅回路と基準電位間に接続さ
れたカレントミラー型の負荷回路と、第２のＭＯＳトラ
ンジスタのゲートに対するソースフォロワ回路を構成す
るスタックゲート型ＭＯＳトランジスタと、第１のＭＯ
Ｓトランジスタのゲートから導出された第１の入力端子
と、スタックゲート型ＭＯＳトランジスタのコントロー
ルゲートから導出された第２の入力端子と、スタックゲ
ート型ＭＯＳトランジスタのドレインから導出された第
３の入力端子と、カレントミラー型の負荷回路と第２の
ＭＯＳトランジスタとの接続点から導出された出力端子
とを備え、スタックゲート型ＭＯＳトランジスタのスレ
ショルド電圧を、所定の電位をコントロールゲートに印
加したときに第２のアナログデータの値になるように設
定しておき、第１の入力端子に第１のアナログデータに
応じた値を印加し、第２の入力端子に所定の電位を印加
し、出力端子から第２のアナログデータの値と第１のア
ナログデータの値と差分に対応する電流を出力させるよ
うにしたアナログ演算素子。

【００２７】請求項２５の発明は、第１のアナログデー
タと第２のアナログデータとの差分を求めるアナログ演
算素子をマトリクス状に配列するようにしたアナログ連
想メモリにおいて、アナログ演算素子は、ＭＯＳトラン
ジスタとスタックゲート型ＭＯＳトランジスタとからな
る差動増幅回路と、第１のＭＯＳトランジスタとスタッ
クゲート型ＭＯＳトランジスタとからなる差動増幅回路
と基準電位間に接続されたカレントミラー型の負荷回路
と、スタックゲート型ＭＯＳトランジスタのフローティ
ングゲートとＭＯＳトランジスタとの間に設けられたス
イッチングトランジスタと、ＭＯＳトランジスタのゲー
トから導出された第１の入力端子と、スタックゲート型
ＭＯＳトランジスタのコントロールゲートから導出され
た第２の入力端子と、カレントミラー型の負荷回路とス
タックゲート型ＭＯＳトランジスタとの接続点から導出
された出力端子とを備え、スイッチングトランジスタを
介してスタックゲート型ＭＯＳトランジスタのフローテ
ィングゲート電位を、所定の電位をコントロールゲート
に印加したときに第２のアナログデータの値になるよう
に設定しておき、第１の入力端子に第１のアナログデー
タに応じた値を印加し、第２の入力端子に所定の電位を
印加し、出力端子から第２のアナログデータの値と第１
のアナログデータの値と差分に対応する電流を出力させ
るようにしたアナログ連想メモリである。

【００２８】請求項３０の発明は、ＭＯＳトランジスタ
とスタックゲート型ＭＯＳトランジスタとからなる差動
増幅回路と、第１のＭＯＳトランジスタとスタックゲー
ト型ＭＯＳトランジスタとからなる差動増幅回路と基準
電位間に接続されたカレントミラー型の負荷回路と、ス
タックゲート型ＭＯＳトランジスタのフローティングゲ
ートとＭＯＳトランジスタとの間に設けられたスイッチ
ングトランジスタと、ＭＯＳトランジスタのゲートから
導出された第１の入力端子と、スタックゲート型ＭＯＳ
トランジスタのコントロールゲートから導出された第２
の入力端子と、カレントミラー型の負荷回路とスタック
ゲート型ＭＯＳトランジスタとの接続点から導出された
出力端子とを備え、スイッチングトランジスタを介して
スタックゲート型ＭＯＳトランジスタのフローティング
ゲート電位を、所定の電位をコントロールゲートに印加
したときに第２のアナログデータの値になるように設定
しておき、第１の入力端子に第１のアナログデータに応
じた値を印加し、第２の入力端子に所定の電位を印加
し、出力端子から第２のアナログデータの値と第１のア
ナログデータの値と差分に対応する電流を出力させるよ
うにしたアナログ演算素子である。

【００２９】カレントミラー型の負荷回路を有する差動
増幅回路の一方にアナログ記憶素子が設けられ、このア
ナログ記憶素子にリファレンスアナログデータに対応す
る値が記憶され、差動増幅回路の他方の入力に、入力ア
ナログデータに対応する値が与えられ、この差動増幅回
路によりリファレンスアナログデータに対応する値と入
力アナログデータに対応する値との差分に対応する値が
出力されるようなアナログ演算素子をマトリク状に配設
して、アナログ連想メモリが構成される。このようなア
ナログ連想メモリを用いると、構成が簡単で、精度良
く、高速に、リファレンスデータと入力データとの差分
の絶対値和を求めることができる。

【００３０】

【発明の実施の形態】この発明の実施の形態について、
以下の順序で図面を参照して説明する。

【００３１】１．アナログ連想メモリの第１の実施形態 １−１．アナログ連想メモリの第１の実施形態の全体構
成 １−２．アナログ演算素子の第１の例 １−３．アナログ演算素子の第１の例の動作 １−４．アナログ連想メモリの第１の実施形態の変形例 １−５．電流−電圧変換回路の一例 １−６．差分の絶対値和を求めるための回路の一例 ２．アナログ連想メモリの第２の実施形態 ２−１．アナログ連想メモリの第２の実施形態の全体構
成 ２−２．アナログ演算素子の第２の例 ２−３．アナログ演算素子の第２の例の動作 ２−４．アナログ連想メモリの第２の実施形態の変形例 ３．アナログ連想メモリの第３の実施形態 ３−１．アナログ連想メモリの第３の実施形態の全体構
成 ３−２．アナログ演算素子の第３の例 ３−３．アナログ演算素子の第３の例の動作 ３−４．アナログ連想メモリの第３の実施形態の変形例 ４．応用例。

【００３２】１．アナログ連想メモリの第１の実施形態 １−１．アナログ連想メモリの第１の実施形態の全体構
成 図１は、この発明が適用されたアナログ連想メモリの第
１の実施の形態を示すものである。図１において、Ａ１
１〜Ａｍｎはアナログ演算素子である。アナログ演算素
子Ａ１１〜Ａｍｎは、アナログ値のリファレンスデータ
とアナログ値の入力データとの差分をアナログ値で求め
るアナログ演算素子である。

【００３３】各アナログ演算素子Ａ１１〜Ａｍｎは、図
２に示すように、ＮＭＯＳトランジスタＴＲ１、ＴＲ
２、ＴＲ３、ＴＲ４と、スタックゲート型のＮＭＯＳト
ランジスタＳＴＲ１とから構成されている。

【００３４】すなわち、図２は、図１におけるアナログ
演算素子Ａ１１、Ａ１２、…、Ａ２１、Ａ２２、…の部
分を詳細に示したものである。図２のアナログ演算素子
Ａ１１、Ａ１２、…、Ａ２１、Ａ２２、…において、Ｎ
ＭＯＳトランジスタＴＲ１と、スタックゲート型トラン
ジスタＳＴＲ１とから差動増幅回路が構成される。この
トランジスタＴＲ１及びスタックゲート型トランジスタ
ＳＴＲ１とからなる差動増幅回路と、電源ラインとの間
に、素子を選択するためのトランジスタＴＲ４が接続さ
れる。また、トランジスタＴＲ１及びスタックゲート型
トランジスタＳＴＲ１とからなる差動増幅回路と接地間
に、トランジスタＴＲ２とトランジスタＴＲ３とからな
るカレントミラー回路が接続される。

【００３５】トランジスタＴＲ１のゲートからは、デー
タを入力するための端子ＩＮ１が導出される。スタック
ゲート型トランジスタＳＴＲ１のコントロールゲートか
らは、リファレンスデータを記憶させるための端子ＩＮ
２が導出される。スタックゲート型トランジスタＳＴＲ
１とトランジスタＴＲ３との接続点からは、電流出力を
得るための端子ＯＵＴ１が導出される。なお、端子ＯＵ
Ｔ１は、リファレンスデータの書き込み時にバイアス電
圧を印加するのにも用いられる。トランジスタＴＲ４の
ゲートからは、素子を選択するための端子ＩＮ３が導出
される。

【００３６】図１に示すように、アナログ演算素子Ａ１
１〜Ａｍｎは、（ｍ×ｎ）の２次元マトリクス状に配設
される。行方向に並ぶアナログ演算素子Ａ１１〜Ａｍ
１、Ａ１２〜Ａｍ２、Ａ１ｎ〜Ａｍｎから導出される端
子ＩＮ１は、入力データラインＳＬ１〜ＳＬｎに夫々接
続される。また、行方向に並ぶアナログ演算素子Ａ１１
〜Ａｍ１、Ａ１２〜Ａｍ２、Ａ１ｎ〜Ａｍｎから導出さ
れる端子ＩＮ２は、リファレンスデータラインＲＬ１〜
ＲＬｎに夫々接続される。

【００３７】列方向に並ぶアナログ演算素子Ａ１１〜Ａ
１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎから導出さ
れる端子ＯＵＴ１は、データラインＤＬ１〜ＤＬｍに夫
々接続される。また、列方向に並ぶアナログ演算素子Ａ
１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎか
ら導出される端子ＩＮ３は、セレクトラインＳＷＬ１〜
ＳＷＬｍに夫々接続される。

【００３８】データラインＤＬ１〜ＤＬｍの終端には、
電流−電圧変換回路ＣＶ１、ＣＶ２、…、ＣＶｍが夫々
接続される。電流−電圧変換回路ＣＶ１〜ＣＶｍによ
り、列方向に並ぶアナログ演算素子Ａ１１〜Ａ１ｎ、Ａ
２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎの電流出力が夫々加
算され、電圧出力に変換される。

【００３９】電流−電圧変換回路ＣＶ１〜ＣＶｍの出力
がＷＴＡ（Winner Take All ）回路１に供給される。Ｗ
ＴＡ回路１の出力がＰＱ（Priority Que）回路２に供給
される。ＰＱ回路２の出力がＲＯＭ回路３に供給され
る。ＲＯＭ３の出力が出力端子４から出力される。

【００４０】図１に示すアナログ連想メモリにおいて、
画像の特徴抽出や動きベクトルの検出等の信号処理を行
なう場合には、アナログ値のリファレンスデータは、ベ
クトル（ＤＲｍ１，ＤＲｍ２，…ＤＲｍｎ）を形成し
て、各アナログ演算素子Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２
ｎ、…、Ａｍ１〜Ａｍｎに記憶される。

【００４１】リファレンスデータが各アナログ演算素子
Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎ
に記憶されたら、入力信号ベクトル（ＤＩ１，ＤＩ２，
…ＤＩｍ）が入力データラインＳＬ１〜ＳＬｎを通じて
供給される。

【００４２】画像の特徴抽出や動きベクトルの検出等の
信号処理を行なう場合には、選択された列のアナログ演
算素子Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜
Ａｍｎで、入力データ（ＤＩ１、ＤＩ２、…、ＤＩｎ）
と、リファレンスデータ（ＤＲｍ１、ＤＲｍ２、…、Ｄ
Ｒｍｎ）との差分が求められる。この各列のアナログ演
算素子Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜
Ａｍｎの入力データと、リファレンスデータとの差分の
値が加算され、この差分値の和が電流−電圧変換回路Ｃ
Ｖ１、ＣＶ２、…、ＣＶｍから出力される。

【００４３】電流−電圧変換回路ＣＶ１、ＣＶ２、…、
ＣＶｍの出力がＷＴＡ回路１、ＰＱ（Priority Que）回
路２、ＲＯＭ回路３に供給され、これらの入力データと
リファレンスデータとの差分の絶対値和が最小となるア
ドレスが求められる。この入力データとリファレンスデ
ータとの差分の絶対値和が最小となるアドレスから、動
きベクトルの検出や画像の特徴抽出が行なわれる。

【００４４】１−２．アナログ演算素子の第１の例 このように、図１及び図２に示すアナログ連想メモリで
は、トランジスタＴＲ１〜ＴＲ４と、スタックゲート型
トランジスタＳＴＲ１とから構成されているアナログ演
算素子Ａ１１〜Ａｍｎがマトリクス状に配列される。こ
れらのアナログ演算素子Ａ１１〜Ａｍｎにより、入力デ
ータとリファレンスデータとの差分が求められる。この
ようにして求められた入力データとリファレンスデータ
との差分の和から、画像の特徴抽出や動きベクトルの算
出が行なわれる。

【００４５】このように、入力データとリファレンスデ
ータとの差分を求めるアナログ演算素子Ａ１１〜Ａｍｎ
の構成について、更に詳述する。

【００４６】図３は、アナログ演算素子の構成の第１の
例を示すものである。図３に示すように、このアナログ
演算素子は、差動増幅回路のポジティブ側のトランジス
タを、スタックゲート型トランジスタＳＴＲ１で置き換
えたような構成となっている。なお、差動増幅回路のポ
ジティブ側を構成するスタックゲート型トランジスタＳ
ＴＲ１と、差動増幅回路のネガティブ側を構成するトラ
ンジスタＴＲ１は、チャンネル幅が同じサイズに設定さ
れる。

【００４７】スタックゲート型トランジスタＳＴＲ１
は、図４に示すように、Ｎ型基板１１上のＰウェル１２
に、ドレイン１３とソース１４を形成し、フローティン
グゲート１５と、コントロールゲート１６とを設けたも
のである。このようなスタックゲート型トランジスタで
は、コントロールゲート１６に印加される電圧に応じ
て、フローティングゲート１５の電荷の出し入れをし
て、フローティングゲート１５の電位を設定して、保持
しておくことができる。

【００４８】図３において、スタックゲート型トランジ
スタＳＴＲ１と、トランジスタＴＲ１とから構成される
差動増幅回路では、ネガティブ側のトランジスタＴＲ１
のゲート電位Ｖi と、スタックゲート型トランジスタＳ
ＴＲ１のフローティングゲート電位Ｖf とが一致したと
きに、トランジスタＴＲ１の電流能力とスタックゲート
型トランジスタＳＴＲ１の電流能力とが等しくなり、差
動増幅回路の電流出力は「０」になる。したがって、ス
タックゲート型トランジスタＳＴＲ１のフローティング
ゲート電位Ｖf とトランジスタＴＲ１のゲート電位Ｖi
との差（Ｖf −Ｖi ）に応じた電流出力Ｉout をノード
Ｎout から得ることができる。

【００４９】したがって、例えば、スタックゲート型ト
ランジスタＳＴＲ１のコントロールゲートに電源電圧Ｖ
ddを印加したときのフローティングゲート電位Ｖf がリ
ファレンスデータＶr に対応するように電流の注入量を
コントロールすれば、スタックゲート型トランジスタＳ
ＴＲ１はリファレンスデータを蓄えるアナログメモリと
して機能するようになる。

【００５０】このように、トランジスタＴＲ１〜ＴＲ４
と、スタックゲート型トランジスタＳＴＲ１とから構成
されているアナログ演算素子では、スタックゲート型ト
ランジスタＳＴＲ１にリファレンスデータを記憶してお
き、トランジスタＴＲ１に入力データを与えることによ
り、入力データとリファレンスデータとの差分に応じた
電流出力を得ることができる。

【００５１】１−３．アナログ連想メモリの第１の例の
動作 次に、図１及び図２に示したアナログ連想メモリの各ア
ナログ演算素子Ａ１１〜Ａｍｎにリファレンスデータを
書き込む場合の動作について説明する。

【００５２】図１及び図２に示したアナログ連想メモリ
の各アナログ演算素子Ａ１１〜Ａｍｎでは、リファレン
スデータが書き込まれる前に、消去モードに設定され
る。消去モードでは、リファレンスラインＲＬ１、ＲＬ
２、…に、２０Ｖ程度の消去用高電圧Ｖｅが供給され
る。

【００５３】リファレンスラインＲＬ１、ＲＬ２、…に
高電圧Ｖｅが供給されると、この高電圧Ｖｅは、端子Ｉ
Ｎ２を介して、アナログ演算素子Ａ１１〜Ａｍｎのスタ
ックゲート型トランジスタＳＴＲ１のコントロールゲー
トに印加されることになる。スタックゲート型トランジ
スタＳＴＲ１のコントロールゲートに消去用高電圧Ｖｅ
が印加されると、トランジスタの基板よりスタックゲー
ト型トランジスタＳＴＲ１のフローティングゲートに電
子が注入され、フローティングゲートの電位は負の電位
にシフトする。

【００５４】なお、この時、入力データラインＳＬ１、
ＳＬ２、…は０Ｖとされると共に、セレクトラインＳＷ
Ｌ１、ＳＷ２、ＳＷ３、…は０Ｖとされ、トランジスタ
ＴＲ１及びＴＲ４はオフされる。また、データラインＤ
Ｌｍも０Ｖとされる。

【００５５】データを消去した状態では、スタックゲー
ト型トランジスタＳＴＲ１のフローティングゲートの電
位は負の電位に大きくシフトしているため、コントロー
ルゲートに電圧Ｖddが印加されても、スタックゲート型
トランジスタＳＴＲ１のチャネルはオフのままであり、
電流は導通しない。

【００５６】次に、書き込みモードに設定される。書き
込みモードでは、リファレンスデータラインＲＬ１、Ｒ
Ｌ２、…により、アナログ演算素子Ａ１１〜Ａ１ｎ、Ａ
２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎのスタックゲート型
トランジスタＳＴＲ１のコントロールゲートに、−１０
Ｖ程度の負電圧が印加される。そして、その状態で、デ
ータラインＤＬ１、ＤＬ２、…により、スタックゲート
型トランジスタＳＴＲ１のソース拡散層に相当するノー
ドに、６Ｖ程度の電位が印加される。

【００５７】このようなバイアス電圧が与えられると、
スタックゲート型トランジスタＳＴＲ１のフローティン
グゲート中の電子はソース拡散層に引き抜かれることに
なり、フローティングゲート電位Ｖf は正にシフトして
くる。

【００５８】なお、ここで、バイアス印加時は、入力デ
ータラインＳＬ１、ＳＬ２、…及びセレクトラインＳＷ
Ｌ１、ＳＷ２、…が０Ｖとされ、トランジスタＴＲ１、
ＴＲ４はオフされ、ノードＮ１、Ｎ２（図３参照）はオ
ープン状態とされ、各配線間の貫通電流が防止される。

【００５９】また、設定上、ノードＮout と接地間を、
トランジスタＴＲ３を介して貫通電流が流れ得る場合
は、トランジスタＴＲ３と接地間に貫通電流防止用のト
ランジスタを設けるようにしても良い。

【００６０】書き込み時には、書き込みのレベルを判定
するために、書き込みモードとベリファイモードとが交
互に繰り返される。このようなベリファイ動作により、
フローティングゲートの電位がリファレンスデータに相
当する所望の書き込みレベルに精度良く合致される。

【００６１】すなわち、ベリファイモードでは、入力デ
ータラインＳＬ１、ＳＬ２、…により、ネガティブ側入
力トランジスタＴＲ１のゲートに、スタックゲート型ト
ランジスタＳＴＲ１のフローティングゲートに記憶すべ
きアナログ電位Ｖr が印加される。そして、リファレン
スデータラインＲＬ１、ＲＬ２、…により、スタックゲ
ート型トランジスタＳＴＲ１のコントロールゲートに電
源電圧Ｖddが印加される。セレクトラインＳＷＬ１、Ｓ
ＷＬ２、…により、選択された列のトランジスタＴＲ４
がオンされる。これにより、トランジスタＴＲ１とスタ
ックゲート型トランジスタＳＴＲ１との差動増幅回路が
動作される。

【００６２】この場合、ネガティブ側入力トランジスタ
ＴＲ１のゲートにはスタックゲート型トランジスタＳＴ
Ｒ１のフローティングゲートに記憶すべきアナログ電位
Ｖrが印加されているので、Ｖr に相当する電位がスタ
ックゲート型トランジスタＳＴＲ１のフローティングゲ
ートに書き込まれると、トランジスタＴＲ１とスタック
ゲート型トランジスタＳＴＲ１との電流能力は等しくな
り、出力電流は「０」となる。スタックゲート型トラン
ジスタＳＴＲ１のフローティングゲートの電位がＶr よ
り低ければ、出力電流は負（電流を取り込む）となる。
スタックゲート型トランジスタＳＴＲ１のフローティン
グゲートの電位がＶr より高ければ、出力電流は正（電
流を出力する）になる。

【００６３】スタックゲート型トランジスタＳＴＲ１の
フローティングゲートへの最初の書き込みでは、書き込
みは十分ではなく、フローティングゲートの電位はＶr
より低くなり、ベリファイを行なうと出力電流は負とな
る。

【００６４】ベリファイ時に出力電流が負のときには、
書き込みモードに再設定され、書き込みバイアスが印加
され、スタックゲート型トランジスタＳＴＲ１のフロー
ティングゲートへの書き込みが行なわれる。

【００６５】次の書き込みで、ベリファイを行なったと
きに、書き込みは十分ではなく、出力電流が負となって
いたら、再び書き込みモードに設定され、書き込みバイ
アスが印加され、スタックゲート型トランジスタＳＴＲ
１のフローティングゲートへの書き込みが行なわれる。

【００６６】以下、同様にして、書き込みバイアスが繰
り返して印加され、その度にベリファイが行なわれる。

【００６７】このように書き込みを繰り返していくと、
スタックゲート型トランジスタＳＴＲ１のフローティン
グゲート電位が徐々に上昇し、フローティングゲートの
電位はやがてＶr に達する。そして、フローティングゲ
ート電位がリファレンスデータの電位Ｖr よりも高くな
ると、ベリファイ時の出力電流は負から正に変わる。

【００６８】ベリファイ時の出力電流は負から正に変わ
ったら、フローティングゲートの電位がＶr に達っした
として、書き込みが終了される。

【００６９】このように、書き込みを繰り返しながらベ
リファイを行い、出力電流が負から正に変化する点を検
出して書き込みを終了させるようにすれば、コントロー
ルゲートに電圧Ｖddを印加時のスタックゲート型トラン
ジスタＳＴＲ１のフローティングゲートの電位をリファ
レンスデータの電位Ｖr に略等しく設定することができ
る。

【００７０】このようにしてスタックゲート型トランジ
スタＳＴＲ１のフローティングゲートの電位に、リファ
レンスデータの電位Ｖr に相当する電位が書き込まれた
ら、演算モードに設定することができる。

【００７１】演算モードでは、入力データラインＳＬ
１、ＳＬ２、…に、入力データに相当するアナログ電位
Ｖi が印加される。この電位Ｖi は、端子ＩＮ１を介し
て、ネガティブ側入力トランジスタＴＲ１のゲートに印
加される。また、リファレンスデータラインＲＬ１、Ｒ
Ｌ２、…に、電源電圧Ｖddが供給される。この電源電圧
Ｖddは、端子ＩＮ２を介して、スタックゲート型トラン
ジスタＳＴＲ１のコントロールゲートに印加される。そ
して、セレクトラインＳＷＬ１、ＳＷＬ２、…により、
選択された列のトランジスタＴＲ４がオンされる。

【００７２】上述したように、スタックゲート型トラン
ジスタＳＴＲ１のフローティングゲートには、リファレ
ンスデータに応じたアナログ電位Ｖr が記憶されてい
る。このため、トランジスタＴＲ１と、スタックゲート
型トランジスタＳＴＲ１とからなる差動増幅回路によ
り、リファレンスアナログデータＶr と入力アナログデ
ータＶi との差分に応じた電流出力が得られる。

【００７３】１−４．アナログ連想メモリの第１の実施
形態の変形例 なお、上述の例では、アナログ連想メモリを構成する各
アナログ演算素子には、１つのリファレンスデータを記
憶しているが、複数のリファレンスデータを記憶できる
ようにしても良い。すなわち、図２に示す例では、リフ
ァレンスデータのメモリとなるトランジスタは１つスタ
ックゲート型トランジスタＳＴＲ１であったが、図５に
示す例では、リファレンスデータのメモリとなる３つの
スタックゲート型トランジスタＳＴＲ１ａ、ＳＴＲ１
ｂ、ＳＴＲ１ｃを並列に接続するようにしている。この
ように、１つの差動増幅回路に対して３つのスタックゲ
ート型トランジスタＳＴＲ１ａ、ＳＴＲ１ｂ、ＳＴＲ１
ｃを設けると、１つの差動増幅回路に対して、３つのリ
ファレンスデータを保持することが可能となる。このよ
うにすると、リファレンスデータラインＲＬ１ａ、ＲＬ
１ｂ、ＲＬ１ｃにより、随時、演算すべきリファレンス
データを選択することができる。

【００７４】１−５．電流−電圧変換回路の一例 次に、図１における電流−電圧変換回路ＣＶ１、ＣＶ
２、ＣＶ３、…の構成について説明する。

【００７５】図１に示したように、入力データは、列毎
に、入力信号ベクトル（ＤＩ１，ＤＩ２，…ＤＩｎ）と
して、入力データラインＳＬ１、ＳＬ２、…、ＳＬｎを
通じて供給される。そして、列毎に、アナログ演算素子
Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎ
で演算が行なわれる。アナログ演算素子Ａ１１〜Ａ１
ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎでは、演算出
力が電流値で出力され、この電流値は、電圧−電流変換
回路ＣＶ１、ＣＶ２、ＣＶ３、…で加算されて電圧値に
変換される。この電圧−電流変換回路ＣＶ１、ＣＶ２、
ＣＶ３、…は、図６に示すように構成できる。

【００７６】図６では、図１におけるアナログ演算メモ
リにおいて、同一列に並ぶ演算素子Ａ１１〜Ａ１ｎが示
されている。この同一列に並ぶアナログ演算素子Ａ１１
〜Ａ１ｎの端子ＯＵＴ１は、データラインＤＬ１に接続
されており、アナログ演算素子Ａ１１〜Ａ１ｎの端子Ｏ
ＵＴ１からの電流出力は、データラインＤＬ１に供給さ
れる。

【００７７】電流−電圧変換回路ＣＶ１は、演算増幅器
ＯＰ１と帰還抵抗Ｒ１とから構成されている。データラ
インＤＬ１の出力が演算増幅器ＯＰ１の反転入力端子に
供給される。演算増幅器ＯＰ１の非反転入力端子には電
圧Ｖｂが印加される。演算増幅器ＯＰ１の出力が抵抗Ｒ
１を介して演算増幅器ＯＰ１の反転入力端子に帰還され
る。

【００７８】このような構成では、データラインＤＬ１
に、同一列のアナログ演算素子Ａ１１〜Ａ１ｎの端子Ｏ
ＵＴ１からの出力電流を加算した電流が流れる。そし
て、演算増幅器ＯＰ１の出力は、抵抗Ｒ１を介して、演
算増幅器ＯＰ１の反転入力端子に帰還され、演算増幅器
ＯＰ１の非反転入力端子には、差動増幅回路の出力を固
定する電圧Ｖｂが与えられる。したがって、演算増幅器
ＯＰ１からは、アナログ演算素子Ａ１１〜Ａ１ｎの出力
電流を加算した値に相当する電圧出力が得られる。

【００７９】１−６差分の絶対値和を求めるための回路
の一例 ところで、図６の例では、電流−電圧変換回路ＣＶ１か
らは、アナログ演算素子Ａ１１、Ａ１２、…、Ａ１ｎの
コントロールゲートに記憶されている電位ｖf1、ｖf2、
ｖf3、…と、入力アナログデータの電位ｖi1、ｖi2、ｖ
i3、…との差分の和（Σ（ｖfn−ｖin））が出力され
る。ところが、画像の動きベクトルや特徴抽出の処理で
は、厳密には、差分の絶対値和（Σ｜ｖfn−ｖin｜）を
求める必要がある。

【００８０】図７は、リファレンデータと入力データと
の差分の絶対値和を求めることができるようにしたもの
である。図７では、図１におけるアナログ連想メモリか
ら、同一列に並ぶアナログ演算素子Ａ１１〜Ａ１ｎの部
分が示されている。図１に示した例では、各データの差
分を求めるためのアナログ演算素子は、各要素について
１つ配設されていたが、この例では、差分の絶対値を求
めるために、各要素について２つのアナログ演算素子が
互いに逆極性で設けられる。

【００８１】すなわち、同一列に並ぶアナログ演算素子
として、アナログ演算素子Ａ１１ａ及びＡ１１ｂ、Ａ１
２ａ及びＡ１２ｂ、…、Ａ１ｎａ及びＡ１ｎｂが設けら
れる。

【００８２】各データについての一方のアナログ演算素
子Ａ１１ａ〜Ａ１ｎａの端子ＩＮ１は、入力データライ
ンＳＬ１〜ＳＬｎに夫々接続され、端子ＩＮ２はリファ
レンスデータラインＲＬ１〜ＲＬｎに夫々接続される。
アナログ演算素子Ａ１１ａ〜Ａ１ｎａの端子ＯＵＴ１
は、スイッチ回路Ｓａ１１〜Ｓａ１ｎに接続される。

【００８３】これに対して、各データについての他方の
アナログ演算素子Ａ１１ｂ〜Ａ１ｎｂの端子ＩＮ１は、
リファレンスデータラインＲＬ１〜ＲＬｎに夫々接続さ
れ、端子ＩＮ２は入力データラインＳＬ１〜ＳＬｎに夫
々接続される。アナログ演算素子Ａ１１ｂ〜Ａ１ｎｂの
端子ＯＵＴ１は、スイッチ回路Ｓｂ１１〜Ｓｂ１ｎに夫
々接続される。

【００８４】スイッチ回路Ｓａ１１〜Ｓａ１ｎの夫々の
端子ｂは、書き込みラインＷ１に接続される。スイッチ
回路Ｓａ１１〜Ｓａ１ｎの夫々の端子ａは、カレントミ
ラー回路ＣＭ１１ａ〜ＣＭ１ｎａの入力側に接続され
る。スイッチ回路Ｓｂ１１〜Ｓｂ１ｎの夫々の端子ｂ
は、書き込みラインＷ１に接続される。スイッチ回路Ｓ
ｂ１１〜Ｓｂ１ｎの夫々の端子ａは、カレントミラー回
路ＣＭ１１ｂ〜ＣＭ１ｎｂの入力側に接続される。

【００８５】各データについての２つのカレントミラー
回路ＣＭ１１ａ及びＣＭ１１ｂ〜ＣＭ１ｎａ及びＣＭ１
ｎｂの出力側は、共にデータラインＤＬ１に接続され
る。データラインＤＬ１の終端に、電流−電圧変換回路
ＣＶ１が設けられる。

【００８６】カレントミラー回路ＣＭ１１ａ〜ＣＭ１ｎ
ａは、ＰＭＯＳトランジスタＴＲ６及びＴＲ７から構成
される。トランジスタＴＲ６及びＴＲ７のソースが電源
ラインに接続される。トランジスタＴＲ６のゲートとＴ
Ｒ７のゲートとが接続されると共に、この接続点がトラ
ンジスタＴＲ６のドレインに接続される。このトランジ
スタＴＲ６のドレインと、トランジスタＴＲ６及びＴＲ
７のゲートとの接続点がカレントミラー回路の入力側と
なる。また、トランジスタＴＲ７のドレインがカレント
ミラー回路の出力側となる。

【００８７】カレントミラー回路ＣＭ１１ｂ〜ＣＭ１ｎ
ｂは、ＰＭＯＳトランジスタＴＲ８及びＴＲ９から構成
される。トランジスタＴＲ８及びＴＲ９のソースが電源
ラインに接続される。トランジスタＴＲ８のゲートとＴ
Ｒ９のゲートとが接続されると共に、この接続点がトラ
ンジスタＴＲ８のドレインに接続される。このトランジ
スタＴＲ８のドレインと、トランジスタＴＲ８及びＴＲ
９のゲートとの接続点がカレントミラー回路の入力側と
なる。また、トランジスタＴＲ９のドレインがカレント
ミラー回路の出力側となる。

【００８８】このように構成されるカレントミラー回路
ＣＭ１１ａ〜ＣＭ１ｎａ、ＣＭ１１ｂ〜ＣＭ１ｎｂで
は、その入力側が正（電流を流出する）場合にのみ、入
力側の電流と等しい電流が出力側から出力される。

【００８９】演算モードでは、スイッチ回路Ｓａ１１〜
Ｓａ１ｎ及びスイッチ回路Ｓｂ１１〜Ｓｂ１ｎは、全
て、ａ側に設定される。したがって、各データについて
の一方のアナログ演算素子Ａ１１ａ〜Ａ１ｎａの出力
は、スイッチ回路Ｓａ１１〜Ｓａ１ｎを介して、カレン
トミラー回路ＣＭ１１ａ〜ＣＭ１ｎａに供給される。他
方のアナログ演算素子Ａ１１ｂ〜Ａ１ｎｂ出力は、スイ
ッチ回路Ｓｂ１１〜Ｓｂ１ｎを介して、カレントミラー
回路ＣＭ１１ｂ〜ＣＭ１ｎｂに供給される。

【００９０】各データについての一方のカレントミラー
回路ＣＭ１１ａ〜ＣＭ１ｎａは、アナログ演算素子Ａ１
１ａ〜Ａ１ｎａの出力電流が正のときにのみ、アナログ
演算素子Ａ１１ａ〜Ａ１ｎａの出力電流に応じた電流を
データラインＤＬ１に出力する。また、各データについ
ての他方のカレントミラー回路ＣＭ１１ｂ〜ＣＭ１ｎｂ
は、アナログ演算素子Ａ１１ｂ〜Ａ１ｎｂの出力電流が
正の場合にのみ、アナログ演算素子Ａ１１ｂ〜Ａ１ｎｂ
の出力電流に応じた電流をデータラインＤＬ１に出力す
る。

【００９１】このように、１つのデータについて、互い
に逆極性で２つのアナログ演算素子Ａ１１ａ〜Ａ１ｎａ
及びＡ１１ｂ〜Ａ１ｎｂを設けると共に、これらのアナ
ログ演算素子Ａ１１ａ〜Ａ１ｎａ及びＡ１１ｂ〜Ａ１ｎ
ｂに対して、正の電流出力のときのみ動作する２つのカ
レントミラー回路ＣＭ１１ａ〜ＣＭ１ｎａ及びＣＭ１１
ｂ〜ＣＭ１ｎｂを設けることにより、差分の絶対値和が
得ることができる。

【００９２】なお、書き込みモードでは、各アナログ演
算素子Ａ１１ａ〜Ａ１ｎａ及びＡ１１ｂ〜Ａ１ｎｂに、
そのスタックゲート型トランジスタＳＴＲのソース拡散
層に、６Ｖ程度のバイアス電圧を印加する必要がある。
このため、スイッチ回路Ｓａ１１〜Ｓａ１ｎ、Ｓｂ１１
〜Ｓｂ１ｎが設けられる。そして、書き込みモードで
は、書き込みラインＷ１を介して、書き込み時に必要な
６Ｖ程度のバイアス電圧が印加できるようになってい
る。

【００９３】２．アナログ連想メモリの第２の実施形態 ２−１．アナログ連想メモリの第２の実施形態の全体構
成 図８は、この発明が適用されたアナログ連想メモリの第
２の実施形態を示すものである。図８において、前述の
第１の実施形態と同一部分については、同一の符号が付
されている。

【００９４】この例では、アナログ演算素子Ａ１１〜Ａ
ｍｎは、図９に示すように、ＮＭＯＳトランジスタＴＲ
１１、ＴＲ１２、ＴＲ１３、ＴＲ１４と、スタックゲー
ト型ＮＭＯＳトランジスタＳＴＲ１１とから構成されて
いる。

【００９５】すなわち、図９は、図８におけるアナログ
演算素子Ａ１１、Ａ１２、…、Ａ２１、Ａ２２、…の部
分を詳細に示したものである。図９のアナログ演算素子
Ａ１１、Ａ１２、…、Ａ２１、Ａ２２、…において、Ｎ
ＭＯＳトランジスタＴＲ１１とＴＲ１５とから差動増幅
回路が構成される。このトランジスタＴＲ１１及びＴＲ
１５とからなる差動増幅回路と、電源ラインとの間に、
素子を選択するためのトランジスタＴＲ１４が接続され
る。また、トランジスタＴＲ１１及びＴＲ１５とからな
る差動増幅回路と接地間に、トランジスタＴＲ１２とト
ランジスタＴＲ１３とからなるカレントミラー回路が接
続される。トランジスタＴＲ１５のゲートに、スタック
ゲート型ＮＭＯＳトランジスタＴＲ１１のソースが接続
される。

【００９６】トランジスタＴＲ１１のゲートからは、デ
ータを入力するための端子ＩＮ１１が導出される。スタ
ックゲート型トランジスタＳＴＲ１１のコントロールゲ
ートからは、リファレンスデータを記憶させるための端
子ＩＮ１２が導出される。スタックゲート型トランジス
タＳＴＲ１１のドレインからは、書き込み信号を与える
ための端子ＩＮ１４が導出される。トランジスタＴＲ１
５とトランジスタＴＲ１３との接続点からは、電流出力
を得るための端子ＯＵＴ１１が導出される。トランジス
タＴＲ１４のゲートからは、素子を選択するための端子
ＩＮ１３が導出される。

【００９７】図８に示すように、アナログ演算素子Ａ１
１〜Ａｍｎは、（ｍ×ｎ）の２次元マトリクス状に配設
される。行方向に並ぶアナログ演算素子Ａ１１〜Ａｍ
１、Ａ１２〜Ａｍ２、Ａ１ｎ〜Ａｍｎから導出される端
子ＩＮ１１は、入力データラインＳＬ１〜ＳＬｎに夫々
接続される。また、行方向に並ぶアナログ演算素子Ａ１
１〜Ａｍ１、Ａ１２〜Ａｍ２、Ａ１ｎ〜Ａｍｎから導出
される端子ＩＮ１２は、リファレンスデータラインＲＬ
１〜ＲＬｎに夫々接続される。

【００９８】列方向に並ぶアナログ演算素子Ａ１１〜Ａ
１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎから導出さ
れる端子ＯＵＴ１１は、データラインＤＬ１〜ＤＬｍに
夫々接続される。また、列方向に並ぶアナログ演算素子
Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎ
から導出される端子ＩＮ１３は、セレクトラインＳＷＬ
１〜ＳＷＬｍに夫々接続される。

【００９９】データラインＤＬ１〜ＤＬｍの終端には、
電流−電圧変換回路ＣＶ１、ＣＶ２、…、ＣＶｍが夫々
接続される。電流−電圧変換回路ＣＶ１〜ＣＶｍによ
り、列方向に並ぶアナログ演算素子Ａ１１〜Ａ１ｎ、Ａ
２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎの電流出力が夫々加
算され、電圧出力に変換される。

【０１００】電流−電圧変換回路ＣＶ１〜ＣＶｍの出力
がＷＴＡ回路１に供給される。ＷＴＡ回路１の出力がＰ
Ｑ回路２に供給される。ＰＱ回路２の出力がＲＯＭ回路
３に供給される。ＲＯＭ３の出力が出力端子４から出力
される。

【０１０１】図８に示すアナログ連想メモリにおいて、
画像の特徴抽出や動きベクトルの検出等の信号処理を行
なう場合には、アナログ値のリファレンスデータは、ベ
クトル（ＤＲｍ１，ＤＲｍ２，…ＤＲｍｎ）を形成し
て、各アナログ演算素子Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２
ｎ、…、Ａｍ１〜Ａｍｎに記憶される。

【０１０２】リファレンスデータが各アナログ演算素子
Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎ
に記憶されたら、入力信号ベクトル（ＤＩ１，ＤＩ２，
…ＤＩｍ）が入力データラインＳＬ１〜ＳＬｎを通じて
列毎に供給される。

【０１０３】画像の特徴抽出や動きベクトルの検出等の
信号処理を行なう場合には、選択された列のアナログ演
算素子Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜
Ａｍｎで、入力データ（ＤＩ１、ＤＩ２、…、ＤＩｎ）
と、リファレンスデータ（ＤＲｍ１、ＤＲｍ２、…、Ｄ
Ｒｍｎ）との差分が求められる。この各列のアナログ演
算素子Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜
Ａｍｎの入力データと、リファレンスデータとの差分の
値が加算され、この差分値の和が電流−電圧変換回路Ｃ
Ｖ１、ＣＶ２、…、ＣＶｍから出力される。

【０１０４】電流−電圧変換回路ＣＶ１、ＣＶ２、…、
ＣＶｍの出力がＷＴＡ回路１、ＰＱ回路２、ＲＯＭ回路
３に供給され、これらの入力データとリファレンスデー
タとの差分の絶対値和が最小となるアドレスが求められ
る。この入力データとリファレンスデータとの差分の絶
対値和が最小となるアドレスから、動きベクトルの検出
や画像の特徴抽出が行なわれる。

【０１０５】２−２．アナログ演算素子の第２の例 このように、図８及び図９に示すアナログ連想メモリで
は、トランジスタＴＲ１１〜ＴＲ１５と、スタックゲー
ト型のトランジスタＳＴＲ１１とから構成されているア
ナログ演算素子Ａ１１〜Ａｍｎがマトリクス状に配列さ
れる。これらのアナログ演算素子Ａ１１〜Ａｍｎによ
り、入力データとリファレンスデータとの差分が求めら
れる。このようにして求められた入力データとリファレ
ンスデータとの差分の和から、画像の特徴抽出や動きベ
クトルの算出が行なわれる。

【０１０６】このように、入力データとリファレンスデ
ータとの差分を求めるアナログ演算素子Ａ１１〜Ａｍｎ
の第２の例の構成について、更に詳述する。

【０１０７】図１０は、アナログ演算素子の第２の例の
構成を示すものである。図１０に示すように、このアナ
ログ演算素子は、差動増幅回路のポジティブ側のトラン
ジスタＴＲ１５に、スタックゲート型トランジスタＳＴ
Ｒ１１からなるソースフォローワを付加した構成となっ
ている。なお、差動増幅回路のポジティブ側を構成する
トランジスタＴＲ１５と、差動増幅回路のネガティブ側
を構成するトランジスタＴＲ１１は、チャンネル幅が同
じサイズに設定される。

【０１０８】図１０において、トランジスタＴＲ１５
と、トランジスタＴＲ１１とから構成される差動増幅回
路では、ネガティブ側のトランジスタＴＲ１１のゲート
電位Ｖi と、ポジティブ側のトランジスタＴＲ１５のゲ
ート電位とが一致したときに、トランジスタＴＲ１１の
電流能力とトランジスタＴＲ１５の電流能力とが等しく
なり、差動増幅回路の電流出力は「０」になる。トラン
ジスタＴＲ１５のゲート電位は、スタックゲート型トラ
ンジスタＳＴＲ１１のコントロールゲートに電源電圧Ｖ
ddを印加したとすると、（Ｖdd−Ｖt ）となる。なお、
Ｖt はスタックゲート型トランジスタＳＴＲ１１のスレ
ショルド電圧である。したがって、電源電圧Ｖddとスレ
ショルド電圧Ｖt との差（Ｖdd−Ｖt ）と、トランジス
タＴＲ１１のゲート電位Ｖi との差（Ｖdd−Ｖt −Ｖi
）に応じた電流出力Ｉout をノードＮout から得るこ
とができる。

【０１０９】ここで、スタックゲート型ＮＭＯＳトラン
ジスタＳＴＲ１１のソース側への出力電位（Ｖdd−Ｖt
）をアナログ信号電位に対応させるようにすれば、ス
タックゲート型トランジスタＳＴＲ１１はリファレンス
データを蓄えるアナログメモリとして機能するようにな
る。

【０１１０】このように、トランジスタＴＲ１１〜ＴＲ
１５と、スタックゲート型トランジスタＳＴＲ１１とか
ら構成されているアナログ演算素子では、スタックゲー
ト型トランジスタＳＴＲ１１にリファレンスデータを記
憶しておき、トランジスタＴＲ１１に入力データを与え
ることにより、入力データとリファレンスデータとの差
分に応じた電流出力を得ることができる。

【０１１１】２−３．アナログ連想メモリの第２の例の
動作 次に、図８及び図９に示したこのアナログ連想メモリの
各アナログ演算素子Ａ１１〜Ａｍｎにリファレンスデー
タを書き込む場合の動作について説明する。

【０１１２】図８及び図９に示したアナログ連想メモリ
の各アナログ演算素子Ａ１１〜Ａｍｎでは、リファレン
スデータが書き込まれる前に、消去モードに設定され
る。消去モードでは、リファレンスラインＲＬ１、ＲＬ
２、…に、２０Ｖ程度の消去用高電圧Ｖｅが供給され
る。

【０１１３】リファレンスラインＲＬ１、ＲＬ２、…に
高電圧Ｖｅが供給されると、この高電圧Ｖｅは、端子Ｉ
Ｎ１２を介して、アナログ演算素子Ａ１１〜Ａｍｎのス
タックゲート型トランジスタＳＴＲ１１のコントロール
ゲートに印加されることになる。スタックゲート型トラ
ンジスタＳＴＲ１１のコントロールゲートに消去用高電
圧Ｖｅが印加されると、トランジスタの基板よりスタッ
クゲート型トランジスタＳＴＲ１１のフローティングゲ
ートに電子が注入され、フローティングゲートの電位は
負の電位にシフトする。

【０１１４】なお、この時、入力データラインＳＬ１、
ＳＬ２、…は０Ｖとされると共に、セレクトラインＳＷ
Ｌ１、ＳＷＬ２、…は０Ｖとされ、トランジスタＴＲ１
１及びＴＲ１４はオフされる。

【０１１５】次に、書き込みモードに設定される。書き
込みモードでは、リファレンスデータラインＲＬ１、Ｒ
Ｌ２、…により、アナログ演算素子Ａ１１〜Ａ１ｎ、Ａ
２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎのスタックゲート型
トランジスタＳＴＲ１１のコントロールゲートに、−１
０Ｖ程度の負電圧が印加される。そして、その状態で、
書き込みラインＷＬ１、ＷＬ２、…により、スタックゲ
ート型ＮＭＯＳトランジスタＳＴＲ１１のドレイン拡散
層に６Ｖ程度の電位が印加される。

【０１１６】このようなバイアス電圧を与えると、スタ
ックゲート型ＮＭＯＳトランジスタＳＴＲ１１のフロー
ティングゲート中の電子はドレイン拡散層に引き抜かれ
ることになり、スタックゲート型ＮＭＯＳトランジスタ
ＳＴＲ１１のスレショルド電圧Ｖt は減少してくる。

【０１１７】書き込み時には、書き込みのレベルを判定
するために、書き込みモードとベリファイモードとが交
互に繰り返される。このようなベリファイ動作により、
フローティングゲートの電位がリファレンスデータに相
当する所望の書き込みレベルに精度良く合致される。

【０１１８】すなわち、ベリファイモードでは、入力デ
ータラインＳＬ１、ＳＬ２、…により、ネガティブ側入
力トランジスタＴＲ１１のゲートに、スタックゲート型
トランジスタＳＴＲ１１のフローティングゲートに記憶
すべきアナログ電位Ｖr が印加される。そして、リファ
レンスデータラインＲＬ１、ＲＬ２、…により、スタッ
クゲート型トランジスタＳＴＲ１１のコントロールゲー
トに電源電圧Ｖddが印加される。書き込みラインＷＬ
１、ＷＬ２、…により、スタックゲート型トランジスタ
ＳＴＲ１のドレインに電源電圧Ｖddが印加される。セレ
クトラインＳＷＬ１、ＳＷＬ２、…により、選択された
列のトランジスタＴＲ１４がオンされる。これにより、
トランジスタＴＲ１１とスタックゲート型トランジスタ
ＳＴＲ１１との差動増幅回路が動作される。

【０１１９】この場合、ネガティブ側入力トランジスタ
ＴＲ１１のゲートにはスタックゲート型トランジスタＳ
ＴＲ１１のフローティングゲートに記憶すべきアナログ
電位Ｖr が印加されているので、（Ｖdd−Ｖｔ）がＶr
に相当するように、スタックゲート型トランジスタＳＴ
Ｒ１１のスレショルド電圧Ｖt がなると、トランジスタ
ＴＲ１１とトランジスタＴＲ１５との電流能力は等しく
なり、出力電流は「０」となる。スタックゲート型トラ
ンジスタＳＴＲ１１のスレショルド電圧Ｖt がそれより
高ければ、出力電流は負（電流を取り込む）となる。ス
タックゲート型トランジスタＳＴＲ１のスレショルド電
圧Ｖt がそれより低くなると、出力電流は正（電流を出
力する）になる。

【０１２０】スタックゲート型トランジスタＳＴＲ１の
フローティングゲートへの最初の書き込みでは、書き込
みは十分ではなく、スレショルド電圧Ｖt は高いため、
ベリファイを行なうと出力電流は負となる。

【０１２１】ベリファイ時に出力電流が負のときには、
書き込みモードに再設定され、書き込みバイアスが印加
され、スタックゲート型トランジスタＳＴＲ１１のフロ
ーティングゲートへの書き込みが行なわれる。

【０１２２】次の書き込みで、ベリファイを行なったと
きに、書き込みは十分ではなく、出力電流が負となって
いたら、再び書き込みモードに設定され、書き込みバイ
アスが印加され、スタックゲート型トランジスタＳＴＲ
１１のフローティングゲートへの書き込みが行なわれ
る。

【０１２３】以下、同様にして、書き込みバイアスが繰
り返して印加され、その度にベリファイが行なわれる。

【０１２４】このように書き込みを繰り返してしていく
と、スタックゲート型トランジスタＳＴＲ１１のスレシ
ョルド電圧Ｖt が下降していき、（Ｖdd−Ｖｔ）がＶr
に達する。そして、（Ｖdd−Ｖｔ）がＶr より大きくな
るまでスタックゲート型トランジスタＳＴＲ１１のスレ
ショルド電圧Ｖt が下降すると、ベリファイ時の出力電
流は負から正に変わる。

【０１２５】ベリファイ時の出力電流は負から正に変わ
ったら、（Ｖdd−Ｖｔ）がＶr と等しくなるような所ま
で、スタックゲート型トランジスタＳＴＲ１１のスレシ
ョルド電圧Ｖt が下降したとして、書き込みが終了され
る。

【０１２６】このように、書き込みを繰り返しながらベ
リファイを行い、出力電流が負から正に変化する点を検
出して書き込みを終了させるようにすれば、トランジス
タＴＲ１５のゲート電圧（Ｖdd−Ｖｔ）をリファレンス
データの電位Ｖr に略等しく設定することができる。

【０１２７】このようにしてスタックゲート型トランジ
スタＳＴＲ１のスレショルド電圧Ｖt を、（Ｖdd−Ｖ
ｔ）がＶr と等しくなるような電圧に設定したら、演算
モードに設定することができる。

【０１２８】演算モードでは、入力データラインＳＬ
１、ＳＬ２、…に、入力データに相当するアナログ電位
Ｖi が印加される。この電位Ｖi は、端子ＩＮ１１を介
して、ネガティブ側入力トランジスタＴＲ１１のゲート
に印加される。また、リファレンスデータラインＲＬ
１、ＲＬ２、…に、電源電圧Ｖddが供給される。この電
源電圧Ｖddは、端子ＩＮ１２を介して、スタックゲート
型トランジスタＳＴＲ１１のコントロールゲートに印加
される。書き込みラインＷＬ１、ＷＬ２、…に電源電圧
Ｖddが供給される。この電源電圧Ｖddは、端子ＩＮ１４
を介して、スタックゲート型トランジスタ１１のドレイ
ンに印加される。そして、セレクトラインＳＷＬ１、Ｓ
ＷＬ２、…により、選択された列のトランジスタＴＲ４
がオンされる。

【０１２９】上述したように、スタックゲート型トラン
ジスタＳＴＲ１１のスレショルド電圧Ｖt は、（Ｖdd−
Ｖｔ）がＶr と等しくなるような電圧に設定されている
ため、トランジスタＴＲ１１とトランジスタＳＴＲ１５
とからなる差動増幅回路により、リファレンスアナログ
データＶr ( ＝Ｖdd−Ｖｔ）と入力アナログデータＶi
との差分に応じた電流出力が得られる。

【０１３０】２−４．アナログ連想メモリの第２の実施
形態の変形例 なお、上述の例では、アナログ連想メモリを構成する各
アナログ演算素子には、１つのリファレンスデータを記
憶しているが、複数のリファレンスデータを記憶できる
ようにしても良い。すなわち、図９に示す例では、リフ
ァレンスデータのメモリとなるトランジスタは１つスタ
ックゲート型トランジスタＳＴＲ１１であったが、図１
１に示す例では、リファレンスデータのメモリとなる３
つのスタックゲート型トランジスタＳＴＲ１１ａ、ＳＴ
Ｒ１１ｂ、ＳＴＲ１１ｃを並列に接続するようにしてい
る。このように、３つのスタックゲート型トランジスタ
ＳＴＲ１１ａ、ＳＴＲ１１ｂ、ＳＴＲ１１ｃを設ける
と、１つの差動増幅回路に対して、３つのリファレンス
データを保持することが可能となる。そして、リファレ
ンスデータラインＲＬ１ａ、ＲＬ１ｂ、ＲＬ１ｃ、…に
より、随時、演算すべきリファレンスデータを選択する
ことができる。

【０１３１】なお、この例における電流−電圧変換回路
ＣＶ１、ＣＶ２、ＣＶ３、…の構成については、前述の
第１の例で示したものと同様のものを用いることができ
る。

【０１３２】また、前述の図７と同様に、１つのデータ
について、互いに極性が反対になるように２つのアナロ
グ演算素子Ａ１１ａ〜Ａ１ｎａ及びＡ１１ｂ〜Ａ１ｎｂ
を設けると共に、これらのアナログ演算素子Ａ１１ａ〜
Ａ１ｎａ及びＡ１１ｂ〜Ａ１ｎｂに対して、正の電流出
力のときのみ動作する２つのカレントミラー回路ＣＭ１
１ａ〜ＣＭ１ｎａ及びＣＭ１１ｂ〜ＣＭ１ｎｂを設ける
ことにより、差分の絶対値和が得ることができる。この
場合、出力端子にバイアス電圧を印加する必要はないの
で、図７におけるスイッチ回路Ｓａ１１〜Ｓａ１ｎ、Ｓ
ｂ１１〜Ｓｂ１ｎは不要であり、図１２に示すような構
成とすれば良い。

【０１３３】３．アナログ連想メモリの第３の実施形態 ３−１．アナログ連想メモリの第３の実施形態の全体構
成 図１３は、この発明が適用されたアナログ連想メモリの
第３の実施形態を示すものである。図１３において、前
述の第１の実施形態及び第２の実施形態と同様な部分に
ついては、同一の符号が付されている。

【０１３４】この例では、アナログ演算素子Ａ１１〜Ａ
ｍｎは、図１４に示すように、ＮＭＯＳトランジスタＴ
Ｒ２１、ＴＲ２２、ＴＲ２３、ＴＲ２４、ＴＲ２５と、
スタックゲート型のＮＭＯＳトランジスタＳＴＲ２１と
から構成されている。

【０１３５】すなわち、図１４は、図１３におけるアナ
ログ演算素子Ａ１１、Ａ１２、…、Ａ２１、Ａ２２、…
の部分を詳細に示したものである。図１４のアナログ演
算素子Ａ１１、Ａ１２、…、Ａ２１、Ａ２２、…におい
て、ＮＭＯＳトランジスタＴＲ２１と、スタックゲート
型トランジスタＳＴＲ２１とから差動増幅回路が構成さ
れる。このトランジスタＴＲ２１及びスタックゲート型
トランジスタＳＴＲ２１とからなる差動増幅回路と、電
源ラインとの間に、素子を選択するためのトランジスタ
ＴＲ２４が接続される。また、トランジスタＴＲ２１及
びスタックゲート型トランジスタＳＴＲ２１とからなる
差動増幅回路と接地間に、トランジスタＴＲ２２とトラ
ンジスタＴＲ２３とからなるカレントミラー回路が接続
される。また、スタックゲート型トランジスタＴＲ２１
のフローティングゲートから電極が引き出され、このフ
ローティングゲートがスイッチングトランジスタＴＲ２
５を介してトランジスタ２１のゲートに接続される。

【０１３６】トランジスタＴＲ２１のゲートからは、デ
ータを入力するための端子ＩＮ２１が導出される。スタ
ックゲート型トランジスタＳＴＲ２１のコントロールゲ
ートからは、リファレンスデータを記憶させるための端
子ＩＮ２２が導出される。スタックゲート型トランジス
タＳＴＲ２１とトランジスタＴＲ２３との接続点から
は、電流出力を得るための端子ＯＵＴ２１が導出され
る。トランジスタＴＲ２４のゲートからは、素子を選択
するための端子ＩＮ２３が導出される。トランジスタ２
５のゲートからは、書き込み時にトランジスタ２５をオ
ンさせるための端子ＩＮ２４が導出される。

【０１３７】図１３に示すように、アナログ演算素子Ａ
１１〜Ａｍｎは、（ｍ×ｎ）の２次元マトリクス状に配
設される。行方向に並ぶアナログ演算素子Ａ１１〜Ａｍ
１、Ａ１２〜Ａｍ２、…、Ａ１ｎ〜Ａｍｎから導出され
る端子ＩＮ２１は、入力データラインＳＬ１〜ＳＬｎに
夫々接続される。また、行方向に並ぶアナログ演算素子
Ａ１１〜Ａｍ１、Ａ１２〜Ａｍ２、…、Ａ１ｎ〜Ａｍｎ
から導出される端子ＩＮ２２は、リファレンスデータラ
インＲＬ１〜ＲＬｎに夫々接続される。

【０１３８】列方向に並ぶアナログ演算素子Ａ１１〜Ａ
１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎから導出さ
れる端子ＯＵＴ２１は、データラインＤＬ１〜ＤＬｍに
夫々接続される。また、列方向に並ぶアナログ演算素子
Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎ
から導出される端子ＩＮ２３は、セレクトラインＳＷＬ
１〜ＳＷＬｍに夫々接続される。更に、列方向に並ぶア
ナログ演算素子Ａ１１〜Ａｎ、Ａ２１〜Ａ２ｎ、…、Ａ
ｍ１〜Ａｍｎから導出される端子ＩＮ２４は、スイッチ
ラインＣＬ１〜ＣＬｍに夫々接続される。

【０１３９】データラインＤＬ１〜ＤＬｍの終端には、
電流−電圧変換回路ＣＶ１、ＣＶ２、…、ＣＶｍが夫々
接続される。電流−電圧変換回路ＣＶ１〜ＣＶｍによ
り、列方向に並ぶアナログ演算素子Ａ１１〜Ａ１ｎ、Ａ
２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎの電流出力が夫々加
算され、電圧出力に変換される。

【０１４０】電流−電圧変換回路ＣＶ１〜ＣＶｍの出力
がＷＴＡ回路１に供給される。ＷＴＡ回路１の出力がＰ
Ｑ回路２に供給される。ＰＱ回路２の出力がＲＯＭ回路
３に供給される。ＲＯＭ３の出力が出力端子４から出力
される。

【０１４１】図１３に示すアナログ連想メモリにおい
て、画像の特徴抽出や動きベクトルの検出等の信号処理
を行なう場合には、アナログ値のリファレンスデータ
は、ベクトル（ＤＲｍ１，ＤＲｍ２，…ＤＲｍｎ）を形
成して、各アナログ演算素子Ａ１１〜Ａ１ｎ、Ａ２１〜
Ａ２ｎ、…、Ａｍ１〜Ａｍｎに記憶される。

【０１４２】リファレンスデータが各アナログ演算素子
Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜Ａｍｎ
に記憶されたら、入力信号ベクトル（ＤＩ１，ＤＩ２，
…ＤＩｍ）が入力データラインＳＬ１〜ＳＬｎを通じて
列毎に供給される。

【０１４３】画像の特徴抽出や動きベクトルの検出等の
信号処理を行なう場合には、選択された列のアナログ演
算素子Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜
Ａｍｎで、入力データ（ＤＩ１、ＤＩ２、…、ＤＩｎ）
と、リファレンスデータ（ＤＲｍ１、ＤＲｍ２、…、Ｄ
Ｒｍｎ）との差分が求められる。この各列のアナログ演
算素子Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ、…、Ａｍ１〜
Ａｍｎの入力データと、リファレンスデータとの差分の
値が加算され、この差分値の和が電流−電圧変換回路Ｃ
Ｖ１、ＣＶ２、…、ＣＶｍから出力される。

【０１４４】電流−電圧変換回路ＣＶ１、ＣＶ２、…、
ＣＶｍの出力がＷＴＡ回路１、ＰＱ回路２、ＲＯＭ回路
３に供給され、これらの入力データとリファレンスデー
タとの差分の絶対値和が最小となるアドレスが求められ
る。この入力データとリファレンスデータとの差分の絶
対値和が最小となるアドレスから、動きベクトルの検出
や画像の特徴抽出が行なわれる。

【０１４５】３−２．アナログ演算素子の第３の例 このように、図１３及び図１４に示すアナログ連想メモ
リでは、トランジスタＴＲ２１〜ＴＲ２５と、スタック
ゲート型のトランジスタＳＴＲ２１とから構成されてい
るアナログ演算素子Ａ１１〜Ａｍｎがマトリクス状に配
列される。これらのアナログ演算素子Ａ１１〜Ａｍｎに
より、入力データとリファレンスデータとの差分が求め
られる。このようにして求められた入力データとリファ
レンスデータとの差分の和から、画像の特徴抽出や動き
ベクトルの算出が行なわれる。

【０１４６】このように、入力データとリファレンスデ
ータとの差分を求めるアナログ演算素子Ａ１１〜Ａｍｎ
の構成について、更に詳述する。

【０１４７】図１５は、アナログ演算素子の第３の例を
示すものである。図１５に示すように、このアナログ演
算素子は、差動増幅回路のポジティブ側のトランジスタ
を、スタックゲート型トランジスタＳＴＲ２１で置き換
えたような構成となっていると共に、スタックゲート型
トランジスタＳＴＲ２１のフローティングゲートから電
極を取り出して、フローティングゲートの電位を設定で
きるようになっている。なお、差動増幅回路のポジティ
ブ側を構成するスタックゲート型トランジスタＳＴＲ２
１と、差動増幅回路のネガティブ側を構成するトランジ
スタＴＲ２１は、チャンネル幅が同じサイズに設定され
る。

【０１４８】スタックゲート型トランジスタＳＴＲ２１
と、トランジスタＴＲ２１とから構成される差動増幅回
路では、ネガティブ側のトランジスタＴＲ２１のゲート
電位Ｖi と、スタックゲート型トランジスタＳＴＲ２１
のフローティングゲート電位Ｖf とが一致したときに、
トランジスタＴＲ２１の電流能力とスタックゲート型ト
ランジスタＳＴＲ２１の電流能力とが等しくなり、差動
増幅回路の電流出力は「０」になる。したがって、スタ
ックゲート型トランジスタＳＴＲ２１のフローティング
ゲート電位Ｖf とトランジスタＴＲ２１のゲート電位Ｖ
i との差（Ｖf−Ｖi ）に応じた電流出力Ｉout をノー
ドＮout から得ることができる。

【０１４９】例えば、スタックゲート型トランジスタＳ
ＴＲ２１のコントロールゲートに電源電圧Ｖddを印加し
たときのフローティングゲート電位Ｖf がリファレンス
データＶr に対応するように電流の注入量をコントロー
ルすれば、スタックゲート型トランジスタＳＴＲ２１は
リファレンスデータを蓄えるアナログメモリとして機能
するようになる。

【０１５０】このように、トランジスタＴＲ２１〜ＴＲ
２５と、スタックゲート型トランジスタＳＴＲ２１とか
ら構成されているアナログ演算素子では、スタックゲー
ト型トランジスタＳＴＲ２１にリファレンスデータを記
憶しておき、トランジスタＴＲ２１に入力データを与え
ることにより、入力データとリファレンスデータとの差
分に応じた電流出力を得ることができる。

【０１５１】３−３．アナログ連想メモリの第３の例の
動作 次に、図１３及び図１４に示したこのアナログ連想メモ
リの各アナログ演算素子Ａ１１〜Ａｍｎにリファレンス
データを書き込む場合の動作について説明する。

【０１５２】このアナログ連想メモリの各アナログ演算
素子Ａ１１〜Ａｍｎにリファレンスデータを書き込む際
には、データラインＳＬ１、ＳＬ２、…に、書き込みデ
ータに対応する電圧Ｖr が供給される。この書き込みデ
ータに対応する電圧Ｖr は、端子ＩＮ２１を介して、差
動増幅回路のネガティブ側のＮＭＯＳトランジスタＴＲ
２１のゲートに印加される。また、このとき、リファレ
ンスラインＲＬ１、ＲＬ２、…に電源電圧Ｖddが供給さ
れる。この電源電圧Ｖddは、端子ＩＮ２２を介して、ス
タックゲート型トランジスタＳＴＲ２１のコントロール
ゲートに印加される。そして、スイッチラインＣＬ１、
ＣＬ２、…に電源電圧Ｖddが供給され、スイッチングト
ランジスタＴＲ２５がオンされる。

【０１５３】スイッチングトランジスタＴＲ２５がオン
されると、トランジスタＴＲ２１のゲートとスタックゲ
ート型トランジスタＳＴＲ２１のフローティングゲート
とが配線Ｌ２１を介して接続されることになる。これに
より、トランジスタＴＲ２１のゲートと、スタックゲー
ト型トランジスタＳＴＲ２１のフローティングゲートに
は、電位Ｖr が同様に与えられる。

【０１５４】スタックゲート型トランジスタＳＴＲ２１
のコントロールゲートに印加される電圧により、トラン
ジスタの基板よりスタックゲート型トランジスタＳＴＲ
２１のフローティングゲートの電子の出し入れが行なわ
れ、フローティングゲートの電位がシフトしていく。

【０１５５】その後、スイッチングトランジスタＴＲ２
５がオフされる。スイッチングトランジスタＴＲ２５が
オフされると、スタックゲート型ＮＭＯＳトランジスタ
ＳＴＲ２１のフローティングゲートはフローティングと
なる。このとき、スタックゲート型トランジスタＳＴＲ
２１のフローティングゲートは、リファレンスデータの
ときの電位Ｖr となる。このため、ベリファイ動作は不
要である。

【０１５６】このようにしてスタックゲート型トランジ
スタＳＴＲ２１のフローティングゲートの電位に、リフ
ァレンスデータの電位Ｖr に相当する電位が書き込まれ
たら、演算モードに設定することができる。

【０１５７】演算モードでは、スイッチラインＣＬ１、
ＣＬ２、…が０Ｖとされ、スイッチングトランジスタＴ
Ｒ２５がオフされる。入力データラインＳＬ１、ＳＬ
２、…に、入力データに相当するアナログ電位Ｖi が印
加される。この電位Ｖi は、端子ＩＮ２１を介して、ネ
ガティブ側入力トランジスタＴＲ２１のゲートに印加さ
れる。また、リファレンスデータラインＲＬ１、ＲＬ
２、…に、電源電圧Ｖddが供給される。この電源電圧Ｖ
ddは、端子ＩＮ２２を介して、スタックゲート型トラン
ジスタＳＴＲ２１のコントロールゲートに印加される。
そして、セレクトラインＳＷＬ１、ＳＷＬ２、…によ
り、選択された列のトランジスタＴＲ２４がオンされ
る。

【０１５８】上述したように、スタックゲート型トラン
ジスタＳＴＲ２１のフローティングゲートには、コント
ロールゲートに電圧Ｖddを印加したときにリファレンス
データとなるアナログ電位Ｖr が記憶されている。この
ため、トランジスタＴＲ２１と、スタックゲート型トラ
ンジスタＳＴＲ２１とからなる差動増幅回路により、リ
ファレンスデータの電位Ｖr と入力データの電位Ｖi と
の差分に応じた電流出力が得られる。

【０１５９】このように、この例では、スタックゲート
型トランジスタＳＴＲ２１のフローティングゲートから
電極が導出されているため、書き込みとベリファイとを
繰り返さずに、スタックゲート型トランジスタＳＴＲ２
１のフローティングゲートにリファレンスデータに応じ
たアナログ電位Ｖr を記憶できるという利点がある。

【０１６０】しかしながら、この例では、スタックゲー
ト型ＮＭＯＳトランジスタＳＴＲ２１のフローティング
ゲートは、配線Ｌ２１を介してトランジスタＴＲ２５の
拡散層に接続されているので、長時間電荷を保持するこ
とはできず、通常、数ｍ秒で電荷を放電してしまう。よ
って、この例では、ファレンスデータの書き込み後、デ
ータの精度上許容範囲内の放電を保証する時間内に演算
操作を行なう必要がある。

【０１６１】３−４．アナログ連想メモリの第３の実施
形態の変形例 なお、上述の例では、アナログ連想メモリを構成する各
アナログ演算素子には、１つのリファレンスデータを記
憶しているが、複数のリファレンスデータを記憶できる
ようにしても良い。すなわち、図１４に示す例では、リ
ファレンスデータのメモリとなるトランジスタは１つス
タックゲート型トランジスタＳＴＲ２１であったが、図
１６に示す例では、リファレンスデータのメモリとなる
３つのスタックゲート型トランジスタＳＴＲ２１ａ、Ｓ
ＴＲ２１ｂ、ＳＴＲ２１ｃを並列に接続し、スタックゲ
ート型トランジスタＳＴＲ２１ａ、ＳＴＲ２１ｂ、ＳＴ
Ｒ２１ｃの夫々とトランジスタＴＲ２１のゲートとの間
に、３つのスイッチングトランジスタＴＲ２５ａ、ＴＲ
２５ｂ、ＴＲ２５ｃを設けるようにしている。このよう
に、１つの差動増幅回路に対して３つのスタックゲート
型トランジスタＳＴＲ２１ａ、ＳＴＲ２１ｂ、ＳＴＲ２
１ｃを設けると、１つの差動増幅回路に対して、３つの
リファレンスデータを保持することが可能となる。

【０１６２】なお、この例における電流−電圧変換回路
ＣＶ１、ＣＶ２、ＣＶ３、…の構成については、前述の
第１及び第２の例で示したものと同様のものを用いるこ
とができる。

【０１６３】また、前述の図７と同様に、１つのデータ
について、互いに極性が反対になるように２つのアナロ
グ演算素子Ａ１１ａ〜Ａ１ｎａ及びＡ１１ｂ〜Ａ１ｎｂ
を設けると共に、これらのアナログ演算素子Ａ１１ａ〜
Ａ１ｎａ及びＡ１１ｂ〜Ａ１ｎｂに対して、正の電流出
力のときのみ動作する２つのカレントミラー回路ＣＭ１
１ａ〜ＣＭ１ｎａ及びＣＭ１１ｂ〜ＣＭ１ｎｂを設ける
ことにより、差分の絶対値和が得ることができる。この
場合、この例では、出力端子にバイアス電圧を印加する
必要はないので、図７におけるスイッチ回路Ｓａ１１〜
Ｓａ１ｎ、Ｓｂ１１〜Ｓｂ１ｎは不要であり、前述の第
２の実施形態と同様に、図１２に示すような構成とすれ
ば良い。

【０１６４】４．応用例 以上のように、この発明が適用されたアナログ連想メモ
リでは、アナログ値を直接演算して、画像処理を行なう
ことができる。このようなアナログ連想メモリを、イメ
ージセンサに搭載するようにしても良い。

【０１６５】すなわち、図１７は、ＭＯＳイメージセン
サの１画素の構成を示している。ＭＯＳイメージセンサ
では、１画素は、フォトダイオードＰＤ１と、ＭＯＳト
ランジスタＱ１とから構成されている。このようなＭＯ
Ｓイメージセンサにアナログ連想メモリを搭載させる場
合、図１７に示すように、フォトダイオードＰＤ１の光
電変換信号が直接アナログ演算素子Ａ１に入力されるよ
うに、アナログ演算素子Ａ１が配設される。

【０１６６】なお、このようにアナログ演算素子Ａ１を
配設すると、各画素毎に差動増幅回路が挿入されたこと
になり、また、データ線ＤＬを、ＭＯＳイメージセンサ
の信号線と兼用することも可能である。

【０１６７】また、上述の例では、全て、ＮＭＯＳの差
動増幅回路からアナログ演算素子を構成しているが、Ｃ
ＭＯＳ構成の差動増幅回路からアナログ演算素子を構成
するようにしても良い。

【０１６８】また、スタックゲート型トランジスタのフ
ローティングゲートへの電荷の注入方法は、チャンネル
注入、ホットエレクトロン注入等、他の方法があり、こ
れらの方法を用いて、スタックゲート型トランジスタの
フローティングゲートへの電荷を注入するようにしても
良い。

【０１６９】

【発明の効果】この発明によれば、カレントミラー型の
負荷回路を有する差動増幅回路の一方にアナログ記憶素
子が設けられ、このアナログ記憶素子にリファレンスア
ナログデータに対応する値が記憶され、差動増幅回路の
他方の入力に、入力アナログデータに対応する値が与え
られ、この差動増幅回路によりリファレンスアナログデ
ータに対応する値と入力アナログデータに対応する値と
の差分に対応する値が出力されるようなアナログ演算素
子をマトリク状に配設して、アナログ連想メモリが構成
される。このようなアナログ連想メモリを用いると、構
成が簡単で、精度良く、高速に、リファレンスデータと
入力データとの差分の絶対値和を求めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたアナログ連想メモリの第
１の実施形態の全体構成を示すブロック図である。

【図２】この発明が適用されたアナログ連想メモリの第
１の実施形態の全体構成を示す接続図である。

【図３】アナログ演算素子の第１の例を示す接続図であ
る。

【図４】スタックゲート型トランジスタの構成を示す断
面図である。

【図５】この発明が適用されたアナログ連想メモリの第
１の実施形態の変形例を示すブロック図である。

【図６】この発明が適用されたアナログ連想メモリの第
１の実施形態における電流−電圧変換回路の一例のブロ
ック図である。

【図７】差分の絶対値和を求めるための回路の一例の接
続図である。

【図８】この発明が適用されたアナログ連想メモリの第
２の実施形態の全体構成を示すブロック図である。

【図９】この発明が適用されたアナログ連想メモリの第
２の実施形態の全体構成を示す接続図である。

【図１０】アナログ演算素子の第２の例を示す接続図で
ある。

【図１１】この発明が適用されたアナログ連想メモリの
第２の実施形態の変形例を示すブロック図である。

【図１２】差分の絶対値和を求めるための回路の他の例
の接続図である。

【図１３】この発明が適用されたアナログ連想メモリの
第３の実施形態の全体構成を示すブロック図である。

【図１４】この発明が適用されたアナログ連想メモリの
第３の実施形態の全体構成を示す接続図である。

【図１５】アナログ演算素子の第３の例を示す接続図で
ある。

【図１６】この発明が適用されたアナログ連想メモリの
第３の実施形態の変形例を示すブロック図である。

【図１７】この発明が固体撮像素子に応用された例を示
す接続図である。

【図１８】従来のアナログ連想メモリの一例の説明に用
いる接続図である。

【図１９】従来のアナログ連想メモリの一例の説明に用
いる断面図である。

【図２０】従来のアナログ連想メモリの一例の説明に用
いるグラフである。

【図２１】従来のアナログ連想メモリの一例の接続図で
ある。

【符号の説明】

Ａ１１〜Ａｍｎ・・・アナログ演算素子，ＳＴＲ１、Ｓ
ＴＲ１１、ＳＴＲ２１・・・スタックゲート型ＮＭＯＳ
トランジスタ，ＴＲ１〜ＴＲ４、ＴＲ１１〜ＴＲ１５、
ＴＲ２１〜ＴＲ２５・・・ＮＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 27/10 ４３４ 29/788 29/78 ３７１ 29/792 Ｈ０３Ｆ 3/45 Ｆターム(参考） 5F001 AA25 AB08 AC02 AC06 AD03 AH01 5F083 EP02 EP23 ER02 ER03 ER09 ER14 ER16 ER30 GA01 GA30 LA03 LA10 5J066 AA01 AA12 CA18 CA88 FA09 HA10 HA19 HA25 HA29 HA38 HA44 KA00 KA01 KA02 KA09 KA27 MA00 MA02 MA19 ND01 ND14 ND22 ND23 PD01 QA02 TA01 TA02

Claims (32)

【特許請求の範囲】
1. 【請求項１】 第１のアナログデータと第２のアナログ
   データとの差分を求めるアナログ演算素子をマトリクス
   状に配列するようにしたアナログ連想メモリにおいて、 上記アナログ演算素子は、カレントミラー型の負荷回路
   を有する差動増幅回路の一方にアナログ記憶素子を設け
   るように構成されており、 上記アナログ記憶素子に上記第２のアナログデータに対
   応する値を記憶させ、 上記差動増幅回路の他方の入力に第１のアナログデータ
   に対応する値を与え、 上記差動増幅回路により上記第２のアナログデータに対
   応する値と上記第１のアナログデータに対応する値との
   差分に対応する値を出力させるようにしたアナログ連想
   メモリ。
2. 【請求項２】 上記第１のアナログデータは入力アナロ
   グデータであり、上記第２のアナログデータはリファレ
   ンスアナログデータである請求項１に記載のアナログ連
   想メモリ。
3. 【請求項３】 カレントミラー型の負荷回路を有する差
   動増幅回路の一方にアナログ記憶素子を設け、 上記アナログ記憶素子に上記第２のアナログデータに対
   応する値を記憶させ、 上記差動増幅回路の他方の入力に第１のアナログデータ
   に対応する値を与え、 上記差動増幅回路により上記第２のアナログデータに対
   応する値と上記第１のアナログデータに対応する値との
   差分に対応する値を出力させるようにしたアナログ演算
   素子。
4. 【請求項４】 上記第１のアナログデータは入力アナロ
   グデータであり、上記第２のアナログデータはリファレ
   ンスアナログデータである請求項３に記載のアナログ演
   算素子。
5. 【請求項５】 第１のアナログデータと第２のアナログ
   データとの差分を求めるアナログ演算素子をマトリクス
   状に配列するようにしたアナログ連想メモリにおいて、 上記アナログ演算素子は、 ＭＯＳトランジスタとスタックゲート型ＭＯＳトランジ
   スタとからなる差動増幅回路と、 上記第１のＭＯＳトランジスタとスタックゲート型ＭＯ
   Ｓトランジスタとからなる差動増幅回路と基準電位間に
   接続されたカレントミラー型の負荷回路と、 上記ＭＯＳトランジスタのゲートから導出された第１の
   入力端子と、 上記スタックゲート型ＭＯＳトランジスタのコントロー
   ルゲートから導出された第２の入力端子と、 上記カレントミラー型の負荷回路と上記スタックゲート
   型ＭＯＳトランジスタとの接続点から導出された出力端
   子とを備え、 上記スタックゲート型ＭＯＳトランジスタのフローティ
   ングゲート電位を、所定の電位をコントロールゲートに
   印加したときに第２のアナログデータの値になるように
   設定しておき、 上記第１の入力端子に上記第１のアナログデータに応じ
   た値を印加し、上記第２の入力端子に上記所定の電位を
   印加し、 上記出力端子から上記第２のアナログデータの値と上記
   第１のアナログデータの値と差分に対応する電流を出力
   させるようにしたアナログ連想メモリ。
6. 【請求項６】 上記第１のアナログデータは入力アナロ
   グデータであり、上記第２のアナログデータはリファレ
   ンスアナログデータである請求項５に記載のアナログ連
   想メモリ。
7. 【請求項７】 同一の列方向に並ぶ上記アナログ演算素
   子の出力電流を加算して電圧に変換する電流−電圧変換
   回路を設けるようにした請求項５に記載のアナログ連想
   メモリ。
8. 【請求項８】 １つの演算要素に対してリファレンスア
   ナログデータから入力アナログデータを減算する第１の
   アナログ演算素子と、入力アナログデータからリファレ
   ンスアナログデータを減算する第２のアナログ演算素子
   と、 上記第１及び第２のアナログ演算素子の夫々に対して設
   けられ、１方向にのみ上記第１及び第２のアナログ演算
   素子の出力電流に応じた電流を出力する第１及び第２の
   カレントミラー回路と、 同一の列方向に並ぶ上記第１又は第２のカレントミラー
   回路の出力電流を加算して電圧に変換する電流−電圧変
   換回路とを設けるようにした請求項５に記載のアナログ
   連想メモリ。
9. 【請求項９】 上記第２の入力端子を介して上記スタッ
   クゲート型ＭＯＳトランジスタのコントロールゲートに
   書き込み電位を印加すると共に、上記出力端子を介して
   上記スタックゲート型トランジスタのソース拡散層にバ
   イアス電位を印加して書き込みを断続的に行ない、 上記書き込みを断続的に行なう間に、上記第１の入力端
   子を介して上記ＭＯＳトランジスタのゲートにリファレ
   ンスアナログデータの値を印加し、上記第２の入力端子
   を介して上記スタックゲート型ＭＯＳトランジスタのコ
   ントロールゲートに上記所定の電位を印加し、 上記出力端子の電流を検出して、上記スタックゲート型
   ＭＯＳトランジスタのフローティングゲート電位が上記
   所定の電位をコントロールゲートに印加したときに上記
   第２のアナログデータに相当する値になったか否かをベ
   リファイするようにした請求項５に記載のアナログ連想
   メモリ。
10. 【請求項１０】 上記スタックゲート型ＭＯＳトランジ
    スタに対して並列に複数のスタックゲート型ＭＯＳトラ
    ンジスタを接続するようにした請求項５に記載のアナロ
    グ連想メモリ。
11. 【請求項１１】 ＭＯＳトランジスタとスタックゲート
    型ＭＯＳトランジスタとからなる差動増幅回路と、 上記第１のＭＯＳトランジスタとスタックゲート型ＭＯ
    Ｓトランジスタとからなる差動増幅回路と基準電位間に
    接続されたカレントミラー型の負荷回路と、 上記ＭＯＳトランジスタのゲートから導出された第１の
    入力端子と、 上記スタックゲート型ＭＯＳトランジスタのコントロー
    ルゲートから導出された第２の入力端子と、 上記カレントミラー型の負荷回路と上記スタックゲート
    型ＭＯＳトランジスタとの接続点から導出された出力端
    子とを備え、 上記スタックゲート型ＭＯＳトランジスタのフローティ
    ングゲート電位を、所定の電位をコントロールゲートに
    印加したときに第２のアナログデータの値になるように
    設定しておき、 上記第１の入力端子に第１のアナログデータに応じた値
    を印加し、上記第２の入力端子に上記所定の電位を印加
    し、 上記出力端子から上記第２のアナログデータの値と上記
    第１のアナログデータの値と差分に対応する電流を出力
    させるようにしたアナログ演算素子。
12. 【請求項１２】 上記第１のアナログデータは入力アナ
    ログデータであり、上記第２のアナログデータはリファ
    レンスアナログデータである請求項１１に記載のアナロ
    グ演算素子。
13. 【請求項１３】 上記第２の入力端子を介して上記スタ
    ックゲート型ＭＯＳトランジスタのコントロールゲート
    に書き込み電位を印加すると共に、上記出力端子を介し
    て上記スタックゲート型トランジスタのソース拡散層に
    バイアス電位を印加して書き込みを断続的に行ない、 上記書き込みを断続的に行なう間に、上記第１の入力端
    子を介して上記ＭＯＳトランジスタのゲートにリファレ
    ンスアナログデータの値を印加し、上記第２の入力端子
    を介して上記スタックゲート型ＭＯＳトランジスタのコ
    ントロールゲートに上記所定の電位を印加し、 上記出力端子の電流を検出して、上記スタックゲート型
    ＭＯＳトランジスタのフローティングゲート電位が上記
    所定の電位をコントロールゲートに印加したときに上記
    第２のアナログデータに相当する値になったか否かをベ
    リファイするようにした請求項１１に記載のアナログ演
    算素子。
14. 【請求項１４】上記スタックゲート型ＭＯＳトランジス
    タに対して並列に複数のスタックゲート型ＭＯＳトラン
    ジスタを接続するようにした請求項１１に記載のアナロ
    グ演算素子。
15. 【請求項１５】 第１のアナログデータと第２のアナロ
    グデータとの差分を求めるアナログ演算素子をマトリク
    ス状に配列するようにしたアナログ連想メモリにおい
    て、 上記アナログ演算素子は、 第１のＭＯＳトランジスタと第２のＭＯＳトランジスタ
    とからなる差動増幅回路と、 上記第１のＭＯＳトランジスタと上記第２のＭＯＳトラ
    ンジスタとからなる差動増幅回路と基準電位間に接続さ
    れたカレントミラー型の負荷回路と、 上記第２のＭＯＳトランジスタのゲートに対するソース
    フォロワ回路を構成するスタックゲート型ＭＯＳトラン
    ジスタと、 上記第１のＭＯＳトランジスタのゲートから導出された
    第１の入力端子と、 上記スタックゲート型ＭＯＳトランジスタのコントロー
    ルゲートから導出された第２の入力端子と、 上記スタックゲート型ＭＯＳトランジスタのドレインか
    ら導出された第３の入力端子と、 上記カレントミラー型の負荷回路と上記第２のＭＯＳト
    ランジスタとの接続点から導出された出力端子とを備
    え、 上記スタックゲート型ＭＯＳトランジスタのスレショル
    ド電圧を、所定の電位をコントロールゲートに印加した
    ときに第２のアナログデータの値になるように設定して
    おき、 上記第１の入力端子に上記第１のアナログデータに応じ
    た値を印加し、上記第２の入力端子に上記所定の電位を
    印加し、 上記出力端子から上記第２のアナログデータの値と上記
    第１のアナログデータの値と差分に対応する電流を出力
    させるようにしたアナログ連想メモリ。
16. 【請求項１６】 上記第１のアナログデータは入力アナ
    ログデータであり、上記第２のアナログデータはリファ
    レンスアナログデータである請求項１５に記載のアナロ
    グ連想メモリ。
17. 【請求項１７】 同一の列方向に並ぶ上記アナログ演算
    素子の出力電流を加算して電圧に変換する電流−電圧変
    換回路を設けるようにした請求項１５に記載のアナログ
    連想メモリ。
18. 【請求項１８】 １つの演算要素に対してリファレンス
    アナログデータから入力アナログデータを減算する第１
    のアナログ演算素子と、入力アナログデータからリファ
    レンスアナログデータを減算する第２のアナログ演算素
    子と、 上記第１及び第２のアナログ演算素子の夫々に対して設
    けられ、１方向にのみ上記第１及び第２のアナログ演算
    素子の出力電流に応じた電流を出力する第１及び第２の
    カレントミラー回路と、 同一の列方向に並ぶ上記第１又は第２のカレントミラー
    回路の出力電流を加算して電圧に変換する電流−電圧変
    換回路とを設けるようにした請求項１５に記載のアナロ
    グ連想メモリ。
19. 【請求項１９】 上記第２の入力端子を介して上記スタ
    ックゲート型ＭＯＳトランジスタのコントロールゲート
    に書き込み電位を印加すると共に、上記第３の入力端子
    を介してスタックゲート型トランジスタのドレイン拡散
    層にバイアス電位を印加して書き込みを断続的に行な
    い、 上記書き込みを断続的に行なう間に、上記第１の入力端
    子を介して上記第１のＭＯＳトランジスタのゲートにリ
    ファレンスアナログデータの値を印加し、上記第１のス
    タックゲート型ＭＯＳトランジスタのソースフォロワを
    通じて上記所定の電位を上記第２のＭＯＳトランジスタ
    のゲートに印加し、 上記出力端子の電流を検出して、上記スタックゲート型
    ＭＯＳトランジスタのスレショルド電圧が上記所定の電
    位をコントロールゲートに印加したときに上記リファレ
    ンスアナログデータに相当する値になったか否かをベリ
    ファイするようにした請求項１５に記載のアナログ連想
    メモリ。
20. 【請求項２０】 上記スタックゲート型ＭＯＳトランジ
    スタに対して並列に複数のスタックゲート型ＭＯＳトラ
    ンジスタを接続するようにした請求項１５に記載のアナ
    ログ連想メモリ。
21. 【請求項２１】 第１のＭＯＳトランジスタと第２のＭ
    ＯＳトランジスタとからなる差動増幅回路と、 上記第１のＭＯＳトランジスタと上記第２のＭＯＳトラ
    ンジスタとからなる差動増幅回路と基準電位間に接続さ
    れたカレントミラー型の負荷回路と、 上記第２のＭＯＳトランジスタのゲートに対するソース
    フォロワ回路を構成するスタックゲート型ＭＯＳトラン
    ジスタと、 上記第１のＭＯＳトランジスタのゲートから導出された
    第１の入力端子と、 上記スタックゲート型ＭＯＳトランジスタのコントロー
    ルゲートから導出された第２の入力端子と、 上記スタックゲート型ＭＯＳトランジスタのドレインか
    ら導出された第３の入力端子と、 上記カレントミラー型の負荷回路と上記第２のＭＯＳト
    ランジスタとの接続点から導出された出力端子とを備
    え、 上記スタックゲート型ＭＯＳトランジスタのスレショル
    ド電圧を、所定の電位をコントロールゲートに印加した
    ときに第２のアナログデータの値になるように設定して
    おき、 上記第１の入力端子に第１のアナログデータに応じた値
    を印加し、上記第２の入力端子に上記所定の電位を印加
    し、 上記出力端子から上記第２のアナログデータの値と上記
    第１のアナログデータの値と差分に対応する電流を出力
    させるようにしたアナログ演算素子。
22. 【請求項２２】 上記第１のアナログデータは入力アナ
    ログデータであり、上記第２のアナログデータはリファ
    レンスアナログデータである請求項２１に記載のアナロ
    グ演算素子。
23. 【請求項２３】 上記第２の入力端子を介して上記スタ
    ックゲート型ＭＯＳトランジスタのコントロールゲート
    に書き込み電位を印加すると共に、上記第３の入力端子
    を介してスタックゲート型トランジスタのドレイン拡散
    層にバイアス電位を印加して書き込みを断続的に行な
    い、 上記書き込みを断続的に行なう間に、上記第１の入力端
    子を介して上記第１のＭＯＳトランジスタのゲートにリ
    ファレンスアナログデータの値を印加し、上記第１のス
    タックゲート型ＭＯＳトランジスタのソースフォロワを
    通じて上記所定の電位を上記第２のＭＯＳトランジスタ
    のゲートに印加し、 上記出力端子の電流を検出して、上記スタックゲート型
    ＭＯＳトランジスタのスレショルド電圧が上記所定の電
    位をコントロールゲートに印加したときに上記リファレ
    ンスアナログデータに相当する値になったか否かをベリ
    ファイするようにした請求項２１に記載のアナログ演算
    素子。
24. 【請求項２４】 上記スタックゲート型ＭＯＳトランジ
    スタに対して並列に複数のスタックゲート型ＭＯＳトラ
    ンジスタを接続するようにした請求項２１に記載のアナ
    ログ演算素子。
25. 【請求項２５】 第１のアナログデータと第２のアナロ
    グデータとの差分を求めるアナログ演算素子をマトリク
    ス状に配列するようにしたアナログ連想メモリにおい
    て、 上記アナログ演算素子は、 ＭＯＳトランジスタとスタックゲート型ＭＯＳトランジ
    スタとからなる差動増幅回路と、 上記第１のＭＯＳトランジスタとスタックゲート型ＭＯ
    Ｓトランジスタとからなる差動増幅回路と基準電位間に
    接続されたカレントミラー型の負荷回路と、 上記スタックゲート型ＭＯＳトランジスタのフローティ
    ングゲートと上記ＭＯＳトランジスタとの間に設けられ
    たスイッチングトランジスタと、 上記ＭＯＳトランジスタのゲートから導出された第１の
    入力端子と、 上記スタックゲート型ＭＯＳトランジスタのコントロー
    ルゲートから導出された第２の入力端子と、 上記カレントミラー型の負荷回路と上記スタックゲート
    型ＭＯＳトランジスタとの接続点から導出された出力端
    子とを備え、 上記スイッチングトランジスタを介して上記スタックゲ
    ート型ＭＯＳトランジスタのフローティングゲート電位
    を、所定の電位をコントロールゲートに印加したときに
    上記第２のアナログデータの値になるように設定してお
    き、 上記第１の入力端子に上記第１のアナログデータに応じ
    た値を印加し、上記第２の入力端子に上記所定の電位を
    印加し、 上記出力端子から上記第２のアナログデータの値と上記
    第１のアナログデータの値と差分に対応する電流を出力
    させるようにしたアナログ連想メモリ。
26. 【請求項２６】 上記第１のアナログデータは入力アナ
    ログデータであり、上記第２のアナログデータはリファ
    レンスアナログデータである請求項２５に記載のアナロ
    グ連想メモリ。
27. 【請求項２７】 同一の列方向に並ぶ上記アナログ演算
    素子の出力電流を加算して電圧に変換する電流−電圧変
    換回路を設けるようにした請求項２５に記載のアナログ
    連想メモリ。
28. 【請求項２８】 １つの演算要素に対してリファレンス
    アナログデータから入力アナログデータを減算する第１
    のアナログ演算素子と、入力アナログデータからリファ
    レンスアナログデータを減算する第２のアナログ演算素
    子と、 上記第１及び第２のアナログ演算素子の夫々に対して設
    けられ、１方向にのみ上記第１及び第２のアナログ演算
    素子の出力電流に応じた電流を出力する第１及び第２の
    カレントミラー回路と、 同一の列方向に並ぶ上記第１又は第２のカレントミラー
    回路の出力電流を加算して電圧に変換する電流−電圧変
    換回路とを設けるようにした請求項２５に記載のアナロ
    グ連想メモリ。
29. 【請求項２９】 上記スタックゲート型ＭＯＳトランジ
    スタに対して並列に複数のスタックゲート型ＭＯＳトラ
    ンジスタを接続するようにした請求項２５に記載のアナ
    ログ連想メモリ。
30. 【請求項３０】 ＭＯＳトランジスタとスタックゲート
    型ＭＯＳトランジスタとからなる差動増幅回路と、 上記第１のＭＯＳトランジスタとスタックゲート型ＭＯ
    Ｓトランジスタとからなる差動増幅回路と基準電位間に
    接続されたカレントミラー型の負荷回路と、 上記スタックゲート型ＭＯＳトランジスタのフローティ
    ングゲートと上記ＭＯＳトランジスタとの間に設けられ
    たスイッチングトランジスタと、 上記ＭＯＳトランジスタのゲートから導出された第１の
    入力端子と、 上記スタックゲート型ＭＯＳトランジスタのコントロー
    ルゲートから導出された第２の入力端子と、 上記カレントミラー型の負荷回路と上記スタックゲート
    型ＭＯＳトランジスタとの接続点から導出された出力端
    子とを備え、 上記スイッチングトランジスタを介して上記スタックゲ
    ート型ＭＯＳトランジスタのフローティングゲート電位
    を、所定の電位をコントロールゲートに印加したときに
    第２のアナログデータの値になるように設定しておき、 上記第１の入力端子に第１のアナログデータに応じた値
    を印加し、上記第２の入力端子に上記所定の電位を印加
    し、 上記出力端子から上記第２のアナログデータの値と上記
    第１のアナログデータの値と差分に対応する電流を出力
    させるようにしたアナログ演算素子。
31. 【請求項３１】 上記第１のアナログデータは入力アナ
    ログデータであり、上記第２のアナログデータはリファ
    レンスアナログデータである請求項３０に記載のアナロ
    グ演算素子。
32. 【請求項３２】 上記スタックゲート型ＭＯＳトランジ
    スタに対して並列に複数のスタックゲート型ＭＯＳトラ
    ンジスタを接続するようにした請求項３０に記載のアナ
    ログ演算素子。