JP2000299427A - 高周波集積回路装置 - Google Patents
高周波集積回路装置Info
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】小型化、高集積化され、回路間の電気的干渉が
抑制され、放熱特性の良い高周波集積回路装置を提供す
る。 【解決手段】複数の誘電体層５ａ〜５ｅが積層された多
層基板２と、多層基板２の両面に実装された、能動素子
を有する半導体チップ１１，２１と、多層基板２の層間
および表面に形成された回路配線層５１，５２、５３
と、多層基板２の表面の少なくとも一方に実装された受
動素子からなるチップ部品４１とを有する。
抑制され、放熱特性の良い高周波集積回路装置を提供す
る。 【解決手段】複数の誘電体層５ａ〜５ｅが積層された多
層基板２と、多層基板２の両面に実装された、能動素子
を有する半導体チップ１１，２１と、多層基板２の層間
および表面に形成された回路配線層５１，５２、５３
と、多層基板２の表面の少なくとも一方に実装された受
動素子からなるチップ部品４１とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば、移動体
通信等の各種通信機器の高周波帯域の信号の処理に用い
られる高周波集積回路装置に関する。
通信等の各種通信機器の高周波帯域の信号の処理に用い
られる高周波集積回路装置に関する。
【０００２】
【従来の技術】近年、携帯電話、自動車電話に代表され
る移動体通信システムの進展には目覚ましいものがあ
る。たとえば、日本国内では、８００ＭＨｚ帯および
１．５ＧＨｚ帯のディジタルセルラー（ＰＤＣ）や、
１．９ＧＨｚ帯の信号伝送を行うパーソナルハンディー
ホンシステム（ＰＨＳ）がサービスを行っている。日本
国外においても、ＧＳＭ(Global System Mobile) を代
表とする複数のシステムが既にサービスを展開してい
る。また、異なる通信システムをひとつの端末で利用可
能な、例えば、デュアルバンド（ＣＤＭＡ(Code Divisi
on Multiple Access) 方式で１９００ＭＨｚ帯の信号伝
送＋ＡＭＰＳ(Advanced Mobile Phone System)方式で８
００ＭＨｚ帯の信号伝送）やデュアルモード（ＣＤＭＡ
方式およびＡＭＰＳ方式で８００ＭＨｚ帯の信号伝送）
などのサービスが活発になっている。こうした発展の要
因には、インフラの整備、サービスの充実とともに、携
帯端末の小型、軽量化が挙げられる。当然のことなが
ら、ｌＣチップ自体にも小型、軽量化が要求され、小型
モールドパッケージやチップ外形と同程度の寸法の基板
にチップを実装するＣＳＰ（Chip Size/Scale Package)
が注目を浴びている。
る移動体通信システムの進展には目覚ましいものがあ
る。たとえば、日本国内では、８００ＭＨｚ帯および
１．５ＧＨｚ帯のディジタルセルラー（ＰＤＣ）や、
１．９ＧＨｚ帯の信号伝送を行うパーソナルハンディー
ホンシステム（ＰＨＳ）がサービスを行っている。日本
国外においても、ＧＳＭ(Global System Mobile) を代
表とする複数のシステムが既にサービスを展開してい
る。また、異なる通信システムをひとつの端末で利用可
能な、例えば、デュアルバンド（ＣＤＭＡ(Code Divisi
on Multiple Access) 方式で１９００ＭＨｚ帯の信号伝
送＋ＡＭＰＳ(Advanced Mobile Phone System)方式で８
００ＭＨｚ帯の信号伝送）やデュアルモード（ＣＤＭＡ
方式およびＡＭＰＳ方式で８００ＭＨｚ帯の信号伝送）
などのサービスが活発になっている。こうした発展の要
因には、インフラの整備、サービスの充実とともに、携
帯端末の小型、軽量化が挙げられる。当然のことなが
ら、ｌＣチップ自体にも小型、軽量化が要求され、小型
モールドパッケージやチップ外形と同程度の寸法の基板
にチップを実装するＣＳＰ（Chip Size/Scale Package)
が注目を浴びている。
【０００３】高周波ＩＣでは、ＩＣ外部の外付け部品で
インピーダンス整合回路やバイアス回路を実現する場
合、実装する基板や周辺部品の実装状況により、ＩＣ特
性が変動する場合がある。カスタマーごとに異なるセッ
ト基板上でＩＣの特性を十分に引き出すには、周辺部品
の素子値の最適化や、基板の再設計が必要になり、多大
な工数がかかっている。そのため、異なるセット基板上
でもＩＣ性能が保証されるように、整合回路やバイアス
回路などの回路要素を内蔵した状態で小型化を実現した
実装形態が望まれている。さらに、ＩＣの高機能化や多
機能化も期待されており、半導体チップ上でさらなる集
積化が進められている。
インピーダンス整合回路やバイアス回路を実現する場
合、実装する基板や周辺部品の実装状況により、ＩＣ特
性が変動する場合がある。カスタマーごとに異なるセッ
ト基板上でＩＣの特性を十分に引き出すには、周辺部品
の素子値の最適化や、基板の再設計が必要になり、多大
な工数がかかっている。そのため、異なるセット基板上
でもＩＣ性能が保証されるように、整合回路やバイアス
回路などの回路要素を内蔵した状態で小型化を実現した
実装形態が望まれている。さらに、ＩＣの高機能化や多
機能化も期待されており、半導体チップ上でさらなる集
積化が進められている。
【０００４】しかしながら、多機能化を実現する際に、
たとえば、半導体材料がＧａＡｓからなる半導体チップ
とＳｉからなる半導体チップのように、同一プロセスで
は製造できない場合や、それぞれの機能で最適なプロセ
ス条件が異なり（最適なしきい値が異なり）プロセスが
複雑になるような場合には、一つの半導体チップでの集
積化は難しく、複数の半導体チップで実現するマルチチ
ップ化が不可欠となる。高周波ＩＣのマルチチップ化の
例としては、スイッチ機能をＧａＡｓチップで実現し、
ロジック機能をＳｉチップで実現した多機能スイッチ
や、パワーアンプおよびスイッチ機能とを有するチップ
と低雑音アンプおよびミキサ一機能を有するチップの二
つのチップを用いた集積化ＩＣなどがある。
たとえば、半導体材料がＧａＡｓからなる半導体チップ
とＳｉからなる半導体チップのように、同一プロセスで
は製造できない場合や、それぞれの機能で最適なプロセ
ス条件が異なり（最適なしきい値が異なり）プロセスが
複雑になるような場合には、一つの半導体チップでの集
積化は難しく、複数の半導体チップで実現するマルチチ
ップ化が不可欠となる。高周波ＩＣのマルチチップ化の
例としては、スイッチ機能をＧａＡｓチップで実現し、
ロジック機能をＳｉチップで実現した多機能スイッチ
や、パワーアンプおよびスイッチ機能とを有するチップ
と低雑音アンプおよびミキサ一機能を有するチップの二
つのチップを用いた集積化ＩＣなどがある。
【０００５】
【発明が解決しようとする課題】たとえば、図１３に示
す高周波ＩＣ１０１は、ダイパッド１０２上に複数の半
導体チップ１０３および１０４を搭載し、各リード１０
６と各半導体チップ１０３および１０４の電極とを金属
細線１０５で接続し、これらを封止樹脂１０７で封止固
定したモールドパッケージ型の半導体装置である。ま
た、図１４に示す高周波ＩＣ２０１は、ダイパッド２０
２上に複数の半導体チップ２０３および２０４を搭載
し、ダイパッド２０２と半導体チップ２０３および２０
４の各電極とを金属細線２０５で接続し、これらを封止
樹脂２０７で封止固定し、ダイパッド２０２の裏面にバ
ンプ２０６が形成されたＢＧＡ(Ball Grid Alley) 型の
半導体装置である。しかしながら、図１３および図１４
に示す高周波ＩＣ１０１、２０１では、各半導体チップ
を２次元的に配置せざるを得ないため、小型化には限界
があり、バイアス回路や整合回路の内蔵が難しい。ま
た、２つの半導体チップを近接して配置しなければなら
ないため、お互いの電気的な干渉を考慮する必要があ
る。
す高周波ＩＣ１０１は、ダイパッド１０２上に複数の半
導体チップ１０３および１０４を搭載し、各リード１０
６と各半導体チップ１０３および１０４の電極とを金属
細線１０５で接続し、これらを封止樹脂１０７で封止固
定したモールドパッケージ型の半導体装置である。ま
た、図１４に示す高周波ＩＣ２０１は、ダイパッド２０
２上に複数の半導体チップ２０３および２０４を搭載
し、ダイパッド２０２と半導体チップ２０３および２０
４の各電極とを金属細線２０５で接続し、これらを封止
樹脂２０７で封止固定し、ダイパッド２０２の裏面にバ
ンプ２０６が形成されたＢＧＡ(Ball Grid Alley) 型の
半導体装置である。しかしながら、図１３および図１４
に示す高周波ＩＣ１０１、２０１では、各半導体チップ
を２次元的に配置せざるを得ないため、小型化には限界
があり、バイアス回路や整合回路の内蔵が難しい。ま
た、２つの半導体チップを近接して配置しなければなら
ないため、お互いの電気的な干渉を考慮する必要があ
る。
【０００６】一方、メモリーにおいては、メモリー同士
（例えばフラッシュメモリーとスタティックメモリー）
の集積化や機能の異なるＩＣ（メモリーとロジック）の
集積化が非常に活発である。たとえば、図１５に示すよ
うに、２種類の半導体チップを３０３および３０４をリ
ードフレーム上のダイパッド３０２の上下面に搭載し、
金属細線３０５および３０６でワイヤボンディングし、
これらとリード部３０７とを封止樹脂３０８で封止固定
した半導体装置３０１では、ある程度の小型化は可能だ
が、整合回路やバイアス回路の内蔵は困難である。ま
た、たとえば、図１６に示すように、２種類の半導体チ
ップ４０３および４０４をダイパッド４０２上に積層
し、それぞれ金属細線４０５、４０６で接続し、封止樹
脂４０７で封止固定したチップ積層型の半導体装置４０
１方式では、２つの半導体チップ４０３および４０４を
ワイヤボンディングする際のスペース確保と金属細線４
０５、４０６のワイヤ長の制約から実装可能なチップサ
イズに制限が加わり、また、整合回路やバイアス回路の
内蔵も困難である。また、たとえば、図１７に示すよう
に、２枚のインターポーザ５０２および５０３にインナ
ーバンプ５０７および５０９によって２つの半導体チッ
プ５０６および５０８をそれぞれ実装し、２枚のインタ
ーポーザ５０２および５０３をスタックバンプ５０４に
よって接続したフリップチップ実装型ＣＳＰのスタック
方式の半導体装置５０１においても、小型化の実現は可
能だが、整合回路やバイアス回路の内蔵は考慮されてい
ない。また、たとえば、図１８に示すように、２つの半
導体装置６０２および６０３のパッケージ自体を積層し
たパッケージ積層方式の半導体装置６０１においても、
整合回路やバイアス回路の内蔵は困難であり、最終的な
パッケージ厚や実装外形は大きくなってしまう。
（例えばフラッシュメモリーとスタティックメモリー）
の集積化や機能の異なるＩＣ（メモリーとロジック）の
集積化が非常に活発である。たとえば、図１５に示すよ
うに、２種類の半導体チップを３０３および３０４をリ
ードフレーム上のダイパッド３０２の上下面に搭載し、
金属細線３０５および３０６でワイヤボンディングし、
これらとリード部３０７とを封止樹脂３０８で封止固定
した半導体装置３０１では、ある程度の小型化は可能だ
が、整合回路やバイアス回路の内蔵は困難である。ま
た、たとえば、図１６に示すように、２種類の半導体チ
ップ４０３および４０４をダイパッド４０２上に積層
し、それぞれ金属細線４０５、４０６で接続し、封止樹
脂４０７で封止固定したチップ積層型の半導体装置４０
１方式では、２つの半導体チップ４０３および４０４を
ワイヤボンディングする際のスペース確保と金属細線４
０５、４０６のワイヤ長の制約から実装可能なチップサ
イズに制限が加わり、また、整合回路やバイアス回路の
内蔵も困難である。また、たとえば、図１７に示すよう
に、２枚のインターポーザ５０２および５０３にインナ
ーバンプ５０７および５０９によって２つの半導体チッ
プ５０６および５０８をそれぞれ実装し、２枚のインタ
ーポーザ５０２および５０３をスタックバンプ５０４に
よって接続したフリップチップ実装型ＣＳＰのスタック
方式の半導体装置５０１においても、小型化の実現は可
能だが、整合回路やバイアス回路の内蔵は考慮されてい
ない。また、たとえば、図１８に示すように、２つの半
導体装置６０２および６０３のパッケージ自体を積層し
たパッケージ積層方式の半導体装置６０１においても、
整合回路やバイアス回路の内蔵は困難であり、最終的な
パッケージ厚や実装外形は大きくなってしまう。
【０００７】本発明は、上述の従来の問題に鑑みてなさ
れたものであって、小型化、高集積化され、回路間の電
気的干渉が抑制され、放熱特性の良い高周波集積回路装
置を提供することを目的とする。
れたものであって、小型化、高集積化され、回路間の電
気的干渉が抑制され、放熱特性の良い高周波集積回路装
置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、複数の誘電体
層が積層された多層基板と、前記多層基板の両面に実装
された、能動素子を有する半導体チップと、前記多層基
板の層間および表面に形成された回路配線層と、前記多
層基板の表面の少なくとも一方に実装された受動素子か
らなるチップ部品とを有する。
層が積層された多層基板と、前記多層基板の両面に実装
された、能動素子を有する半導体チップと、前記多層基
板の層間および表面に形成された回路配線層と、前記多
層基板の表面の少なくとも一方に実装された受動素子か
らなるチップ部品とを有する。
【０００９】前記多層基板の電子機器への装着面側の表
層には、隣接する内層に通じる開口部が形成されてお
り、前記半導体チップは、前記開口部内に収容され、か
つ前記隣接する層上に実装されている。
層には、隣接する内層に通じる開口部が形成されてお
り、前記半導体チップは、前記開口部内に収容され、か
つ前記隣接する層上に実装されている。
【００１０】前記開口部が形成された表層の表面には、
電子機器への装着のための電極が形成されている。
電子機器への装着のための電極が形成されている。
【００１１】前記開口部が形成された表層の厚さは、前
記半導体チップまたは前記チップ部品の高さに応じて調
整されている。
記半導体チップまたは前記チップ部品の高さに応じて調
整されている。
【００１２】前記多層基板の層間に接地層が形成されて
いる。
いる。
【００１３】前記回路配線層は、インピーダンス整合回
路およびバイアス回路の少なくとも一部を構成する。
路およびバイアス回路の少なくとも一部を構成する。
【００１４】前記チップ部品は、前記回路配線層ととも
に、前記インピーダンス整合回路およびバイアス回路を
構成する。
に、前記インピーダンス整合回路およびバイアス回路を
構成する。
【００１５】前記バイアス回路が前記多層基板の層間に
形成されている。
形成されている。
【００１６】前記多層基板の周囲を囲む被覆部と、一方
に半導体チップの表面に直接接触する接触部とを具備す
る放熱板を有する。
に半導体チップの表面に直接接触する接触部とを具備す
る放熱板を有する。
【００１７】前記放熱板は、電磁シールドとして機能す
る。
る。
【００１８】前記放熱板は、前記多層基板の電子機器へ
の非装着面側に実装された半導体チップの表面に接触し
ている。
の非装着面側に実装された半導体チップの表面に接触し
ている。
【００１９】前記多層基板の電子機器への装着面側に実
装された半導体チップの表面に直接接触し、かつ、前記
開口部内に収容されている放熱板を有する。
装された半導体チップの表面に直接接触し、かつ、前記
開口部内に収容されている放熱板を有する。
【００２０】前記半導体チップは、フリップチップボン
ディングによって前記多層基板に電気的に接合されてい
る。
ディングによって前記多層基板に電気的に接合されてい
る。
【００２１】前記半導体チップは、ワイヤボンディング
によって前記多層基板に電気的に接続されている。
によって前記多層基板に電気的に接続されている。
【００２２】前記各半導体チップのうち、一方面に実装
された半導体チップは、フリップチップボンディングに
よって前記多層基板に電気的に接合され、他方面に実装
された半導体チップは、ワイヤボンディングによって前
記多層基板に電気的に接続されている。
された半導体チップは、フリップチップボンディングに
よって前記多層基板に電気的に接合され、他方面に実装
された半導体チップは、ワイヤボンディングによって前
記多層基板に電気的に接続されている。
【００２３】前記多層基板内には、前記半導体チップの
実装位置に空洞が形成されている。
実装位置に空洞が形成されている。
【００２４】また、本発明は、積層された第１〜第４の
誘電体層と、前記第４の誘電体層に積層され当該第４の
誘電体層の表面に通ずる開口部が形成された第５の誘電
体層と、前記第１および第２の誘電体層間と前記第３お
よび第４の誘電体層間とに形成された導電材料からなる
接地層と、前記第２および第３の誘電体層間に形成され
た導電性材料からなる回路配線層と、前記第１および第
４の誘電体層の表面に形成された導電性材料からなる回
路配線層とを有する多層基板と、前記第１および第４の
表面に実装された能動素子を有する半導体チップと、前
記第１および第４の少なくとも一方に実装された受動素
子が形成されたチップ部品とを有する。
誘電体層と、前記第４の誘電体層に積層され当該第４の
誘電体層の表面に通ずる開口部が形成された第５の誘電
体層と、前記第１および第２の誘電体層間と前記第３お
よび第４の誘電体層間とに形成された導電材料からなる
接地層と、前記第２および第３の誘電体層間に形成され
た導電性材料からなる回路配線層と、前記第１および第
４の誘電体層の表面に形成された導電性材料からなる回
路配線層とを有する多層基板と、前記第１および第４の
表面に実装された能動素子を有する半導体チップと、前
記第１および第４の少なくとも一方に実装された受動素
子が形成されたチップ部品とを有する。
【００２５】前記第２および第３の誘電体層間に形成さ
れた回路配線層は、バイアス回路を構成しており、前記
第１および第４の誘電体層の表面に形成された導電性材
料からなる回路配線層と前記第１および第４の少なくと
も一方に実装された受動素子とは、インピーダンス整合
回路を構成している。
れた回路配線層は、バイアス回路を構成しており、前記
第１および第４の誘電体層の表面に形成された導電性材
料からなる回路配線層と前記第１および第４の少なくと
も一方に実装された受動素子とは、インピーダンス整合
回路を構成している。
【００２６】前記第５の誘電体層の表面には、電子機器
への装着のための電極が形成されている。
への装着のための電極が形成されている。
【００２７】前記多層基板の側面および前記第１の誘電
体層側を覆い、かつ第１の誘電体層表面に実装された半
導体チップの表面に直接接触する放熱板を有する。
体層側を覆い、かつ第１の誘電体層表面に実装された半
導体チップの表面に直接接触する放熱板を有する。
【００２８】前記多層基板の第５の誘電体層の開口部内
に収容され、当該開口部内の半導体チップの表面に直接
接合された放熱板を有する。
に収容され、当該開口部内の半導体チップの表面に直接
接合された放熱板を有する。
【００２９】本発明では、半導体チップが多層基板の両
面に半導体チップが実装され、多層基板の少なくとも一
方面にチップ部品が実装され、かつ、多層基板の内層お
よび表面に回路配線層が形成されているため、複数の半
導体チップおよび高周波集積回路に必要な各種の回路の
集積化を多層基板の表面および内層で構成でき、小型
化、高集積化が可能となる。
面に半導体チップが実装され、多層基板の少なくとも一
方面にチップ部品が実装され、かつ、多層基板の内層お
よび表面に回路配線層が形成されているため、複数の半
導体チップおよび高周波集積回路に必要な各種の回路の
集積化を多層基板の表面および内層で構成でき、小型
化、高集積化が可能となる。
【００３０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。第１実施形態 図１は、本発明の第１実施形態に係る高周波集積回路装
置の構造を示す断面図である。本実施形態に係る高周波
集積回路装置は、たとえば、携帯端末の高周波アンプ
（ＣＤＭＡ方式で１９００ＭＨｚ帯の信号送信およびＡ
ＭＰＳ方式で８００ＭＨｚ帯の信号送信を行うデュアル
バンド送信用増幅器）集積回路に適用したものである。
いて図面を参照して説明する。第１実施形態 図１は、本発明の第１実施形態に係る高周波集積回路装
置の構造を示す断面図である。本実施形態に係る高周波
集積回路装置は、たとえば、携帯端末の高周波アンプ
（ＣＤＭＡ方式で１９００ＭＨｚ帯の信号送信およびＡ
ＭＰＳ方式で８００ＭＨｚ帯の信号送信を行うデュアル
バンド送信用増幅器）集積回路に適用したものである。
【００３１】図１において、高周波集積回路装置１は、
多層基板２と、多層基板２の両面にそれぞれ実装された
半導体チップ１１、２１と、多層基板２の一方面に実装
されたチップ部品４１と、多層基板２に対して設けられ
た放熱カバー３と、放熱板５とを有している。
多層基板２と、多層基板２の両面にそれぞれ実装された
半導体チップ１１、２１と、多層基板２の一方面に実装
されたチップ部品４１と、多層基板２に対して設けられ
た放熱カバー３と、放熱板５とを有している。
【００３２】半導体チップ１１、２１は、たとえば、送
信信号の高周波電力増幅を行うための能動素手がそれぞ
れ形成されており、能動素子とともに、たとえばキャパ
シタ、抵抗等の受動素子が形成されており、これらの素
子によって高周波回路を構成している。能動素子は、た
とえば、シリコン（Ｓｉ）を用いたバイポーラトランジ
スタや、ガリウム砒素（ＧａＡｓ）を用いた電界効果ト
ランジスタや、ＭＯＳＦＥＴ等である。半導体チップ１
１、２１を形成する材料としては、たとえば、ＧａＡｓ
等の化合物半導体や、Ｓｉ等の半導体が用いられる。ま
た、半導体チップ１１、２１は、高周波電力増幅を行う
ため、熱的に放熱が不可欠である。
信信号の高周波電力増幅を行うための能動素手がそれぞ
れ形成されており、能動素子とともに、たとえばキャパ
シタ、抵抗等の受動素子が形成されており、これらの素
子によって高周波回路を構成している。能動素子は、た
とえば、シリコン（Ｓｉ）を用いたバイポーラトランジ
スタや、ガリウム砒素（ＧａＡｓ）を用いた電界効果ト
ランジスタや、ＭＯＳＦＥＴ等である。半導体チップ１
１、２１を形成する材料としては、たとえば、ＧａＡｓ
等の化合物半導体や、Ｓｉ等の半導体が用いられる。ま
た、半導体チップ１１、２１は、高周波電力増幅を行う
ため、熱的に放熱が不可欠である。
【００３３】半導体チップ１１、２１の裏面には、それ
ぞれバンプＢＰが形成されており、半導体チップ１１、
２１は、多層基板２にフリップチップ方式で実装されて
いる。すなわち、半導体チップ１１、１２のダイの表面
電極と多層基板２の表面に形成された電極とをバンプＢ
Ｐを介して直接対向させて位置決めし、熱および圧力を
加えて半導体チップ１１、１２を多層基板２に接合して
ある。
ぞれバンプＢＰが形成されており、半導体チップ１１、
２１は、多層基板２にフリップチップ方式で実装されて
いる。すなわち、半導体チップ１１、１２のダイの表面
電極と多層基板２の表面に形成された電極とをバンプＢ
Ｐを介して直接対向させて位置決めし、熱および圧力を
加えて半導体チップ１１、１２を多層基板２に接合して
ある。
【００３４】チップ部品４１は、たとえば、インダクタ
ー素子、容量素子、抵抗素子等の受動素子がそれぞれ形
成されており、多層基板２の表面または内層に形成され
た回路配線層とともに、所定の機能の回路を構成してい
る。具体的には、チップ部品４１は、たとえば、多層基
板２の表面に形成された回路配線層とともに、半導体チ
ップ１１、２１が行う送信信号の高周波増幅におけるイ
ンピーダンス整合回路を構成している。なお、図１で
は、チップ部品４１は多層基板２の一方面にのみ実装さ
れているが、本実施形態では多層基板２の両面に実装さ
れているものとする。
ー素子、容量素子、抵抗素子等の受動素子がそれぞれ形
成されており、多層基板２の表面または内層に形成され
た回路配線層とともに、所定の機能の回路を構成してい
る。具体的には、チップ部品４１は、たとえば、多層基
板２の表面に形成された回路配線層とともに、半導体チ
ップ１１、２１が行う送信信号の高周波増幅におけるイ
ンピーダンス整合回路を構成している。なお、図１で
は、チップ部品４１は多層基板２の一方面にのみ実装さ
れているが、本実施形態では多層基板２の両面に実装さ
れているものとする。
【００３５】多層基板２は、５層の第１〜第５誘電体層
２ａ〜２ｅの積層構造となっていおる。多層基板２の各
誘電体層２ａ〜２ｅの形成材料は、たとえば、窒化アル
ミニウム、アルミナ、窒化シリコン、ガラスセラミッ
ク、ガラスエポキシ等の誘電体を用いることができる。
また、これらの誘電体材料から、誘電率やコストを考慮
して決定される。なお、必要に応じて、これらの材料を
組み合わせて使用してもよい。
２ａ〜２ｅの積層構造となっていおる。多層基板２の各
誘電体層２ａ〜２ｅの形成材料は、たとえば、窒化アル
ミニウム、アルミナ、窒化シリコン、ガラスセラミッ
ク、ガラスエポキシ等の誘電体を用いることができる。
また、これらの誘電体材料から、誘電率やコストを考慮
して決定される。なお、必要に応じて、これらの材料を
組み合わせて使用してもよい。
【００３６】図２および図３は、多層基板２の構成を示
す断面図である。なお、図２の（ａ）は、多層基板２の
第１誘電体層２ａを表面側から見た図であり、（ｂ）は
第１誘電体層２ａを第２誘電体層２ｂとの層間側から見
た図であり、（ｃ）は第２誘電体層２ａを第３誘電体層
２ｃとの層間側から見た図である。図３の（ａ）は第３
誘電体層２ｃを第４誘電体層２ｄとの層間側から見た図
であり、（ｂ）は第４誘電体層２ｄを第５誘電体層２ｅ
との層間側から見た図であり、（ｃ）は第５誘電体層２
ｅを表面側から見た図である。
す断面図である。なお、図２の（ａ）は、多層基板２の
第１誘電体層２ａを表面側から見た図であり、（ｂ）は
第１誘電体層２ａを第２誘電体層２ｂとの層間側から見
た図であり、（ｃ）は第２誘電体層２ａを第３誘電体層
２ｃとの層間側から見た図である。図３の（ａ）は第３
誘電体層２ｃを第４誘電体層２ｄとの層間側から見た図
であり、（ｂ）は第４誘電体層２ｄを第５誘電体層２ｅ
との層間側から見た図であり、（ｃ）は第５誘電体層２
ｅを表面側から見た図である。
【００３７】第１誘電体層２ａは最上層であり、図２
（ａ）に示すように、第１誘電体層２ａの上面には、た
とえば、図示しないストリップライン（導体線路）で構
成される回路配線層５１が形成されているとともに、半
導体チップ１１およびチップ部品４１が実装されてい
る。回路配線層５１は、具体的には、たとえば、チップ
部品４１とともに半導体チップ１１に対するインピーダ
ンス整合回路を構成している。
（ａ）に示すように、第１誘電体層２ａの上面には、た
とえば、図示しないストリップライン（導体線路）で構
成される回路配線層５１が形成されているとともに、半
導体チップ１１およびチップ部品４１が実装されてい
る。回路配線層５１は、具体的には、たとえば、チップ
部品４１とともに半導体チップ１１に対するインピーダ
ンス整合回路を構成している。
【００３８】図２（ｂ）に示すように、第１誘電体層２
ａの下面、すなわち、第１誘電体層２ａと第２誘電体層
２ｂとの層間には、たとえば、銅、アルミニウム等の導
電性材料からなる接地層Ｇ１が形成されている。接地層
Ｇ１は接地レベルである。
ａの下面、すなわち、第１誘電体層２ａと第２誘電体層
２ｂとの層間には、たとえば、銅、アルミニウム等の導
電性材料からなる接地層Ｇ１が形成されている。接地層
Ｇ１は接地レベルである。
【００３９】図２（ｃ）に示すように、第２誘電体層２
ｂの下面には、すなわち、第２誘電体層２ｂと第３誘電
体層２ｃとの層間には、たとえば、図示しないストリッ
プライン（導体線路）で構成される回路配線層５２が導
電性材料によって形成されている。回路配線層５２は、
具体的には、たとえば、半導体チップ１１、２１に各種
電源を供給するバイアス回路を構成している。バイアス
回路は、基本波から発生した高調波を減衰させるため
に、伝送信号の基準波長λのλ／４の長さのストリップ
ラインなどで構成する。なお、λ／４ののストリップラ
インの長さは、たとえば、８００ＭＨｚの場合には、約
３０ｍｍとなる。
ｂの下面には、すなわち、第２誘電体層２ｂと第３誘電
体層２ｃとの層間には、たとえば、図示しないストリッ
プライン（導体線路）で構成される回路配線層５２が導
電性材料によって形成されている。回路配線層５２は、
具体的には、たとえば、半導体チップ１１、２１に各種
電源を供給するバイアス回路を構成している。バイアス
回路は、基本波から発生した高調波を減衰させるため
に、伝送信号の基準波長λのλ／４の長さのストリップ
ラインなどで構成する。なお、λ／４ののストリップラ
インの長さは、たとえば、８００ＭＨｚの場合には、約
３０ｍｍとなる。
【００４０】図３（ａ）に示すように、第３誘電体層２
ｃの下面、すなわち、第３誘電体層２ｃと第４誘電体層
２ｄとの層間には、接地層Ｇ２が形成されている。接地
層Ｇ２は接地レベルである。
ｃの下面、すなわち、第３誘電体層２ｃと第４誘電体層
２ｄとの層間には、接地層Ｇ２が形成されている。接地
層Ｇ２は接地レベルである。
【００４１】図３（ｂ）に示すように、第４誘電体層２
ｄの下面、すなわち、第４誘電体層２ｄと第５誘電体層
２ｅとの層間には、たとえば、図示しないストリップラ
インによって構成される回路配線層５３が形成されると
ともに、半導体チップ２１とチップ部品４１とが実装さ
れている。
ｄの下面、すなわち、第４誘電体層２ｄと第５誘電体層
２ｅとの層間には、たとえば、図示しないストリップラ
インによって構成される回路配線層５３が形成されると
ともに、半導体チップ２１とチップ部品４１とが実装さ
れている。
【００４２】第５誘電体層２ｅは最下層であり、図示し
ない電子機器の親基板に装着される層である。第５誘電
体層２ｅは、図３（ｃ）に示すように、第４誘電体層２
ｄに実装された半導体チップ２１やチップ部品４１が挿
通しかつ収容する開口部５５が設けられている。また、
第５誘電体層２ｅには、電子機器の親基板との接合のた
めの、たとえば、ランド型の電極５４が複数形成されて
いる。第５誘電体層２ｅの厚さは、半導体チップ２１の
高さ、または、チップ部品４１の高さ、あるいはチップ
部品４１の有無によって、開口部５５内に半導体チップ
２１およびチップ部品４１が確実に収容されるように調
整されている。
ない電子機器の親基板に装着される層である。第５誘電
体層２ｅは、図３（ｃ）に示すように、第４誘電体層２
ｄに実装された半導体チップ２１やチップ部品４１が挿
通しかつ収容する開口部５５が設けられている。また、
第５誘電体層２ｅには、電子機器の親基板との接合のた
めの、たとえば、ランド型の電極５４が複数形成されて
いる。第５誘電体層２ｅの厚さは、半導体チップ２１の
高さ、または、チップ部品４１の高さ、あるいはチップ
部品４１の有無によって、開口部５５内に半導体チップ
２１およびチップ部品４１が確実に収容されるように調
整されている。
【００４３】上記の第１〜第５誘電体層２ａ〜２ｅの層
間に形成された回路配線層５２および接地層Ｇ１、Ｇ２
と、多層基板２の両面に形成された回路配線層５１，５
３、半導体チップ１１，２１、各チップ部品４１は、図
１に示すように、各誘電体層２ａ〜２ｅに形成されたス
ルーホール内の配線５６および多層基板の周囲に形成さ
れた配線５７によって互いに電気的に接続されている。
配線５７は、第５誘電体層２ｅに形成された電極５４に
電気的に接続されている。
間に形成された回路配線層５２および接地層Ｇ１、Ｇ２
と、多層基板２の両面に形成された回路配線層５１，５
３、半導体チップ１１，２１、各チップ部品４１は、図
１に示すように、各誘電体層２ａ〜２ｅに形成されたス
ルーホール内の配線５６および多層基板の周囲に形成さ
れた配線５７によって互いに電気的に接続されている。
配線５７は、第５誘電体層２ｅに形成された電極５４に
電気的に接続されている。
【００４４】放熱カバー３は、多層基板２の第１誘電体
層２ａ側に対して、多層基板２の外周および第１誘電体
層２ａ側を覆うように設けられた被覆部３ｂと、被覆部
３ｂに一体に形成された半導体チップ１１の表面と直接
接触する接触部３ａとを有している。放熱カバー３の接
触部３ａは、多層基板２に実装された半導体チップ１１
の表面と、たとえば、接着剤によって接合されており、
多層基板２は放熱カバー３に保持されている。放熱カバ
ー３の材質としては、熱伝導性の良好なもの、例えばア
ルミニウム等の金属材料が用いられる。放熱カバー３の
被覆部３ｂの端部には、放熱カバー３を電子機器の親基
板に取り付けるための取り付け部３ｃが形成されてい
る。
層２ａ側に対して、多層基板２の外周および第１誘電体
層２ａ側を覆うように設けられた被覆部３ｂと、被覆部
３ｂに一体に形成された半導体チップ１１の表面と直接
接触する接触部３ａとを有している。放熱カバー３の接
触部３ａは、多層基板２に実装された半導体チップ１１
の表面と、たとえば、接着剤によって接合されており、
多層基板２は放熱カバー３に保持されている。放熱カバ
ー３の材質としては、熱伝導性の良好なもの、例えばア
ルミニウム等の金属材料が用いられる。放熱カバー３の
被覆部３ｂの端部には、放熱カバー３を電子機器の親基
板に取り付けるための取り付け部３ｃが形成されてい
る。
【００４５】多層基板２の下面に実装された半導体チッ
プ２２の下面には、放熱板５が取り付けられ、半導体チ
ップ２２とともに封止樹脂Ｒによって樹脂固定されてい
る。放熱板５は、多層基板２の第５誘電体層５ｅの開口
部５５内に収容されており、第５誘電体層５ｅの表面か
ら突出していない。放熱板５は、熱伝導性の良好な上記
の放熱カバー３と同様の材料で形成される。
プ２２の下面には、放熱板５が取り付けられ、半導体チ
ップ２２とともに封止樹脂Ｒによって樹脂固定されてい
る。放熱板５は、多層基板２の第５誘電体層５ｅの開口
部５５内に収容されており、第５誘電体層５ｅの表面か
ら突出していない。放熱板５は、熱伝導性の良好な上記
の放熱カバー３と同様の材料で形成される。
【００４６】上記高周波集積回路装置１は、電子機器の
親基板に対して、放熱カバー３の取り付け部３ｃおよび
第５誘電体層５ｅが接合される。電子機器から高周波集
積回路装置１に装着されると、たとえば、多層基板２の
第２誘電体層２ｂと第３誘電体層２ｃとの層間に形成さ
れた回路配線層５２のバイアス回路を通じて半導体チッ
プ１１、２１に電源が供給され、半導体チップ１１、２
１は高周波電力増幅を行う。
親基板に対して、放熱カバー３の取り付け部３ｃおよび
第５誘電体層５ｅが接合される。電子機器から高周波集
積回路装置１に装着されると、たとえば、多層基板２の
第２誘電体層２ｂと第３誘電体層２ｃとの層間に形成さ
れた回路配線層５２のバイアス回路を通じて半導体チッ
プ１１、２１に電源が供給され、半導体チップ１１、２
１は高周波電力増幅を行う。
【００４７】多層基板２の両面に実装された半導体チッ
プ１１および２１とも高周波電力増幅を行うので、半導
体チップ１１および２１の発熱量は大きく、放熱を行う
必要がある。多層基板２の上面に実装された半導体チッ
プ１１から発生した熱は、接触部３ａを通じて放熱カバ
ー３に伝えられる。放熱カバー３の被覆部２ｂは、広い
表面積で空気に触れているため、放熱カバー３に伝えら
れた熱は空気中に放熱される。さらに、放熱カバー３の
取り付け部３ｃにより親基板に取り付けていると、放熱
カバー３の熱は、親基板により放熱される。なお、この
放熱カバー３は、半導体チップ１１の放熱を行うととも
に、多層基板２の表面への塵の侵入防止や、外部との電
磁シールドとしても機能する。
プ１１および２１とも高周波電力増幅を行うので、半導
体チップ１１および２１の発熱量は大きく、放熱を行う
必要がある。多層基板２の上面に実装された半導体チッ
プ１１から発生した熱は、接触部３ａを通じて放熱カバ
ー３に伝えられる。放熱カバー３の被覆部２ｂは、広い
表面積で空気に触れているため、放熱カバー３に伝えら
れた熱は空気中に放熱される。さらに、放熱カバー３の
取り付け部３ｃにより親基板に取り付けていると、放熱
カバー３の熱は、親基板により放熱される。なお、この
放熱カバー３は、半導体チップ１１の放熱を行うととも
に、多層基板２の表面への塵の侵入防止や、外部との電
磁シールドとしても機能する。
【００４８】多層基板２の下面に実装された半導体チッ
プ２１から発生した熱は、その下面に取り付けられてい
る放熱板５を介して多層基板２が装着される図示しない
電子機器の親基板に伝えられ、親基板より放熱される。
プ２１から発生した熱は、その下面に取り付けられてい
る放熱板５を介して多層基板２が装着される図示しない
電子機器の親基板に伝えられ、親基板より放熱される。
【００４９】本実施形態に係る高周波集積回路装置１で
は、多層基板２の両面を使って半導体チップ１１、２１
やチップ部品４１の実装を行っており、基板面積を有効
に利用でき、３次元的な小型化が可能となる。また、複
数の誘電体層２ａ〜２ｅが積層された多層基板２を用い
ることにより、誘電体層２ａ〜２ｅの層間に、たとえ
ば、バイアス回路においてλ／４の長さのストリップラ
イン等の比較的線路長の長い回路を形成することがで
き、立体的に、整合回路やバイアス回路を組み込むこと
が可能となる。また、多層基板２の両面には、インダク
ター素子や容量素子などのチップ部品４１も実装され、
多層基板２の両面を使って部品実装を行うことで基板面
積が有効に利用でき、小型化が可能となる。
は、多層基板２の両面を使って半導体チップ１１、２１
やチップ部品４１の実装を行っており、基板面積を有効
に利用でき、３次元的な小型化が可能となる。また、複
数の誘電体層２ａ〜２ｅが積層された多層基板２を用い
ることにより、誘電体層２ａ〜２ｅの層間に、たとえ
ば、バイアス回路においてλ／４の長さのストリップラ
イン等の比較的線路長の長い回路を形成することがで
き、立体的に、整合回路やバイアス回路を組み込むこと
が可能となる。また、多層基板２の両面には、インダク
ター素子や容量素子などのチップ部品４１も実装され、
多層基板２の両面を使って部品実装を行うことで基板面
積が有効に利用でき、小型化が可能となる。
【００５０】さらに、本実施形態に係る高周波集積回路
装置１によれば、誘電体層２ａ〜２ｅの層間に接地層Ｇ
１およびＧ２を形成して、各回路配線層５１、５２、５
３の間に位置させているため、各回路配線層５１、５
２、５３間の電気的な干渉を防止することができる。ま
た、放熱カバー３は、放熱のみならず、高周波集積回路
装置１内への塵の侵入防止や電磁シールドのためにも必
要であるから、元々カバーは必要なものであり、放熱カ
バー３を取り付けることにより、大型化したり、コスト
アップになることはない。なお、上述の説明では、チッ
プ部品４１は多層基板２の両面上に実装されているもの
としたが、一方面のみの実装でも構わない。また、チッ
プ部品４１を実装せずに、半導体チップ１１、２１のみ
の実装でもよい。
装置１によれば、誘電体層２ａ〜２ｅの層間に接地層Ｇ
１およびＧ２を形成して、各回路配線層５１、５２、５
３の間に位置させているため、各回路配線層５１、５
２、５３間の電気的な干渉を防止することができる。ま
た、放熱カバー３は、放熱のみならず、高周波集積回路
装置１内への塵の侵入防止や電磁シールドのためにも必
要であるから、元々カバーは必要なものであり、放熱カ
バー３を取り付けることにより、大型化したり、コスト
アップになることはない。なお、上述の説明では、チッ
プ部品４１は多層基板２の両面上に実装されているもの
としたが、一方面のみの実装でも構わない。また、チッ
プ部品４１を実装せずに、半導体チップ１１、２１のみ
の実装でもよい。
【００５１】第２の実施形態 図４〜図７は、本発明の第２の実装形態に係る高周波集
積回路装置の構造を示す断面図である。なお、第１の実
施形態に係る高周波集積回路装置の構成要素と同一の構
成要素については同一の符号をもって示している。図４
および図５に示す高周波集積回路装置は、基本的には、
上述した第１の実施形態に係る高周波集積回路装置と同
一の構成であるが、多層基板２の両面に実装される半導
体チップ１１および２１のうち、一方が発熱量が比較的
大きく、他方が発熱量が比較的小さい場合に本発明を適
用した場合の構成を示している。
積回路装置の構造を示す断面図である。なお、第１の実
施形態に係る高周波集積回路装置の構成要素と同一の構
成要素については同一の符号をもって示している。図４
および図５に示す高周波集積回路装置は、基本的には、
上述した第１の実施形態に係る高周波集積回路装置と同
一の構成であるが、多層基板２の両面に実装される半導
体チップ１１および２１のうち、一方が発熱量が比較的
大きく、他方が発熱量が比較的小さい場合に本発明を適
用した場合の構成を示している。
【００５２】図４に示す高周波集積回路装置６１は、多
層基板２の第１誘電体層２ａの表面に実装された半導体
チップ１１の発熱が大きく、多層基板２の第５誘電体層
２ｅに実装された半導体チップ２１の発熱が小さい場合
である。半導体チップ１１は、たとえば、送信信号増幅
回路を有し、半導体チップ２１は、たとえば、多機能ス
イッチ回路を有している。図４に示すように、発熱が大
きい半導体チップ１１に対しては、放熱カバー３が設
け、発熱量の小さい半導体チップ２１には上記の放熱板
５は設けず、半導体チップ２１は、フリップチップ方式
で多層基板２の第４誘電体層２ｄに実装され、封止樹脂
Ｒによって覆われている。
層基板２の第１誘電体層２ａの表面に実装された半導体
チップ１１の発熱が大きく、多層基板２の第５誘電体層
２ｅに実装された半導体チップ２１の発熱が小さい場合
である。半導体チップ１１は、たとえば、送信信号増幅
回路を有し、半導体チップ２１は、たとえば、多機能ス
イッチ回路を有している。図４に示すように、発熱が大
きい半導体チップ１１に対しては、放熱カバー３が設
け、発熱量の小さい半導体チップ２１には上記の放熱板
５は設けず、半導体チップ２１は、フリップチップ方式
で多層基板２の第４誘電体層２ｄに実装され、封止樹脂
Ｒによって覆われている。
【００５３】図５に示す高周波集積回路装置６２は、図
４に示した高周波集積回路装置６１と同様に、半導体チ
ップ１１の発熱が大きく、半導体チップ２１の発熱が小
さい場合である。図５に示すように、発熱が大きい半導
体チップ１１に対しては、放熱カバー３が設け、発熱量
の小さい半導体チップ２１には上記の放熱板５は設けな
い。また、半導体チップ２１は、表面電極が形成された
面を第４誘電体層２ｄに対して反対向きにして第４誘電
体層２ｄに接合し、半導体チップ２１の表面電極と第４
誘電体層２ｄ上の電極とを金属細線５９でワイヤリング
するとともに、第５誘電体層２ｅの開口部５５内を樹脂
Ｒで充填して半導体チップ２１および金属細線５９を固
定する。
４に示した高周波集積回路装置６１と同様に、半導体チ
ップ１１の発熱が大きく、半導体チップ２１の発熱が小
さい場合である。図５に示すように、発熱が大きい半導
体チップ１１に対しては、放熱カバー３が設け、発熱量
の小さい半導体チップ２１には上記の放熱板５は設けな
い。また、半導体チップ２１は、表面電極が形成された
面を第４誘電体層２ｄに対して反対向きにして第４誘電
体層２ｄに接合し、半導体チップ２１の表面電極と第４
誘電体層２ｄ上の電極とを金属細線５９でワイヤリング
するとともに、第５誘電体層２ｅの開口部５５内を樹脂
Ｒで充填して半導体チップ２１および金属細線５９を固
定する。
【００５４】以上のように、半導体チップ１１の発熱が
大きく、半導体チップ２１の発熱が小さい場合には、図
４および図５に示した構成のように、ワイヤ長のばらつ
きやインダクタンスの影響を避けるべき半導体チップや
放熱を必要とする半導体チップはフリップチップ方式で
実装し、これらの必要のない半導体チップはワイヤボン
ディングを用いて実装することで対応可能となる。
大きく、半導体チップ２１の発熱が小さい場合には、図
４および図５に示した構成のように、ワイヤ長のばらつ
きやインダクタンスの影響を避けるべき半導体チップや
放熱を必要とする半導体チップはフリップチップ方式で
実装し、これらの必要のない半導体チップはワイヤボン
ディングを用いて実装することで対応可能となる。
【００５５】図６に示す高周波集積回路装置６３は、半
導体チップ１１の発熱が小さく、半導体チップ２１の発
熱が大きい場合である。この場合には、図６に示すよう
に、半導体チップ１１に対して上記の放熱カバー３は設
けず、半導体チップ２１に対しては放熱板５を設ける。
また、半導体チップ１１および半導体チップ２１は、バ
ンプＢＰを介して多層基板２の両面にそれぞれフリップ
チップ方式で実装されている。半導体チップ２１および
は放熱板５は、第５誘電体層２ｅの開口部５５内に樹脂
Ｒによって固定されている。
導体チップ１１の発熱が小さく、半導体チップ２１の発
熱が大きい場合である。この場合には、図６に示すよう
に、半導体チップ１１に対して上記の放熱カバー３は設
けず、半導体チップ２１に対しては放熱板５を設ける。
また、半導体チップ１１および半導体チップ２１は、バ
ンプＢＰを介して多層基板２の両面にそれぞれフリップ
チップ方式で実装されている。半導体チップ２１および
は放熱板５は、第５誘電体層２ｅの開口部５５内に樹脂
Ｒによって固定されている。
【００５６】図７に示す高周波集積回路装置６４は、図
６に示した高周波集積回路装置６３と同様に、半導体チ
ップ１１の発熱が小さく、半導体チップ２１の発熱が大
きい場合である。図７に示すように、半導体チップ１１
は、半導体チップ１１の表面電極形成側を第１誘電体層
２ａに対して反対向きに配置し、この表面電極と第１誘
電体層２ａ上の電極とを金属細線７０でワイヤリングす
るとともに、半導体チップ１１および金属細線７０を樹
脂Ｒで固定している。半導体チップ２１の実装構造は、
図６に示した高周波集積回路装置６３と同様にしてい
る。
６に示した高周波集積回路装置６３と同様に、半導体チ
ップ１１の発熱が小さく、半導体チップ２１の発熱が大
きい場合である。図７に示すように、半導体チップ１１
は、半導体チップ１１の表面電極形成側を第１誘電体層
２ａに対して反対向きに配置し、この表面電極と第１誘
電体層２ａ上の電極とを金属細線７０でワイヤリングす
るとともに、半導体チップ１１および金属細線７０を樹
脂Ｒで固定している。半導体チップ２１の実装構造は、
図６に示した高周波集積回路装置６３と同様にしてい
る。
【００５７】以上のように、半導体チップ１１の発熱が
小さく、半導体チップ２１の発熱が大きい場合には、図
６および図７に示した構成で対応可能である。
小さく、半導体チップ２１の発熱が大きい場合には、図
６および図７に示した構成で対応可能である。
【００５８】第３の実施形態 図８〜図１１は、本発明の第３の実装形態に係る高周波
集積回路装置の構造を示す断面図である。なお、第１の
実施形態に係る高周波集積回路装置の構成要素と同一の
構成要素については同一の符号をもって示している。図
８〜図１１に示す高周波集積回路装置は、基本的には、
上述した第１の実施形態に係る高周波集積回路装置と同
一の構成であるが、多層基板２の両面に実装される半導
体チップ１１および２１の発熱量が小さく、特に放熱手
段を設けなくてもよい場合である。
集積回路装置の構造を示す断面図である。なお、第１の
実施形態に係る高周波集積回路装置の構成要素と同一の
構成要素については同一の符号をもって示している。図
８〜図１１に示す高周波集積回路装置は、基本的には、
上述した第１の実施形態に係る高周波集積回路装置と同
一の構成であるが、多層基板２の両面に実装される半導
体チップ１１および２１の発熱量が小さく、特に放熱手
段を設けなくてもよい場合である。
【００５９】図８に示す高周波集積回路装置６５は、半
導体チップ１１および２１をフリップチップ方式で多層
基板２に実装し、樹脂Ｒで固定している。図９に示す高
周波集積回路装置６６は、半導体チップ１１が特に発熱
量が少ない場合であり、半導体チップ１１の表面電極形
成側を第１誘電体層２ａに対して反対向きに配置し、こ
の表面電極と第１誘電体層２ａ上の電極とを金属細線７
２でワイヤリングするとともに、半導体チップ１１およ
び金属細線７０を樹脂Ｒで固定している。
導体チップ１１および２１をフリップチップ方式で多層
基板２に実装し、樹脂Ｒで固定している。図９に示す高
周波集積回路装置６６は、半導体チップ１１が特に発熱
量が少ない場合であり、半導体チップ１１の表面電極形
成側を第１誘電体層２ａに対して反対向きに配置し、こ
の表面電極と第１誘電体層２ａ上の電極とを金属細線７
２でワイヤリングするとともに、半導体チップ１１およ
び金属細線７０を樹脂Ｒで固定している。
【００６０】図１０に示す高周波集積回路装置６７は、
多層基板２の下面に実装される半導体チップ２１が特に
発熱量が少ない場合であり、半導体チップ２１の表面電
極形成側を第４誘電体層２ｄに対して反対向きに配置
し、この表面電極と第５誘電体層２ｄ上の電極とを金属
細線７３でワイヤリングするとともに、半導体チップ２
１および金属細線７３を樹脂Ｒで固定している。図１１
に示す高周波集積回路装置６８は、多層基板２の両面に
実装される半導体チップ１１、１２が共に特に発熱量が
少ない場合であり、半導体チップ１１、１２が図９およ
び図１０に示した方法で実装されている。
多層基板２の下面に実装される半導体チップ２１が特に
発熱量が少ない場合であり、半導体チップ２１の表面電
極形成側を第４誘電体層２ｄに対して反対向きに配置
し、この表面電極と第５誘電体層２ｄ上の電極とを金属
細線７３でワイヤリングするとともに、半導体チップ２
１および金属細線７３を樹脂Ｒで固定している。図１１
に示す高周波集積回路装置６８は、多層基板２の両面に
実装される半導体チップ１１、１２が共に特に発熱量が
少ない場合であり、半導体チップ１１、１２が図９およ
び図１０に示した方法で実装されている。
【００６１】以上のように、半導体チップ１１、１２の
発熱量が小さい場合には、図８〜図１１に示した構成で
対応可能となる。
発熱量が小さい場合には、図８〜図１１に示した構成で
対応可能となる。
【００６２】第４の実施形態 図１２は、本発明の第４の実装形態に係る高周波集積回
路装置の構造を示す断面図である。なお、第１の実施形
態に係る高周波集積回路装置の構成要素と同一の構成要
素については同一の符号をもって示している。図１２に
示す高周波集積回路装置６９は、多層基板２の下面に実
装される半導体チップ２１の処理する周波数がより高い
場合である。半導体チップ２１が、さらに高い周波数の
処理を行う場合には、たとえば、図１２に示すように、
多層基板２の第４誘電体層２ｄの表面に実装した半導体
チップ２１の実装位置に対応する多層基板２の第４誘電
体層２ｄおよび第３誘電体層２ｃに空洞であるキャビテ
ィーＨを形成する。このような構成とすることにより、
キャビティーＨの空間は、誘電体よりも誘電率が低く、
低インダクタンスとなり、半導体チップ２１の高周波特
性への影響を抑制することができる。なお、本実施形態
では、多層基板２の下面に実装される半導体チップ２１
に対してキャビティーＨを形成しているが、同様に、多
層基板２の上面に実装される半導体チップ１１に対して
もキャビティーＨを形成することが可能である。
路装置の構造を示す断面図である。なお、第１の実施形
態に係る高周波集積回路装置の構成要素と同一の構成要
素については同一の符号をもって示している。図１２に
示す高周波集積回路装置６９は、多層基板２の下面に実
装される半導体チップ２１の処理する周波数がより高い
場合である。半導体チップ２１が、さらに高い周波数の
処理を行う場合には、たとえば、図１２に示すように、
多層基板２の第４誘電体層２ｄの表面に実装した半導体
チップ２１の実装位置に対応する多層基板２の第４誘電
体層２ｄおよび第３誘電体層２ｃに空洞であるキャビテ
ィーＨを形成する。このような構成とすることにより、
キャビティーＨの空間は、誘電体よりも誘電率が低く、
低インダクタンスとなり、半導体チップ２１の高周波特
性への影響を抑制することができる。なお、本実施形態
では、多層基板２の下面に実装される半導体チップ２１
に対してキャビティーＨを形成しているが、同様に、多
層基板２の上面に実装される半導体チップ１１に対して
もキャビティーＨを形成することが可能である。
【００６３】本発明は、上述した実施形態では、多層基
板２の各表面に実装された半導体チップはそれぞれ単数
であったが、本発明はこれに限定されるわけではなく、
多層基板２の両面に実装される半導体チップが複数であ
ってもよい。
板２の各表面に実装された半導体チップはそれぞれ単数
であったが、本発明はこれに限定されるわけではなく、
多層基板２の両面に実装される半導体チップが複数であ
ってもよい。
【００６４】
【発明の効果】本発明によれば、多層基板の両面を使っ
て半導体チップおよびチップ部品の実装を行っているた
め、基板面積を有効に利用でき、高周波集積回路装置の
小型化、高集積化が可能である。また、本発明によれ
ば、ワイヤ長のばらつきやインダクタンスの影響を避け
るべき半導体チップや放熱を必要とする半導体チップの
実装については、フリップ実装を用い、それらを考慮し
なくてよい場合には、ワイヤリング方式を採用するた
め、実装方式の自由度を拡大させることができる。ま
た、本発明によれば、半導体チップおよびチップ部品を
実装する基板として多層基板を用いることにより、高密
度実装が行えるとともに、多層基板中には接地層を含め
る回路配線層間の電気的な干渉が防止され、かつ熱抵抗
を低下させることが可能となる。また、本発明によれ
ば、半導体チップおよびチップ部品を実装する基板とし
て多層基板を用いることにより、バイアス回路を多層基
板の誘電体層間に実現可能であり、層間を有効に活用す
ることで小型化、高実装化が可能となる。また、本発明
によれば、放熱が必要な半導体チップを実装した場合で
あっても、容易に対応可能である。
て半導体チップおよびチップ部品の実装を行っているた
め、基板面積を有効に利用でき、高周波集積回路装置の
小型化、高集積化が可能である。また、本発明によれ
ば、ワイヤ長のばらつきやインダクタンスの影響を避け
るべき半導体チップや放熱を必要とする半導体チップの
実装については、フリップ実装を用い、それらを考慮し
なくてよい場合には、ワイヤリング方式を採用するた
め、実装方式の自由度を拡大させることができる。ま
た、本発明によれば、半導体チップおよびチップ部品を
実装する基板として多層基板を用いることにより、高密
度実装が行えるとともに、多層基板中には接地層を含め
る回路配線層間の電気的な干渉が防止され、かつ熱抵抗
を低下させることが可能となる。また、本発明によれ
ば、半導体チップおよびチップ部品を実装する基板とし
て多層基板を用いることにより、バイアス回路を多層基
板の誘電体層間に実現可能であり、層間を有効に活用す
ることで小型化、高実装化が可能となる。また、本発明
によれば、放熱が必要な半導体チップを実装した場合で
あっても、容易に対応可能である。
【図１】本発明の第１の実施形態に係る高周波集積回路
装置の構造を示す断面図である。
装置の構造を示す断面図である。
【図２】図１の高周波集積回路装置の多層基板の構成を
示す図である。
示す図である。
【図３】図１の高周波集積回路装置の多層基板の構成を
示す図である。
示す図である。
【図４】本発明の第２の実施形態に係る高周波集積回路
装置の構造の一例を示す断面図である。
装置の構造の一例を示す断面図である。
【図５】本発明の第２の実施形態に係る高周波集積回路
装置の構造の他の例を示す断面図である。
装置の構造の他の例を示す断面図である。
【図６】本発明の第２の実施形態に係る高周波集積回路
装置の構造のさらに他の例を示す断面図である。
装置の構造のさらに他の例を示す断面図である。
【図７】本発明の第２の実施形態に係る高周波集積回路
装置の構造のさらに他の例を示す断面図である。
装置の構造のさらに他の例を示す断面図である。
【図８】本発明の第３の実施形態に係る高周波集積回路
装置の構造の一例を示す断面図である。
装置の構造の一例を示す断面図である。
【図９】本発明の第３の実施形態に係る高周波集積回路
装置の構造の他の例を示す断面図である。
装置の構造の他の例を示す断面図である。
【図１０】本発明の第３の実施形態に係る高周波集積回
路装置の構造のさらに他の例を示す断面図である。
路装置の構造のさらに他の例を示す断面図である。
【図１１】本発明の第３の実施形態に係る高周波集積回
路装置の構造のさらに他の例を示す断面図である。
路装置の構造のさらに他の例を示す断面図である。
【図１２】本発明の第４の実施形態に係る高周波集積回
路装置の構造を示す断面図である。
路装置の構造を示す断面図である。
【図１３】従来の高周波集積回路装置の構造の一例を示
す断面図である。
す断面図である。
【図１４】従来の高周波集積回路装置の構造の他の例を
示す断面図である。
示す断面図である。
【図１５】従来の高周波集積回路装置の構造のさらに他
の例を示す断面図である。
の例を示す断面図である。
【図１６】従来の高周波集積回路装置の構造のさらに他
の例を示す断面図である。
の例を示す断面図である。
【図１７】従来の高周波集積回路装置の構造のさらに他
の例を示す断面図である。
の例を示す断面図である。
【図１８】従来の高周波集積回路装置の構造のさらに他
の例を示す断面図である。
の例を示す断面図である。
１…高周波集積回路装置、２…多層基板、２ａ〜２ｅ…
第１〜第５誘電体層、３…放熱カバー、５…放熱板、１
１，２１…半導体チップ、４１…チップ部品、５１，５
２，５３…回路配線層、Ｇ１，Ｇ２…接地層。
第１〜第５誘電体層、３…放熱カバー、５…放熱板、１
１，２１…半導体チップ、４１…チップ部品、５１，５
２，５３…回路配線層、Ｇ１，Ｇ２…接地層。
Claims (21)
- 【請求項１】複数の誘電体層が積層された多層基板と、 前記多層基板の両面に実装された、能動素子を有する半
導体チップと、 前記多層基板の層間および表面に形成された回路配線層
と、 前記多層基板の表面の少なくとも一方に実装された受動
素子からなるチップ部品とを有する高周波集積回路装
置。 - 【請求項２】前記多層基板の電子機器への装着面側の表
層には、隣接する内層に通じる開口部が形成されてお
り、 前記半導体チップは、前記開口部内に収容され、かつ前
記隣接する内層上に実装されている請求項１に記載の高
周波集積回路装置。 - 【請求項３】前記開口部が形成された表層の表面には、
電子機器への装着のための電極が形成されている請求項
２に記載の高周波集積回路装置。 - 【請求項４】前記開口部が形成された表層の厚さは、前
記半導体チップまたはチップ部品の高さに応じて調整さ
れている請求項２に記載の高周波集積回路装置。 - 【請求項５】前記多層基板の層間に接地層が形成されて
いる請求項１に記載の高周波集積回路装置。 - 【請求項６】前記回路配線層は、インピーダンス整合回
路およびバイアス回路の少なくとも一部を構成する請求
項１に記載の高周波集積回路装置。 - 【請求項７】前記チップ部品は、前記回路配線層ととも
に、前記インピーダンス整合回路およびバイアス回路を
構成する請求項６に記載の高周波集積回路装置。 - 【請求項８】前記バイアス回路が前記多層基板の層間に
形成されている請求項６に記載の高周波集積回路装置。 - 【請求項９】前記多層基板の周囲を囲む被覆部と、一方
に半導体チップの表面に直接接触する接触部とを具備す
る放熱板を有する請求項１に記載の高周波集積回路装
置。 - 【請求項１０】前記放熱板は、前記多層基板の電子機器
への非装着面側に実装された半導体チップの表面に接触
している請求項９に記載の高周波集積回路装置。 - 【請求項１１】前記放熱板は、電磁シールドとして機能
する請求項９に記載の高周波集積回路装置。 - 【請求項１２】前記多層基板の電子機器への装着面側に
実装された半導体チップの表面に直接接触し、かつ、前
記開口部内に収容されている放熱板を有する請求項２に
記載の高周波集積回路装置。 - 【請求項１３】前記半導体チップは、フリップチップボ
ンディングによって前記多層基板に電気的に接合されて
いる請求項１に記載の高周波集積回路装置。 - 【請求項１４】前記半導体チップは、ワイヤボンディン
グによって前記多層基板に電気的に接続されている請求
項１に記載の高周波集積回路装置。 - 【請求項１５】前記各半導体チップのうち、一方面に実
装された半導体チップは、フリップチップボンディング
によって前記多層基板に電気的に接合され、 他方面に実装された半導体チップは、ワイヤボンディン
グによって前記多層基板に電気的に接続されている請求
項１に記載の高周波集積回路装置。 - 【請求項１６】前記多層基板内には、前記半導体チップ
の実装位置に空洞が形成されている請求項１に記載の高
周波集積回路装置。 - 【請求項１７】積層された第１〜第４の誘電体層と、前
記第４の誘電体層に積層され当該第４の誘電体層の表面
に通ずる開口部が形成された第５の誘電体層と、 前記第１および第２の誘電体層間と前記第３および第４
の誘電体層間とに形成された導電材料からなる接地層
と、 前記第２および第３の誘電体層間に形成された導電性材
料からなる回路配線層と、 前記第１および第４の誘電体層の表面に形成された導電
性材料からなる回路配線層とを有する多層基板と、 前記第１および第４の表面に実装された能動素子を有す
る半導体チップと、 前記第１および第４の少なくとも一方に実装された受動
素子が形成されたチップ部品とを有する高周波集積回路
装置。 - 【請求項１８】前記第２および第３の誘電体層間に形成
された回路配線層は、バイアス回路を構成しており、 前記第１および第４の誘電体層の表面に形成された導電
性材料からなる回路配線層と前記第１および第４の少な
くとも一方に実装された受動素子とは、インピーダンス
整合回路を構成している請求項１７に記載の高周波集積
回路装置。 - 【請求項１９】前記第５の誘電体層の表面には、電子機
器への装着のための電極が形成されている請求項１７に
記載の高周波集積回路装置。 - 【請求項２０】前記多層基板の側面および前記第１の誘
電体層側を覆い、かつ第１の誘電体層表面に実装された
半導体チップの表面に直接接触する放熱板を有する請求
項１７に記載の高周波集積回路装置。 - 【請求項２１】前記多層基板の第５の誘電体層の開口部
内に収容され、当該開口部内の半導体チップの表面に直
接接合された放熱板を有する請求項１７に記載の高周波
集積回路装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10546199A JP4284744B2 (ja) | 1999-04-13 | 1999-04-13 | 高周波集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10546199A JP4284744B2 (ja) | 1999-04-13 | 1999-04-13 | 高周波集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000299427A true JP2000299427A (ja) | 2000-10-24 |
| JP4284744B2 JP4284744B2 (ja) | 2009-06-24 |
Family
ID=14408232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10546199A Expired - Fee Related JP4284744B2 (ja) | 1999-04-13 | 1999-04-13 | 高周波集積回路装置 |
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|---|---|---|---|---|
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-
1999
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