JP2000299621A

JP2000299621A - 有限インパルス応答のための位相シフト計算法と実行システム

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Publication number: JP2000299621A
Application number: JP2000102825A
Authority: JP
Inventors: B Sutasuzeusukii Robert; ビー、スタスゼウスキイロバート
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1999-02-26
Filing date: 2000-02-28
Publication date: 2000-10-24
Also published as: TW465196B; SG90100A1; KR100759601B1; US6442197B1; KR20010006707A

Abstract

(57)【要約】【課題】ループ待ち時間が少ない正弦曲線プリアンブル
のタイミング回復獲得をする方法とシステム。【解決手段】係数を先に知ることによりＦＩＲフィルタ
（２０１）の位相シフトを推定すると共にＦＩＲフィル
タの入力の位相エラーを決定する。係数の非対称的設定
の故に、ＦＩＲを通じての位相シフトはゼロでない。好
ましい実施例は、ＦＩＲフィルタ（２０１）自体による
待ち時間をなくすことにより、獲得モード・タイミング
・ループの待ち時間を減少させる。係数は、メモリ（２
０５）内にプログラムするか、ＬＭＳアプリケーション
の部分として適応させる。推定により乗算操作を避け
て、加算操作と単一のデバイダを使用する。推定された
部分位相エラーは、次に「ＦＩＲバイパス・モード」位
相検出器（２０４）で合計されて、全体のシフトをもた
らす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＦＩＲフィルタ
の係数がアプリオリ（ｐｒｉｏｒｉ）であると仮定し
て、入力データを観察することにより、有限インパルス
応答（ＦＩＲ）フィルタの出力における合計位相エラー
を推定する方法に関する。

【０００２】

【従来の技術】ＦＩＲフィルタは、ディジタル信号プロ
セッサ（ＤＳＰ）と呼ばれる一般的な種類に含まれ得
る。しかしながら、このことは、ＦＩＲがディジタル信
号上でのみ作動できることを意味しない。

【０００３】「ディジタル信号」は、離散時間において
離散数の値を伝達する信号である。「アナログ信号」、
すなわち、無限数の値を連続時間か離散時間に伝達する
信号を、対照されたい。ディジタル形式を有する信号
は、アナログ信号を標本化し量子化することにより生成
できる。アナログ信号の標本化とは、信号を離散時間周
期に「切り刻んで」、これらの周期からから選択された
周期内の信号から振幅を捕捉することを言う。捕捉され
た値は、そのサンプル周期じゅうにディジタル信号の値
になる。そうした捕捉された値は、サンプルと呼ばれ
る。

【０００４】量子化とは、あるサンプルを類似のディジ
タル信号で表現できる値で近似させることを言う。例え
ば、ディジタル信号上で特色づけられる２つの値の間に
１つのサンプルがあり得る。サンプルに最も近い値（絶
対値で）は、サンプルを表現するために使用できる。

【０００５】代りに、サンプルが間にある２つの値の低
い方の値で、サンプルを表現してもよい。量子化の後
に、あるアナログ信号からのサンプルが、ディジタル信
号として伝達される。この結果の信号上で、ＦＩＲフィ
ルタを作動できる。

【０００６】ＤＳＰは、入力ディジタル信号を出力ディ
ジタル信号に変換する。ＦＩＲフィルタについては、こ
の変換は受信したディジタル信号の望ましくない部分を
濾波することを含む。もとのアナログ信号は、複数のシ
ヌソイドの和として表現できる。各シヌソイドは、特定
で独自の周波数で振動する。濾波は、入力信号からある
周波数を除去するとともに、他の周波数をそのまま残す
ために用いられる。

【０００７】ＦＩＲフィルタは、その中で入力信号が有
限数の出力サンプルを生成する装置である。有限数のサ
ンプルが尽きた後では、ＦＩＲフィルタの出力は、もは
やその特定の入力サンプルに影響されない。ＦＩＲフィ
ルタがその一種であるトランスバーサル・フィルタは、
各出力サンプルを作るために、現在のサンプルと共に、
一定数の過去のサンプルを使用するフィルタである。

【０００８】ＦＩＲフィルタ上で実行するプログラム
は、しばしば「リアル・タイム」で実行する。リアル・
タイム・プログラムは、一定の時間間隔内で実行しなけ
ればならないプログラムである。大きな時間周期内で実
行するプログラムであるか、小さな時間周期内で実行す
るプログラムであるかにかかわりなく、プログラムの実
行結果は同一である。しかしながら、リアル・タイム・
プログラムが、必要な時間間隔よりも長い時間の量で実
行しようとすれば、もはや希望する結果を計算できな
い。

【０００９】ＦＩＲフィルタ上で実行するプログラム
は、次のサンプルの受信に先立つ時間間隔じゅうにディ
ジタル信号のサンプルを命令が操作していることにおい
て、リアル・タイム・プログラムである。もし次のサン
プルが供給されるまでにこのプログラムが操作を完了で
きなければ、そのときは結局、このプログラムがサンプ
ルを「紛失」し始める。紛失したサンプルは処理され
ず、従ってもはやＦＩＲフィルタへ供給された入力信号
からの情報の全てを、ＦＩＲの出力信号が含有している
わけではない。サンプル損失のこの潜在性は、本発明の
好ましい実施例により減少されると共に、必要なスルー
プット速度が維持される。

【００１０】ＦＩＲフィルタは、信号を修正するために
プログラムできる。これをするのに必要な命令の数は、
比較的に一定である。ＦＩＲフィルタは、シリーズの次
のサンプルが供給される以前に、与えられた全サンプル
について、この比較的に一定な数の命令を実行できなけ
ればならない。

【００１１】５個またはそれ以上の係数を有する高速Ｆ
ＩＲの典型的な例は、タイプＩＩＦＩＲである。タイプ
ＩＩＦＩＲは、高価なマルチプライ・アンド・アッド
（ＭＡＣ）累算ステージを必要とする。ＭＡＣを使用す
る通常のシステムは、与えられた部分積の精度を達成す
るためのゲートの最小数に制約される。ＦＩＲのディジ
タル・インプリメンテーションもまた、フィルタのクロ
ック・サイクルにより確立されるリクロッキング・ステ
ージの間に挿入できる論理ゲートの最大数により制限さ
れる。こうして、与えられたディジタル処理のために、
処理すべき最小時間は、クリティカル・パスを通る伝播
時間により確立される。処理の非常な高速を達成するに
は、このクリティカル・パスを、より高速のクロック速
度でアドレス可能な、すなわち、より短いクロックサイ
クル内で処理される、多数のより短いパスに分解する。

【００１２】ＦＩＲフィルタを採用したいくつかの通常
の高速システムは、アナログ・ディジタル変換機（ＡＤ
Ｃ）の前に配置されたアナログＦＩＲフィルタを使用す
る。このことが、サンプルされたタイミング回復ループ
内でＦＩＲフイルタの待ち時間が蓄積されるのを妨害す
る。この方法は生得的に、ディジタル集中的設計に適合
がよくない。

【００１３】いくつかの既存の設計はタイミング回復ル
ープ内にＦＩＲフィルタを常に含み、始めから待ち時間
を増加させ、埋め込まれたループ、例えばタイミング回
復ループと利得ループの両方の安定性を低下させる。

【００１４】ある基準に同期するために、タイミング回
復ループを取る時間は、獲得の速度と、この機能のため
に当てられなければならない「地形（ｇｅｏｇｒａｐｈ
ｙ）」すなわち記録器のディスク・ドライブ上のディス
ク・スペースの両方に、インパクトを与える。通常は、
ＲＥＡＤモードがディスクドライブに入力されたとき
に、ＰＬＬが、シヌソイドのプリアンブルからの到着信
号の初期クロック周波数（すなわち自然データ周波数）
を獲得する。最適化の重要なパラメータは、獲得位相と
このプリアンブルか動に割り当てられるディスク・スペースの量は、最小化
する必要がある。

【００１５】他の設計は、獲得モードの間じゅうＦＩＲ
フィルタを迂回するが、しかし、獲得モードの終わりで
ＦＩＲフィルタにスイッチ・バックするときに位相ヒッ
トを避けるために、対称的であるためのＦＩＲフィルタ
の係数を必要とする。

【００１６】通常のフィルタ回路のインプリメンテーシ
ョンにおける動力消費は（ＣＭＯＳＩＣの使用を仮定す
ると）、下記の関係で与えられる。

【数１】ここで、Ｃ＝ＩＣチップ内の１つのゲートの平均装荷容
量Ｖ＝電源電圧レベルｆ＝動作周波数Ｎ_ｇａｔｅ＝周波数ｆでスイッチしているゲートの数性能の改良は一般により高い周波数ｆにより実現される
が、しかし高い電力消費レベルの犠牲を伴う。方程式
（１）から、ゲート数に比例して、電力消費もまた増加
する。ＦＩＲフィルタの普通のＩＣ実施例は、タップつ
きの遅延線であり、係数の各々が１つの遅延線に沿った
１つの独立の「タップ」に対応する係数を特色付けてい
る。ゲートの数はタップの数に比例して増える。タップ
の数は、フィルタを通過するための（タイプＩＦＩＲ
構造における）データの全体的な時間遅延を指定して、
こうして動作周波数（データ速度）を制限する。この遅
延を補償するために、データのパイプライン化が導入さ
れて、ＦＩＲフィルタの動作周波数と実効システム・ス
ループットを増大させる。しかしながら、パイプライン
化は、一層多くのゲートを必要として、更に大きな電力
消費を結果する。

【００１７】ＦＩＲフィルタを使用する磁気抵抗（Ｍ
Ｒ）ヘッドにおいては、ＭＲ形ヘッドの生得的な応答の
非線形性があるので、この制約がなお一層受入れがたい
ものになる。完全にディジタル的な解決を達成する一層
現代的な諸方法が存在するが、しかしこれらは極端に複
雑であると共に、シリコン・チップ上で不釣合いに大き
な領域をカバーする。１つの設計において、離散時間ア
ナログ値がウェイトとしてメモリ内に入力され、そのい
くつかがスループットの改良のためにゼロにセットされ
る。このアーキテクチャにおいては、遅延線を通るパス
もない。

【００１８】例えば磁気ディスク・データ記憶システム
において、ディスク上に磁気偏差のパターンを誘導し、
次にこの情報をエンコードすることにより、情報が記録
される。磁気偏差は、ディスク上の同心円トラックに沿
って記録される。磁束変化をトラックに沿って記録する
線形密度と共に、ディスク上のトラックの半径方向の密
度は、常に増加している。

【００１９】しかしながら、記録密度が増加するにつれ
て、部分的に符号間干渉（ＩＳＩ）のために、ディスク
からの磁気リードバック信号（ｍａｇｎｅｔｉｃｒｅ
ａｄｂａｃｋｓｉｇｎａｌ）の読み取りと解釈がます
ます困難になる。処理時間の重複と、隣接トラック間お
よび個別のトラックに沿った隣接する磁束パターンの間
の間隔の減少から、ＩＳＩが結果する。特に、交換可能
なディスクについて、製造許容誤差の範囲内の自然発生
的な偏差により、各ディスクがそれ自身の不規則（ｉｒ
ｒｅｇｕｌａｒｉｔｙ）をリードバック信号に導入する
かもしれない。その上、この不規則は、個別のディスク
上でさえ一様でなく、ある程度は半径方向の位置によ
る。

【００２０】データ密度の増加は、ノイズが多く、歪ん
でいたり不規則だったりするリードバック信号から、デ
ータを抽出するディジタル信号処理技法の使用を促進し
てきた。一般に使用される１つの技法において、ディス
クから読み取られた一連の連続的な生データ・サンプル
をフィルタに通し、このフィルタは、信号中に予測され
るエラーを連続的に監視して、それによりデータを訂正
する。この目的のために人気のある集合は、ＦＩＲフィ
ルタを含んでいる。

【００２１】これらのフィルタは、センスされたエラー
測度に、リアル・タイムで信号特性を調整する時変信号
処理を供給する。この特性は、事変係数により定義さ
れ、蓄積エラーを最小化するために、再びリアルタイム
で、その値が規則的な時間間隔で調整される。

【００２２】適応ＦＩＲフィルタは２つの部分を有する
と考えられる。すなわち、データを修正するための諸係
数を使用するフィルタ構造と、これらの係数の値を更新
する適応回路である。フィルタ構造と修正回路の既存の
インプリメンテーションは、設計の妥協を必要とする。

【００２３】

【発明が解決しようとする課題】この発明は、ＦＩＲフ
ィルタの係数が予め確認済みである場合に、入力データ
の観察を利用して、ＦＩＲフィルタの出力における位相
エラーを推定する。この発明は、ＦＩＲフィルタ自体に
よる待ち時間を除去することにより、獲得モード・タイ
ミング・ループの待ち時間を減少させる。チップ上に必
要なシリコン領域もまた、既存の方法よりも少なくて済
む。

【００２４】

【課題を解決するための手段】ＦＩＲフィルタの入力信
号を観察し、フィルタの係数を知り、ＦＩＲフィルタと
サンプルされた入力信号へのシヌソイドのプリアンブル
の位相シフトの値を計算することにより、ＦＩＲフィル
タの出力における位相エラーが計算される。そのように
推定された位相エラーの全ては、それからＦＩＲフィル
タの「ＦＩＲバイパス・モード」位相検出器へ入力さ
れ、合計されて、全体の推定位相シフトを供給する。

【００２５】本発明の顕著な長所のいくつかは次の通り
である。・ＦＩＲフィルタ自体による待ち時間を消去すること
により、獲得モード・タイミング・ループの待ち時間を
減少させる。・待ち時間の減少の結果として、ループの安定性を増
加する。・ＦＩＲフィルタの全位相シフトを正確に評価する。・乗算ステップを除去する。・処理ステップを消去することにより、ノイズの伝播
を減少させる。・迅速で安価な加算操作と単一の除算器を使用して計
算を遂行する。・能率的な処理のために、非データ追跡モード中は、
位相検出操作を分離する。

【００２６】

【発明の実施の形態】ｋ個の係数を有するＦＩＲフィル
タの集合は、下記の関係を満たす。

【数２】ここで、Ｃ（ｊ）＝入力サンプルとしてのＸ（ｎ）および
出力サンプルとしてのＹ（ｎ）の係数Ｙ（ｎ）＝間隔ｊ＝０．．．ｋ−１にわたる積の
和ｊ＝添え字Ｘ（ｎ）＝入力サンプルの最も新着の値Ｘ（ｎ−ｊ）＝遅延ｊに関連する遅延サンプル値

【００２７】図１を参照すると、ＦＩＲフィルタ１００
の好ましい実施例は、８個のノードと共に、各タップで
遂行される乗算・蓄積操作を含む。フィルタ１００はま
た、８個のカスケード接続された遅延素子Ｄ_０ないしＤ
_７１０２を含む。８個のノード１０１と遅延素子Ｄ_０な
いしＤ_７１０２は、８個の乗算器Ｍ_０ないしＭ_７１０３
へ接続されている。これらの乗算器１０３の出力は、合
計器（ｓｕｍｍｅｒ）Ｓ_０ないしＳ_６１０４へ接続され
て、８個の遅延素子１０２を通じて蓄積される。乗算器
Ｍ_０ないしＭ_７１０３のための係数１０５のｃ_０ないし
ｃ_７が、係数メモリ（図１に図示なし）により供給され
る。

【００２８】下記の数学的導出を使用して、本発明の好
ましい実施例のための設計が開発された。

【００２９】ＦＩＲフィルタ転送関数から出発して、奇
数番号のタップを有するＦＩＲフィルタについて、

【数３】ここで、 θ＝π／２について、ＥＰＲ４に関連するサンプリング
周波数は、θにπ／２を代入して、

【数４】

【００３０】偶数番号のタップを有するフィルタについ
て、

【数５】

【００３１】本発明の好ましい実施例のプリアンブル獲
得モードにおいて、θ＝π／２について、

【数６】

【００３２】８個のタップの例（すなわち、Ｎ＝８であ
る偶数ＦＩＲ）は下記の通りである。

【数７】

【００３３】注意すべきは、＃４０％の非対称比率につ
いて

【数８】またπ／４において、最大エラーは０．１２であり、こ
の発明の好ましい実施例のために、これは適当であるの
で、

【数９】そしてシフトは、６４ビットについて、

【００３４】注意すべきは、もしＦＩＲが先行すれば、
この応答は正数であり、従って位相検出器の内部で加算
するだけである。従って６４ビットのクロックについ
て、

【数１０】

【００３５】

【外１】

【数１１】

【００３６】

【外２】

【数１２】

【外３】

【００３７】図２は、この発明の１つの実施例により遂
行される諸機能を示す図である。信号ＡＤＣ＿ＤＴＯ＿
Ｅおよび信号ＡＤＣ＿ＤＴＯ＿Ｏは、並列アーキテクチ
ャを使用して、ＡＤＣ（図２に図示なし）からパス２０
２とパス２０３上で、ＦＩＲフィルタ２０１へ入力され
る。上記の信号はまた、それぞれのパス２０２ａおよび
２０３ａ上で、ＦＩＲバイパス位相検出器ＰＤＢ２０４
へ、ＦＩＲフィルタ２０１のノン・データ・トラッキン
グ運用モードの間じゅうに供給される。

【００３８】更に図２を参照すると、ＦＩＲバイパス位
相検出器２０４はまた、ＦＩＲフィルタ２０１のタップ
（図２に図示なし）で使用されるべき所定の係数を供給
される。これらの係数は、メモリまたは適応回路２０５
からＦＩＲフィルタ２０１へパス２０６上で供給され、
また並行的に１つの素子（ＦＩＲフィルタ位相シフト・
カルキュレータ）２０７へ、パス２０６と同２０６ａ上
で供給される。素子２０７の出力は、ＰＤＢ２０４へパ
ス２２４上で送られる信号ＰＨＡＳＥ＿ＦＩＲである。
信号ＰＨＡＳＥ＿ＦＩＲ内に含まれる情報である正規化
ＦＩＲ位相シフトは、ＡＤＣ＿ＤＴＯ＿Ｅおよび信号Ａ
ＤＣ＿ＤＴＯ＿Ｏからの情報と共に、ＰＤＢ２０４内で
処理されて、信号ＰＤＥ＿ＰＨＥＲＲ（ＦＩＲフィルタ
２０１の係数のアプリオリな知識から計算され、またＦ
ＩＲフィルタ２０１への入力信号ＡＤＣ＿ＤＴＯ＿Ｅお
よび同ＡＤＣ＿ＤＴＯ＿Ｏのパス２０２ａと同２０３ａ
から追加された位相エラーの通りのＦＩＲフィルタ２０
１の出力で推定される位相シフト）として、パス２０８
上で、マルチプレクサ２０９へ出力される。

【００３９】再び図２を参照すると、信号ＡＤＣ＿ＤＴ
Ｏ＿Ｅおよび信号ＡＤＣ＿ＤＴＯ＿ＯをＦＩＲフィルタ
２０１内で処理した後に、これらを信号ＦＩＲ＿ＤＴＯ
＿Ｅおよび信号ＦＩＲ＿ＤＴＯ＿Ｏとして、それぞれパ
ス２１０と同２１１上で、１＋Ｄオペレーション／再イ
ンターリーバ・ブロックＯＰＤ２１２へ出力される。こ
れらの信号はＯＰＤ２１２内で処理されて、信号ＯＰＤ
＿ＤＴＯとして、パス２２３上で出力される。同時的
に、信号ＦＩＲ＿ＤＴＯ＿Ｅおよび信号ＦＩＲ＿ＤＴＯ
＿Ｏを、パス２１０ａと同２１１ａ上で、他の素子へ伝
送する。

【００４０】更に図２を参照すると、信号ＦＩＲ＿ＤＴ
Ｏ＿Ｅおよび信号ＦＩＲ＿ＤＴＯ＿Ｏが最初に送られる
素子は、それぞれパス２１０、同２１０ａ、同２１０
ｂ、パス２１１、同２１１ａ、同２１１ｂ上の、獲得モ
ード位相検出器ＰＤＡ２１３である。ＰＤＡ２１３、す
なわちプリアンブル獲得モード位相検出器は、パス２１
０ｂと同２１１ｂからの入力を処理して、信号ＰＤＡ＿
ＰＨＥＲＲを、パス２１４上で、マルチプレクサ２０９
へ出力する。マルチプレクサ２０９の出力は、信号ＰＤ
＿ＰＨＥＲＲ（オペレーションのカレント・モードによ
り、ＰＤＡ＿ＰＨＥＲＲか、またはＰＤＢ＿ＰＨＥＲ
Ｒ）であり、パス２２４上で送られて、タイミング回復
ループ（図示なし）で使用される。

【００４１】図２を参照すると、信号ＰＤ＿ＰＨＥＲＲ
はタイミング回復回路（図２に図示なし）へ調整として
供給されて、信号ＡＤＣ＿ＤＴＯ＿Ｅおよび信号ＡＤＣ
＿ＤＴＯ＿Ｏと、ＡＤＣ（図２に図示なし）へのアナロ
グ入力信号との、適当な周波数および位相の同期をもた
らす。本発明の好ましい実施例において、この入力信号
は、図５に示すように、ディスク・ドライブ５００の読
み取りヘッド５０５から供給される。更に、ＦＩＲフィ
ルタ２０１のための係数を、最小平均二乗（ＬＭＳ）法
を使用して計算して、これにより適応制御を供給するこ
とができる。

【００４２】図３は、図２を拡張したものであり、図２
のように生成された信号のビット・サイズの詳細を追加
すると共に、追加のタイミング回復の詳細と、係数決定
のための特別な方法を追加している。６ビットの入力信
号ＡＤＣ＿ＤＴＯを、ＦＩＲフィルタ２０１へ、それぞ
れパス２０２と同２０３上で供給し、同時的に、ＦＩＲ
バイパス位相検出器ＰＤＢ２０４へ、それぞれパス２０
２ａと同２０３ａ上で供給する。ＰＤＢ２０４の出力
は、６ビットからなる「符号の」信号で、１ビットの符
号として働く追加の最上位ビット（ＭＳＢ）を有する。
これはパス２０８上でマルチプレクサ２０９へ供給さ
れ、ここでそれは２つの他の信号により、下記のように
処理される。

【００４３】「データ・モード」を表現する信号ＣＦ＿
Ｄ、および「サーボ・モード」を表現する信号ＣＦ＿Ｓ
は係数バスのアレイであって、パス３０３と同３０４上
で、この場合６ビットの係数を処理する８タップのＦＩ
Ｒである８Ｘ６のＬＭＳ回路３０２へ供給される。サー
ボ（図３に図示なし）からの追加信号が、サーボ・モー
ドの選択またはデータ・モードのオペレーションの目的
で、パス３０５上で、ＬＭＳ３０２へ供給される。これ
らの信号をＬＭＳ３０２内で処理すると、適当に更新さ
れた係数が、、パス２０６上で供給されて、ＦＩＲフィ
ルタ２０１で使用される。ＬＭＳ回路３０２はまた、パ
ス２０６ａ上でＰＤＢ２０７へ、パス２０６でＦＩＲフ
ィルタ２０１へ送るのと同一の更新された係数を入力す
る。ＰＤＢ２０７からＦＩＲフィルタ２０１への入力信
号の位相を表現する信号ＰＨＡＳＥ＿ＦＩＲが、ＰＤＢ
２０４へ送られる。ＰＤＢ２０４は、入力信号ＡＤＣ＿
ＤＴＯ＿Ｅおよび同ＡＤＣ＿ＤＴＯ＿Ｏの位相エラー
を、推定された位相シフトＦＨＡＳＥ＿ＦＩＲに追加し
て、エラー信号ＰＤＢ＿ＰＨＥＲＲをマルチプレクサ２
０９へ出力し、ここでそれは図２について上述したよう
に処理される。しかしながら、パス２２４上の６ビット
信号ＰＤ＿ＰＨＥＲＲのほかに、マルチプレクサ２０９
はまた、パス３０７上で信号ＰＤ＿ＯＴＨＥＲ＿ＮＴＧ
を出力し、これは、ＰＲ４やＥＰＲ４のような、多重Ｐ
ＲＭＬエンコーディング・モードを採用しているシステ
ムで使用するために、必要に応じて元来のタイミング勾
配（ｔｉｍｉｎｇｇｒａｄｉｅｎｔ）の位相の訂正を
表現する。

【００４４】図３はまた、更に入力信号ＴＲ＿ＡＣＱ、
同ＴＲ＿ＡＣＱ＿ＦＡＳＴ、同ＳＥＬ＿ＶＩＴ＿ＧＲＡ
ＤＳ、それぞれパス３０８ａ、同３０８ｂ、同３０８ｃ
上のデータ獲得からの入力とマルチプレクサ２０９、同
２２０への勾配選択オペレーションをを表現する。

【００４５】図４は実際の位相シフトｘ４０４と出力ｙ
４０３を比較するときに、本発明の好ましい実施例の使
用により導入されるエラー４０５を示す。見られるよう
に、実際の位相シフトを示す理想線４０１は、小さな角
度において、非常によく一致する。例えば、線４０２
（ｙ＝ａｒｃｔａｎｘとして計算される）は、エラ
ー値０．５ラジアンまでは、最小エラーしかない。この
方法の使用の決定においてなされる仮定の１つは、目的
のあらゆるアプリケーションにおいて、大きな角度に遭
遇しないことである。

【００４６】図５は大容量記憶装置５００の部品の図解
であり、その読み取りチャネル回路５１３の部分を含
む。ハード・ディスク・ドライブ５０１はいくつかの磁
気ディスク５１１を収納し、各磁気ディスク５１１はそ
の磁気面５１７上にデータを収納し、その各々はボイス
・コイル・モータ５０４により制御されるアーム５０３
に接続され、これらのアームはスピンドル・モータ（図
示なし）により回転させられるスピンドル５０２に接続
する。各アーム５０３の外端には、ディスク５１１への
読み書きのための読み書きヘッド５０５がある。読み書
きヘッド５０５からの磁気ディスク出力信号５１２は、
プリアンプ５１５への入力であり、プリアンプ５１５は
読み込みチャネル回路５１３への増幅された信号５１６
を出力する。この出力信号は、パス５１９上で、読み込
みチャネル回路５１３からコントローラまたはディジタ
ル信号プロセッサ５１４へ伝送される。本発明の好まし
い実施例は、読み込みチャネル回路５１３内に収納され
る。

【００４７】以上は、本発明の修正パイプライン構造お
よび修正アーキテクチャの顕著な特徴を説明するが、本
発明の応用、運用方法、使用を前述に明記したものに限
定するものと解釈されるべきではない。

【００４８】特定の構成要素と回路により本発明を示
し、特定の数のシステムのタイプに関して更に記述して
きたが、構成要素の選択における種々の他の変更および
回路構成の別個の組み合わせによる使用、または他の詳
細の変更が、この発明の精神と範囲から離れることなく
可能であることは、当業者に明らかである。

【００４９】以上の説明に関して更に以下の項を開示す
る。

【００５０】（１）ＦＩＲフイルタの確認済みのフィ
ルタ係数を使用し、サンプル入力信号とシヌソイド類似
のプリアンブルの濾波または等化に使用される同期回路
をインプリメントして、ＦＩＲフィルタの出力における
位相を推定するために独自に構成されたアーキテクチャ
であって、ＦＩＲフィルタの位相シフトの推定を計算し
出力するための入力と出力を有する第１回路と、第２回
路との出力と同様に前記第１回路からの前記推定された
位相シフトにより、入力信号の位相エラーを決定し前記
位相エラーを合計する移動検出器と合計回路を組込んだ
前記第２回路を含んでいて、それにより、フィードバッ
ク回路への伝送に先立つ選択のために、ＰＤＢ＿ＰＨＥ
ＲＲ信号をマルチプレクサへ配信する、前記アーキテク
チャ。

【００５１】（２）前記係数は前記位相シフトを計算
するために使用される第１項記載の前記アーキテクチ
ャ。

【００５２】（３）前記合計はＦＩＲバイパス・モー
ド位相検出器の内部で遂行される第１項記載の前記アー
キテクチャ。

【００５３】（４）前記係数は設計中に確認されてメ
モリ内に配置される第１項記載の前記アーキテクチャ。

【００５４】（５）前記係数は、最小平均二乗法（Ｌ
ＭＳ）を通じて導出されて、フィルタのオペレーション
中に確認される第１項記載の前記アーキテクチャ。

【００５５】（６）確認済みのフィルタ係数を使用し
て同期回路をインプリメントして、フィルタはサンプル
入力信号とシヌソイド類似のプリアンブルを処理するＦ
ＩＲフィルタの位相の推定方法であって、第１出力とし
てＦＩＲフィルタの位相シフトの推定を計算し出力する
ことと、第２出力として入力信号の位相エラーを決定し
て、前記位相エラーを前記第１出力と合計することを含
んでいて、前記第２出力は、フィードバック回路への伝
送に先立つ選択のためにマルチプレクサへ配信される、
前記方法。

【００５６】（７）前記係数は前記位相シフトを計算
するために使用される第６項記載の前記アーキテクチ
ャ。

【００５７】（８）前記合計はＦＩＲバイパス・モー
ド位相検出器の内部で遂行される第６項記載の前記アー
キテクチャ。

【００５８】（９）前記係数は設計中に確認されてメ
モリ内に配置される第６項記載の前記アーキテクチャ。

【００５９】（１０）前記係数は、最小平均二乗法
（ＬＭＳ）を通じて導出されて、フィルタのオペレーシ
ョン中に確認される第６項記載の前記アーキテクチャ。

【００６０】（１１）確認済みのフィルタ係数を使用
し、サンプル入力信号とシヌソイド類似のプリアンブル
の濾波または等化に使用される同期回路をインプリメン
トして、ＦＩＲフィルタの出力における位相を推定する
ために独自に構成されたＦＩＲフィルタであって、ＦＩ
Ｒフィルタの位相シフトの推定を計算し出力するための
入力と出力を有する第１回路と、第２回路との出力と同
様に前記第１回路からの前記推定された位相シフトによ
り、入力信号の位相エラーを決定し前記位相エラーを合
計する移動検出器と合計回路を組込んだ前記第２回路を
含んでいて、それにより、フィードバック回路への伝送
に先立つ選択のために、ＰＤＢ＿ＰＨＥＲＲ信号をマル
チプレクサへ配信する、前記アーキテクチャ。

【００６１】（１２）前記係数は前記位相シフトを計
算するために使用される第１１項記載の前記フィルタ。

【００６２】（１３）前記合計はＦＩＲバイパス・モ
ード位相検出器の内部で遂行される第１１項記載の前記
フィルタ。

【００６３】（１４）前記係数は設計中に確認されて
メモリ内に配置される第１１項記載の前記フィルタ。

【００６４】（１５）前記係数は、最小平均二乗法
（ＬＭＳ）を通じて導出されて、フィルタのオペレーシ
ョン中に確認される第１１項記載の前記フィルタ。

【００６５】（１６）確認済みのフィルタ係数を使用
し、サンプル入力信号とシヌソイド類似のプリアンブル
の濾波または等化に使用される同期回路をインプリメン
トして、ＦＩＲフィルタの出力における位相を推定する
ために独自に構成されたＦＩＲフィルタを用いるシステ
ムであって、ＦＩＲフィルタの位相シフトの推定を計算
し出力するための入力と出力を有する第１回路と、第２
回路との出力と同様に前記第１回路からの前記推定され
た位相シフトにより、入力信号の位相エラーを決定し前
記位相エラーを合計する移動検出器と合計回路を組込ん
だ前記第２回路を含んでいて、それにより、フィードバ
ック回路への伝送に先立つ選択のために、ＰＤＢ＿ＰＨ
ＥＲＲ信号をマルチプレクサへ配信する、前記システ
ム。

【００６６】（１７）前記係数は前記位相シフトを計
算するために使用される第１６項記載の前記システム。

【００６７】（１８）前記合計はＦＩＲバイパス・モ
ード位相検出器の内部で遂行される第１６項記載の前記
システム。

【００６８】（１９）前記係数は設計中に確認されて
メモリ内に配置される第１６項記載の前記システム。

【００６９】（２０）前記係数は、最小平均二乗法
（ＬＭＳ）を通じて導出されて、フィルタのオペレーシ
ョン中に確認される第１６項記載の前記システム。

【００７０】（２１）前記システムは大容量データ記
憶装置を含んでいる第１６項記載のシステム。

【００７１】（２２）前記大容量データ記憶装置はデ
ィスク・ドライブである第２１項記載のシステム。

【００７２】（２３）タイミング・ループからＦＩＲ
フィルタを効果的にバイパスすることにより減少させた
ループ待ち時間を有する正弦曲線プリアンブルのタイミ
ング回復獲得を遂行する方法とシステム。この方法は、
その係数を先立って知ることを通じてＦＩＲフィルタ２
０１の位相シフトを推定すると共に、またＦＩＲフィル
タの入力における位相エラーを決定する。係数の非対称
的設定の故に、ＦＩＲを通じての位相シフトはゼロでな
い。本発明の好ましい実施例は、ＦＩＲフィルタ２０１
自体による待ち時間をなくすことにより、獲得モード・
タイミング・ループの待ち時間を減少させる。係数は、
メモリ２０５内にプログラムするか、またはＬＭＳアプ
リケーションの部分として適応させる。推定により乗算
操作を避けて、加算操作と単一のデバイダを使用する。
推定された部分位相エラーは、それから「ＦＩＲバイパ
ス・モード」位相検出器２０４により合計されて、全体
の位相シフトをもたらす。

【図面の簡単な説明】

【図１】８タップの例示的なＦＩＲフィルタのブロック
図である。

【図２】本発明の好ましい実施例のＦＩＲフィルタのた
めに利得、位相、周波数訂正を制御するのに必要な素子
のブロック図である。

【図３】本発明の好ましい実施例のＦＩＲフィルタの位
相と周波数訂正（信号毎に必要なビット数を含む）を制
御するのに必要な素子のブロック図である。

【図４】本発明の好ましい実施例のために、ａｒｃｔａ
ｎ（ｘ）近似を用いた結果としての、計算された位相エ
ラーと実際の位相エラーの比較である。

【図５】ディスク・ドライブとその読み込みチャネル回
路を、その入力および出力と共に示すブロック図であ
る。

【符号の説明】

２０１．．．ＦＩＲフィルタ２０２，２０３，２０６，２０８，２１０，２１
１．．．パス２０４．．．ＦＩＲバイパス位相検出器２０５．．．メモリまたは適応回路２０７．．．ＦＩＲフィルタ位相シフト・カルキュレー
タ２０９．．．マルチプレクサ２１３．．．獲得モード位相検出器

Claims

【特許請求の範囲】

【請求項１】ＦＩＲフイルタの確認済みのフィルタ係
数を使用し、サンプル入力信号とシヌソイド類似のプリ
アンブルの濾波または等化に使用される同期回路をイン
プリメントして、ＦＩＲフィルタの出力における位相を
推定するために独自に構成されたアーキテクチャであっ
て、ＦＩＲフィルタの位相シフトの推定を計算し出力するた
めの入力と出力を有する第１回路と、第２回路との出力
と同様に前記第１回路からの前記推定された位相シフト
により、入力信号の位相エラーを決定し前記位相エラー
を合計する移動検出器と合計回路を組込んだ前記第２回
路を含んでいて、それによりフィードバック回路への伝送に先立つ選択の
ために、ＰＤＢ＿ＰＨＥＲＲ信号をマルチプレクサへ配
信する前記アーキテクチャ。
【請求項２】確認済みのフィルタ係数を使用して同期
回路をインプリメントして、フィルタはサンプル入力信
号とシヌソイド類似のプリアンブルを処理するＦＩＲフ
ィルタの位相の推定方法であって、第１出力としてＦＩＲフィルタの位相シフトの推定を計
算し出力することと、第２出力として入力信号の位相エ
ラーを決定して、前記位相エラーを前記第１出力と合計
することを含んでいて、前記第２出力は、フィードバック回路への伝送に先立つ
選択のためにマルチプレクサへ配信される前記方法。