JP2000299627A

JP2000299627A - 負荷電流微分検出・制御回路

Info

Publication number: JP2000299627A
Application number: JP2000035736A
Authority: JP
Inventors: Shunzo Oshima; 俊藏大島
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 1999-02-14
Filing date: 2000-02-14
Publication date: 2000-10-24

Abstract

(57)【要約】【課題】急激な負荷電流の増加時のみにおいて、高速
に電流を遮断出来る負荷電流微分検出・制御回路を提供
する。【解決手段】第１、第２，第３半導体素子ＱＡ，Ｑ
Ｂ，ＱＣと、第１及び第３半導体素子ＱＡ，ＱＣに入力
端子を接続した第１の比較器ＣＭＰ１と、第１の比較器
ＣＭＰ１の出力端子に接続された抵抗Ｒ２２と、この抵
抗Ｒ２２に接続されたコンデンサＣ２３と、第３半導体
素子ＱＣに第１の主電極、抵抗Ｒ２２に制御電極を接続
し、第２の主電極に第２の接地抵抗Ｒ２４を接続した第
５半導体素子Ｑ２１と、第２半導体素子ＱＢに第１の主
電極、第５半導体素子Ｑ２１の第２の主電極に制御電極
を接続した第４半導体素子Ｑ２２とから少なくともな
る。異常電流の時間微分ｄｉ／ｄｔが所定値以上の場合
のみ、第１半導体素子ＱＡをオン／オフ制御して電流振
動を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、緩やかな負荷電流
の変化には応答せず、急激な負荷電流の変化のみに応答
する負荷電流の時間変化の検出可能な回路、即ち負荷電
流微分検出・制御回路に関する。

【０００２】

【従来の技術】図５に示す異常電流検出・制御回路は、
自動車においてバッテリからの電源を選択的に各負荷に
供給して、負荷への電力供給を温度センサ内蔵スイッチ
ング素子ＱＦにより制御する回路である。図５に示す異
常電流検出・制御回路は、出力電圧ＶＢを供給する電源
１０１にシャント抵抗ＲＳの一端が接続され、その他端
に温度センサ内蔵スイッチング素子ＱＦのドレイン端子
Ｄが接続されている。更に、温度センサ内蔵スイッチン
グ素子ＱＦのソース端子Ｓには、負荷１０２が接続され
ている。ここで、負荷１０２としては、自動車のヘッド
ライトやパワーウィンドウの駆動モータ等々該当する。
図５に示す異常電流検出・制御回路は、更に、シャント
抵抗ＲＳを流れる電流を検出して温度センサ内蔵スイッ
チング素子ＱＦの駆動を制御するドライバ９０１と、ド
ライバ９０１でモニタした電流値に基づいて温度センサ
内蔵スイッチング素子ＱＦの駆動信号をオン／オフ制御
するＡ／Ｄ変換器９０２及びマイコン（ＣＰＵ）９０３
とを備えている。

【０００３】図５に示す異常電流検出・制御回路の第１
半導体素子として動作する温度センサ内蔵スイッチング
素子ＱＦは、図６に示すようなモノリシックパワーＩＣ
の構造を有している。即ち、主ＭＯＳトランジスタＱ
Ｍ、抵抗ＲＧ、温度センサ１２１、ラッチ回路１２２及
び過熱遮断用ＭＯＳトランジスタＱＳを、同一半導体チ
ップ上に搭載しており、温度センサ内蔵スイッチング素
子ＱＦの接合温度が規定以上の温度まで上昇した場合に
は、同一半導体チップ上に集積化されたゲート遮断回路
によって温度センサ内蔵スイッチング素子ＱＦを強制的
にオフ制御する過熱遮断機能を備えている。つまり、主
ＭＯＳトランジスタＱＭが規定以上の温度まで上昇した
ことが温度センサ１２１によって検出された場合には、
その旨の検出情報がラッチ回路１２２に保持され、ゲー
ト遮断回路としての過熱遮断用ＭＯＳトランジスタＱＳ
がオン動作となることによって、主ＭＯＳトランジスタ
ＱＭを強制的にオフ制御する。ここで、温度センサ１２
１はポリシリコン等で構成した４個のダイオードが直列
接続されてなり、温度センサ１２１は主ＭＯＳトランジ
スタＱＭの近傍に集積化されている。主ＭＯＳトランジ
スタＱＭの温度が上昇するにつれて温度センサ１２１の
４個のダイオードの順方向降下電圧が低下し、ｎＭＯＳ
トランジスタＱ５１のゲート電位が“Ｌ”レベルとされ
る電位まで下がると、ｎＭＯＳトランジスタＱ５１がオ
ン状態からオフ状態に遷移する。これにより、ｎＭＯＳ
トランジスタＱ５４のゲート電位が温度センサ内蔵スイ
ッチング素子ＱＦのゲート制御端子Ｇの電位にプルアッ
プされ、ｎＭＯＳトランジスタＱ５３がオフ状態とな
り、ｎＭＯＳトランジスタＱ５２がオフ状態からオン状
態に遷移して、ラッチ回路１２２に“１”がラッチされ
ることとなる。このとき、ラッチ回路１２２の出力が
“Ｈ”レベルとなって過熱遮断用ＭＯＳトランジスタＱ
Ｓがオフ状態からオン状態に遷移するので、主ＭＯＳト
ランジスタＱＭの真のゲートＴＧとソースＳ_０間が短絡
されて、主ＭＯＳトランジスタＱＭがオン状態からオフ
状態に遷移して、過熱遮断されることとなる。

【０００４】図５において、ＺＤ１は温度センサ内蔵ス
イッチング素子ＱＦのゲート端子Ｇとソース端子Ｓ間を
１２Ｖに保って、スイッチング素子ＱＦに集積化された
主ＭＯＳトランジスタＱＭの真のゲートＴＧに過電圧が
印加されようとした場合にこれをバイパスさせるツェナ
ーダイオードである。ドライバ９０１は、電流モニタ回
路としての差動増幅器９１１，９１３と、電流制限回路
としての差動増幅器９１２と、チャージポンプ回路９１
５と、マイコン９０３からのオン／オフ制御信号及び電
流制限回路からの過電流判定結果に基づき、内部抵抗Ｒ
Ｇを介して温度センサ内蔵スイッチング素子ＱＦの真の
ゲートＧを駆動する駆動回路９１４を備えて構成されて
いる。シャント抵抗ＲＳの電圧降下に基づき差動増幅器
９１２を介して、電流が判定値（上限）を超えたとして
過電流が検出された場合には、駆動回路９１４によって
温度センサ内蔵スイッチング素子ＱＦをオフ動作とし、
その後電流が低下して判定値（下限）を下回ったら温度
センサ内蔵スイッチング素子ＱＦをオン動作させる。一
方、マイコン９０３は、電流モニタ回路（差動増幅器９
１１，９１３）を介して電流を常時モニタしており、正
常値を上回る異常電流が流れていれば、温度センサ内蔵
スイッチング素子ＱＦの駆動信号をオフすることにより
温度センサ内蔵スイッチング素子ＱＦをオフ動作させ
る。なお、マイコン９０３からオフ制御の駆動信号が出
力される前に、温度センサ内蔵スイッチング素子ＱＦの
温度が規定値を超えていれば、スイッチング素子ＱＦ自
身の過熱遮断機能によって温度センサ内蔵スイッチング
素子ＱＦはオフ動作となる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の異常電流検出・制御回路にあっては、電流検出を行
うために電力の供給経路に直列接続されるシャント抵抗
ＲＳを必要とした構成であり、近年の負荷の大電流化に
より、シャント抵抗の熱損失が無視出来ないという問題
点がある。

【０００６】また、上述の過熱遮断機能や過電流制御回
路は、負荷１０２や配線にほぼ完全な短絡状態が発生し
て大電流が流れる場合には機能するが、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートを発生して小
さい短絡電流が流れた場合には機能せず、電流のモニタ
回路を介してマイコン９０３により異常電流を検出して
温度センサ内蔵スイッチング素子ＱＦをオフ制御するし
かなく、このような異常電流に対するマイコン制御によ
る応答性が悪いという事情もあった。

【０００７】また、シャント抵抗ＲＳやＡ／Ｄ変換器９
０２、マイコン９０３等が必要であるため、大きな実装
スペースが必要であり、またこれらの比較的高価な物品
により装置コストが高くなってしまうという問題点もあ
る。

【０００８】更に、自動車のパワーウィンドウの駆動の
ように、摩擦係数が徐々に経時変化することによる負荷
電流の増大と、パワーウィンドウに腕が挟まれた場合の
ように急激な負荷電流の増大とを瞬時に識別し、事故を
未然に防ぐような動作の可能な過電流制御回路は知られ
ていない。

【０００９】本発明の目的は、上記従来の問題点や事情
を解決することにあり、簡単な構成で、緩やかな負荷電
流の変化には応答せず、急激な負荷電流の変化のみに応
答する負荷電流の時間微分ｄｉ／ｄｔの検出が可能な回
路、即ち負荷電流微分検出・制御回路を提供することに
ある。

【００１０】本発明の他の目的は、電流検出を行うため
に電力の供給経路に直接接続されるシャント抵抗を不要
として装置の熱損失を抑えることのできる負荷電流微分
検出・制御回路を提供することにある。

【００１１】本発明のさらに他の目的は、ある程度の短
絡抵抗を持つ不完全短絡などのレアショートが発生した
場合や負荷電流の時間微分ｄｉ／ｄｔを検出して、時間
微分ｄｉ／ｄｔが大きい場合のみに高速応答出来る負荷
電流微分検出・制御回路を提供することにある。

【００１２】本発明のさらに他の目的は、集積化が容易
で、安価な負荷電流微分検出・制御回路を提供すること
にある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に本発明は、第１、第２の主電極及び制御電極とを有す
る第１半導体素子と、第１半導体素子の第１の主電極、
制御電極にそれぞれ接続された第１の主電極、制御電極
と、第２の主電極とを有する第２半導体素子と、第１半
導体素子の第１の主電極、制御電極にそれぞれ接続され
た第１の主電極、制御電極と、第２の主電極とを有する
第３半導体素子と、第１半導体素子の第２の主電極に第
１の入力端子を接続し、第３半導体素子の第２の主電極
に第２の入力端子を接続した第１の比較器と、第１及び
第２半導体素子のそれぞれの第２の主電極間電圧を比較
する第２の比較器と、第２の比較器の出力に応じて、第
１乃至第３半導体素子のそれぞれの制御電極に制御電圧
を供給する駆動回路と、第２半導体素子の第２の主電極
に第１の信号端子を、第３半導体素子の第２の主電極に
第２の信号端子を、第１の比較器の出力端子に第３の信
号端子を接続した電流上昇率識別回路とを少なくとも有
する負荷電流微分検出・制御回路であることを特徴とす
る。そして、本発明の特徴に係る負荷電流微分検出・制
御回路は、第１半導体素子の第２の主電極に接続される
負荷に流れる電流の時間微分を検知して、時間微分値が
所定の値以上の場合のみについて第１半導体素子をオン
／オフ制御して電流振動を生成し、この電流振動によ
り、第１半導体素子の導通状態を遮断する。ここで、第
１乃至第３半導体素子としては、ＭＯＳＦＥＴやＭＯＳ
静電誘導型トランジスタ（ＳＩＴ）等のＭＯＳトランジ
スタ（絶縁ゲート型トランジスタ：ＩＧＴ）が使用可能
である。また、エミッタスイッチド・サイリスタ（ＥＳ
Ｔ）、ＭＯＳ制御サイリスタ（ＭＣＴ）等のＭＯＳ複合
型デバイスやＩＧＢＴ等の他の絶縁ゲート型パワーデバ
イスが使用可能である。これらの半導体素子はｎチャネ
ル型でもｐチャネル型でもかまわない。また「第１主電
極」とは、ＩＧＢＴにおいてはエミッタ電極又はコレク
タ電極のいずれか一方、ＭＯＳＦＥＴやＭＯＳＳＩＴ等
のＭＯＳトランジスタにおいてはソース電極又はドレイ
ン電極のいずれか一方を意味する。「第２主電極」と
は、ＩＧＢＴにおいては上記第１主電極とはならないエ
ミッタ電極又はコレクタ電極のいずれか一方、ＭＯＳト
ランジスタにおいては上記第１主電極とはならないソー
ス電極又はドレイン電極のいずれか一方を意味する。即
ち、第１主電極が、エミッタ電極であれば、第２主電極
はコレクタ電極であり、第１主電極がソース電極であれ
ば、第２主電極はドレイン電極である。また、「制御電
極」とはＩＧＢＴ及びＭＯＳトランジスタのゲート電極
を意味することは勿論である。

【００１４】本発明の負荷電流微分検出・制御回路を構
成する第１半導体素子として例えばパワーＭＯＳＦＥＴ
を使用した場合、電力供給経路の一部を成すパワーＭＯ
ＳＦＥＴの端子間電圧（ドレイン−ソース間電圧）は、
オフ状態からオン状態へ遷移する際の（例えば、ｎチャ
ネル型ＦＥＴの場合の立ち下がり）電圧特性において、
電力供給経路及び負荷のインピーダンス、即ち、経路が
持つ配線インダクタンス並びに配線抵抗及び短絡抵抗に
基づく時定数に応じて変化する。例えば、短絡が発生し
ていない通常動作では所定電圧以下に速やかに収れんす
るが、完全短絡が発生している場合には所定電圧以下に
ならない。また、ある程度の短絡抵抗を持つ不完全短絡
が発生している場合には、所定電圧に収れんするもの
の、収れんするまでに長い時間を要する。

【００１５】本発明の負荷電流微分検出・制御回路は、
このようなオフ状態からオン状態に遷移する際の過渡的
な半導体素子の電圧特性を利用している。つまり、第１
半導体素子の端子間電圧と第２半導体素子の端子間電圧
（基準電圧）との差を検出することによって、電力供給
経路の一部を成す第１半導体素子の端子間電圧（即ち、
電力供給経路の電流）が正常状態から逸脱している程度
を判定する際に、その正常状態から逸脱している程度が
急激な変化であるか穏やかな変化であるかを考慮して、
急激な変化であると判断された場合のみについて第１半
導体素子の導通状態を遮断する。即ち、電流の変化が穏
やかであれば、カレントミラー回路を構成する第１半導
体素子の第２の主電極の電位と、第２半導体素子の第２
の主電極の電位とが等しくなるが、急激な変化の場合
は、このカレントミラー回路の電位の一致が取れないよ
うにすることにより、第１半導体素子の導通状態を遮断
するものである。本発明の負荷電流微分検出・制御回路
においては、電流検出を行うために電力の供給経路に直
列接続される従来のようなシャント抵抗は不要である。
また、完全短絡による過電流のみならず、ある程度の短
絡抵抗を持つ不完全短絡などのレアショートが発生した
場合の異常電流をも、電流の時間微分（電流上昇率）ｄ
ｉ／ｄｔを考慮して簡単に検出可能である。

【００１６】具体的には、本発明の負荷電流微分検出・
制御回路に用いる「電流上昇率識別回路」は、第３の信
号端子に一端が接続されるダイオードと第１の抵抗との
直列回路に並列接続された第２の抵抗とからなる並列回
路と、並列回路の他端と接地電位の間に接続されたコン
デンサと、第１の信号端子に第１の主電極を接続し、第
２の主電極と接地電位との間に第１の接地抵抗を接続し
た第４半導体素子と、第２の信号端子に第１の主電極、
並列回路の他端に制御電極を接続し、第２の主電極を第
４半導体素子の制御電極に接続し、更に、第２の主電極
と接地電位との間に第２の接地抵抗を接続した第５半導
体素子とから構成すれば良い。ここで、第２の抵抗を可
変抵抗としても良く、コンデンサを可変コンデンサとし
ても良い。

【００１７】本発明の負荷電流微分検出・制御回路に用
いる「第１半導体素子」は、温度センサと、この温度セ
ンサに接続されたラッチ回路と、このラッチ回路に制御
電極を接続した過熱遮断用トランジスタと、この過熱遮
断用トランジスタに制御電極を接続した主トランジスタ
とからなる温度センサ内蔵スイッチング素子で構成する
ことが可能である。

【００１８】更に、第１半導体素子の第２の主電極、温
度センサに接続されたオン／オフ回数積算回路を有する
ようにしても良い。こうすれば、このオン／オフ回数積
算回路により、第１半導体素子のオン／オフ制御回数が
所定回数に達したときに、第１半導体素子をターンオフ
するように構成出来る。

【００１９】本発明の負荷電流微分検出・制御回路に用
いる第１、第２及び第３半導体素子は、互いに単位長さ
（単位チャネル幅）当たりの伝達コンダクタンスが等し
い半導体素子とすれば良い。そして、第１半導体素子の
定格電流容量は、ｎを２以上の正の整数として、第２及
び第３半導体素子の定格電流容量のｎ倍であるようにし
て、カレントミラー回路を構成すれば良い。

【００２０】なお、電流上昇率識別回路の第４半導体素
子をｎｐｎ型バイポーラトランジスタで、第５半導体素
子をｐｎｐ型バイポーラトランジスタで構成することが
可能である。

【００２１】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態としての負荷電流微分検出・制御回路を説明
する。以下の図面の記載において、同一又は類似の部分
には同一又は類似の符号を付している。

【００２２】本発明の実施の形態に係る負荷電流微分検
出・制御回路は、図１に示すように、入力用端子Ｔ１に
接続された第１の主電極、出力用端子Ｔ３に接続された
第２の主電極及び制御電極とを有する第１半導体素子Ｑ
Ａと、第１半導体素子ＱＡの第１の主電極、制御電極に
それぞれ接続された第１の主電極、制御電極と、第２の
主電極とを有する第２半導体素子ＱＢと、第１半導体素
子ＱＡの第１の主電極、制御電極にそれぞれ接続された
第１の主電極、制御電極と、第２の主電極とを有する第
３半導体素子ＱＣと、第１半導体素子ＱＡの第２の主電
極に第１の入力端子を接続し、第３半導体素子ＱＣの第
２の主電極に第２の入力端子を接続した第１の比較器Ｃ
ＭＰ１と、第１及び第２半導体素子のそれぞれの第２の
主電極間電圧を比較する第２の比較器ＣＭＰ２、第２の
比較器ＣＭＰ２の出力に応じて、第１乃至第３半導体素
子ＱＡ，ＱＢ，ＱＣのそれぞれの制御電極ＧＡ，ＧＢ，
ＧＣに制御電圧を供給する駆動回路１１１と、第２半導
体素子ＱＢの第２の主電極ＳＢに第１の信号端子Ｔ２７
を、第３半導体素子ＱＣの第２の主電極ＳＣに第２の信
号端子Ｔ２６を、第１の比較器ＣＭＰ１の出力端子に第
３の信号端子Ｔ２５を接続した電流上昇率識別回路３１
１とから少なくともなるパワーＩＣである。ここで、電
流上昇率識別回路３１１は、第３の信号端子Ｔ２５に一
端が接続されるダイオードＤ２１と第１の抵抗Ｒ２１と
の直列回路に並列接続された第２の抵抗Ｒ２２とからな
る並列回路と、並列回路の他端と接地電位（ＧＮＤ）の
間に接続されたコンデンサＣ２３と、第１の信号端子Ｔ
２７に第１の主電極を接続し、第２の主電極と接地電位
との間に第１の接地抵抗Ｒ２５を接続した第４半導体素
子Ｑ２２と、第２の信号端子Ｔ２６に第１の主電極、並
列回路の他端に制御電極を接続し、第２の主電極を第４
半導体素子Ｑ２２の制御電極に接続し、更に、第２の主
電極と接地電位との間に第２の接地抵抗Ｒ２４を接続し
た第５半導体素子Ｑ２１とから構成されている。

【００２３】このような回路構成により、本発明の実施
の形態としての負荷電流微分検出・制御回路は、出力用
端子Ｔ３に接続される負荷１０２に流れる異常電流の時
間微分ｄｉ／ｄｔを検知して、時間微分値が所定の値以
上の場合のみについて第１半導体素子（第１半導体素
子）ＱＡをオン／オフ制御して電流振動を生成し、この
電流振動の回数を積算することにより、入力用端子Ｔ１
と出力用端子Ｔ３との間の導通状態を遮断する。そし
て、本発明の実施の形態に係る負荷電流微分検出・制御
回路は、第１半導体素子（パワーデバイス）ＱＡと、こ
の第１半導体素子ＱＡを遮断する制御回路とを同一基板
上に集積化したパワーＩＣの構成をしている。

【００２４】電流振動の回数を積算するために、本発明
の負荷電流微分検出・制御回路は、図２に示すオン／オ
フ回数積算回路３０４を更に有している。即ち、このオ
ン／オフ回数積算回路３０４は、負荷に異常が発生した
ときに、一定時間後（回数積算が所定回数に達した
後）、第１半導体素子ＱＡを遮断できる回路である。オ
ン／オフ回数積算回路３０４は、図６のノードＮ５１、
及び図１のノードＮ５２，Ｎ５３，Ｎ５４，Ｎ５５，Ｎ
５６に接続されている。この構成により、例えば、パワ
ーウインドに挟み込み等の負荷異常が発生し、負荷電流
が急増したときには、第１半導体素子ＱＡがオン／オフ
動作する。第１半導体素子ＱＡをオン／オフ動作させる
ことにより、モータ駆動力を制限する。そして、挟み込
み状態が一定時間継続したら、負荷１０２に相当するモ
ータを停止させて、パワーウインドのガラスの上昇によ
る挟み込み力の増大を防止することが出来る。

【００２５】オン／オフ回数積算回路３０４において、
図６のノードＮ５１には、ダイオードＤ３２が接続され
ている。そして、このダイオードＤ３２には、ｎＭＯＳ
トランジスタＱ３１が接続され、ｎＭＯＳトランジスタ
Ｑ３１のゲート電極と接地電位（ＧＮＤ）間には、コン
デンサＣ３１及び抵抗Ｒ３３が並列接続されている。図
１のノードＮ５３には、抵抗Ｒ３０が接続され、この抵
抗Ｒ３０とｎＭＯＳトランジスタＱ３１の間には、抵抗
Ｒ３１が接続されている。図１のノードＮ５５とｎＭＯ
ＳトランジスタＱ３１のゲート電極との間には、ｐｎｐ
型バイポーラ・トランジスタＱ３２，Ｑ３４及び抵抗Ｒ
３２とからなる直列接続回路が挿入されている。ｐｎｐ
型バイポーラ・トランジスタＱ３２のベース電極と抵抗
Ｒ３１間には、抵抗Ｒ３６と逆流阻止用ダイオードＤ３
１とからなる直列接続回路が挿入されている。ｐｎｐ型
バイポーラ・トランジスタＱ３４のベース電極と接地電
位（ＧＮＤ）間には、抵抗Ｒ３５とｎｐｎ型バイポーラ
・トランジスタＱ３３とからなる直列接続回路が挿入さ
れている。図１のノードＮ５４は、ｐｎｐ型バイポーラ
・トランジスタＱ３２のコレクタ電極とｐｎｐ型バイポ
ーラ・トランジスタＱ３４のエミッタ電極の接続点に接
続されている。そして、更に、ノードＮ５４とｎｐｎ型
バイポーラ・トランジスタＱ３３のベース電極間には、
ツェナーダイオードＺＤ３１，抵抗Ｒ３４，及びダイオ
ードＤ３３とからなる直列接続回路が挿入されている。
そして、ｎｐｎ型バイポーラ・トランジスタＱ３３のベ
ース電極・エミッタ間には、抵抗Ｒ３７が接続されてい
る。

【００２６】図２に示すオン／オフ回数積算回路３０４
は、オン／オフ動作している場合は、ゲート駆動オフの
とき、第１半導体素子ＱＡのソース電極に電位が発生す
るので、これを検出して、継続時間を積算する。ゲート
駆動オフのときは、ｐｎｐ型バイポーラ・トランジスタ
Ｑ３２がターンオンする。このとき、第１半導体素子Ｑ
Ａのソース電極に電位が発生すると、ツェナーダイオー
ドＺＤ３１，抵抗Ｒ３４，ダイオードＤ３３及び抵抗Ｒ
３７とからなる直列接続回路を介して接地電位（ＧＮ
Ｄ）に電流が流れ、ｎｐｎ型バイポーラ・トランジスタ
Ｑ３３がターンオンする。ｎｐｎ型バイポーラ・トラン
ジスタＱ３３がターンオンすると、ｐｎｐ型バイポーラ
・トランジスタＱ３４がターンオンする。ｐｎｐ型バイ
ポーラ・トランジスタＱ３４がターンオンすれば、ｐｎ
ｐ型バイポーラ・トランジスタＱ３２，Ｑ３４、抵抗Ｒ
３２、及びコンデンサＣ３１とからなる直列接続回路を
介して接地電位（ＧＮＤ）に電流が流れ、コンデンサＣ
３１が充電される。

【００２７】ｎＭＯＳトランジスタＱ３１のゲート電位
は最初はしきい値以下なのでオフ状態にあるが、コンデ
ンサＣ３１の充電に伴ってゲート電位が上昇するとｎＭ
ＯＳトランジスタＱ３１はオン状態に遷移する。ｎＭＯ
ＳトランジスタＱ３１がオン状態に遷移すると、図６に
示した温度センサ１２１のアノード側のノードＮ５１が
引き下げられるので、高温状態と同じ条件となって過熱
遮断用ＭＯＳトランジスタＱＳがオン状態に遷移して、
第１半導体素子ＱＡを遮断する。

【００２８】本発明の負荷電流微分検出・制御回路を構
成するパワーＩＣとしては、種々の形態が採用可能であ
る。例えば、第１乃至第３半導体素子ＱＡ，ＱＢ，Ｑ
Ｃ、第１及び第２の比較器ＣＭＰ１，ＣＭＰ２及び駆動
回路１１１を同一半導体チップ１１０上に集積化して、
モノリシック・パワーＩＣの構成でも良い。更に、第１
乃至第３半導体素子ＱＡ，ＱＢ，ＱＣ、、第１及び第２
の比較器ＣＭＰ１，ＣＭＰ２、駆動回路１１１及び電流
上昇率識別回路３１１を、すべて同一半導体チップ１１
０上に集積化すれば、極めて軽量・小型なモノリシック
・パワーＩＣが実現出来る。或いは、第１乃至第３半導
体素子ＱＡ，ＱＢ，ＱＣ、第１及び第２の比較器ＣＭＰ
１，ＣＭＰ２、及び駆動回路１１１を同一の半導体チッ
プ１１０上に集積化し、電流上昇率識別回路３１１を、
この半導体チップとは異なる他の半導体チップ３１１上
に集積化し、半導体チップ１１０及び他の半導体チップ
３１１を同一の回路基板（実装基板）上に実装した、マ
ルチチップモジュール（ＭＣＭ）の構成やハイブリッド
ＩＣの構成でもかまわない。この場合、回路基板（実装
基板）として、セラミック、ガラスエポキシ等の絶縁性
基板や絶縁金属基板等が使用可能である。入力用端子Ｔ
１及び出力用端子Ｔ３は、回路基板（実装基板）上の実
装配線の上に、ボンディングワイヤ等で１次実装の形で
接続しても良く、半導体チップ１１０をセラミック基板
上にマウントし、このセラミック基板上の配線にボンデ
ィングワイヤ等で接続した後に、半田付け等の２次実装
の形で実装配線と接続しても良い。また、ハイブリッド
ＩＣとしては、第１乃至第３半導体素子ＱＡ，ＱＢ，Ｑ
Ｃ、第１及び第２の比較器ＣＭＰ１，ＣＭＰ２、及び駆
動回路が同一の半導体チップ１１０上にモノリシックに
集積化し、第４半導体素子Ｑ２２及び第５半導体素子Ｑ
２１を、個別素子として、同一の回路基板（実装基板）
上に、半導体チップ１１０と共に実装する構成でもかま
わない。

【００２９】また、必ずしも、第１乃至第３半導体素子
ＱＡ，ＱＢ，ＱＣ、第１及び第２の比較器ＣＭＰ１，Ｃ
ＭＰ２、及び駆動回路のすべてが同一の半導体チップ１
１０上にある必要はない。例えば、第１乃至第３半導体
素子ＱＡ，ＱＢ，ＱＣを個別素子として、回路基板（実
装基板）上に、第１及び第２の比較器ＣＭＰ１，ＣＭＰ
２、及び駆動回路が集積化された半導体チップ１１０と
共に実装する構成でもかまわない。例えば、第１半導体
素子（第１半導体素子）ＱＡが、１００Ａクラスから数
１０００Ａクラス以上の大電力用デバイスであれば、放
熱設計上、第１半導体素子ＱＡは、個別素子として、独
立に実装した方が好ましい場合がある。

【００３０】本発明の負荷電流微分検出・制御回路の第
１半導体素子（パワーデバイス）ＱＡとしては、感熱遮
断機能を有した半導体スイッチング素子が好ましい。こ
の感熱遮断機能を有した第１半導体素子ＱＡとしては、
例えば、図６に示した温度センサ内蔵スイッチング素子
ＱＦと等価な回路構成の個別素子を用いることも可能で
ある（但し、この場合、第１半導体素子ＱＡは、厳密に
は、個別素子というよりも、図６に示した回路構成のモ
ノリシック・パワーＩＣである。）。従って、この第１
半導体素子ＱＡを、第１半導体素子ＱＡの制御回路を搭
載した他の半導体チップと共に、回路基板（実装基板）
に実装したハイブリッドＩＣの構成でもかまわない。

【００３１】ハイブリッドＩＣの構成では、回路基板
（実装基板）の入力用リード端子等を介して、入力用端
子Ｔ１に、電源電圧ＶＢが、電源１０１から供給され
る。また、出力用リード端子等を介して、出力用端子Ｔ
３に、所定の負荷１０２が接続される。また、モノリシ
ックＩＣの構成であれば、セラミック基板等を有したパ
ッケージの入力用リード端子等を介して、入力用端子Ｔ
１に電源電圧ＶＢが電源１０１から供給され、出力用リ
ード端子等を介して、出力用端子Ｔ３に所定の負荷１０
２が接続される。これらのハイブリッドＩＣやモノリシ
ックＩＣにおいて、更に樹脂モールドや、金属ケースを
用いても良いことは勿論である。

【００３２】なお、本発明の負荷電流微分検出・制御回
路を構成するモノリシックパワーＩＣにおいては、感熱
遮断機能に必要な回路素子のレイアウト構成は、半導体
チップ上の表面配線の幅や素子分離領域の構造を含めた
総合的なレイアウト設計により定められる。つまり、図
６に示す感熱遮断機能に必要な回路素子は、図２に示し
たオン／オフ回数積算回路３０４等の他の機能に必要な
回路素子のレイアウトと共に同一半導体チップ上に最適
化される。なお、オン／オフ回数積算回路３０４を具備
した場合は、第１半導体素子ＱＡに、必ずしも、温度セ
ンサは必須ではないので、単純な個別素子でも良い。

【００３３】さて、本発明の負荷電流微分検出・制御回
路に用いる第１半導体素子ＱＡとしては、例えば、ＤＭ
ＯＳ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造のパワー
ＭＯＳＦＥＴやこれらと類似な構造のＭＯＳＳＩＴが使
用可能である。また、ＥＳＴやＭＣＴ等のＭＯＳ複合型
デバイスやＩＧＢＴ等の他の絶縁ゲート型パワーデバイ
スが使用可能である。更に、常にゲートを逆バイアスで
使うのであれば、接合型ＦＥＴ、接合型ＳＩＴやＳＩサ
イリスタ等も使用可能である。いずれにしても、第１半
導体素子ＱＡは、ｎチャネル型でもｐチャネル型でもか
まわない。従って、図１に示す本発明の実施の形態に係
るパワーＩＣは、ｎチャネル型及びｐチャネル型の両方
が存在する。

【００３４】以下においては、同一半導体チップ１１０
上に、図１に示すような第１半導体素子ＱＡ等の所定の
回路素子が、モノリシックに集積化されたｎチャネル型
パワーＩＣについて説明する。即ち、第１半導体素子Ｑ
Ａは、例えば、図６に示すような主素子（パワーデバイ
ス）ＱＭ、この主ＭＯＳトランジスタＱＭの真のゲート
に接続した抵抗ＲＧ、温度センサ１２１、温度センサ１
２１にゲートを接続したｎＭＯＳトランジスタＱ５１、
このｎＭＯＳトランジスタＱ５１の出力側に接続された
ラッチ回路１２２及びラッチ回路１２２の出力側にゲー
トを接続した過熱遮断用ＭＯＳトランジスタＱＳを具備
した半導体チップ１１０上の回路である。従って、第１
半導体素子ＱＡの第１及び第２主電極は、それぞれ、こ
の第１半導体素子ＱＡを構成する主素子（パワーデバイ
ス）の第１及び第２主電極領域に接続されている。「第
１主電極領域」とは、ＩＧＢＴにおいてエミッタ領域又
はコレクタ領域のいずれか一方、パワーＭＯＳＦＥＴや
パワーＭＯＳＳＩＴ等のパワーＭＯＳトランジスタにお
いてはソース領域又はドレイン領域のいずれか一方を意
味する。「第２主電極領域」とは、ＩＧＢＴにおいては
上記第１主電極領域とはならないエミッタ領域又はコレ
クタ領域のいずれか一方、パワーＭＯＳトランジスタに
おいては上記第１主電極領域とはならないソース領域又
はドレイン領域のいずれか一方を意味する。即ち、第１
主電極領域が、エミッタ領域であれば、第２主電極領域
はコレクタ領域であり、第１主電極領域がソース領域で
あれば、第２主電極領域はドレイン領域である。また、
「制御電極」とはＩＧＢＴ及びパワーＭＯＳトランジス
タのゲート電極を意味することは勿論である。第１半導
体素子ＱＡと同様な電流電圧特性を有する第２及び第３
半導体素子ＱＢ，ＱＣについても、同様に「主電極」及
び「制御電極」が定義される。この第１半導体素子ＱＡ
の主素子ＱＭは、例えば、複数個のユニットセル（単位
セル）が並列接続されたマルチ・チャネル構造のパワー
デバイスを採用すれば良い。

【００３５】主素子ＱＭとして、図６に示すようなＭＯ
Ｓトランジスタが用いられている場合を例に説明する。
図６においては、過熱遮断用ＭＯＳトランジスタＱＳの
出力側に主素子（主ＭＯＳトランジスタ）ＱＭの真のゲ
ートが接続されている。主ＭＯＳトランジスタＱＭは、
複数個のユニットセル（単位セル）が並列接続されたマ
ルチ・チャネル構造のパワーＭＯＳトランジスタであ
る。そして、この主ＭＯＳトランジスタ（パワーデバイ
ス）ＱＭに並列接続されるように、第２及び第３半導体
素子ＱＢ，ＱＣが、隣接する位置に配置されている。こ
の結果、第１半導体素子ＱＡと第２及び第３半導体素子
ＱＢ，ＱＣとが、同一半導体チップ１１０上に集積化さ
れている。この第２及び第３半導体素子ＱＢ，ＱＣに
は、温度センサ、ラッチ回路或いは過熱遮断用ＭＯＳト
ランジスタＱＳ等の基準デバイスを過熱遮断するための
回路は必須ではない。第２及び第３半導体素子ＱＢ，Ｑ
Ｃが、第１半導体素子ＱＡ（主ＭＯＳトランジスタＱ
Ｍ）と同一プロセスで、隣接位置に配置されているの
で、温度ドリフトやロット間の不均一性の影響による互
いの電気的特性のバラツキを除去（削減）できる。第２
及び第３半導体素子ＱＢ，ＱＣの電流容量が主ＭＯＳト
ランジスタＱＭの電流容量よりも小さくなるように、第
２及び第３半導体素子ＱＢ，ＱＣを構成する並列接続の
ユニットセル数を調整している。例えば、第２及び第３
半導体素子ＱＢ，ＱＣのユニットセル数１に対して、第
１半導体素子ＱＡ（主ＭＯＳトランジスタＱＭ）のユニ
ットセル数ｎを１０００となるように構成することによ
り、第２及び第３半導体素子ＱＢ，ＱＣと第１半導体素
子ＱＡのチャネル幅Ｗの比を１：ｎ（ｎ＝１０００）と
している。また、温度センサ１２１は、第２及び第３半
導体素子ＱＢ，ＱＣ及び第１半導体素子ＱＡの上部に形
成された層間絶縁膜の上部に堆積されたポリシリコン薄
膜からなるｐｎ接合ダイオード等で構成されている。即
ち、複数個のポリシリコンダイオードが直列接続された
温度センサ１２１が、主ＭＯＳトランジスタＱＭのチャ
ネル領域の近傍の位置に集積化されている。

【００３６】このような構成において、主ＭＯＳトラン
ジスタＱＭの接合温度が上昇し、半導体チップ１１０の
表面の温度が上昇すれば、この温度上昇に従い、温度セ
ンサ１２１の順方向降下電圧が低下する。即ち、複数個
直列接続されたダイオードの両端の電圧が降下するの
で、ｎＭＯＳトランジスタＱ５１のゲート電位が“Ｌ”
レベルとされる電位まで下がり、ｎＭＯＳトランジスタ
Ｑ５１がオン状態からオフ状態に遷移する。これによ
り、ｎＭＯＳトランジスタＱ５４のゲート電位が第１半
導体素子ＱＡのゲート制御端子Ｇの電位にプルアップさ
れ、ｎＭＯＳトランジスタＱ５４がオフ状態からオン状
態に遷移して、ラッチ回路１２２に“１”がラッチされ
ることとなる。このとき、ラッチ回路１２２の出力が
“Ｈ”レベルとなって過熱遮断用ＭＯＳトランジスタＱ
Ｓがオフ状態からオン状態に遷移する。この結果、主Ｍ
ＯＳトランジスタＱＭの真のゲートＴＧとソースＳ_０間
が短絡されて、主ＭＯＳトランジスタＱＭがオン状態か
らオフ状態に遷移し、第１半導体素子ＱＡの過熱遮断動
作が完了することとなる。

【００３７】本発明の負荷電流微分検出・制御回路は、
より具体的には、図１に示すように、第２及び第３半導
体素子ＱＢ，ＱＣ、抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ１４，Ｒ
Ｇ，ツェナーダイオードＺＤ１、ダイオードＤ１、第２
の比較器ＣＭＰ２、駆動回路１１１、第１半導体素子Ｑ
Ａの第２の主電極（ソース電極）に第１の入力端子を接
続し、第３半導体素子ＱＣの第２の主電極（ソース電
極）に第２の入力端子を接続した第１の比較器ＣＭＰ１
とを、第１半導体素子ＱＡと共に同一半導体基板（半導
体チップ）１１０上にモノリシックに搭載している。図
１において、ＺＤ１は第１半導体素子ＱＡのゲート端子
Ｇとソース端子Ｓ間を１２Ｖに保って、主ＭＯＳトラン
ジスタＱＭの真のゲートＴＧに過電圧が印加されようと
した場合にこれをバイパスさせるツェナーダイオードで
ある。更に半導体チップ１１０の周辺部には、第１の比
較器ＣＭＰ１の第２の入力端子に接続された入／出力端
子Ｔ１６、第１の比較器ＣＭＰ１の出力端子に接続され
た入／出力端子Ｔ１５、第２半導体素子ＱＢの第２の主
電極（ソース電極）に接続された入／出力端子Ｔ１７及
び駆動回路１１１の入力端子に接続された入／出力端子
Ｔ２等が、ボンディングパッドとして配置されている。
これらのボンディングパッドは、シリコン酸化膜（Ｓｉ
Ｏ_２膜）、ＰＳＧ膜、ＢＰＳＧ膜、シリコン窒化膜（Ｓ
ｉ_３Ｎ_４）等の層間絶縁膜の上に設けられた、厚さ１乃
至１０μｍのアルミニウム（Ａｌ）膜、若しくはアルミ
ニウム合金膜であり、金（Ａｕ）若しくはアルミニウム
のボンディングワイヤで、回路基板上の実装配線に接続
されている。

【００３８】図１に示すように、入／出力端子Ｔ１５に
は、電流上昇率識別回路３１１の第３の信号端子Ｔ２５
が接続されている。そしてこの第３の信号端子Ｔ２５に
は、ダイオードＤ２１と第１の抵抗Ｒ２１との直列回路
に並列接続された第２の抵抗Ｒ２２とからなる並列回路
が接続されている。この並列回路の他端と接地電位（Ｇ
ＮＤ）との間には、コンデンサＣ２３が接続されてい
る。更に、入／出力端子Ｔ１６に、電流上昇率識別回路
３１１の第２の信号端子Ｔ２６が接続されている。第２
の信号端子Ｔ２６には、第１の主電極、並列回路の他端
に制御電極を接続し、第２の主電極と接地電位との間に
第２の接地抵抗Ｒ２４を接続した第５半導体素子Ｑ２１
が設けられている。そして、入／出力端子Ｔ１７には、
電流上昇率識別回路３１１の第１の信号端子Ｔ２７が接
続されている。第１の信号端子Ｔ２７には、第１の主電
極、第５半導体素子Ｑ２１の第２の主電極に制御電極を
接続し、第２の主電極と接地電位との間に第１の接地抵
抗Ｒ２５を接続した第４半導体素子Ｑ２２が配置されて
いる。入／出力端子Ｔ２には抵抗Ｒ１０及びスイッチＳ
Ｗ１が接続されている。

【００３９】既に述べたように、本発明の負荷電流微分
検出・制御回路としては、種々の形態が採用可能であ
る。従って、入／出力端子Ｔ１５，１６，１７と信号端
子Ｔ２５，２６，２７との間は種々の形態での接続が可
能である。例えば、電流上昇率識別回路３１１を含め
て、すべてを同一半導体チップ１１０上に集積化したモ
ノリシックパワーＩＣの構造においては、これらは半導
体チップ上のアルミニウム（Ａｌ）やアルミニウム合金
（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属配線で接続
される。一方、マルチチップモジュール（ＭＣＭ）の構
成やハイブリッドＩＣの構成では、入／出力端子Ｔ１
５，１６，１７と信号端子Ｔ２５，２６，２７との間
は、ボンディングワイヤ、或いは実装配線を介して接続
される。このように、採用するパワーＩＣの形態に応じ
て、電流上昇率識別回路３１１を構成するダイオードＤ
２１、抵抗Ｒ２１〜２５，コンデンサＣ２３、半導体素
子Ｑ２１，Ｑ２２は、そのすべて、又は一部が半導体チ
ップ１１０の上に、モノリシックに集積化される。モノ
リシックに集積化する場合は、ダイオードＤ２１や、半
導体素子Ｑ２１，Ｑ２２は、半導体チップ１１０の表面
に所定のｐｎ接合構造を構成すれば良く、抵抗Ｒ２１〜
２５は、ポリシリコン抵抗でも、拡散抵抗でもかまわな
い。

【００４０】なお、電流上昇率識別回路３１１を構成す
る第５半導体素子（ｐｎｐ型バイポーラ・トランジス
タ）Ｑ２１及び第４半導体素子（ｎｐｎ型バイポーラ・
トランジスタ）Ｑ２２は、不飽和領域で動作するように
バイアスされている。

【００４１】そして、この本発明の実施の形態に係るパ
ワーＩＣは、ユーザ等が、図１に示した入／出力端子Ｔ
２に接続されたスイッチＳＷ１をオンさせることにより
機能する。ブラックボックス１１１として示し、詳細な
回路構成の図示を省略しているが、駆動回路１１１に
は、コレクタ側がチャージポンプ３０５から供給された
電位ＶＰに接続されたソーストランジスタ（ｎｐｎ型バ
イポーラ・トランジスタ）と、エミッタ側が接地電位
（ＧＮＤ）に接続されたシンクトランジスタ（ｎｐｎ型
バイポーラ・トランジスタ）とを直列接続して備えてい
る。従って、スイッチＳＷ１のオン／オフ切換えによる
切換え信号に基づき、駆動回路１１１は、ソーストラン
ジスタ及びシンクトランジスタをオン・オフ制御して、
第１乃至第３半導体素子ＱＡ，ＱＢ，ＱＣのそれぞれの
制御電極にこれらを駆動制御する信号を出力する。バイ
ポーラ・トランジスタの代わりにＭＯＳトランジスタで
駆動回路１１１を構成しても良い。電源１０１の出力電
圧（電源電圧）ＶＢは、例えば１２Ｖで、チャージポン
プ３０５の出力電圧ＶＰは、例えばＶＢ＋１０Ｖであ
る。

【００４２】図１に示すように、第１半導体素子ＱＡの
第１主電極（ドレイン電極）と第２及び第３半導体素子
ＱＢ，ＱＣの第１主電極（ドレイン電極）とはすべて共
通の入力用端子Ｔ１に接続され同電位に維持されてい
る。例えば、第１乃至第３半導体素子ＱＡ，ＱＢ，ＱＣ
が、ＤＭＯＳ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造
等の縦型構造であれば、ｐ型基板中に設けられた共通の
ｎ型埋め込みドレイン領域で、同電位にすることが出来
る。そして、ｐ型シンカー領域により表面に導き出し、
アルミニウム（Ａｌ）等の金属配線で、共通の入力端子
Ｔ１となるボンディングパッドまで導けば良い。第１乃
至第３半導体素子ＱＡ，ＱＢ，ＱＣが、平面型（横型）
のＭＯＳトランジスタであれば、アルミニウム（Ａｌ）
等の金属配線で互いに接続し、更に、共通の入力端子Ｔ
１となるボンディングパッドまで導けば良い。第１の接
地抵抗Ｒ２５及び第２の接地抵抗Ｒ２４のそれぞれの抵
抗値は、第２及び第３半導体素子ＱＢ，ＱＣと第１半導
体素子ＱＭのチャネル幅Ｗの比を考慮して選定すれば良
い。また、第１の比較器ＣＭＰ１の“＋”入力端子に接
続されるノードＮ１の電位Ｖ_＋及び“−”入力端子に接
続されるノードＮ２の電位Ｖ₋の大小の関係が重要とな
る。第２の接地抵抗Ｒ２４の抵抗値は、Ｖ_＋＝Ｖ₋の場
合において、第５半導体素子Ｑ２１のエミッタ電流が、
第１半導体素子のドレイン電流Ｉ_ＤＱＡの１／１０００
となり、ドレイン電流Ｉ_ＤＱＡの動作範囲内の最大電流
でも第５半導体素子Ｑ２１が飽和しないように選定され
る。第２の接地抵抗Ｒ２４の抵抗値として大きな値が選
定できれば、制御精度は高くなる。逆に、第２の接地抵
抗Ｒ２４の抵抗値として小さな値を選定すると、制御精
度は低くなる。この第１の接地抵抗Ｒ２５及び第２の接
地抵抗Ｒ２４の設定により、第１半導体素子ＱＡに異常
動作の過負荷電流が流れたときと同じドレイン−ソース
間電圧Ｖ_ＤＳを第２及び第３半導体素子ＱＢ，ＱＣに発
生させることが出来る。

【００４３】第１半導体素子ＱＡの第１主電極（ドレイ
ン電極）と第２主電極（ソース電極）間には抵抗Ｒ１と
抵抗Ｒ２との直列回路が接続されている。図１に示す第
２の比較器ＣＭＰ２の“＋”入力端子には、第１半導体
素子ＱＡの主電極間電圧（ドレインＤ−ソースＳ間電
圧）Ｖ_ＤＳを抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧が抵
抗Ｒ５を介して供給されている。また、第２の比較器Ｃ
ＭＰ２の“−”入力端子には、第２半導体素子ＱＢのソ
ース電圧ＶＳが供給されている。つまり、“＋”入力端
子の信号レベルＶ_＋が“−”入力端子の信号レベルＶ₋
より高い場合には、第２の比較器ＣＭＰ２の出力は、
“Ｈ”レベルとなり、駆動回路１１１は、ゲートＧＡ，
ＧＢ，ＧＣに電圧を供給する。逆に、“＋”入力端子の
信号レベルＶ _＋が“−”入力端子の信号レベルＶ₋より
低い場合には、第２の比較器ＣＭＰ２の出力は、“Ｌ”
レベルとなり、駆動回路１１１は、ゲート駆動をオフす
る。なお、後述のように、第２の比較器ＣＭＰ２は一定
のヒステリシスを持っている。

【００４４】図４は、第１半導体素子ＱＡに着目した、
概念的な等価回路図である。第１半導体素子としての第
１半導体素子ＱＡの等価回路を、等価電流源ｇ_ｍ・
ｖ_ｉ、ドレイン抵抗ｒｄ、ゲート・ソース間容量
Ｃ_ＧＳ、ゲート・ドレイン間容量Ｃ_ＧＤ及びドレイン・
ソース間容量Ｃ_ＤＳを用いて簡略化して示している。こ
こで、ｇ _ｍは、第１半導体素子ＱＡの伝達コンダクタン
スである。この第１半導体素子ＱＡの等価回路を使用し
た場合、電源１０１から負荷１０２への電力供給経路
は、図４に示すような回路として表される。負荷１０２
には電力供給経路の配線インダクタンスＬ０と配線抵抗
Ｒ０とが含まれる。

【００４５】本発明の負荷電流微分検出・制御回路の第
２半導体素子ＱＢと第１半導体素子ＱＡ（主ＭＯＳトラ
ンジスタＱＭ）のチャネル幅Ｗの比を１：ｎ（ｎ＝１０
００）としてカレントミラー回路を構成する場合は、
（第１半導体素子のドレイン電流Ｉ_ＤＱＡ）＝１０００
×（第２半導体素子のドレイン電流Ｉ_ＤＱＢ）となる。
従って、第１半導体素子ＱＡのドレイン電流としてＩ
_ＤＡ＝５Ａ、第２半導体素子ＱＢのドレイン電流として
Ｉ_ＤＱＢ＝５ｍＡがそれぞれ流れているときは、第１半
導体素子ＱＡ及び第２半導体素子ＱＢのそれぞれのドレ
イン−ソース間電圧Ｖ_ＤＳと真のゲート−ソース間電圧
Ｖ_ＴＧＳは一致する。即ち、Ｖ_ＤＳＡ＝Ｖ_Ｄ _ＳＢ、Ｖ
_ＴＧＳＡ＝Ｖ_ＴＧＳＢとなる。ここで、Ｖ_ＤＳＡ，Ｖ
_ＤＳＢはそれぞれ第１半導体素子ＱＡ，第２半導体素子
ＱＢのドレイン−ソース間電圧であり、Ｖ _ＴＧＳＡ，Ｖ
_ＴＧＳＢはそれぞれ第１半導体素子ＱＡ，第２半導体素
子ＱＢの真のゲート−ソース間電圧である。

【００４６】第１の接地抵抗Ｒ２５を流れる電流値で、
第２半導体素子ＱＢの第２の主電極ＳＢと接地間の電圧
を割った値が、第２半導体素子ＱＢに接続される基準抵
抗Ｒｒとなる。従って、第２半導体素子ＱＢの導通状態
で、基準抵抗Ｒｒは変化する。この基準抵抗Ｒｒは、第
４半導体素子Ｑ２２が不飽和領域で動作するので、第１
の接地抵抗Ｒ２５の値より大きくなる。

【００４７】次に、３極管特性（オーミック特性）領域
における本発明の負荷電流微分検出・制御回路の動作に
ついて説明する。第１半導体素子ＱＡがオン状態に遷移
すると、ドレイン電流Ｉ_ＤＱＡは回路抵抗で決まる最終
負荷電流値を目指して立ち上がって行く。また、第１半
導体素子ＱＡの真のゲート−ソース間電圧Ｖ
_ＴＧＳＡは、ドレイン電流Ｉ_ＤＱＡで決まる値を取り、
ドレイン−ソース間電圧Ｖ_ＤＳＡの低下によるコンデン
サ容量Ｃ_ＧＤのミラー効果でブレーキをかけられなが
ら、これも立ち上がって行く。Ｖ_＋＝Ｖ₋の場合、第２
の接地抵抗Ｒ２４における電圧降下は、負荷電流Ｉ
_ＤＱＡに比例し、第４半導体素子Ｑ２２は、第２の接地
抵抗Ｒ２４と第５半導体素子Ｑ２１との接続点の電位を
もとに、エミッタフォロアとして動作する。従って、Ｒ
２４＝Ｒ２５とすると、第１の接地抵抗Ｒ２５の電圧降
下は、第２の接地抵抗Ｒ２４の電圧降下よりも、第４半
導体素子Ｑ２２のベース−エミッタ間電圧ＶＢＥ分だけ
低下する。従って、Ｉ_ＤＱＡ／１０００よりもよりも、
若干少な目の電流が第２半導体素子ＱＢに流れることに
なる。

【００４８】また、第１半導体素子ＱＡの真のゲート−
ソース間電圧Ｖ_ＴＧＳＡは、ドレイン電流Ｉ_ＤＱＡの増
加に応じて大きくなって行く。

【００４９】Ｖ_ＤＳＡ＝Ｖ_ＴＧＳＡ＋Ｖ_ＴＧＤ・・・・・（１）Ｖ_ＤＳＢ＝Ｖ_ＴＧＳＢ＋Ｖ_ＴＧＤ・・・・・（２）の関係があるから、Ｖ_ＤＳＡ−Ｖ_ＤＳＢ＝Ｖ_ＴＧＳＡ−Ｖ_ＴＧＳＢ＝（Ｉ_ＤＱＡ−ｎ×Ｉ_ＤＱＢ）／ｇ_ｍ・・・・・（３）となる。但し、ｇ_ｍは第１半導体素子ＱＡの伝達コンダ
クタンス、ｎは第１半導体素子ＱＡと第２半導体素子Ｑ
Ｂとのチャネル幅の比である。従って、ドレイン−ソー
ス間電圧の差Ｖ_ＤＳＡ−Ｖ_ＤＳＢを検出することによ
り、ドレイン電流の差（Ｉ_ＤＱＡ−ｎ×Ｉ_ＤＱＢ）を得
ることが出来る。

【００５０】第２半導体素子ＱＢのドレイン−ソース間
電圧Ｖ_ＤＳＢは、抵抗Ｒ１４を介して、第２の比較器Ｃ
ＭＰ２の“−”入力端子に入力される。また、第１半導
体素子ＱＡのドレイン−ソース間電圧Ｖ_ＤＳＡはＲ１と
抵抗Ｒ２で分圧した値Ｖ_＋が、抵抗Ｒ５を介して、第２
の比較器ＣＭＰ２の“＋”入力端子に入力される。即
ち、Ｖ_＋＝Ｖ_ＤＳＡ×Ｒ１／（Ｒ１＋Ｒ２）・・・・・（４）が第２の比較器ＣＭＰ２の“＋”入力端子に入力される
ことになる。負荷側が正常状態の場合は、（Ｒｒ／ｎ）
＜Ｒとなって、Ｖ_＋＜Ｖ_ＤＳＢとなり、第１半導体素子
ＱＡは、オン状態を維持する。ここで、Ｒは負荷抵抗の
値である。負荷側が過負荷になると、（Ｒｒ／ｎ）＞Ｒ
となり、更に、Ｖ_＋＞Ｖ_ＤＳＢとなると、３極管特性領
域で、第１半導体素子ＱＡがターン・オフする。第１半
導体素子ＱＡ及び第２半導体素子ＱＢのそれぞれのソー
ス電位をＶ_ＳＡ、Ｖ_ＳＢとすると、第１半導体素子ＱＡ
がオフ後、ソース電位Ｖ_ＳＡ、Ｖ_ＳＢは、ＧＮＤに向か
って低下して行くので、Ｖ_ＤＳＡ，Ｖ_ＤＳＢとも増加す
る。ソース電位Ｖ_ＳＡ、Ｖ_Ｓ _Ｂが、ＧＮＤ電位に至る前
に、Ｖ_＋＜Ｖ_ＤＳＢの条件が成立して、再び第１半導体
素子ＱＡがターン・オンする。第１半導体素子ＱＡは、
オン状態に遷移した直後は、５極管特性領域（ピンチオ
フ領域）にあり、その後３極管特性領域に向かってオン
状態を続けて行き、Ｖ_＋＞Ｖ_ＤＳＢになるとターンオフ
する。これが、オン／オフ動作の１サイクルである。一
旦ターンオフすると、オフ状態を維持し、逆に、一旦タ
ーンオンすると、オン状態を維持するのは、負荷回路の
インダクタンスによる。負荷回路のインダクタンスは、
電流が変化するときは、抵抗と等価な働きをする。電流
が減少しているときは、インダクタンス等価抵抗の符号
はマイナスとなって、負荷側抵抗を減少させる。一方、
電流が増加するときは、インダクタンス等価抵抗の符号
がプラスとなって、負荷側抵抗を増大させる。このため
に、第１半導体素子ＱＡが、一旦ターンオフすると、オ
フ状態を維持し、ターンオンすると、オン状態を維持す
ることになる。基準回路の第２半導体素子ＱＢ側は、第
１の接地抵抗Ｒ２５（＝Ｒｒ）が負荷抵抗Ｒよりはるか
に大きいので、インダクタンス効果は無視出来るほど小
さい。このため、第２半導体素子ＱＢ側は、純抵抗回路
として動作すると考えて良い。

【００５１】なお、第２の比較器ＣＭＰ２では、ダイオ
ードＤ１と抵抗Ｒ５でヒステリシスが形成されている。
第１半導体素子ＱＡがオフ状態に遷移したとき、駆動回
路１１１のシンクトランジスタによりゲート電位は接地
され、ダイオードＤ１のカソード側電位は、Ｖ_ＳＡ−
０．７Ｖ（ツェナーダイオードＺＤ１の順方向電圧）に
なるので、ダイオードＤ１が導通する。この結果、抵抗
Ｒ１→抵抗Ｒ５→ダイオードＤ１の経路で電流が流れ、
第２の比較器ＣＭＰ２の“＋”入力端子の信号レベルＶ
_＋は、駆動回路１１１がオン制御しているときの上述の
（４）式の値より大きくなる。従って、オフ状態に遷移
した直後より小さい、特定のドレイン−ソース間電圧の
差Ｖ_ＤＳＡ−Ｖ_ＤＳＢまで第１半導体素子ＱＡはオフ状
態を維持するが、その後、更にＶ_ＤＳＡが大きくなるこ
とにより、第２の比較器ＣＭＰ２の“＋”入力端子の信
号レベルＶ_＋が、Ｖ_ＤＳＢより小さくなり、第２の比較
器ＣＭＰ２の出力は“Ｌ”レベルから“Ｈ”レベルに変
化する。従って、第１半導体素子ＱＡは再びオン状態に
遷移させられることとなる。なお、ヒステリシス特性の
付け方にはいろいろな方法があるが、これはその一例で
ある。

【００５２】第１半導体素子ＱＡがオフ状態に遷移する
ときのドレイン−ソース間電圧Ｖ_Ｄ _ＳＡをしきい値Ｖ
_{ＤＳＡｔｈ}とすると、次式が成立する。つまり、Ｖ_{ＤＳＡｔｈ}−Ｖ_ＤＳＢ＝Ｒ２／Ｒ１×Ｖ_ＤＳＢ・・・・・（５）である。３極管特性領域における過電流判定値は（５）
式で決まることになる。

【００５３】次に、５極管特性領域における動作につい
て説明する。配線が正常な状態で、第１半導体素子ＱＡ
がオン状態に遷移すると、第１半導体素子ＱＡは連続的
にオン状態を維持することとなる。このため、真のゲー
ト−ソース間電圧Ｖ_ＴＧＳＡ、Ｖ_ＴＧＳＢがピンチオフ
電圧に達した後は、第１半導体素子ＱＡ，第２半導体素
子ＱＢ，第３半導体素子ＱＣとも５極管特性領域で動作
する。本発明の負荷電流微分検出・制御回路において
は、第２半導体素子ＱＢと第１半導体素子ＱＡ（主ＭＯ
ＳトランジスタＱＭ）のチャネル幅Ｗの比を１：ｎとし
てカレントミラー回路を構成しているので、第２半導体
素子ＱＢのオン抵抗Ｒ_{ＤＳ（ＯＮ）Ｂ}は、第１半導体素
子ＱＡのオン抵抗Ｒ_{ＤＳ（ＯＮ）Ａ}のｎ倍である（Ｒ
_{ＤＳ（ＯＮ）} _Ｂ＝ｎ・Ｒ_{ＤＳ（ＯＮ）Ａ}）。一方、同一
バイアス条件ならば、第２半導体素子ＱＢのドレイン電
流Ｉ_ＤＱＢは、第１半導体素子ＱＡのドレイン電流Ｉ
_ＤＱＡの１／ｎ倍である（Ｉ_ＤＱＢ＝（１／ｎ）・Ｉ
_ＤＱＡ）。５Ａクラスの半導体素子の代表的なオン抵抗
Ｒ_{ＤＳ（ＯＮ）}を参考にすれば、例えば、第１半導体素
子ＱＡのオン抵抗Ｒ_{ＤＳ（ＯＮ）Ａ}を、ゲート−ソース
間電圧Ｖ_ＧＳ＝１０Ｖのとき、Ｒ_{ＤＳ（ＯＮ）Ａ}＝３０
ｍΩであると仮定出来る。ｎ＝１０００とすれば、この
場合、第２半導体素子ＱＢのオン抵抗Ｒ_{ＤＳ（ＯＮ）Ｂ}
は、３０Ωとなる。従って、Ｖ_ＤＳＢ＝Ｉ_ＤＱＢ×Ｒ_{ＤＳ（ＯＮ）Ｂ} ＝５［ｍＡ］×３０［Ω］＝０．１５［Ｖ］・・・・・（６）Ｖ_ＤＳＡ＝Ｉ_ＤＱＡ×３０［ｍΩ］・・・・・（７）Ｖ_ＤＳＡ−Ｖ_ＤＳＢ＝３０［ｍΩ］×（Ｉ_ＤＱＡ−５［Ａ］）・・・・・（８）である。

【００５４】また、負荷に異常が発生して、ドレイン電
流Ｉ_ＤＱＡが増加すると（８）式の値が大きくなり、過
電流判定値を超えると第１半導体素子ＱＡをオフ状態に
遷移させる。この場合、ピンチオフ点を経由して、上記
の３極管特性領域での動作状態を経て、オフ状態へ遷移
する。そして、図１に示したダイオードＤ１と抵抗Ｒ５
とによるヒステリシスにより、一定時間経過後に、第２
の比較器ＣＭＰ２の“＋”入力端子の信号レベルＶ_＋が
Ｖ_ＤＳＢより小さくなり、第２の比較器ＣＭＰ２の出力
は“Ｌ”レベルから“Ｈ”レベルに変化して、第１半導
体素子ＱＡを再びオン状態に遷移させることとなる。こ
うして、第１半導体素子ＱＡはオン状態及びオフ状態へ
の遷移を繰り返して、最終的に遮断に至る。なお、遮断
に至る前に、負荷が正常に復帰すれば、第１半導体素子
ＱＡは連続的にオン状態を維持するようになる。

【００５５】本発明の負荷電流微分検出・制御回路は、
図１に示すように、第１半導体素子ＱＡ中を流れる電流
のほぼ１／ｎに相当した電流を、第２及び第３半導体素
子ＱＢ，ＱＣに流すカレントミラー回路の並列接続で構
成されている。これらの第２及び第３半導体素子ＱＢ，
ＱＣにはそれぞれ不飽和領域で動作するようにバイアス
されたｎｐｎ型バイポーラ・トランジスタ（第４半導体
素子）Ｑ２２とｐｎｐ型バイポーラ・トランジスタ（第
５半導体素子）Ｑ２１が接続されている。そして、第１
の比較器ＣＭＰ１は、負荷１０２を流れるドレイン電流
の変化が緩やかな場合は、その“＋”入力端子に供給さ
れる電位Ｖ_＋及び“−”入力端子に供給される電位Ｖ₋
がほぼ一致するように（Ｖ_＋＝Ｖ₋）動作する。一方、
負荷１０２を流れるドレイン電流が急激に増加した場合
は、Ｖ_＋＜Ｖ₋となるような動作をする。この場合、コ
ンデンサＣ２３の存在により、電流上昇率ｄｉ／ｄｔの
大小でその振るまいが異なる。即ち、（イ）負荷１０２を流れる電流の電流上昇率ｄｉ／ｄｔ
が大きいとき：例えば、自動車のパワーウィンドウに腕
が挟まれた時のように、負荷１０２を流れる電流が急激
に上昇した場合を考える。このとき、第１半導体素子Ｑ
Ａのドレイン−ソース間電圧Ｖ_ＤＳＡが上昇し、ノード
Ｎ１の電位Ｖ_＋がノードＮ２の電位Ｖ₋より低い値にな
れば、第１の比較器ＣＭＰ１は“Ｌ”レベルを出力す
る。しかし、第１の比較器ＣＭＰ１の出力端子にはダイ
オードＤ２１と第１の抵抗Ｒ２１との直列回路に並列接
続された第２の抵抗Ｒ２２とからなる並列回路が接続さ
れ、更にこの並列回路と接地電位（ＧＮＤ）との間には
コンデンサＣ２３が接続されているので、コンデンサＣ
２３が抵抗Ｒ２２を介して放電しなければ、ｐｎｐ型バ
イポーラ・トランジスタ（第５半導体素子）Ｑ２１のベ
ース電位は下がらない。このため、第１の比較器ＣＭＰ
１の出力が“Ｌ”レベルとなっても、ｐｎｐ型バイポー
ラ・トランジスタ（第５半導体素子）Ｑ２１のベース電
位は、直ちに下がらず、従って、ｎｐｎ型バイポーラ・
トランジスタ（第４半導体素子）Ｑ２２のベース電位
も、コンデンサＣ２３が放電するまで上昇しない。即
ち、第２半導体素子ＱＢのソースＳＢの電位は、Ｒ２２
・Ｃ２３に依存した所定の時定数τの間はほぼ一定であ
る。しかし、第１半導体素子（第１半導体素子）ＱＡの
ドレイン電流Ｉ_ＤＱＡは急激に増加し続けるので、
（４）式により与えられるＶ_＋は増加し、ついには第２
半導体素子ＱＢのドレイン−ソース間電圧Ｖ_ＤＳＢより
大きくなる。この結果、第２の比較器ＣＭＰ２の出力は
“Ｈ”レベルから“Ｌ”レベルに変化して、第１半導体
素子（第１半導体素子）ＱＡをオフ状態に遷移させ、電
流振動が開始し、最終的に、第１半導体素子（第１半導
体素子）ＱＡをオフ状態に固定する。

【００５６】（ロ）負荷１０２を流れる電流の電流上昇
率ｄｉ／ｄｔが小さいとき：例えば、自動車のパワーウ
ィンドウが摩耗等により徐々に重くなり、負荷１０２を
流れる電流が緩やかに上昇した場合を考える。負荷１０
２を流れる電流が増加して、ノードＮ１の電位Ｖ_＋が、
ノードＮ２の電位Ｖ₋より低下すれば、第１の比較器Ｃ
ＭＰ１は“Ｌ”レベルを出力する。第１の比較器ＣＭＰ
１の出力端子にはダイオードＤ２１と第１の抵抗Ｒ２１
との直列回路に並列接続された第２の抵抗Ｒ２２とから
なる並列回路が接続され、更にこの並列回路と接地電位
（ＧＮＤ）との間にはコンデンサＣ２３が接続されてい
るが、コンデンサＣ２３が抵抗Ｒ２２を介して放電する
速度よりも、負荷１０２を流れる電流の電流上昇率ｄｉ
／ｄｔが小さければ、時定数τ以内に、ｐｎｐ型バイポ
ーラ・トランジスタ（第５半導体素子）Ｑ２１のベース
電位が下がる。この結果、ｐｎｐ型バイポーラ・トラン
ジスタ（第５半導体素子）Ｑ２１のコレクタ電流が増大
し、ｎｐｎ型バイポーラ・トランジスタ（第４半導体素
子）Ｑ２２のベース電位も上昇する。従って、第２半導
体素子ＱＢのソースＳＢの電位は時定数τを有して低下
し、ドレイン−ソース間電圧Ｖ_ＤＳＢが上昇する。従っ
て、（４）式により与えられるＶ_＋の上昇率を補償出来
るので、第２の比較器ＣＭＰ２の出力は“Ｈ”レベルを
維持することが出来る。このため、電流の電流上昇率ｄ
ｉ／ｄｔが小さいときは、電流振動が開始せず、正常動
作を維持する。

【００５７】なお、第１の比較器ＣＭＰ１の出力が
“Ｌ”レベルからＨ”レベルに遷移するときは、ダイオ
ードＤ２１を電流が通過するので、第１の抵抗Ｒ２１の
値を十分小さくしておけば、コンデンサＣ２３は瞬時に
充電出来、従って、第１の比較器ＣＭＰ１ノード（入力
端子）Ｎ１，Ｎ２の電位にずれが発生せず、第２半導体
素子ＱＢのソースＳＢの電位は、変化に短時間で応答す
る。

【００５８】（その他の実施の形態）上記のように、本
発明は上記の実施の形態によって記載したが、この開示
の一部を成す論述及び図面はこの発明を限定するもので
あると理解すべきではない。この開示から当業者には様
々な代替実施の形態、実施例及び運用技術が明らかとな
ろう。

【００５９】例えば、図３に示すような、電流上昇率識
別回路３１２を用いることも可能である。即ち、図３に
示す電流上昇率識別回路３１２は、第３の信号端子Ｔ３
５に一端が接続されるダイオードＤ２１と第１の抵抗Ｒ
２１との直列回路に並列接続された可変抵抗（第２の抵
抗）Ｒ３２とからなる並列回路と、並列回路の他端と接
地電位（ＧＮＤ）の間に接続された可変コンデンサＣ３
３と、第１の信号端子Ｔ３７に第１の主電極を接続し、
第２の主電極と接地電位との間に第１の接地抵抗Ｒ２５
を接続した第４半導体素子Ｑ２２と、第２の信号端子Ｔ
３６に第１の主電極、並列回路の他端に制御電極を接続
し、第２の主電極を第４半導体素子Ｑ２２の制御電極に
接続し、更に、第２の主電極と接地電位との間に第２の
接地抵抗Ｒ２４を接続した第５半導体素子Ｑ２１とから
構成されている。電流上昇率識別回路３１２以外の部分
については、図１と同様なので、重複する説明を省略す
る。

【００６０】図３に示す電流上昇率識別回路３１２にお
いて、第３の信号端子Ｔ３５に接続される並列回路に含
まれる第２の抵抗を可変抵抗Ｒ３２としておけば、任意
の時定数τが選択出来る。或いは、第３の信号端子Ｔ３
５に接続される並列回路に接続されるコンデンサを可変
コンデンサＣ３３とすれば、任意の時定数τが選択出来
る。従って、負荷１０２を流れる電流の電流上昇率ｄｉ
／ｄｔが種々雑多な値を取る場合であっても、それに最
適な電流遮断機能を持たせることが可能である。

【００６１】図３に示す電流上昇率識別回路３１２の構
成は時定数τが連続的に変化出来るものであるが、複数
の第２の抵抗及びコンデンサを用意し、スイッチで切り
変えることにより、離散的な時定数τの値を選択するこ
とも可能である。即ち、対象とする負荷の特性、使用環
境等に応じてしきい値となる電流上昇率ｄｉ／ｄｔを変
更することにより、本発明の負荷電流微分検出・制御回
路の汎用性を高めることが可能となるこのように、本発
明はここでは記載していない様々な実施の形態等を含む
ことは勿論である。従って、本発明の技術的範囲は上記
の説明から妥当な特許請求の範囲に係る発明特定事項に
よってのみ定められるものである。

【００６２】

【発明の効果】本発明によれば、簡単な構成で、緩やか
な負荷電流の変化には応答せず、急激な負荷電流の変化
のみに応答し、過電流を遮断出来る負荷電流微分検出・
制御回路を提供することが出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る負荷電流微分検出・
制御回路の回路構成図である。

【図２】本発明の他の実施の形態に係る負荷電流微分検
出・制御回路に用いるオン／オフ回数積算回路の回路構
成図である。

【図３】本発明の更に他の実施の形態に係る負荷電流微
分検出・制御回路の回路構成図である。

【図４】本発明の実施の形態に係る負荷電流微分検出・
制御回路の第１半導体素子に着目した概念的等価回路図
である。

【図５】従来の半導体スイッチの回路構成図である。

【図６】温度センサ内蔵スイッチング素子の回路構成図
である。

【符号の説明】

１０１電源１０２負荷１１０半導体チップ１１１駆動回路３０１過電流検出部３０２電流Enable部３０４オン／オフ回数積算回路３０５チャージポンプ部３０６遮断ラッチ回路３１１，３１２電流上昇率識別回路Ｃ３１，コンデンサＣ３３可変コンデンサＣＭＰ１第１の比較器ＣＭＰ２第２の比較器Ｄ１，Ｄ３１，Ｄ３２，Ｄ３３ダイオードＱＡ，ＱＦ第１半導体素子ＱＢ第２半導体素子ＱＣ第３半導体素子Ｑ２１第５半導体素子Ｑ２２第４半導体素子Ｑ３１ＭＯＳトランジスタＱ３２，Ｑ３４ｐｎｐ型バイポーラ・トランジスタＱ３３ｎｐｎ型バイポーラ・トランジスタＲＧ内部抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ２１〜Ｒ２３，Ｒ３０〜Ｒ３７
抵抗Ｒ２４第２の接地抵抗Ｒ２５第１の接地抵抗Ｒ３２可変抵抗Ｔ１，Ｔ２，Ｔ３，Ｔ１４〜Ｔ１８入出力端子Ｔ２７，Ｔ３７第１の信号端子Ｔ２６，Ｔ３６第２の信号端子Ｔ２５，Ｔ３５第３の信号端子ＺＤ１，ＺＤ３１ツェナーダイオード

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ａ

Claims

【特許請求の範囲】

【請求項１】第１、第２の主電極及び制御電極とを有す
る第１半導体素子と、前記第１半導体素子の第１の主電極、制御電極にそれぞ
れ接続された第１の主電極、制御電極と、第２の主電極
とを有する第２半導体素子と、前記第１半導体素子の第１の主電極、制御電極にそれぞ
れ接続された第１の主電極、制御電極と、第２の主電極
とを有する第３半導体素子と、前記第１半導体素子の第２の主電極に第１の入力端子を
接続し、前記第３半導体素子の第２の主電極に第２の入
力端子を接続した第１の比較器と、前記第１及び第２半導体素子のそれぞれの第２の主電極
間電圧を比較する第２の比較器と、前記第２の比較器の出力に応じて、前記第１乃至第３半
導体素子のそれぞれの制御電極に制御電圧を供給する駆
動回路と、前記第２半導体素子の前記第２の主電極に第１の信号端
子を、前記第３半導体素子の前記第２の主電極に第２の
信号端子を、前記第１の比較器の出力端子に第３の信号
端子を接続した電流上昇率識別回路とから少なくともな
り、前記第１半導体素子の第２の主電極に接続される負
荷に流れる電流の時間微分を検知して、時間微分値が所
定の値以上の場合のみについて前記第１半導体素子をオ
ン／オフ制御して電流振動を生成し、この電流振動によ
り、前記第１半導体素子の導通状態を遮断すること特徴
とする負荷電流微分検出・制御回路。
【請求項２】前記第１半導体素子、前記第２半導体素
子、前記第３半導体素子、前記第１比較器、前記第２比
較器及び前記駆動回路が同一半導体基板上に集積化され
ていることを特徴とする請求項１記載の負荷電流微分検
出・制御回路。
【請求項３】前記電流上昇率識別回路は前記第３の信号
端子に一端が接続される、ダイオードと第１の抵抗との
直列回路に並列接続された第２の抵抗（Ｒ２２，Ｒ３
２）とからなる並列回路と、前記並列回路の他端と接地電位の間に接続されたコンデ
ンサと、前記第１の信号端子に第１の主電極を接続し、第２の主
電極と接地電位との間に第１の接地抵抗を接続した第４
半導体素子と、前記第２の信号端子に第１の主電極、前記並列回路の他
端に制御電極を接続し、第２の主電極を前記第４半導体
素子の制御電極に接続し、更に、前記第２の主電極と接
地電位との間に第２の接地抵抗を接続した第５半導体素
子とからなることを特徴とする請求項１記載の負荷電流
微分検出・制御回路。
【請求項４】前記第２の抵抗は可変抵抗であり、前記コ
ンデンサは可変コンデンサであることを特徴とする請求
項３記載の負荷電流微分検出・制御回路。
【請求項５】前記第１半導体素子の近傍に配置された温
度センサと、該温度センサに接続されたラッチ回路と、該ラッチ回路に制御電極を接続した過熱遮断用トランジ
スタと、該過熱遮断用トランジスタに制御電極を接続した主トラ
ンジスタと、前記第１半導体素子の第２の主電極、前記温度センサに
接続されたオン／オフ回数積算回路とを更に有し、該オ
ン／オフ回数積算回路は、前記第１半導体素子のオン／
オフ制御回数が所定回数に達したときに、前記第１半導
体素子をターンオフすることを特徴とする請求項１乃至
４のいずれか１項記載の負荷電流微分検出・制御回路。
【請求項６】前記第１、第２及び第３半導体素子は、互
いに単位チャネル幅当たりの伝達コンダクタンスが等し
い半導体素子であることを特徴とする請求項１乃至５の
いずれか１項記載の負荷電流微分検出・制御回路。
【請求項７】前記第１半導体素子の定格電流容量は、ｎ
を２以上の正の整数として、前記第２及び第３半導体素
子の定格電流容量のｎ倍であることを特徴とする請求項
６記載の負荷電流微分検出・制御回路。