JP2000304816A - 診断機能付き論理集積回路および論理集積回路の診断方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のシフトスキャン方式の診断回路は、外
部のテスタ等から論理集積回路チップに２つのクロック
信号を与えるように構成されていたため、２つのクロッ
ク信号間のスキューが大きく、それによって内部論理回
路の高精度のディレイテストが行なえないという問題点
があった。 【解決手段】 バウンダリスキャン制御回路（１６）に
外部から入力されるクロック信号（ＴＣＫ）に基づい
て、内部論理回路（１１）のスキャンパスを構成するフ
リップフロップ（ＦＦ１１〜ＦＦｍｎ）に供給される異
なるタイミングの２つのクロック信号（ＳＥＬＣＫ１，
ＳＥＬＣＫ２）を形成するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体論理集積回路に
おける診断技術に関し、特にバウンダリスキャン方式の
テスト制御回路を内蔵した論理集積回路におけるスキャ
ンテストに適用して有効な技術に関する。

【０００２】

【従来の技術】従来、論理集積回路にはシフトスキャン
方式の診断機能を設けたものがある。シフトスキャン方
式の診断回路は、論理集積回路の本来の機能を構成して
いるフリップフロップを直列形態に接続してシフトレジ
スタ（スキャンパス）を構成可能にし、診断時にこのシ
フトレジスタに入力ピンからテストデータをスキャンイ
ンして論理回路の内部に直接データを入れて動作させる
とともに、ある時点でフリップフロップに保持されてい
るデータを、シフトレジスタを利用して出力ピンにスキ
ャンアウトさせることで、効率の良い診断を行なえるよ
うにした技術である。

【０００３】なお、近年においては、論理集積回路の論
理が大規模化されるようになってきているため、所望の
故障検出率を達成するのに必要なテストパターンも非常
に多くなり、外部から入力する方式では対応できなくな
ってきた。そこで、論理集積回路内に疑似乱数発生回路
のようなテストパターン発生回路を内蔵させたＢＩＳＴ
（ビルトインセルフテスト）方式の診断技術が提案され
ている。また、ＢＩＳＴ方式の診断回路以外に、ボード
間あるいはボード上の他の半導体集積回路チップとの間
の接続状態を診断するためのバウンダリスキャンテスト
と呼ばれる診断方式も提案されている。

【０００４】

【発明が解決しようとする課題】従来のシフトスキャン
方式の診断回路は、スキャン用フリップフロップをマス
タ・スレーブ構成とし、これを２つのクロック信号を用
いて動作させるため、外部のテスタ等から論理集積回路
チップに２つのクロック信号を与えるように構成されて
いた。しかしながら、テスタと論理集積回路との間は数
ｍにも及ぶ長さのケーブル等によって接続され、このケ
ーブルを介してクロック信号が与えられるため、２つの
クロック信号間のスキューが大きく、それによって内部
論理回路の高精度のディレイテストが行なえないという
問題点があることが明かになった。

【０００５】この発明の目的は、診断回路を内蔵した論
理集積回路において、内部論理回路の高精度のディレイ
テストが行なえるようにすることにある。

【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００８】すなわち、半導体集積回路にはボード間あ
るいはボード上の他の半導体集積回路チップとの間の接
続状態を診断するためのバウンダリスキャンテスト回路
が設けられているものがある。

【０００９】本発明は、バウンダリスキャンテスト回路
のために外部から入力されるクロック信号に基づいて、
スキャンパス方式のテストのためのフリップフロップに
供給される異なるタイミングの２つのクロック信号を形
成するように構成したものである。

【００１０】具体的には、バウンダリスキャンテスト回
路のために外部から入力されるクロック信号の立ち上が
りエッジと立ち下がりエッジでそれぞれ独立したパルス
を形成するクロック形成回路を設ける。また、形成され
る２つのクロック信号のタイミングの調整は、外部から
入力されるクロック信号のデューティ比を変えることで
行なうようにする。クロック形成回路は、例えば微分回
路やワンショットパルス発生回路等により構成すること
ができる。

【００１１】上記した手段によれば、外部から入力され
るクロック信号に基づいて、スキャンパスを構成するフ
リップフロップに供給される２つのクロック信号が形成
されるため、外部のテスタと論理集積回路との間を接続
するケーブル等におけるクロックスキューがなくなり、
それによって内部論理回路の高精度のディレイテストが
行なえるようになる。

【００１２】また、内部スキャンテスト用フリップフロ
ップを動作させる２つのクロック信号のタイミングは、
外部から入力されるクロック信号のパルス幅もしくはデ
ューティ比を変えることで行なえるため、タイミングの
設定とその変更が容易に行なえるようになる。しかも、
バウンダリスキャンテスト回路のためのクロック信号を
利用してスキャンテストのためのクロック信号を形成し
ているため、外部端子数を減らすことができるととも
に、微分回路やワンショットパルス発生回路のような小
規模な回路を付加するだけでスキャンテスト用フリップ
フロップを動作させるクロック信号を形成でき、チップ
面積の大幅な増大を抑えることができる。

【００１３】さらに、外部から入力されるバウンダリス
キャンテスト回路のためのクロック信号に基づいて内部
スキャンテスト用フリップフロップに供給される２つの
クロック信号を形成する回路の他に、内部スキャンテス
ト用フリップフロップを動作させる２つのクロック信号
を入力するための外部端子と、いずれかのクロック信号
を選択する選択回路とを設けておくようにしてもよい。
これにより、従来のスキャンパス方式のテスタを使用し
た診断も行なうことができ、ユーザにとっての選択の幅
が広くなる。

【００１４】上記選択回路のクロック選択状態は、内部
スキャンテスト用の制御回路に設けたレジスタにより設
定できるようにする。これにより、必要に応じていずれ
のクロックを使用して診断を行なうのか設定することが
できる。

【００１５】

【発明の実施の形態】以下、本発明の一実施例を、図面
を用いて説明する。

【００１６】図１は本発明に係る診断機能を備えた論理
ＬＳＩの診断回路部分の構成を示したものである。特に
制限されるものでないが、図に示されている各回路ブロ
ックは、単結晶シリコンのような１個の半導体チップ１
０上において公知の半導体製造技術により形成される。
また、一例として、ＢＩＳＴ方式の診断回路を備えた論
理ＬＳＩに適用したものが示されている。

【００１７】この実施例において、１１は所望の論理機
能を有するように構成された内部論理回路で、ＦＦ１
１，ＦＦ１２……ＦＦｍｎで表わされているのはこの内
部論理回路を構成するフリップフロップ、１２は診断時
にテストパターンを発生する疑似乱数発生器などからな
るパターン発生器、１３はテスト結果を圧縮して出力す
るパターン圧縮器、１４はこれらのパターン発生器１
２、パターン圧縮器１３およびフリップフロップＦＦ１
１〜ＦＦｍｎを制御してスキャンテストを実行する自己
診断制御回路である。

【００１８】上記フリップフロップＦＦ１１〜ＦＦｍｎ
は、通常のラッチ機能の他に同図に示すようなスキャン
パスＩＳＰ１，ＩＳＰ２……ＩＳＰｍを構成可能な形式
の回路が使用されており、各フリップフロップは、通常
動作時には、図示しない前段の論理ゲート回路等から出
力されるデータを取り込んで次段の論理ゲート回路に出
力する。そして、スキャンテスト時には、図のようにシ
フトレジスタ（Ｆ／Ｆチェーン）からなるスキャンパス
を構成するように制御されて、パターン発生器１２で生
成されたテストデータが各スキャンパスＩＳＰ１，ＩＳ
Ｐ２……ＩＳＰｍに沿ってシフトされて行く。パターン
圧縮器１３は、各スキャンパスＩＳＰ１，ＩＳＰ２……
ＩＳＰｍを通して送られてくるビットデータを符号圧縮
してシリアルデータとして出力する機能を有する。正常
な場合には出力されるシリアルデータは独特の値を持つ
ため、ＬＳＩテスタは予めこの値を保持してシリアルデ
ータと比較することで正常／異常を判定することができ
る。

【００１９】図１に示されているように、この実施例の
論理ＬＳＩには、上記自己診断回路以外に、ボード間あ
るいはボード上の他の半導体集積回路チップとの間の接
続状態を診断するためのバウンダリスキャン用シフトレ
ジスタ（ＢＳＰチェーン）を構成可能なフリップフロッ
プや入出力バッファを備えた周辺インタフェース回路１
５とバウンダリスキャン制御回路１６が設けられてい
る。このバウンダリスキャン制御回路１６は、外部から
テストモードを指定してこのバウンダリスキャン制御回
路１６にインストラクションコードを入力するとその内
容に応じた処理を実行するように構成されている。

【００２０】なお、図１において、１７は上記内部自己
診断機能およびバウンダリスキャン機能のための信号を
入出力するバッファからなる入出力回路である。また、
ＴＭＳはバウンダリテストのモードを指定するための制
御信号の入力端子もしくはその信号（以下、同様）、Ｔ
ＤＩはバウンダリテストのためのテストデータの入力端
子、ＴＣＫはバウンダリテストのためのクロック信号の
入力端子、ＴＤＯはテストデータの出力端子、ＴＲＳＴ
はバウンダリスキャン制御回路１６に対するリセットの
入力端子、Ｍ３〜Ｍ６は自己診断制御回路１４に対する
モード指定用制御信号の入力端子、ＣＫ１，ＣＫ２内部
論理回路のスキャンテストのためのクロック信号の入力
端子、ＡＥは加速試験を行なう際に自己診断制御回路１
４に対して入力されるイネーブル信号である。

【００２１】図２には、本発明の要部の概略構成と上記
自己診断制御回路１４の概略構成が示されている。

【００２２】本発明は、バウンダリスキャン制御回路１
６内に、バウンダリスキャンテストのために外部から供
給されるクロック信号ＴＣＫに基づいて内部論理回路の
シフトスキャンテストのための２つのクロック信号ＴＣ
Ｋ１，ＴＣＫ２を形成するクロック形成回路６１が設け
られている。このクロック形成回路６１は、例えばクロ
ック信号ＴＣＫの立ち下がりエッジおよび立ち上がりエ
ッジをそれぞれ検出してパルスを形成する微分回路やワ
ンショットパルス発生回路等により構成することができ
る。

【００２３】また、特に制限されないが、この実施例に
おいては、内部スキャンテスト用フリップフロップを動
作させる２つのクロック信号ＣＫ１，ＣＫ２を入力する
ための外部端子２１，２２も設けられており、上記自己
診断制御回路１４内でいずれかのクロックを選択して内
部スキャンテスト用フリップフロップＦＦ１１〜ＦＦｍ
ｎへ供給し、動作させることができるように構成されて
いる。

【００２４】自己診断制御回路１４は、外部からの信号
に基づいて設定可能なテストモード設定レジスタ４１
と、上記クロックＴＣＫ１，ＴＣＫ２またはＣＫ１，Ｃ
Ｋ２を選択するためのセレクタ４２とを備えており、テ
ストモード設定レジスタ４１の中の１ビットに従ってい
ずれのクロックを選択するか指定する選択制御信号ＣＫ
Ｓが形成される。また、上記セレクタ４２は、バウンダ
リスキャン制御回路１６からの選択タイミング制御信号
ＲＴＩに基づいて選択制御信号ＣＫＳの示すクロックの
選択動作を行なう。そして、セレクタ４２は、選択タイ
ミング制御信号ＲＴＩがロウレベルにされると、いずれ
のクロックも伝達しないように動作する。なお、上記レ
ジスタ４１は、モード指定用制御信号の入力端子Ｍ３〜
６の状態に応じて設定される。

【００２５】さらに、自己診断制御回路１４には、上記
パターン発生器１２の制御信号を形成するＲＡＧＲ制御
回路４３と、パターン圧縮器１３の制御信号を形成する
ＭＩＳＲ制御回路４４と、内部スキャンパスＩＳＰ１，
ＩＳＰ２……ＩＳＰｍを動作させる制御信号を形成する
ＡＳＬＤ制御回路４５と、自己診断によりバウンダリス
キャンパスを動作させる際の制御信号を形成するＢＳＲ
制御回路４６と、上記テストモード設定レジスタ４１の
内容をデコードして上記各制御回路４３〜４６の動作状
態（モード）を制御する信号を形成するデコーダ４７と
が設けられている。

【００２６】図３には、バウンダリスキャン制御回路１
６の概略構成が示されている。この実施例のバウンダリ
スキャン制御回路１６は、上記クロック形成回路６１の
他に、外部から入力されるテストモード制御信号ＴＭＳ
によって動作するランダムロジック回路６２や、該ラン
ダムロジック回路６２から出力される制御コードを保持
する制御用レジスタ６３、この制御用レジスタ６３に保
持された制御コードをデコードして所定の制御信号を出
力する制御用デコータ６４、テストデータ入力端子ＴＤ
Ｉから入力されるデータを制御用デコータ６４から出力
される制御信号に基づいて取り込むインストラクション
レジスタ６５等から構成されている。

【００２７】上記制御用レジスタ６３および制御用デコ
ータ６４は、特に制限されないが、外部から供給される
クロック信号ＴＣＫによってそれぞれ動作する。インス
トラクションレジスタ６５は、シフトレジスタで構成さ
れ、制御用レジスタ６３にインストラクションレジスタ
のシフト指令コードが保持されたときに制御用デコータ
６４から出力される制御信号に基づいて保持データを１
ビットずつシフトしながら出力する。

【００２８】また、ランダムロジック回路６２は外部か
らのテストモード制御信号ＴＭＳと制御用レジスタ６３
からのフィードバック信号とに基づいて次の制御コード
を生成し出力するように構成されている。このランダム
ロジック回路の代わりにマイクロ制御コードを記憶する
ＲＯＭ（リードオンリメモリ）を使用することも可能で
ある。

【００２９】なお、バウンダリスキャン制御回路１６に
よって実行されるバウンダリスキャンテストは、当該論
理ＬＳＩ１０が搭載されたボード上の他の論理ＬＳＩと
接続された入出力端子に対応してそれぞれ設けられフリ
ップフロップからなるバウンダリスキャンレジスタへ、
入出力端子を介してテスタ等によりテストデータ入力端
子ＴＤＩに入力されたテストデータをバウンダリスキャ
ン制御回路１６からスキャンインして他の論理ＬＳＩへ
出力させたり、他の論理ＬＳＩから出力されバウンダリ
スキャンレジスタに取り込まれた入力データをスキャン
アウトさせてバウンダリスキャン制御回路１６へ読み込
んでテストデータ出力端子ＴＤＯより出力させてテスタ
等で判定するものである。

【００３０】また、この実施例の論理ＬＳＩで内部論理
回路のシフトスキャンテストを行なうには、先ず、テス
トモード制御信号ＴＭＳによってバウンダリスキャン制
御回路１６内の制御レジスタ６３に、インストラクショ
ンレジスタ６５に対してインストラクションコードを入
力させる所定の制御コードを設定し、インストラクショ
ンレジスタ６５にスキャンテストを実行するためのイン
ストラクションコードを入力させる。

【００３１】次に、上記制御レジスタ６３にインストラ
クションレジスタ６５内のインストラクションコードを
有効にする制御コードを保持させる。すると、インスト
ラクションレジスタ６５内のインストラクションコード
によって、自己診断制御回路１４が所定の制御動作を開
始し、内部論理回路１１内のフリップフロップＦＦ１１
〜ＦＦｍｎがシフトレジスタとして動作するように制御
信号が発生されるとともに、パターン発生器１２が起動
されてランダムなテストパターンを発生し、それがスキ
ャンパスを構成するフリップフロップＦＦ１１〜ＦＦｍ
ｎに供給され、フリップフロップＦＦ１１〜ＦＦｍｎが
スキャン動作してパターン圧縮器１３に向かってデータ
をシフトする。そして、所望のデータがパターン圧縮器
１３に達した時点でスキャン動作が停止され、バウンダ
リスキャン制御回路１６よりテストデータ出力端子ＴＤ
Ｏへテスト結果が出力される。

【００３２】自己診断モードでバウンダリスキャン用シ
フトレジスタ（ＢＳＰチェーン）を動作させてテストを
行なう場合の制御も上記とほぼ同様である。上記内部論
理回路のシフトスキャンテストは、モード指定用制御端
子Ｍ３〜６へ外部より信号を与えることで開始させるよ
うにすることも可能である。

【００３３】図４には、上記クロック形成回路６１の一
例として、クロック信号ＴＣＫの立ち下がりエッジを検
出してパルスを形成するワンショットパルス発生回路Ｏ
ＰＧ１と立ち上がりエッジを検出してパルスを形成する
ワンショットパルス発生回路ＯＰＧ２とにより構成した
場合の概略構成が、また図５にはワンショットパルス発
生回路の具体例が示されている。このうち、図５（Ａ）
はクロック信号ＴＣＫの立ち上がりエッジを検出してパ
ルスを形成するワンショットパルス発生回路ＯＰＧ１、
（Ｂ）はクロック信号ＴＣＫの立ち下がりエッジを検出
してパルスを形成するワンショットパルス発生回路ＯＰ
Ｇ２である。

【００３４】図５に示されているように、各ワンショッ
トパルス発生回路ＯＰＧ１，ＯＰＧ２は、入力用のイン
バータ６１１と、遅延用インバータ列６１２と、これら
の回路をそれぞれ通過した２つの信号を入力信号とする
ＮＡＮＤゲート回路６１３と、出力用インバータ６１４
とにより構成されている。図５（Ａ）と（Ｂ）のワンシ
ョットパルス発生回路の相違点は、（Ａ）の回路では入
力用インバータ６１１が２段であるのに対し、（Ｂ）の
回路では入力用インバータ６１１が１段で構成されてい
る点のみである。遅延用インバータ列６１２の有する遅
延時間によって発生されるパルスの幅が決定される。

【００３５】図６には、内部スキャンパスＩＳＰ１，Ｉ
ＳＰ２……ＩＳＰｍを動作させる制御信号を形成する上
記ＡＳＬＤ制御回路４５の具体的な回路構成例が示され
ている。

【００３６】ＡＳＬＤ制御回路４５は、信号／SS CMNと
／CA CMNを入力信号とするＮＡＮＤゲート４５１と、信
号CA CMNとSELCK1を入力信号とするＮＡＮＤゲート４５
２と、信号SS CMNとSELCK1を入力信号とするＮＡＮＤゲ
ート４５３と、信号SELCK2と上記ＮＡＮＤゲート４５１
の出力信号を入力信号とするＮＡＮＤゲート４５４と、
信号／Nrm CMNと上記ＮＡＮＤゲート４５２の出力信号
を入力信号とする反転入力型ＯＲゲート４５５と、信号
／Nrm CMNと上記ＮＡＮＤゲート４５４の出力信号を入
力信号とする反転入力型ＯＲゲート４５６と、出力イン
バータ４５７〜４５９とからなる。

【００３７】ここで、入力信号／Nrm CMN，SS CMN，CA
CMNは、図２に示されているモード設定レジスタ４１の
値をデコードするデコーダ４７から供給される信号で、
これらの信号はいずれか１つがハイレベルとされる。そ
して、信号／Nrm CMNがハイレベルのときはノーマルモ
ードすなわち非テストモードであることを示し、信号CA
CMNがハイレベルのときは内部論理回路内のデータの取
り込みモードであることを示し、信号SS CMNがハイレベ
ルのときは内部スキャンパスＩＳＰ１，ＩＳＰ２……Ｉ
ＳＰｍをスキャン動作させるモードであることを示すよ
うになっている。また、SELCK1、SELCK2は図２に示され
ているセレクタ４２で選択されて供給されるクロック信
号である。

【００３８】図７には、内部スキャンパスＩＳＰ１，Ｉ
ＳＰ２……ＩＳＰｍを構成するフリップフロップＦＦ１
１〜ＦＦｍｎの具体例が示されている。同図に示すよう
に、各フリップフロップは、マスタラッチＦＦ１とスレ
ーブラッチＦＦ２のダブルラッチ構成とされている。

【００３９】このうちマスタラッチＦＦ１は、２つのデ
ータ入力端子Ｄ，ＳＩＤと、データ入力端子Ｄへのデー
タラッチタイミングを与える２つのクロック端子ＣＫ，
ＭＣ１と、データ入力端子ＳＩＤへのデータラッチタイ
ミングを与えるクロック端子ＳＷＩと、１つの出力端子
ｑｍとを備えている。上記データ入力端子Ｄには、内部
論理回路を構成する前段の論理ゲートからの信号が入力
され、データ入力端子ＳＩＤにはスキャンパスを構成す
る前段のフリップフロップからの信号が入力される。ま
た、上記クロック端子ＣＫには、バウンダリスキャン制
御回路用のクロック信号ＴＣＫが入力される。さらに、
上記クロック端子ＭＣ１，ＳＷＩには、上記ＡＳＬＤ制
御回路４５のインバータ４５７，４５８から出力される
信号が入力される。

【００４０】一方、スレーブラッチＦＦ２は、上記マス
タラッチＦＦ１のデータ出力端子ｑｍに接続されたデー
タ入力端子ｄｍと、該データ入力端子ｄｍへのデータラ
ッチタイミングを与えるクロック端子Ｃ２と、２つの出
力端子Ｑ，ＳＯＤとを備えている。上記出力端子Ｑは、
内部論理回路を構成する後段の論理ゲートの入力端子に
接続され、出力端子ＳＯＤはスキャンパスを構成する後
段のフリップフロップのデータ入力端子に接続される。
また、上記クロック端子Ｃ２には、上記ＡＳＬＤ制御回
路４５のインバータ４５９から出力される信号が入力さ
れる。

【００４１】図８には、内部スキャンパスＩＳＰ１，Ｉ
ＳＰ２……ＩＳＰｍを構成するフリップフロップＦＦ１
１〜ＦＦｍｎにテストデータをスキャン入力させて内部
論理回路内の論理ゲートの出力をフリップフロップＦＦ
１１〜ＦＦｍｎに取り込み、取り込んだデータをスキャ
ン出力させる場合の各クロック信号のタイミングが示さ
れている（テストモードであるので信号／Nrm CMNはロ
ウレベル）。

【００４２】テストデータをスキャン入力の際には、信
号SS CMNがハイレベル、信号CA CMNがロウレベルにされ
た状態で、先ずクロックＣ２でマスタラッチＦＦ１の保
持データをスレーブラッチＦＦ２に取り込んでから、ク
ロックＳＷＩでスキャンインデータの入力端子ＳＩＤの
データをマスタラッチＦＦ１に取り込む。これを繰り返
すことで、テストデータがスキャンパス上のフリップフ
ロップによって次々とシフトされて行く。

【００４３】テストデータのスキャン入力が終了する
と、信号SS CMNがロウレベル、信号CACMNがハイレベル
にされ、クロックＣ２でマスタラッチＦＦ１の保持デー
タをスレーブラッチＦＦ２に取り込んでから、クロック
ＭＣ１で内部論理回路内の論理ゲートの出力をデータ入
力端子ＤよりマスタラッチＦＦ１に取り込む。

【００４４】次に、信号SS CMNがハイレベル、信号CA C
MNがロウレベルにされた状態で、再びクロックＣ２とＳ
ＷＩを交互にフリップフロップＦＦ１１〜ＦＦｍｎに与
えることで、フリップフロップＦＦ１１〜ＦＦｍｎに取
り込まれたデータをスキャンパスに沿ってシフトさせ
る。これによって、スキャンインデータに基づく内部論
理回路の動作結果をスキャンパスを介して出力させるこ
とができる。

【００４５】図８に示されているタイミングに従うと、
クロックＴＣＫの立ち上がりタイミングで内部論理回路
内の論理ゲートに入力データを与え、Ｔ時間後に内部論
理回路内の論理ゲートの出力をスキャンパスを構成する
フリップフロップに取り込むことができるので、クロッ
クＴＣＫのパルス幅をテスタによって診断個所の信号経
路の実動レベル（設計遅延時間）に設定してテストを行
なうことで、内部論理回路の各信号経路が設計どおりの
遅延時間（ディレイ）で動作するか診断することができ
る。また、クロックＴＣＫのパルス幅を変えてテストを
繰り返すことで対象論理ＬＳＩの最大動作速度を知るこ
とができる。

【００４６】以上説明したように、上記実施例において
は、バウンダリスキャン制御回路に外部から入力される
クロック信号に基づいて、内部論理回路のスキャンパス
を構成するフリップフロップに供給される異なるタイミ
ングの２つのクロック信号を形成するように構成したの
で、外部のテスタと論理集積回路との間を接続するケー
ブル等におけるクロックスキューがなくなり、それによ
って内部論理回路の高精度のディレイテストが行なえる
ようになる。

【００４７】また、形成される２つのクロック信号のタ
イミングの調整は、外部から入力されるクロック信号の
デューティ比を変えることで行なうようにしたので、タ
イミングの設定とその変更が容易に行なえるようにな
る。しかも、バウンダリスキャン制御回路に入力される
クロック信号を利用してスキャンテストのためのクロッ
ク信号を形成しているため、外部端子数を減らすことが
できるとともに、微分回路やワンショットパルス発生回
路のような小規模な回路を付加するだけでスキャンテス
ト用フリップフロップを動作させるクロック信号を形成
でき、チップ面積の大幅な増大を抑えることができると
いう効果がある。

【００４８】さらに、外部から入力されるクロック信号
に基づいて内部スキャンテスト用フリップフロップに供
給される２つのクロック信号を形成する回路の他に、内
部スキャンテスト用フリップフロップを動作させる２つ
のクロック信号を入力するための外部端子と、いずれか
のクロック信号を選択する選択回路と設けておくように
しので、従来のスキャンパス方式のテスタを使用した診
断も行なうことができ、ユーザにとっての選択の幅が広
くなる。

【００４９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では内部論理回路を構成するフリップフロップＦ
Ｆ１１〜ＦＦｍｎがｍ列のスキャンパスを構成するよう
に接続がなされている場合を説明したが、１本のスキャ
ンパスを構成するように接続されている場合にも適用す
ることができる。

【００５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である論理Ｌ
ＳＩに適用したものについて説明したが、本発明はそれ
に限定されるものでなく、ディジタル回路とアナログ回
路が混在したＬＳＩその他半導体集積回路一般に利用す
ることが出来る。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５２】すなわち、本発明に従うと、診断回路を内
蔵した論理集積回路において、内部論理回路の高精度の
ディレイテストが行なうことができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明に係る診断機能を備えた論理ＬＳＩの診
断回路部分の概略構成を示すブロック図である。

【図２】本発明を適用した論理ＬＳＩにおける自己診断
制御回路の概略構成と、自己診断制御回路とバウンダリ
スキャン制御回路との関係を示すブロック図である。

【図３】バウンダリスキャン制御回路の概略構成を示す
ブロック図である。

【図４】クロック形成回路の一例としてワンショットパ
ルス発生回路を使用した場合の概略構成を示すブロック
図である。

【図５】クロック形成回路を構成するワンショットパル
ス発生回路の具体例を示す論理構成図である。

【図６】内部スキャンパスを動作させる制御信号を形成
するＡＳＬＤ制御回路の具体的な回路構成例を示す論理
構成図である。

【図７】内部スキャンパスを構成するフリップフロップ
の概略構成を示す図である。

【図８】内部スキャンパスを利用して内部論理回路内の
ディレイテストを行なう場合の各クロック信号のタイミ
ングを示すタイミングチャートである。

【符号の説明】 ＩＳＰ１〜ＩＳＰｍ スキャンパス ＦＦ１１〜ＦＦｍｎ スキャンパスを構成可能なフリッ
プフロップ １０ 論理ＬＳＩ １１ 内部論理回路 １２ パターン発生器 １３ パターン圧縮器 １３ ＢＩＳＴ制御回路 １４ 自己診断制御回路 １６ バウンダリスキャン制御回路 １７ 入出力回路 ４１ モード設定レジスタ ４２ セレクタ ４５ ＡＳＬＤ制御回路 ６１ クロック形成回路 ６２ ランダムロジック回路 ６３ 制御用レジスタ ６４ 制御用デコータ ６５ インストラクションレジスタ

フロントページの続き Ｆターム(参考） 2G032 AA01 AA04 AC10 AD06 AD07 AG04 AG07 AK16 AK19 5B048 AA20 CC11 CC18 DD05 DD07 EE08 FF01 5J056 AA39 BB60 CC00 CC05 CC18 FF01 FF07 9A001 BB05 HZ34 JJ45 LL05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 内部論理回路内に設けられたスキャンパ
   スを用いて前記内部論理回路の診断を行なう第１の診断
   回路と、外部とのインタフェース部に設けられたスキャ
   ンパスを用いて外部との接続の診断を行なう第２の診断
   回路とを備えた論理集積回路であって、上記第１の診断
   回路のために外部から入力されるクロック信号に基づい
   て、上記第２の診断回路の動作のための複数のクロック
   信号を形成するクロック形成回路を備えていることを特
   徴とする診断機能付き論理集積回路。
2. 【請求項２】 上記クロック形成回路は、上記外部から
   入力されるクロック信号の立ち上がりエッジと立ち下が
   りエッジでそれぞれ独立したパルスを形成するパルス形
   成回路であることを特徴とする請求項１に記載の診断機
   能付き論理集積回路。
3. 【請求項３】 上記第２の診断回路の動作のための複数
   のクロック信号を受ける外部端子と、該外部端子より入
   力されたクロック信号または上記クロック形成回路で形
   成されたクロック信号の何れかを選択して上記第２の診
   断回路に供給する選択回路を備えていることを特徴とす
   る請求項１または２に記載の診断機能付き論理集積回
   路。
4. 【請求項４】 上記第１の診断回路は、上記内部回路内
   のスキャンパスに供給するテストパターンを発生するパ
   ターン発生回路と、該パターン発生回路を制御する制御
   回路とを備え、該制御回路には上記選択回路がいずれの
   クロックを選択するか外部からの信号に基づいて設定可
   能なレジスタが設けられていることを特徴とする請求項
   ３に記載の診断機能付き論理集積回路。
5. 【請求項５】 内部論理回路内に設けられたスキャンパ
   スを用いて前記内部論理回路の診断を行なう第１の診断
   回路と、外部とのインタフェース部に設けられたスキャ
   ンパスを用いて外部との接続の診断を行なう第２の診断
   回路と、上記第１の診断回路のために外部から入力され
   るクロック信号に基づいて上記第２の診断回路の動作の
   ための異なるタイミングの２つのクロック信号を形成す
   るクロック形成回路とを備えた論理集積回路の診断方法
   であって、上記第２の診断回路の動作のため形成される
   ２つのクロック信号のタイミングの調整を、外部から入
   力されるクロック信号のパルス幅を変えることで行なう
   ようにしたことを特徴とする論理集積回路の診断方法。