JP2000304832A

JP2000304832A - 半導体試験装置

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Publication number: JP2000304832A
Application number: JP11113327A
Authority: JP
Inventors: Masatoshi Ohashi; 正俊大橋
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-04-21
Filing date: 1999-04-21
Publication date: 2000-11-02
Anticipated expiration: 2019-04-21
Also published as: JP4429415B2

Abstract

(57)【要約】【課題】ＴＧ側においてエッジストローブ信号とマルチ
ウィンドウストローブ信号とを１本に統合して供給する
ことでＴＧとＤＣ間におけるストローブ信号の本数を低
減可能とする半導体試験装置を提供する。【解決手段】ＴＧ側からＤＣ側へ供給するストローブ信
号の１本毎において、ＴＧ内において２つのエッジを規
定する第１パルス発生手段と第２パルス発生手段を具備
し、発生形態を選択する制御信号を受けて、第１に、エ
ッジストローブ信号として出力するときは第１パルス発
生手段のエッジパルスを両用ストローブ信号としてＴＧ
から出力し、第２に、マルチウィンドウストローブ信号
として出力するときは第１パルス発生手段のエッジパル
スで前縁を規定し、第２パルス発生手段のエッジパルス
で後縁を規定したウィンドウパルスを両用ストローブ信
号としてＴＧから出力するエッジ／ウィンドウ生成部を
具備する半導体試験装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、タイミング発生
器が発生するストローブ信号を論理比較器が受けてタイ
ミング判定を行う半導体試験装置に関する。特にタイミ
ング判定を行うタイミング発生器から発生する高精度な
ストローブ信号の発生機能を改善する半導体試験装置に
関する。

【０００２】

【従来の技術】従来技術について、図４と、図５と、図
６と、図７と、図８と、図９とを参照して以下に説明す
る。尚、半導体試験装置は公知であり技術的に良く知ら
れている為、本願に係る要部をのぞいて、システム全体
の構成説明を省略する。

【０００３】先ず、従来の半導体試験装置のＤＣへ供給
するストローブ信号に係る構成を説明する。要部構成要
素は、図４に示すように、パターン発生器ＰＧと、タイ
ミング発生器ＴＧと、タイミング制御部ＴＧＣと、波形
整形器ＦＣと、論理比較器ＤＣとで成る。ＰＧは、被試
験デバイス（ＤＵＴ）へ印加する論理データ（試験パタ
ーン）をＦＣへ供給し、良否判定する期待値パターンＥ
ＸＰをＤＣへ供給する。ＦＣは、ＰＧからの論理データ
を受け、ＴＧからのタイミングクロックを受けて、所定
タイミングの波形に変換し、ドライバでハイ/ローの所
定電圧ＶＩＨ、ＶＩＬに振幅変換した波形をＤＵＴへ印
加する。

【０００４】本願に係るＴＧは、上記ＦＣへ所定のタイ
ミングクロックを供給し、ＤＣへ多数本のストローブ信
号を供給する。ここでストローブ信号としてはエッジス
トローブ信号とマルチウィンドウストローブ信号の２種
類がある。システム構成によって、１コンパレータチャ
ンネル当たり使用可能なストローブ信号の本数及び種類
が異なる。ここでは、代表的な値として、図５に示すよ
うに、１コンパレータチャンネル当たりエッジストロー
ブ信号が２本と、マルチウィンドウストローブ信号が２
本の合計４本の場合として以後説明する。

【０００５】本願に係るＤＣは、Ｍ個のコンパレータチ
ャンネルを備えている。チャンネル数Ｍはシステム構成
により異なるが数百チャンネル以上備えている。１チャ
ンネルのコンパレータ単位毎において、ＤＵＴから出力
される応答信号はアナログコンパレータにより所定スレ
ッショルド・レベル電圧ＶＯＨ、ＶＯＬで論理信号に変
換される。ＤＣでは、変換された２本の論理信号ＤＨ
i、ＤＬｏｗを受けて、２種類のストローブ信号を選択
的に用いて、所定タイミングで論理信号をラッチし、期
待値パターンで比較した結果を出力する。

【０００６】２種類のストローブ信号としては、エッジ
ストローブ型と、ウィンドウストローブ型とがある。公
知のように、一方のエッジストローブ型では当該エッジ
の瞬間タイミングの信号をラッチし、他方のウィンドウ
ストローブ型ではウィンドウ期間に対して検出ラッチ
し、期待値ＥＸＰとの比較に使用される。ここで、ラン
ク分けのように高精度が要求されないもの、若しくは前
縁／後縁の一方のみ高精度が要求されるものをマルチウ
ィンドウストローブ信号と呼称し、前縁／後縁共に高精
度が要求されるものをウィンドウストローブ信号と呼称
分けして以下説明する。

【０００７】一方のウィンドウストローブ信号の利用例
としては、図８に示すように、前縁エッジと後縁エッジ
のタイミングが高精度に規定されたウィンドウ期間（図
８Ａ参照）を連続的に検出する。そして、例えば一瞬の
グリッチ（図８Ｂ参照）も検出してラッチし（図８Ｃ参
照）、後段の比較判定に使用される。

【０００８】他方のマルチウィンドウストローブ信号の
利用例としては図９に示すように、２本のマルチウィン
ドウストローブ信号（図９Ａ，Ｂ参照）を用いてＤＵＴ
が出力するセットアップ時間等のランク分けに使用され
る。例えばメモリデバイスでは異なるアクセスタイムの
ランク分けがある。このとき、ウィンドウ期間を決める
前縁と後縁エッジのタイミング精度は上記ウィンドウス
トローブ信号よりは少し粗くても良い。図９（ａ）にお
いて、ＤＵＴから出力される応答信号が図９Ｃのタイミ
ングで受信される場合は、第１ウィンドウ（図９Ａ参
照）ではフェイル信号ＦＬ１が検出（図９Ｄ参照）さ
れ、他方の第２ウィンドウ（図９Ｂ参照）ではフェイル
信号ＦＬ２が検出されない。この結果、当該ＤＵＴは第
１ウィンドウより遅く、第２ウィンドウより早いアクセ
スタイムのＤＵＴであることが一度に判定できる。同様
にして、図９（ｂ）において、ＤＵＴから出力される応
答信号が図９Ｅのタイミングで受信される場合は、両方
ともフェイル信号ＦＬ１、ＦＬ２が検出（図９Ｆ、Ｇ参
照）される。この結果、当該ＤＵＴは第２ウィンドウよ
り遅いアクセスタイムのＤＵＴであることが一度に判定
できる。このように、メモリデバイス等のアクセスタイ
ム等のランク分けを行うときに、一度に少なくとも２ラ
ンクにランク分けが行える。このことは、マルチウィン
ドウストローブ信号を２本以上備える場合は、その本数
に対応した複数ランク分けが一度に実施できる。例えば
３本であれば３ランク分けができ、４本であれば４ラン
ク分けが一度にできる。

【０００９】本願に係るＴＧＣは、ＴＧのストローブに
係る動作モードを切り替える制御信号をＴＧとＤＣへ供
給する。通常テスタバスを介して設定制御される。

【００１０】次に、ストローブ信号系の接続構成につい
て図５を示して更に説明する。図５はＴＧとＤＣ間のス
トローブ信号に係る１チャンネル単位の接続構成図であ
る。ここでも、エッジストローブパルス２本と、ウィン
ドウストローブパルス２本と仮定した具体例で以下説明
する。

【００１１】１チャンネル単位の構成要素は、ＴＧ内に
おいてはパルス発生回路１０１、１０２と、ウィンドウ
波形生成回路１１１、１１２とで成り、ＤＣ内において
はパルス選択部６０、７０と、フェイル判定部８０とで
成る。パルス発生回路１０１とパルス発生回路１０２と
は同一要素である。一方のパルス発生回路１０１は、内
部に可変遅延手段を備えてＴＧＣからの制御信号により
所定タイミングのエッジパルスを発生し、これを第１エ
ッジストローブ信号１０１ｓとして同軸ケーブル配線を
介してＤＣへ供給する。尚、可変遅延手段は公知のよう
に、デジタルデータの設定により可変可能な遅延回路で
あり、キャリブレーションにより所定のタイミング精度
が維持されている。他方のパルス発生回路１０２も上記
同様であり、第２エッジストローブ信号１０２ｓを発生
してＤＣへ供給する。

【００１２】ウィンドウ波形生成回路１１１とウィンド
ウ波形生成回路１１２とは同一要素である。一方のウィ
ンドウ波形生成回路１１１の内部原理図は、図６（ａ）
に示すように、パルス発生回路１５２，１５４と、ウィ
ンドウパルス化部１５６とで成る。パルス発生回路１５
２，１５４は上述パルス発生回路と同等であり説明を要
しないが、タイミング精度については少し粗くても良
い。ウィンドウパルス化部１５６は一方のパルス発生回
路１５２が出力するエッジパルスを前縁とし、他方のパ
ルス発生回路１５４が出力するエッジパルスを後縁とし
たパルスを生成し、これを第１マルチウィンドウストロ
ーブ信号１１１ｓとして同軸ケーブル配線を介してＤＣ
へ供給する。他方のウィンドウ波形生成回路１１２も上
記同様であり、第２マルチウィンドウストローブ信号１
１２ｓを発生してＤＣへ供給する。上述した従来構成で
は、１コンパレータチャンネル毎に要するパルス発生回
路数は、６つ備える必要がある。従ってＴＧ全体ではコ
ンパレータチャンネル数Ｍが数百チャンネル有るからし
て膨大な回路規模となる。

【００１３】パルス選択部６０、７０と、フェイル判定
部８０については、図７のタイミング判定部の内部原理
構成図を参照して説明する。パルス選択部６０とパルス
選択部７０とは同一要素である。一方のパルス選択部６
０はフリップ・フロップ６２と、マルチプレクサ６４，
６６とで成る。フリップ・フロップ６２はＴＧからの第
１エッジストローブ信号１０１ｓでウィンドウの前縁を
規定し、第２エッジストローブ信号１０２ｓでウィンド
ウの後縁を規定したウィンドウパルス信号６２ｓを生成
してマルチプレクサ６６へ供給する。マルチプレクサ６
４は２入力１出力型のセレクタであり、ＴＧからの第１
エッジストローブ信号１０１ｓと第１マルチウィンドウ
ストローブ信号１１１ｓとを受けて、制御信号により何
れかを選択し、第１パルス信号６０ｓ1としてフェイル
判定部８０の第１タイミング判定部８１へ供給する。マ
ルチプレクサ６６は３入力１出力型のセレクタであり、
上記ウィンドウパルス信号６２ｓと、ＴＧからの第２エ
ッジストローブ信号１０２ｓと第２マルチウィンドウス
トローブ信号１１２ｓとを受けて、制御信号により何れ
かを選択し、第２パルス信号６０ｓ2としてフェイル判
定部８０の第２タイミング判定部８２へ供給する。

【００１４】他方のパルス選択部７０も上述同様にし
て、選択した第３パルス信号７０ｓ1をフェイル判定部
８０の第３タイミング判定部８３へ供給し、第４パルス
信号７０ｓ2をフェイル判定部８０の第４タイミング判
定部８４へ供給する。

【００１５】フェイル判定部８０はハイ側判定部と、ロ
ー側判定部と、フェイル出力部８８と、ランク情報格納
部９０とで成る。ハイ側判定部とロー側判定部とは入力
信号の違いがあるものの同一要素である。一方のハイ側
判定部の内部構成の一例は第１タイミング判定部８１
と、第２タイミング判定部８２と、マルチプレクサ８５
とで成り、ストローブ信号のタイミングでハイ側の論理
信号ＤＨiをラッチし、期待値ＥＸＰＨと一致比較した
ハイ側フェイル信号ＦＬＨをマルチプレクサ８５から出
力する。第１タイミング判定部８１は、ハイ側の論理信
号ＤＨiを受けて第１パルス信号６０ｓ1によってタイミ
ング判定する。もし第１パルス信号６０ｓ1がエッジパ
ルスの場合には当該エッジで、そのときの論理信号ＤＨ
iをラッチ保持し、期待値ＥＸＰＨと一致比較して得た
第１フェイル信号８１ｆを出力する。もし第１パルス信
号６０ｓ1がマルチウィンドウ信号の場合には当該ウィ
ンドウ期間を対象として検出してラッチ保持し、期待値
ＥＸＰＨと一致比較する。第２タイミング判定部８２に
ついても上記同様であり、第２パルス信号６０ｓ2によ
ってタイミング判定した第２フェイル信号８２ｆを出力
する。マルチプレクサ８５は上記両フェイル信号８１
ｆ、８２ｆを受けて、制御信号により何れかを選択した
ハイ側フェイル信号ＦＬＨを出力する。

【００１６】ロー側判定部の内部構成は、上述ハイ側判
定部と同一である。上述同様にして、ストローブ信号の
タイミングでロー側の論理信号ＤＬｏｗをラッチし、期
待値ＥＸＰＬと一致比較したロー側フェイル信号ＦＬＬ
をマルチプレクサ８６から出力する。

【００１７】フェイル出力部８８は、上記ハイ側フェイ
ル信号ＦＬＨとロー側フェイル信号ＦＬＬを受けて、制
御信号により、ハイ側フェイル信号ＦＬＨか、ロー側フ
ェイル信号ＦＬＬか、あるいは両フェイル信号を論理和
した信号か、の何れかを当該コンパレータチャンネルの
フェイル信号ＦＬとして出力する。

【００１８】ランク情報格納部９０は、上記したデバイ
スのパス／フェイルの良否判定とは別に、デバイスのラ
ンク分けを行う判定情報を累積格納する専用の要素であ
る。通常、ランク分けは良品デバイスに対してランク分
け用のデバイス試験を実施した多数回の判定結果でラン
ク分けをする。この内部構成の一例としては、図６
（ｂ）に示すように、ＯＲゲート９１，９２と、フリッ
プ・フロップ９３，９４とで成る。一方のフリップ・フロ
ップ９３は第１フェイル信号８１ｆと第３フェイル信号
８３ｆを論理和したフェイル信号を受けて、一度でも検
出されるとラッチ保持する。他方のフリップ・フロップ
９４においても同様であり、第２フェイル信号８２ｆと
第４フェイル信号８４ｆを論理和したフェイル信号が一
度でも検出されるとラッチ保持する。両フリップ・フロ
ップが出力する２本の保持データ９０ｓをＣＰＵが読み
出すことでランク分け、例えばメモリデバイスのアクセ
スタイムのランク分けができる。尚、読出し後、両フリ
ップ・フロップはリセットして待機状態にする。

【００１９】

【発明が解決しようとする課題】図５の構成例に示すよ
うに、従来技術ではエッジストローブ信号１０１ｓ、１
０２ｓと、マルチウィンドウストローブ信号１１１ｓ、
１１２ｓとの４本を、同軸ケーブル配線により個別にＤ
Ｃへ供給している。ところで、エッジストローブ信号と
マルチウィンドウストローブ信号の両方を同時に利用す
る試験条件はほとんどない。即ち、ＤＣへ供給している
４本のストローブ信号の中で実用的には同類の２本が同
時使用されているのが現状である。従って、全コンパレ
ータチャンネルでは数百本のストローブ信号線路が休止
状態にあり、更に対応するＴＧ内部の数百チャンネル以
上にも及ぶパルス発生回路も休止状態にある。このこと
はストローブ信号発生系の回路及びストローブ線路が有
効に利用されていない。他方で、一度の試験実施で複数
のランク分けを同時に行うことができれば、マルチウィ
ンドウストローブ信号のタイミングを変えて複数回デバ
イス試験を実施する回数が低減でき、デバイス試験のス
ループットが大幅に向上できる。このことから、ランク
分けを行うマルチウィンドウストローブ信号の本数は増
強することが望まれている。そこで、本発明が解決しよ
うとする課題は、ＴＧ側においてエッジストローブ信号
とマルチウィンドウストローブ信号とを１本に統合して
供給することでＴＧとＤＣ間におけるストローブ信号の
本数を低減可能とする半導体試験装置を提供することで
ある。

【００２０】

【課題を解決するための手段】第１に、上記課題を解決
するために、本発明の構成では、被試験デバイスから出
力される応答信号をハイ／ローの２本の論理信号ＤＨ
i、ＤＬｏｗに変換し、変換した２本の論理信号を論理
比較器（ＤＣ）へ供給し、タイミング発生器（ＴＧ）は
エッジストローブ信号とマルチウィンドウストローブ信
号の両方を発生してＤＣへ供給し、一方のエッジストロ
ーブ信号は当該エッジの瞬間タイミングで入力の論理信
号ＤＨi、ＤＬｏｗをラッチして後段の比較判定に使用
し、他方のマルチウィンドウストローブ信号は前縁エッ
ジと後縁エッジが規定されたウィンドウ期間に対して入
力の論理信号ＤＨi、ＤＬｏｗを検出ラッチして後段の
比較判定に適用する構成を備える半導体試験装置におい
て、ＴＧ側からＤＣ側へ供給するストローブ信号の１本
毎において、ＴＧ内において２つのエッジを規定する第
１パルス発生手段と第２パルス発生手段（例えばパルス
発生回路１０１、１０２）を具備し、発生形態を選択す
る制御信号をタイミング制御部（ＴＧＣ）から受けて、
第１に、エッジストローブ信号として出力するときは第
１パルス発生手段のエッジパルスを両用ストローブ信号
としてＴＧから出力し、第２に、マルチウィンドウスト
ローブ信号として出力するときは第１パルス発生手段の
エッジパルスで前縁を規定し、第２パルス発生手段のエ
ッジパルスで後縁を規定したウィンドウパルスを両用ス
トローブ信号としてＴＧから出力するエッジ／ウィンド
ウ生成部１２０を具備することを特徴とする半導体試験
装置である。上記発明によれば、ＴＧ側においてエッジ
ストローブ信号とマルチウィンドウストローブ信号とを
１本に統合して供給することでＴＧとＤＣ間におけるス
トローブ信号の本数を低減可能とする半導体試験装置が
実現できる。

【００２１】第３図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、ＴＧが発生する２チャンネル単位毎の両用スト
ローブ信号をＤＣが受けて、一方の両用ストローブ信号
はそのまま対応する一方のタイミング判定部８１，８３
へ供給し、他方の両用ストローブ信号において、第１に
発生形態を選択する制御信号がエッジストローブ信号の
発生とすべきときは、そのまま通過して対応する他方の
タイミング判定部８２，８４へ供給し、第２にウィンド
ウストローブ信号の発生とすべきときは、両方の両用ス
トローブ信号のエッジで前縁と後縁を規定したウィンド
ウストローブ信号を生成して対応する他方のタイミング
判定部８２，８４へ供給するエッジ／ウィンドウ生成部
１２０をＤＣ内部に備えることを特徴とする上述半導体
試験装置がある。

【００２２】第１０図は、本発明に係る解決手段を示し
ている。第３に、上記課題を解決するために、本発明の
構成では、ＴＧ内部で生成して発生する２チャンネル単
位毎の両用ストローブ信号において、一方の発生チャン
ネルの出力はそのまま両用ストローブ信号３０２ｓとし
てＤＣへ供給し、他方の発生チャンネルの出力におい
て、第１に発生形態を選択する制御信号がエッジストロ
ーブ信号の発生とすべきときは、そのまま通過して出力
し、第２にウィンドウストローブ信号の発生とすべきと
きは、両発生チャンネルから出力するエッジで前縁と後
縁を規定したウィンドウストローブ信号を生成してＤＣ
へ供給するエッジ／ウィンドウ生成部１２０をＴＧ内部
に備えることを特徴とする上述半導体試験装置がある。

【００２３】第１１図は、本発明に係る解決手段を示し
ている。また、ＴＧからＤＣの１チャンネル単位毎に少
なくとも２本以上の両用ストローブ信号を供給する構成
を備えることを特徴とする上述半導体試験装置がある。

【００２４】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【００２５】本発明について、図１と、ウィンドウスト
ローブパルス２本とを供給する場合の原理接続構成図
と、図２と、図３とを参照して以下に説明する。尚、従
来構成に対応する要素は同一符号を付す。また、ＤＣ側
において要求されるストローブ信号の本数は従来と同様
に、エッジストローブ信号が２本と、マルチウィンドウ
ストローブ信号が２本要求される場合と仮定する。

【００２６】先ず、本発明のＤＣへ供給するストローブ
信号に係る構成を説明する。ＴＧ内における１コンパレ
ータチャンネル当たりの構成要素は、図１に示すよう
に、両用ストローブ発生部３０１、３０２で成る。これ
は両方で４チャンネルのパルス発生回路を内蔵すれば良
いことになる。従来では図５と図６からして６チャンネ
ル分のパルス発生回路が必要であった。従って、本発明
では２チャンネル分削減された構成で実現している。両
用ストローブ発生部３０１と両用ストローブ発生部３０
２とは同一要素である。一方の両用ストローブ発生部３
０１は第１両用ストローブ信号３０１ｓを発生する。こ
の内部構成はパルス発生回路１０１、１０２と、エッジ
／ウィンドウ生成部１２０とで成る。ここで、パルス発
生回路１０１、１０２は従来と同一要素であるので説明
を要しない。

【００２７】エッジ／ウィンドウ生成部１２０は、エッ
ジストローブ信号又はマルチウィンドウストローブ信号
を発生するものである。この内部構成の一例は図２に示
すように、フリップ・フロップ６２と、マルチプレクサ
６４とで実現できる。フリップ・フロップ６２は第１エ
ッジストローブ信号１０１ｓでウィンドウの前縁を規定
し、第２エッジストローブ信号１０２ｓでウィンドウの
後縁を規定したウィンドウパルス信号６２ｓを出力す
る。マルチプレクサ６４は２入力１出力型のセレクタで
あり、第２エッジストローブ信号１０２ｓとウィンドウ
スパルス信号６２ｓとを受けて、制御信号により何れか
を選択し、第１両用ストローブ信号３０１ｓとしてＤＣ
側のタイミング判定部へ供給する。

【００２８】他方の両用ストローブ発生部３０２も上記
同様であり、パルス発生回路１０３、１０４と、エッジ
／ウィンドウ生成部１２０とを備えて、第２両用ストロ
ーブ信号３０２ｓを発生してタイミング判定部へ供給す
る。

【００２９】次にＤＣ側の１コンパレータチャンネル当
たりのタイミング判定部を図３を示して説明する。タイ
ミング判定部の内部構成の一例は、図３に示すように、
エッジ／ウィンドウ生成部１２０と、フェイル判定部８
０とで成る。ここでフェイル判定部８０は従来と同一で
ある。エッジ／ウィンドウ生成部１２０は従来との互換
性を維持する為に、２本の高精度のエッジを用いて高精
度のウィンドウストローブ信号を生成して出力可能にし
ている。これは、図２の内部構成で実現できる。通常は
第２両用ストローブ信号３０２ｓをそのまま出力する
が、高精度のウィンドウストローブ信号を使用する制御
信号が与えられたときは、図２に示すフリップ・フロッ
プ６２により、第１両用ストローブ信号３０１ｓから発
生される高精度なエッジストローブ信号でウィンドウの
前縁を規定し、第２両用ストローブ信号３０２ｓから発
生される高精度なエッジストローブ信号でウィンドウの
後縁を規定したウィンドウパルス信号６２ｓを、マルチ
プレクサ６４を介して出力し、これを図３に示すフェイ
ル判定部８０へ供給する。尚、ＴＧ側において、第２両
用ストローブ信号３０２ｓが発生するマルチウィンドウ
ストローブ信号が、前縁と後縁エッジを高精度で発生す
るようにパルス発生回路１０３，１０４を構成すれ場合
ば、当該エッジ／ウィンドウ生成部１２０は削除可能で
ある。

【００３０】上述した本発明構成によれば、ＴＧ側にお
いてエッジストローブ信号とマルチウィンドウストロー
ブ信号とを１本に統合したことにより、１コンパレータ
チャンネル当たり、ＴＧ側では従来が６チャンネルのパ
ルス発生回路を必要としていたものが、４チャンネルの
パルス発生回路で実現で、この結果、２チャンネル分の
パルス発生回路を削減できる利点が得られる。従って、
ＤＣ全体ではコンパレータチャンネル数Ｍが数百チャン
ネル有るからして、２×Ｍ個もの多数のパルス発生回路
を削減できる大きな利点が得られることとなる。更に、
ＴＧとＤＣ間を接続するストローブ信号用の同軸ケーブ
ルの配線本数が４本から２本に低減できるからして、２
×Ｍ本もの多数の同軸ケーブル配線を削減できる大きな
利点が得られることとなる。逆に、同一本数の同軸ケー
ブル配線とする場合は、マルチウィンドウストローブ信
号の本数を２本追加できる利点が得られることとなる。

【００３１】尚、本発明の構成手段は、上述実施の形態
に限るものではない。例えば図１０に示すように、ＤＣ
側に備えるエッジ／ウィンドウ生成部１２０をＴＧ側に
備える構成としても良い。また、図１１に示すように、
１チャンネルのタイミング判定部へ供給する両用ストロ
ーブ信号の本数は２本以上の所望Ｎ本数備える構成とし
ても良い。例えば、図１２の４本の両用ストローブ信号
３０１ｓ〜３０４ｓの場合の内部構成例に示すように、
両用ストローブ信号の本数Ｎ＝４に対応する４系統のハ
イ側タイミング判定部及びロー側タイミング判定部と、
対応するマルチプレクサ８５，８６、及びランク情報格
納部９０を備えることで上述同様にして実現可能であ
る。４本の場合は一度に４ランクにランク分けできる利
点が得られる。

【００３２】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、ＴＧ側においてエッジストローブ信号とマルチ
ウィンドウストローブ信号とを１本に統合する構成手段
を実現したことにより、１コンパレータチャンネル当た
り２チャンネル分のパルス発生回路を削減できる利点が
得られ、全コンパレータチャンネルでは数百チャンネル
ものパルス発生回路を削減できる大きな利点が得られ
る。更に、ＴＧとＤＣ間を接続するストローブ信号用の
同軸ケーブルの配線本数が、１コンパレータチャンネル
当たり２本削減できる利点が得られ、全コンパレータチ
ャンネルでは数百本以上削減できる大きな利点が得られ
る。これからして、ＴＧの回路規模を大きく低減でき、
試験装置をより安価に実現できる。従って、本発明の技
術的効果は大であり、産業上の経済効果も大である。

【図面の簡単な説明】

【図１】本発明の、１コンパレータチャンネル当たりに
おける、エッジストローブパルス２本と、ウィンドウス
トローブパルス２本とを供給する場合の原理接続構成
図。

【図２】本発明の、図１のエッジ/ウィンドウ生成部の
内部構成例。

【図３】本発明の、ＤＣの１チャンネル当たりの原理構
成図。

【図４】半導体試験装置のストローブ信号の発生に係る
概念構成図。

【図５】従来の、ＴＧとＤＣ間の１チャンネル当たりに
おける、エッジストローブパルス２本と、ウィンドウス
トローブパルス２本とを供給する場合の原理接続構成
図。

【図６】ウインドウ波形生成回路の内部原理図、及びラ
ンク情報格納部の内部原理図。

【図７】ＤＣの１チャンネル当たりの原理構成図。

【図８】ウィンドウストローブの検出原理を説明するタ
イミング図。

【図９】２本のウィンドウストローブを用いて、ＩＣの
ランク分けの判定を説明するタイミング図。

【図１０】本発明の、ＴＧとＤＣ間で１チャンネル当た
りに、２本の両用ストローブ信号を供給する場合の原理
接続構成図。

【図１１】本発明の、ＴＧとＤＣ間で１チャンネル当た
りに、Ｎ本の両用ストローブ信号を供給する場合の原理
接続構成図。

【図１２】本発明の、ＤＣの１チャンネル当たりに、４
本の両用ストローブ信号を供給する場合のＤＣ側の内部
原理構成図。

【符号の説明】

６０，７０パルス選択部６２，９３，９４フリップ・フロップ６４，６６，８５，８６マルチプレクサ８０フェイル判定部８１，８２，８３，８４タイミング判定部８８フェイル出力部９０ランク情報格納部９１，９２ＯＲゲート１０１，１０２，１０３，１０４，１５２，１５４パ
ルス発生回路１１１，１１２ウィンドウ波形生成回路１２０エッジ／ウィンドウ生成部１５６ウィンドウパルス化部３０１，３０２用ストローブ発生部ＤＣ論理比較器ＤＵＴ被試験デバイスＦＣ波形整形器ＰＧパターン発生器ＴＧタイミング発生器ＴＧＣタイミング制御部

Claims

【特許請求の範囲】

【請求項１】被試験デバイス（ＤＵＴ）から出力され
る応答信号をハイ／ローの２本の論理信号に変換し、変
換した２本の論理信号を論理比較器（ＤＣ）へ供給し、
タイミング発生器（ＴＧ）はエッジストローブ信号とマ
ルチウィンドウストローブ信号の両方を発生して該ＤＣ
へ供給し、一方のエッジストローブ信号は当該エッジの
瞬間タイミングで入力の論理信号をラッチして後段の比
較判定に使用し、他方のマルチウィンドウストローブ信
号は前縁エッジと後縁エッジが規定されたウィンドウ期
間に対して入力の論理信号を検出ラッチして後段の比較
判定に適用する構成を備える半導体試験装置において、ＴＧ側からＤＣ側へ供給するストローブ信号の１本毎に
おいて、ＴＧ内において２つのエッジを規定する第１パ
ルス発生手段と第２パルス発生手段と、第１に、エッジストローブ信号として出力するときは第
１パルス発生手段のエッジパルスを両用ストローブ信号
としてＴＧから出力し、第２に、マルチウィンドウスト
ローブ信号として出力するときは第１パルス発生手段の
エッジパルスで前縁を規定し、第２パルス発生手段のエ
ッジパルスで後縁を規定したウィンドウパルスを両用ス
トローブ信号としてＴＧから出力するエッジ／ウィンド
ウ生成部と、を具備していることを特徴とする半導体試験装置。
【請求項２】ＴＧが発生する２チャンネル単位毎の両
用ストローブ信号をＤＣが受けて、一方の両用ストローブ信号はそのまま対応する一方のタ
イミング判定部へ供給し、他方の両用ストローブ信号において、第１に発生形態を
選択する制御信号がエッジストローブ信号の発生とすべ
きときは、そのまま通過して対応する他方のタイミング
判定部へ供給し、第２にウィンドウストローブ信号の発
生とすべきときは、両方の両用ストローブ信号のエッジ
で前縁と後縁を規定したウィンドウストローブ信号を生
成して対応する他方のタイミング判定部へ供給する構成
をＤＣ内部に備えることを特徴とする請求項１記載の半
導体試験装置。
【請求項３】ＴＧ内部で生成して発生する２チャンネ
ル単位毎の両用ストローブ信号において、一方の発生チャンネルの出力はそのまま両用ストローブ
信号としてＤＣへ供給し、他方の発生チャンネルの出力において、第１に発生形態
を選択する制御信号がエッジストローブ信号の発生とす
べきときは、そのまま通過して出力し、第２にウィンド
ウストローブ信号の発生とすべきときは、両発生チャン
ネルから出力するエッジで前縁と後縁を規定したウィン
ドウストローブ信号を生成してＤＣへ供給する構成をＴ
Ｇ内部に備えることを特徴とする請求項１記載の半導体
試験装置。
【請求項４】ＴＧからＤＣの１チャンネル単位毎に少
なくとも２本以上の両用ストローブ信号を供給する構成
を備えることを特徴とする請求項１、２又は３記載の半
導体試験装置。