JPH03214083A - 回路ボードテストシステムとテストベクトル供給システム及び生成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は回路ボード上の一連の集積回路を連結する一連
の相互接続をテストし、またシステム内の一連の回路ボ
ードを連結する相互接続をテストするためのシステム及
びシステムを操作する方法に関する。

〔従来の技術］ 現在、電子部品はより小さくなる傾向にあり、その結果
、所定のサイズの回路ボード上での部品密度はより高く
なりまた回路の複雑さもより大きくなっている。回路が
複雑になるにつれ、外部刺激に対する回路の応答を感知
するためにテスト装置を用いて物理的に回路にアクセス
することにより回路内のテストを行うことは益々困難に
なってきている。確かに、表面上にのる部品（つまり回
路ボード表面上の大部分にある部品）が増加するにつれ
、古くからあるテスト装置による回路ボー上の回路への
物理的なアクセスは不可能となるだろう。これらの理由
から、代わりとなるテストの技術の発達に多くの努力が
費やされてきた。

最近、“境界走査（バウンダリースキャン）“とじて知
られるテスト技術が、テスト装置を通じてボードに物理
的にアクセスすることによる古くからの回路内テストに
対する代用法として著名になっている。境界走査テスト
技術は一以下により詳細に述べるが−Ｊ　ＴＡＧ　（Ｊ
ｏｉｎｔ　Ｔｅ５ｔ　ＡｃｔｉｏｎＧｒｏｕｐ）として
知られる国際規格機構により作られた詳細な仕様（バー
ジョン２．０）に具体化されている。ＪＴＡＧ境界走査
仕様は本明細書では参考文献として紹介する。

境界走査テストを実行するには、その通常の応用論理（
アプリケーション・ロジック）に加えて、各能動要素（
例えば集積回路）が“境界走査セル（ＢＳＣ）″として
知られる回路（この回路の詳細はＪＴＡＧ規格に記述さ
れている）を用いて作られている必要がある。各ＢＳＣ
は応用論理と集積回路の機能入力・出力ビンの１つの間
に連結され、それにより各機能入出力ビンはＢＳＣの別
々の通常のデータ入力とデータ出力に各々連結している
。“ビン１という用語は一般に集積回路の信号坦持伝導
部材（すなわちリードやパッド）を記述するのに使われ
るが、各部材が物理的にビンに似ている、あるいは金属
をかぶせたパッドの形をしている、かどうかには関係な
い。

集積回路の通常動作中に、各機能入力ビンに割当てられ
た信号は対応するＢＳＣを通過し、全く影響を及ぼすこ
となく応用論理に入る。同様に応用論理からの信号は対
応するＢＳＣを通過し、全く影響を及ぼすことなく各別
々の機能出力ビンに通じる。よって集積回路の通常の動
作はＢＳＣにより影響を受けない。

通常のデータ人出力に加えて、各ＢＳＣはテストモード
での動作中にテストデータ入力に印加されたテストベク
トルの各ビットが直列にシフトしてＢＳＣのテストデー
タ出力になるように接続されたテストデータ入力とテス
トデータ出力を持つ。

また、各ＢＳＣのテストデータ入力は通常データ出力に
連絡しており、だからテスト中にＢＳＣにシフトされた
テストベクトルビットは通常データ出力に送られる。各
集積回路内では最初のＢＳＣと最後のＢＳＣが集積回路
のテストデータ入力ボートとテストデータ出力ポートに
各々連結したテストデータ入力とテストデータ出力を持
つようにＢＳＣがデイジ−チェーン化されている。ＢＳ
Ｃ毎のテストデータ入力とテストデータ出力は直列リン
グ（輪）あるいは直列チェーン（鎖）を作るように続く
１組の各ＢＳＣのテストデータ出力とテストデータ入力
に各々接続している。

各集積回路新居の各々のＢＳＣがデイジ−チェーン方式
で連結されたテストデータ入出力をもっているのとまさ
に同様に、回路ボード上の集積回路は同じように接続さ
れている。換言すると最初の集積回路と最後の集積回路
は回路ボード上のテストデータ入力ポートと出力ポート
に各々連結したテストデータ入力ボートとテストデータ
出力ポートを持っている。６残る集積回路のテストデー
タ入力とテストデータ出力は直列接続チェーンを形成す
るように続く１組の別々の集積回路のテストデータ出力
ポートとテストデータ入力ボートに接続されている。

境界走査テストはテストベクトルの逐次ビット（すなわ
ち“１″あるいは“０”）をチェーンの中の最初の集積
回路のテストデータ入力ボートにシフトすることで開始
する。このシフトは各連続ビットが各集積回路内のＢＳ
ＣからＢＳＣへ、また境界走査チェーン内の回路から回
路へ、シフトされるまで続く。シフト操作が完成すると
、テストベクトルの連続ビットはチェーンの各集積回路
内のＢＳＣの分かれたテストデータ入力に残る。

その後、各ＢＳＣのテストデータ入力でのテストベクト
ルビットはＢＳＣの通常のデータ出力に割当てられる。

次に、各ＢＳＣの通常のデータ出力でのテストベクトル
ビットは、このＢＳＣと連結している回路の出力ビンと
境界走査チェーン内の他の集積回路の入力ビンとを接続
しているネット（すなわち回路経路）に割当てられる。

いったんテストベクトルビットがネットに割当てられる
と、ビットはネットを通して出力ビンに連結されている
各ＢＳＣの通常のデータ入力への入力になる。最後にベ
クトルビットはＢＳＣから境界走査チェーンにシフトさ
れる。

部品を接続しているネット内で欠陥がもしあるとすると
、ＢＳＣのチェーンからシフトされたベクトルと、テス
トの最初にチェーン内にシフトされた元のベクトルとを
比較することにより見分けられる。特にある集積回路の
出力ビンとチェーン内の他の集積回路の入力ビンとを接
続しているネット内の欠陥（短絡や切断など）により、
ビンに連結した対応するＢＳＣは違うベクトルビットを
シフトアウトすることになる。よって特定ネットで接続
された２つのＢＳＣによりシフトアウトされた２つのベ
クトルビットを比較することによりネットの完全性（イ
ンテグリテイ）が決定可能である。

上記の議論から、単一回路ボード上の集積回路を接続し
ているネットの検査には、テストベクトルビットが境界
走査チェーン内の集積回路の各ＢＳＣを通ってシフトさ
れる必要がある。パックブレーンを介する２つ以上の回
路ボード間の相互接続の完全性を検査するには、テスト
ベクトルビットが各相互接続されたボード上の集積回路
内のＢＳＣからなる境界走査チェーンを通ってシフトさ
れなければならない。現在、単一ボード上あるいは複数
ボードｔどちらかの集積回路からなる境界走査チェーン
を選択的にテストできるような境界走査アーキテクチャ
−は知られていない。従来、【１１−回路ボード上ある
いは２つ以上のボード上でネットの完全性を選択的にテ
ストするためには、システム内の全ての集積回路が１４
ｔ−の大きな境界走査チェーンで接続されている必要が
あったが、これでは単一ボード上のネットのテストは非
常に面倒になる。

よって単一ボード上あるいは複数ボード上の集積回路か
らなる境界走査チェーンの効率の良いテストが可能な境
界走査アーキテクチャ−が必要である。

境界走査テスト中に陥る別の問題がある。この問題は、
多くの集積回路の機能ビンが入力、出力のどちらかとし
て使われ、更に非常に高インピーダンスになることから
起こる。これらのビンの各々には大抵、応用論理からの
入出力信号が、関係する接続したＥＳＣ（以後、人出力
ＢＳＣと呼ぶ）を紅、スリー・ステートゲートを通して
供給される。各スリー・ステートゲートは応用論理から
の制御信号により制御され、この信号は制御型ＢＳＣと
呼ばれる別々のＢＳＣを経てゲートへ通る。

制御ｃＢｓｃも入出力ＢＳＣも構成上は一致する。

各議論の中でスリー・ステートゲートに連結している機
能ビンを以後スリー・ステートビンと呼ぶ。

しばしば、集積回路のスリー・ステートビンは他の集積
回路のスリー・ステートビンと並列に連結している。こ
のために、境界走査テスト中に、もし一方の回路のスリ
ー−ステートビンが論理的にローレベルとなると同時に
他方のビンが論理的にハイレベルにあれば、集積回路間
に電位の不一致（ｐｏｔｅｎｔｉａｌ　ｃｏｎｆｌｉｃ
ｔ　；以下、電位衝突という。

）が起こる可能性がある。現在では、制御ＢＳＣにシフ
トされたときに電位衝突が起きないように前もって選択
されたビットを含む一連のテストベクトルのみを割当て
るだけとでこの問題を回避している。この方法の欠点は
、所定のテストベクトル（テストの前に作られる）のみ
が使用可能であり、ときにはＨ効ｔ１つ以上のアルゴリ
ズムに従った、テスト中に生成されたベクトルは使用不
可能なことである。

よって、アルゴリズムで生成された擬似ランダムなテス
トベクトルを所定のテストベクトルと同様に境界走査テ
スト中に電位衝突なく入力できる技術が必要である。

［本発明のｖ１要］ 簡潔には、本発明によれば、単一回路ボードあるいは２
つ以上の相互接続されたボード上の集積回路チェーンの
境界走査テストを実行するテストシステムが提供される
。このシステムには回路ボード上の集積回路の境界走査
チェーンと連結したコントローラが設けられ、回路チェ
ーンに入力する少なくとも１つのテストベクトルを生成
し、またテストベクトルの受信に続く応答（５号（一般
にはチェーンからシフトされたベクトル）を受取る。

テストベクトルを生成し、シフトアウトされたベクトル
を受取ることに加え、コントローラはまた集積回路のチ
ェーンへのテストベクトル及び集積回路のチェーンから
のシフトアウトされたベクトルの転送を制御するための
少なくとも１つの流れ制御信号を生成する。流れ制御信
号は複数の論理デバイスからなる構成制御可能（ｅｏｎ
ｒｆｇｕｒａｂｌｅ）ネットワークを制御する。流れ制
御信号に応答して、構成制御可能ネットワークは連結し
ているコントローラから、あるいは他のボード上の集積
回路の別のチェーンと連結しているテストシステムのコ
ントローラから、テストベクトルを回路ボード上の集積
回路のチェーンへ選択的に渡す。またネットワークは集
積回路の境界走査チェーンからのシフトアウトされたベ
クトルを、連結したコントローラへあるいは未だ他の境
界走査集積回路チェーンと連結しているテストシステム
のコントローラへ流れ制御信号に応じて渡す。

構成制御可能なネットワークが、集積回路のチェーンに
連結した１つ以上のシステムからのテストベクトルとそ
れらのシステムへのシフトアウトされたベクトルを渡す
能力により、ある回路ボード上の回路のチェーンは他の
１つ以上のボードとデイジ−チェーン化され得る。この
ようにして２つ以上のボードに接続しているネットの完
全性がテスト可能であるもしくは、集積回路のチェーン
が接続しているコントローラからのテストベクトルを受
信し１、シフトアウトされたベクトルを接続しているコ
ントローラに渡すようにネットワークを構成することに
より、ボード上の集積回路に接続しているネットは効率
よくテストされる。

本発明の他の側面によれば、テスト中の電位衝突を避け
るためにシリアルに接続した要素（例えば集積回路のチ
ェーン内の境界走査セル）のチェーンにテストベクトル
を供給するシステムが提供される。本システムは要素の
マツプを記憶する第１メモリからなり、電位衝突してい
る要素を識別する。第１メモリの出力は制御ゲート（例
えばマルチプレクサ）に与えられ、それによって制御ゲ
ートはその第１及び第２入力のうち選択された方の信号
を通過させる。制御ゲートの第１入力は、自動テストパ
ターンジェネレータからの信号が供給される。このジェ
ネレータは少なくとも１つの所定のアルゴリズムに一致
するテストベクトルを生成する。制御ゲートの第２入力
はテストベクトルを第２メモリから渡される。そのテス
トベクトルの各ビットは、互いが電位衝突にある要素の
一つに入力されるとき何の衝突も実際には起こらないよ
うに選択される。

動作中、もしテスト要素の１つが他のどれとも電位衝突
していないと第１メモリによって識別されれば、＆ＩＪ
ｌｌゲートは、自動テストパターンジェネレータにより
生成されたテストベクトルの各ビットを通過させ、その
テスト要素に渡す。もしテスト要素の１つが他と電位衝
突していると判断されると、制御ゲートはテスト要素に
第２メモリに記憶されているテストベクトルの各ビット
を渡すが、このビットは全く衝突を起こさないように選
択されている。

要素のシステムマツプを与えることにより、また“安全
な”あるいは衝突しないテストベクトルのみが割当てら
れることを確実にするために電位衝突している要素の識
別を行うことにより、テスト要素に対する考えられる損
害は避けられない。

同時に互いに電位衝突していない要素はアルゴリズムに
より生成されたテストベクトル（望ましい場合が多い）
のビットが割り当てられることが可能である。

［実施例］ 全体のｗ１観 第１図は本発明によるテストシステム１０のブロック図
を示している。回路ボード１３上で２つ以上の“能動″
要素１２を電気的に接続している一連の相互接続１１（
“ネット”）の境界走査テストを実行することを［１的
とする。谷能動要素１２は回路の機能を設定する応用論
理１４（通常は複数の相ｔｉ接続ゲート（図示せず））
からなる集積回路の１ｆユをとる。応用論理１４にＪｎ
えて、各集積回路１２は一連の境界走査セル（ＢＳＣｓ
）１６をもまた含んでいるが、ＢＳＣは以下に記述する
方法でネット１１の境界走査テストを可能にしている。

各Ｂ５Ｃ１６の構造は本明細書中に参考文献として紹介
するＪＴＡＧ規格２．０に詳細に記述されている。

各集積回路１２内では、Ｂ５Ｃ１６が応用論理１４と別
々の機能人出力部材すなわち回路のビン１７との間に連
結されている。それらビンのいくつかはネット１１によ
り他の回路のビンに接続されている。各Ｂ５Ｃ１６では
、入力信号が応用論理１４からあるいは入力ピン１７か
ら通常データ入力で受信され、出力ビンあるいは応用論
理に各々転送するためＢＳＣの通常データ出力にシフト
される。集積回路１２の通常動作中には、信号は応用論
理１４と別々の入出力ビン１７との間の各ＢＳＣ１６を
全く悪影響なく通過する。

上記のＢ５Ｃ１６は入出力信号を応用論理１４とやり取
りするが、このためＩｌｏ　　ＢＳＣと記述される。Ｉ
ｌｏ　　ＢＳＣ１６に加えて、各集積回路１２は更に”
制ｇａＢｓｃｓ’を含んでもよい。制御ＢＳＣの各々は
一般に、応用−理１４に連結した通常のデータ入力と、
Ｉｌｏ　　ＢＳＣと別々のビン１７との間に介在するス
リー・ステートゲート２０の制御入力に連結した通常デ
ータ出力とを持つ。通常動作中には、各側ｆｉＢｓｃ１
６は応用論理１４からスリー・ステートゲート２０へ全
く悪影響を与えずに制御信号を渡す。これによりゲート
は接続しているビン１７の状態を制ｇＩＩＩ′ｉ■能で
ある。

通常データ人出力に加えて、各１１０　　ＥＳＣと各制
御型Ｂ５Ｃ１６はテストデータ入力（ＴＤｌ）とテスト
データ出力（ＴＤＯ）（図示せず）を持つ。ＢＳＣ１６
のＴＤＯとＴＤＩは、最初のＢＳＣと最後のＢＳＣが集
積回路１２上のＴＤ■ボートとＴＤＯボート各々に連結
したＴＤＩとＴＤＯを持つように連結されている。各集
積回路１２内の他のＢ５Ｃ１６は、直列走査路あるいは
チェーン（鎖）を形成するディジ′−チェーン方式で続
く別々の１組のＢＳＣのＴＤＯとＴＤＩ各々に連結する
ＴＤＩとＴＤＯを持つ。

集積回路１２は、Ｂ５Ｃ１６が各々デイジ−チェーン化
されたＴＤＩとＴＤＯを持つのと同様にデイジ−チェー
ン化したＴＤＩボートとＴＤＯボートを持つ。回路ボー
ド１３上の集積回路の最初と最後は、テストシステム１
０のＴＤＯ，出力とＴＤＩ、入力各々に連結したＴＤＩ
％ＴＤＯボートを持つ。他の集結回路の１２の各々は直
列チェーン内の続く別々の１組の集積回路ＴＤＯ，ＴＤ
Ｉボート各々に連結したＴＤＩ、ＴＤＯボートを持つ。

各集積回路内！１０　　ＢＳＣ，制御Ｂ５Ｃ１６は、テ
ストアクセスボート（ＴＡＰ）コントローラ１８で制御
されている。このコントローラー８は、Ｔ　Ｍ　Ｓ　＋
出力でテストシステム１０により形成されるテストモー
ド選択（ＴＭＳ）信号に反応する。ＢＳＣ１６と同様に
ＴＡＰ１８の詳細は本明細書中に参考文献として紹介す
るＪＴＡＧ規格２，０に記述されている。

テストシステム１０からのＴＭＳ信号に反応してＴＡＰ
コントローラー８はテストモードで集積回路１２を動作
させる。すなわち、テスト中、チェーンの集積回路内の
ＢＳＣ１６が、テストシステム１０から供給されてチェ
ーン内の最初の回路１２のＴＤＩに印加されるテストベ
クトル（ＴＤ　）の連続ビットを通過させる。ＴＤ　　
がチエ０　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　０−ン内の最初の回路１２
のＴＤＩ入力に印加されるテストベクトルと関係するこ
とを理解すべきである。テストベクトルのビットは、ビ
ットの逐一かチェーン内の３８ＳＣに残るようにＢＳＣ
Ｉ６を通って順次シフトされる。

ＴＭＳ信号にさらに反応して、各集積回路１２の機能入
出力ビン１７に連結した通常データ出力を持つ各Ｉ１０
　　ＢＳＣは、出力ビンに連結したネット１１へ保持し
ているビットを送る。ネット１１のテストベクトルビッ
トはその後、ネットの他端に連結した集積回路１２の対
応する機能入力ビン１７に与えられ、こうしてその回路
は「更新」される。このようにして集積回路１２の各機
能人出力ビン１７に印加されたテストベクトルビットは
、それに連結したＩｌｏ　　Ｂ５Ｃ１６により受取られ
、ＢＳＣが保持していた元のテストベクトルビットに取
って代わる。境界走査チェーン内で各集積回路１２の制
御ＢＳＣとＩｌｏ　　ＢＳＣに保持されていたテストベ
クトルビットは、応答信号が−ベクトルＴＤ、の形で−
チェーン内の最後の集積回路のＴＤＯに現れるように連
続的にＢＳＣからシフトされる。チェーン内の最後の集
積回路１２のＴＤＯからシフトされたＴＤｌベクトルの
選ばれたビットと、チェーン内の最初の回路ＴＤＩ入力
にシフトされたベクトルＴＤ　　の選ばれたビットとを
比較することにより、ネット１１の完全性が決定可能で
ある。もし境界走査チェーンの１組の集積回路１２の機
能入力・出力ビン１７に接続しているネット１１が別に
短絡しても切断されてもいなければ、ネットの道端に連
結した１組のＢＳＣ１６の各々に接続したテストベクト
ルビットは同一にならねばならない。よってこのような
りＳＣの各組に関するテストベクトルビットの偏差は対
応するネッ１１内の欠陥を表わしている。

テストシステム１０の詳細 ネット１１の境界走査テストの原理の全体的な概観を終
了し、テストシステム１０の詳細をここで記述する。第
１図でかなり理解できるように、テストシステム１０は
第２図でより詳細に説明されるコントローラ２２からな
る。この目的のためには、コントローラ２２が境界走査
チェーン内の最初の集積回路２２のＴＤＩ入力への入力
に連続的にテストベクトルＴＤ　　を生産する機能を持
つことを理解すれば十分である。またコントローラ２２
はテスト中にチェーン内の最後の集積回路１２のＴＤＯ
からシフトされる各ベクトルＴＤ、を受取る機能を持つ
。さらにコントローラ２２は各集積回路１２内のＴＡＰ
コントローラー８を制御するためのテストモード信号（
ＴＭＳ）を生産する。加えて、コントローラ２２は他の
２つの信号−動作を同期させるためにＴＡＰコントロー
ラー８に入力するテストクロック信号（ＴＣＫ）、構成
制御可能ネットワーク２４内で信号の流量を制御するた
めに流れ制御信号（ＦＣ）−を生成する。

望ましいことに、ネットワーク２４は５つのマルチプレ
クサ２６−３４を含むが、それぞれは各々“０゛１″と
ラベルされた第１入力と第２入力を持っている。マルチ
プレクサ２６−３４の各々は、以下記述する方法でＦＣ
信号に由来する制御信号に反応する。ここで渡される制
御信号が論理的にローレベルか論理的にハイレベルかど
うかにより、マルチプレクサ２６−３４の各々は選択的
に、第１入力あるいは第２入力での信号を出力に渡す。

マルチプレクサ２６の第１及び第２入力には、コントロ
ーラ２２からのＴＭＳ信号とテストシステム１０のテス
トモード選択（ＴＭＳ。

１）入力で与えられるＴＭＳ信号とがそれぞれ供給され
る。マルチプレクサ２６はＦＣ信号に由来する制御信号
Ｃに反応する。信号Ｃが論理的にローレベルのとき、マ
ルチプレクサ２６はコントローラ２２からのＴＭＳ信号
をテストシステム１０の最初のテストモード選択信号出
力（ＴＭＳ、）へ通過させる。ＴＭＳ、は、各集積回路
１２内のＴＡＰコントローラ１８のテストモード選択（
ＴＭＳ）信号入力に連結している。逆に、制御信号Ｃが
論理的にハイレベルにあるとき、テストシステム１０の
Ｔ　Ｍ　Ｓ　＋−ｉでのテストモード選択信号がマルチ
プレクサ２６によりテストシステム１０のＴ　Ｍ　Ｓ　
、出力へ通される。

マルチプレクサ２８の第１及び第２入力には、コントロ
ーラ２２により生成されるテストベクトルＴＤ　　とテ
ストシステム１０のテストデータ入力ＴＤＩ、、で与え
られるテストベクトルとがそれぞれ供給される。マルチ
プレクサ２８はＦＣ信号に由来する制御信号ＣＩに反応
するが、信号ＣＩが論理的にローレベルにあるとき、マ
ルチプレクサ２８はその第１入力の信号をテストシステ
ム１０の第１テストデータ出力（ＴＤＯ，）へ通す。

ＴＤＯ，は境界走査チェーンの最初の集積回路１２のＴ
ＤＩに連結している。逆に、信号Ｃ１が論理的にハイレ
ベルにあるとき、テストシステム１０のＴＤＩ、、入力
によるベクトルがテストシステムのＴＤＯ，出力に渡さ
れる。

マルチプレクサ３０の第１及び第２入力には、コントロ
ーラ２２により生成されたＴＭＳ信号及びテストシステ
ム１０のＴＭＳ、、入力で与えられるＴＭＳ信号が、そ
れぞれ供給される。マルチプレクサ３０は制御信号Ｃ１
に反応するが、信号が論理的にローレベルにあるとき、
マルチプレクサはコントローラ２２のＴＭＳ信号をテス
トシステム１０の第２テストモード選択出力ＴＭＳ１＋
１に渡す。制御信号Ｃ１が論理的にハイレベルにあると
きマルチプレクサ３０はテストシステム１０のＴＭＳ　
　　入力におけるＴＭＳ信号をＴＭＳ、＋−１ １出力に渡す。

マルチプレクサ３２はバイパスデータレジスタ３６の出
力に連結した第１入力を持ち、そのレジスタ３６の入力
はテストシステム１０のＴＤＩ。

１入力に連結している。マルチプレクサ３２の第２の入
力はテストシステムのＴＤＩ、入力に連結しており、こ
の入力には境界走査テスト中に集積回路１２のチェーン
からシフトされたテストベクトルＴＤ、が与えられる。

マルチプレクサ３２は流れ制御信号ＦＣに由来する制御
信号Ｃ２の状態に反応するが、Ｃ２信号が論理的にロー
レベルにあるとき、マルチプレクサ３２はテストシステ
ム１０のＴＤＩ　　　入力でのベクトル々Ｔ　Ｄ　Ｏｉ
　＋ｉ−１ 出力に渡す。Ｃ２信号が論理的にハイレベルにあるとき
、集積回路１２のチェーンからシフトされたテストベク
トルＴＤ、はマルチプレクサ３２によってテストシステ
ム１０のＴ　Ｄ　Ｏ、＋、比出力渡される。

ここでＢＰＤＲ３６を除去することにより、テストシス
テム１０のＴＤｌｌ−、入力で受信したベクトルをマル
チプレクサ３２の第１入力に直接（ビット毎に）渡すこ
とが可能ならば、レジスタを設けるより明白な利点があ
る。テストシステム１０のＴＤＩ、、入力とマルチプレ
クサ３２の第１入力の間にバイパスデータレジスタ３６
を介在させることにより、ＴＤＩ、１入力で受信したテ
ストベクトルビットはそれぞれマルチプレクサによって
Ｔ　Ｄ　Ｏ、＋、比出力渡されるとき同期されるが、こ
れはレジスタＴＤＫクロック信号に応じて刻時されてい
るからである。

テストシステム１０ のＴＤｌ　　　入力からＴ　Ｄ　Ｏｉ＋を出力へ渡され
る−１ テストベクトルビットの同期を行うためにはＢＰＤＲ３
６は少なくとも１ビット長くなければいけない。実際に
ＢＰＤＲ３６は少なくとも２ビットを保持するよう選択
されている。ネットワークマ２４が後述する“単一リン
グボードバイパス″モードの動作状悪にあるとき、この
２ビットは各々°１°と“０“に初期化されている。こ
れにより、多回路ボード１３間のＴＤＯ情ＴＤＩ、、経
１＋１ 路の完全性を検査することができる。

マルチプレクサ３４の第１及び第２入力にはテストシス
テム１０のＴＤｌ　及びＴＤｌｌ−１入力■ が各々連結している。マルチプレクサ３４は制御信号Ｃ
２に反応するが、制御信号が論理的にローレベルにある
とき、マルチプレクサはテストシステム１０のＴＤＩ、
入力でのベクトルをコントローラ２２に渡す。逆に、Ｃ
２信号が論理的にハイレベルにあるとき、Ｔ　Ｄ　Ｉ　
＋−を入力でのテストベクトル信号はマルチプレクサ３
４によりコントローラ２２に転送される。

制御信号Ｃ，ＣＩ、Ｃ２は以下の方法でコントローラ２
２により形成されるＦＣ信号に由来する。

実際には、ＦＣ信号は２ビット（ｃｌ、（２）からなり
、２ビットレジスタ３８の２箇所の位置各々に記憶され
ている。Ｃ１ビット、Ｃ２ビットはレジスタ３８からＣ
１信号、Ｃ２信号として出力される。制御信号ＣはＡＮ
Ｄゲート４０によりＣ１ビット、Ｃ２ビットの論理積に
より求まる。

上述のようにネットワーク２４は、システム１０のコン
トローラ２２から又はＴＭＳ、、及びＴＤ　Ｉ　＋−を
入力のδ々一方からのどちらからか受信ｌまたＴＭＳ信
号とＴＤ　　ベクトルを選択的に境界走査チェーン内の
集積回路１２に渡す。加えてネットワーク２４はシステ
ム１０のコントローラ２２から又はＴＭＳ、、及びＴ　
Ｄ　Ｉ　ｉ−を入力の谷々−ノｊからのどちらからか受
信したＴＭＳ信号とＴＤ　ベクトルを選択的にＴＭＳ、
＋１及びＴＤＯ，。

１出力に各々渡す。第８図を参照すると、集積回路１２
の特殊なチェーンに接続したテストシステム１０が他の
１つ以上とデイジ−チェーン化されて、各テストシステ
ムのＴＤＩ　　　ＳＴＭＳ、。

−１ 入力がチェーン内で別の直ぐ先のＴＤＯ、、Ｔ１＋１ ＭＳ、＋１出力に連結していることがわかる。

以後、より理解が深まるだろうが、各テストシステム１
０内でネットワーク２４（第１図を参照）を選択的に＄
１１１１することにより、１つのテストシステムにより
形成されるＴＭＳ信号は他の各システムに渡されていく
ことが可能である。また、谷ネットワーク２４を選択的
に制御することにより集積回路１２の最初のチェーンか
らシフトされたテストベクトルＴ　Ｄ　ｒは−テストベ
クトルＴＤ。

が集積回路の接続したチェーンに転送されるように−チ
ェーン内の次に続くテストシステム１０に入力のために
転送され得る。このようにして各テストシステム１０に
接続した集積回路１２のチェーンは、１つ以上のテスト
システムに接続した回路を効率よく直列に接続可能であ
り、異なるチェーン内の回路に接続しているネットをテ
ストできる。

第２図はコントローラ２２の模式的なブロック図を示す
。好ましい実施例において、コントローラ２２は、デー
タ及び制御信号を外部テスト診断システム４３から受信
しまた送信する際に通過するプロセッサ・インターフェ
ース４２を含む。外部テスト診断システムは実際には当
業者に既知の市販のテストシステムからなる。インター
フェース４２は制御回路４６により制御される人出力ラ
ッチ４４を含む。インターフェース４２は１４（Ｉの双
方向データ線ＤＯ−７（一般には８、よって８とットデ
ータバイトが両者間で通信可能である）を経由して外部
テスト診断システムに連結している。

インターフェース４２は外部テスト診断システムに連結
し、チップイネーブル（ＣＥ）信号、レジスタアドレス
（ＲＡ）信号、読取り書込み（Ｒ／Ｗ）信号、データス
トローブ（ＤＳＴＢ）信号、テストクロック入力（ＴＣ
ＫＩＮ）信号を受信する。ＣＥ倍信号１つの２進ビット
からなり、このビットが論理的にローレベルのとき、イ
ンタエース４２を使用可能にする。ＲＡ倍信号１つの２
進ビットからなり、外部テスト診断システムによるラッ
チ４４のアドレス指定を制御する。Ｒ／Ｗ信号は１つの
２進ビットで、データがラッチ４４に書込まれているか
あるいはラッチ４４から読取られているかを示す。ＤＴ
ＳＢ信号は１つのビットで、論理的にローレベルのとき
に、正しいデータがデータ線Ｄｏ−Ｄ７にあることをイ
ンターフェース４２に知らせる。ＴＣＫ　ＩＮ信号は１
つの２進ビットかつ時変数で、このビットからＴＣＫ信
号が引き出される。

インターエース４２はバス４８を経由して、３種のレジ
スタ５２．５４．５６を含むレジスタバンク５０に連結
している。レジスタ５２は、データ（例えば境界走査チ
ェーンの長さなどコントローラ２２の動作に必要なもの
）記憶を支配するので°データ゛というラベルを有する
。レジスタ５４は、割込み状態のような状態情報を記憶
するので、′ステータス”というラベルを有する。この
目的のためにレジスタ５４は、選択された割込みビット
のみが分かるように１つ以上の割込みビットをマスクす
るあるいはぼかすことを支配する割込みマスクをもまた
工己憶できる。

レジスタ５６は、コントローラ２２の動作を制御する情
報を記憶するので“コントロール”レジスタとラベルさ
れている。例えばレジスタ５６は１つ以上の２進データ
ビットを含み、ベクトルＴＤ、がテストシステム１０に
シフトされる時、同様にテストベクトルＴＤ　　が第１
図の回路１２のチェーンにシフトアウトされる時を制御
する。さらに制御レジスタ５６は、流れ制御信号ＦＣを
構成する１組のＣ１、Ｃ２ビットを各々記憶する。

バス５８はレジスタバンク５０を第１図のレジスタ３８
に連結させるが、テストデータ出力（ＴＤｏ）信号ジェ
ネレータ６０、ＴＭＳ信号ジェネレータ６２、ＴＣＫ信
号ジェネレータ６４、テストデータ入力（ＴＤＩ）レシ
ーバ−６６、割込み制御論理回路６８も同様に３８に連
結される。ＴＤｏジェネレータ６０は一詳細は第３図で
述べるが一部１図の境界走査内の回路１２に渡されるテ
ストベクトルＴＤ　　を生成する。ＴＭＳジエネレ〇 一タロ２は一般に、テスト制御情報（レジスタ５６に記
憶されている）をＴＭＳ信号として第１図の回路１２の
チェーンに出力する特別なレジスタの形をとる。

ＴＣＫジェネレータ６４は、ＴＣＫ　ＩＮ信号を分周し
てＴＣＫ信号を生成するプログラマブル分周器の形をと
る。ＴＤＩレシーバ−６６は基本的に１つ以上のＲＡＭ
からなり、ＲＡＭは第１図のマルチプレクサ３４から受
信したテストベクトルＴＤ、の記憶を支配する。割込み
制御論理６８は一般に１つ以上の論理ゲート（ＡＮＤ、
０ＲＮＡＮＤなど）ＴＯＵＬ、これらのゲートは組合わ
せによりステータスレジスタ５４に記憶される割込み情
報をマスクし、外部テスト診断システムに割込み信号Ｉ
ＮＴを与える。

Ｔ　Ｄ　Ｏ（，４号ジェネレータ６０ 第３図は第２図のテストデータ出力（ＴＤＯ）信号ジェ
ネレータ６０の模式図を示すが、以下に説明するように
、ジェネレータ６０は第１図のＢＳＣ１６間のいずれの
電位衝突をも避ける連続テストベクトルＴＤ　　をと都
合よく生成する。第３図でわかるようにＴＤＯ信号ジェ
ネレータ６０は、外部テスト診断測定システム４３によ
り渡される一連のベクトルの記憶を支配する第１メモリ
７０からなる。メモリ７０に記憶された６ベクトルはテ
ストベクトルＴＤ　　を表わし、ＴＤ　のビＯＯ ットは第１図の集積回路１２の境界走査チェーン内のＢ
ＳＣ１６にシフトされることになる。メモリ７０に記憶
された各ＴＤ　　ベクトルのビットは厳しく選択される
ので、対応するスリー・ステートゲートを制御するδ制
御ＢＳＣにシフトする、あるいは保持される特別のビッ
トはテスト中に他のゲートで衝突を起こさない。このビ
ットは必要に応じて“１°あるいは“０°になろう。レ
ジスタ７０の各ベクトルの残るビットは、関係がないこ
のビットは実際にはＢＳＣ１６にシフトアウトされない
−のでＸで表わされる。メモリ７０はシフトレジスタ７
２に連結した出力を持ち、このレジスタ７２はクロック
信号（一般にはＴＣＫ信号）に応じて各テストベクトル
の各２進数の１、Ｏを順次シフトアウトする。シフトア
ウトされたビットは反転１．−１１３１ユニツト７４へ
入力するが、般に７４は２入力の排他的論理和（ｅｘｃ
ｌｕｓｉｖｅ　ＯＲ）で出力はマルチプレクサ７６の第
２入力（ラベルは１）に連結している。

ＴＤＯ信号ジェネレータ６０に接続した第２メモリ７８
は点線によって囲まれているが、このメモリがテストジ
ェネレータの物理パートではないことを示している。実
際には、メモリ７８は事実ＴＤｉレシーバ６６の一部だ
が、ＴＤＯ信号ジェネレータ６０により共有されている
。テストシステム１０の所定の間隔での動作中、メモリ
７８はシフトアウトされたテストベクトルＴ　Ｄ　＋の
最小限部分を記憶・保持し、外部テスト診断システム４
３へ入力を行う。他の間隔でメモリ７８は、対応するス
リー・ステートゲート２０の制御を支配する、６回路１
２内のＢＳＣ１６のデーターマツブの形になっている−
を指定してロードする。

メモリ７８がＴＤＯ信号ジェネレータ６０により共有さ
れるのはこの間隔中である。

メモリ７８に記憶される”ＢＳＣマツプ２内では、各“
１゛が第１図の対応するスリー・ステートゲートをｉ［
１するＢ５Ｃ１６を表わす。これらのＢＳＣ１６では、
そこで保持されるテストベクトルビットが慎重に選択さ
れ、電位衝突を避ける。逆に、各“０”が、回路１２の
応用論理１４と対応する人出力ビン１７間でデータを渡
すことを支配する入出力Ｂ５Ｃ１６を表わす。

メモリ７８はシフトレジスタ８０に連結した出力を持つ
が、代わりにシフトレジスタ８０は２入力ＡＮＤゲート
８２の第１入力と連結している。

ＡＮＤゲート８２の第２入力には、情報信号がメモリ７
８から渡されている間隔中、常に論理的にハイレベルに
ある制御信号ＳＳＭが供給される。

ＡＮＤゲート８２の出力は以下に記述する自動テストパ
ターンジェネレータ８５を使用可能にする機能を持つ＄
制御信号ＴＰＧ　　ＥＮＡＢＬＥと共にＯＲゲート８４
で論理和を与える。

自動テストパターンジェネレータ８５は、特定のアルゴ
リズムに沿って連続なテストベクトルＴＤ　を生成する
よう構成される。好ましい実施例において、ジェネレー
タ８５は４つの異なるモジュール８６．８８．９０．９
２を持ち、各々が４つの異なるアルゴリズムに別々に一
致する連続なテストベクトルＴＤ　　の生成を支配する
。最初のモジュール８６は、′ウオーキング１′ベクト
ル群−つまり、対角成分が全て“１″からなり、残るビ
ットが全て０″のベクトル行列−の生成を支配するる。

このテストベクトルを生成するために、モジュール８６
は図示される方法でカスケード構造をとる２つのカウン
タ９４と９６を含む。

カウンタ９４．９６両方ともｖＩＮ−Ｎはネット１１が
テストされる際に望ましい数−から数え下げる。カウン
タ９６は、０まで数え下げられたらカウンタを丙ロード
するバッファ９８に連結している。カウンタ９４と９６
の出力は各々、比較器１００の第１入力と第２入力に連
結している。

動作中、カウンタ９４．９６共に外部テスト診断システ
ムからの［Ｎで初期化される。１ｉｉ！Ｎはまたバッフ
ァ９８にも記憶される。カウンタ９４と９６の最初の数
はＮに等しいので、比較器１００の出力は“１″である
。以後、カウンタ９６は１減算され、毎回１ずつ減算し
、比較器は０を出力する。カウンタ９６が０に減算され
ると、カウンタ９４はＮ−１に減算する。カウンタ９６
はＮを再ロードして、再び減算する。カウンタ９４と９
６の数が等しいとき−ここでは各々がＮ−１に数え下げ
られたとき起こる−のみ比較器は一旦再び１°を出力す
る。他のときは常に比較器は０を出力する。ここで分か
るように、比較器はカウンタ９４と９６が各々同時にＮ
、Ｎ−１、Ｎ−２、・・Ｎ−Ｈに数え下げられたときの
み“１°を出力し、これはベクトル行列の直交成分が全
て“１′であることに帰する。

モジュール８８はテストベクトルのカウント配列−すな
わち値が単調に増加する１組の連続なテストベクトル−
を生成する。この１組のテストベクトルを生成するため
に、モジュール８８は２つの数え下げカウンタ１０２と
１０４を含む。カウンタ１０２は、−旦０に減算すると
カウンタを百ａ−ドするバッファ１０６に接続している
。カウンタ１０２の出力は、カウンタ１０４の出力数に
より制御されるマルチプレクサに入力として渡される。

カウンタ１０２の出力は検出論理回路１１０に連結して
おり、１１０はカウンタが１まで数え下げられたことを
検出し、カウンタ１０４に数えドげを始めるようこのこ
とを知らせる。

動作中、カウンタ１０２にはｔａＮがロードされる。カ
ウンタ１０４はＮ、ｒ＋ｏｇ　（Ｎ　＋　２）ｌ　　　
が−■ ロードされる。その後、カウンタ１０２が減算されて１
に達すると再び初期化される。同時に、検出論理１１０
はカウンタ１０４に数え下げるよう信号を送る。カウン
タ１０４の出力はマルチプレクサ１０８の制御入力に連
結しているので、このカウンタの数がカウンタ１０２の
どの出力線がマルチプレクサに通ずるかを決定する。カ
ウンタ１０２はＮまでｒ＋ｏｇ　（Ｎ＋２）１　　回カ
ウントし、毎回ｒ＋ｏｇ　ｃ　Ｎ＋２）１　　の線を連
続してマルチプレクサに渡し、ベクトルのシリアルなカ
ウント配列になる。

モジュール９０は逐次的に擬似ランダムテストベクトル
ＴＤ　　を生成する。０は擬似ランダムベクトルを生成
し、モジュール９０は多入力排他的論理和ゲート（ＥＸ
ＯＲ）１１２からなるフィードバックポリノミアル回路
を含むが、１１２の入力は選択された１組のフリップフ
ロップ回路１１４の各出力と各々連結している。フリッ
プ７０ツブ１１４はカスケード構造（すなわちデイジ−
チェーン）をとり、最初のフリップフロップの入力がＥ
ＸＯＲゲート１１２の出力に連結し、最後の７リツプフ
ロツブの出力がモジュール９０の出力に渡る。残るフリ
ップフロップ１１４は各々続く１組のフリップフロップ
の別々の出入力に各々連結した人出力を持つ。各フリッ
プフロップの１１４の選ばれたものがＥＸＯＲゲートの
入力の別々の１つに連結した出力を持つ。

動作中に、フリップフロップ１１４は刻時される（一般
にはＴＣＫ信号に応じて）と、チェーン内のフリップフ
ロップの最後が、回路のどのフリップフロップがＯＲゲ
ート１１２の入力に連結した出力を持つかに依存した特
別な再帰関係を保持した信号を作る。フリップフロップ
１１４がＮ回刻時することにより、擬似ランダム分布を
持つ連続ビットが得られるだろう。フィードバックポリ
ノミアル回路のさらなる議論には、参考文献はビー・パ
ープル（Ｐ、Ｂａｒｄｅｌｌ）らによるｒＶＬｓＩの適
切なテキスト：擬似ランダム技術（Ｂｕｉｌｔ−Ｉｎ　
Ｔｅｘｔ　ｆｏｒ　ＶＬＳＩ：Ｐｓｃｕｄｏｒａｎｄａ
ｓ　Ｔｅｃｈｎｉｑｕｅｓ）　Ｊ　、６６頁、Ｊｏｈｎ
　Ｖｉｌｅ）’　＆　５ｏｎｓ　　（１９８７年）があ
り、本明細書では参考文献として紹介する。

モジュール９２＃Ｉｋ４には全て１からなるテストベク
トルＴＤ　　を生成して終わる。このベクトルを生成す
るために、モジュール９２はインバータ（図示せず）を
構成し、その入力は常に論理的にローレベルで信号は渡
される。

各モジュール８６．８８．９０．９２の出力はマルチプ
レクサ１１６の別々の入力に渡され、マルチプレクサ１
１６はその各々の入力の信号を、外部テスト診断システ
ム４３からの制御入力が渡されるモード選択信号に沿っ
たマルチプレクサの出力に選択的に渡す。マルチプレク
サ１１６の出力は反転制御素子７４と同じ反転制御素子
１１８を通り、マルチプレクサ７６の第２入力に渡され
る。

テストデータジェネレータ６０の動作は、ＳＳＭとＴＰ
Ｇ　　ＥＮＡＢＬＥ信号の状態により制御され、これら
の信号は外部テスト診断システム４３により生成される
。ＳＳＭ信号とメモリ７８からのテストベクトル出力の
ビットの両方共論理的にハイレベルにあるとき、それに
よりＡＮＤゲート８２の出力は論理的にハイレベルにな
るであろう。結果として、ＯＲゲート８４は論理的にハ
イレベルを出力し、このレベルが自動テストパターンジ
ェネレータ８６を抑制し、シフトレジスタ７２の出力信
号がマルチプレクサ７６を通ることになる。このように
、マルチプレクサ７６により直ぐ出力されるカストベク
トルＴＤ　　の現ビットは“安全０である、すなわち第
１図のＢＳＣ１６の間で全く電位衝突を起こさないだろ
う。もしＴＰＧ　　ＥＮＡＢＬＥ信号がまた論理的にハ
イレベルであれば、ＡＮＤゲート８２の出力信号の状態
に関わらず、同じ結果がまた達成される。逆にＡＮＤゲ
ート８２の出力信号とＴＰＣ；　　ＥＮＡＢＬＥ信号が
両方共論理的にローレベルであるとき自動テストパター
ンジェネレータ８５が使用可能になる。同時にマルチプ
レクサ７６は、シフトレジスタ７２の出力信号よりもむ
しろ自動テストパターン信号８５の出力信号を通すため
に使用可能になる。このように、マルチプレクサ７６に
よる出力テストベクトルＴＤ　　の現ビットは４つのモ
ジュール８６−９２のうちの１つより生成される。

理解されるだろうが、ＴＰＧ　　ＥＮＡＢＬＥ信号の状
態が、メモリ７０に記憶されている所定のテストベクト
ルあるいは自動テストパターンジェネレータ８５により
生成されたベクトルのどちらがテストジェネレータ６０
による出力となるか、を設定する。ＳＳＭ信号の状態が
、自動テストパターンジェネレータ８５により出力され
るベクトル配列がメモリ７８に含まれる情報を代用して
変形されるかどうか、を決定する。ＳＳＭという用語は
“５ｃａｎ　５ｅｑｕｅｎｃｅ　５ｏｄｌｌ”ｌｅｄ’
という語句の短縮形で、ＳＳＭ信号の状態が自動テスト
パターンジェネレータ８５により作られたベクトルの走
査配列を液形するという事実を反映している。

全体動作 テストシステム１０の全体動作は第４図から第７図を参
照することにより完全に理解できる。第４図を参照する
と、テストシステム１０が“マルチリングモードで動作
するのは、コントローラ２２により生成されるＴＭＳ信
号とＴＤ　　ペクトルがネットワーク２４を通してテス
トシステム１０のＴＭＳ　　、ＴＤＯ，出力に各々転送
される間であることが示されている。また、マルチリン
グモードの動作中、ベクトルＴ　Ｄ　＋は回路１２のチ
ェーンからシフトされ、テストシステム１０のＴＤ、入
力に入力し、ネットワーク２４により受取られるコント
ローラ２２に伝送される。

第１図を参照すると、テストシステム１０がマルチリン
グモードで動作するために、制御信号ＦＣの２つのビッ
トＣ１、Ｃ２各々がコントローラ２２により論理的にロ
ーレベルに設定される。このようにして、コントローラ
２２により作られるＴＭＳ信号とＴＤ　　ベクトルはそ
れぞれマルチプレクサ２６と２８を通り、回路１２の境
界走査チェーンに渡されるが、この間、構成装置のチェ
ーンからシフトされ、テストシステム１０のＴＤ１１入
力で受信されるベクトルＴＤ、はコントローラ２２に渡
る。

第８図に関して以前に議論したように、集積回路１２の
特別な境界走査チェーンに接続した各テストシステム１
０は、上流のテストシステムのＴＤＯ、ＴＭＳ、＋、比
出力それぞれ連結したＴ１＋１ ＤＯ、ＴＭＳ、、入力を持つ。逆に、各テス−１ トシステム１０のＴＤＯＳＴＭＳ、＋、比出力、４１ 下流のテストシステムのＴＤＯ、ＴＭＳｌ−１、、、Ｉ
−１ 入力に連結している。各テストシステム１０がマルチリ
ングモードで動作するとき、その下流の隣接するシステ
ムからＴＤＯ、ＴＭＳ、、入カ−１ で受信したＴＭＳ信号とＴＤｏベクトルは単に無視され
る。このために、Ｔ　Ｄ　Ｉ　ｉ−ｔ　−ＴＭ　Ｓ　、
。

間の結合は実線ではなく点線で示されている。むしろ、
各テストシステム１０は、そのコントローラ２２からベ
クトルＴＤ　　とＴＭＳ信号とを対応する回路１２の境
界走査チェーンに渡す。同時に、各回路１２のチェーン
からシフトされたベクトルＴＤ、は、チェーンに接続し
たテストシステム１０のコントローラ２２により受取ら
れる。

第５図を参照すると、“単一リングトランシーバ−”モ
ードで動作するテストシステム１０が示されている。テ
ストシステム１０がこのモードで動作するとき、ＴＤＩ
、、入力で受信されたテストベクトルＴ　Ｄ　ｌはネッ
トワーク２４を通り受取られるコントローラ２２に転送
される。コントローラ２２により作られるＴＭＳ信号は
接続した回路１２のチェーンへ通じ、ＴＭＳ、出力とし
てコントローラ２２ヘネツトワーク２４を通り転送され
る。ＴＭＳ信号はまた下流のテストシステムへ通じ、テ
ストシステム１０のＴＭＳ、、出力へ転送される。テス
トシステムのコントローラ２２により作られるＴＤ　　
テストベクトルはネットワーり２４を通り回路１２のチ
ェーンに通じるため、ＴＤＯ，出力に転送されるが、回
路チェーンからシフトされたＴ　Ｄ　１ベクトルは、下
流のテストシステムのＴＤＩ、、入力に受信されるよう
、ネットワーク２４を通りテストシステムのＴ　Ｄ　Ｏ
、＋。

出力に転送される。

第１図を参照すると、テストシステム１０を単一リング
モードで動作するために、制御信号ＦＣのビットＣ１、
Ｃ２はコントローラ２２によりそれぞれ論理的にローレ
ベルとハイレベルに設定される。ビットｃ１、Ｃ２がこ
の論理レベルにあるとき、マルチプレクサ３４はテスト
システム１０のＴＤＩ、１入力で受信されるテストデー
タを上流のテストシステムからコントローラ２２に渡す
がこの間、マルチプレクサ３８はＴＤ　　信号をコント
ローラからＴＤＯ，出力に渡す。同時に、マルチプレク
サ２６と３０は各々コントローラ２２により作られたＴ
ＭＳ信号をそれぞれＴＭＳ、。

ＴＭＳ＋＋１出力に渡すが、その間、マルチブレクサ３
２はシフトアウトされたベクトルＴＤｌを回路１２のチ
ェーンからテストシステム１０のＴＤＯ１＋１出力に渡
す。

第５図を参照すると、テストシステム１０が単一リング
トランシーバ−モードで動作するとき、コントローラ２
２は回路１２の境界走査チェーンから受信したＴＤ、ベ
クトルを受取らず、代わりにテストシステム１０のＴＤ
Ｉ、１入力で受信したテストベクトルを受取る。回路１
２のチェーンからシフトされたテストベクトルＴＤ、は
テストシステム１０のコントローラ２２にではなく、そ
こから下流のテストシステムに転送される。よって、単
一リングトランシーバ−モードでは、各テストシステム
１０が上流のテストシステムに接続した集積回路１２の
境界走査チェーンからシフトされたＴＤ、ベクトルをそ
の境界走査集積回路チェーンに渡すことを支配する。第
９図を参照すると、テストシステム１０の１つが単一リ
ングトランシーバ−モードで動作し、かつその他のシス
テムが以Ｆに記述する″コントローラバイパス”モード
で動作する間、各テストシステム１０に接続した集積回
路１２の境界走査チェーンは他のテストシステムのチェ
ーンと効率よくデイジ−チェーン化され、境界走査テス
トされる回路のチェーン間の相互接続を可能にする。

Ｔｉ６図を参照すると、“ＩＩ′ｌ−リングコントロー
ラバイパスモード゛で動作するテストシステム１０が示
されている。このモードでは、上流のテストシステムか
らテストシステム１０のＴＭＳ、−１で受信されるＴＭ
Ｓ信号は、ネットワーク２４を通り、回路１２のチェー
ンと下流のテストシステムによりそれぞれ受信されるた
めＴＭＳ、　、ＴＭＳ１＋１出力に転送される。下流の
テストシステムからテストシステム１０のＴＤＩｌ、、
１入力で受信されたテストベクトルはネットワーク２４
により集積回路１２の境界走査チェーン転送のためＴＤ
０１出力に運ばれる。集積回路１２の境界走査チェーン
からシフトされ、テストシステム１０のＴＤＩ、入力に
渡されるテストベクトルＴＤ、はネットワーク２４によ
りテストシステムのＴ　Ｄ　ＯＩ＋ｌ出力に転送される
。

第１図を参照すると、単一リングバイパスモードでテス
トシステム１０の動作を実行するために制御信号ＦＣの
ビットＣ１、Ｃ２は共にコントローラ２２により論理的
にハイレベルに設定される。

このレベルに設定されたＣ１、Ｃ２によりマルチプレク
サ２６と３０は各々Ｔ　Ｍ　Ｓ　ｔ　−を入力にあるテ
ストモード選択信号をＴＭＳ　　、ＴＭＳ、＋１出力に
それぞれ渡す。マルチプレクサ２８と３２は６々ＴＤＯ
入力とＴＤＩ、入力にあるテスト−１ ベクトルをＴＤＯ％ＴＤＯＩ＋ｌ出力にそれぞれ渡す。

理解されるように、単一リングコントローラバイバスモ
ードで動作中に、テストシステム１０は第９図で分かる
ように同じ走査経路で少なくとも上流と下流の隣接する
システムと共に動作する。しかし、コントローラ２２は
バイパスのまま残る。このために、このモードは単一リ
ングコントローラバイバスモードと名付けられている。

第７図は″単一リングボードバイパス“モードでのテス
トシステム１０の動作を示す。このモードでの動作中に
、テストシステム１０のＴＭＳｌ−，５ＴＤＩ、、入力
でそこから上流のシステムから受信したＴＭＳ信号とテ
ストベクトルは、ネットワーク２４を通り、そこから直
ぐ下流のシステムへの転送のためにテストシステムのＴ
ＭＳ１＋ｌ。

Ｔ　Ｄ　０１＋、出力にそれぞれ渡される。コントロー
ラ２２から、あるいは上流のテストシステムから回路１
２のチェーンに渡るテストベクトルＴＤ。

はない。

第１図を参照すると、単一リングボードバイパスモード
でテストシステム１０の動作を実行するために、ｌ１ｍ
信号ＦＣのビットＣＩ、Ｃ２は各々論理的にハイレベル
とローレベルに設定される。

ビットｃ１とＣ２がこのレベルに設定されているとき、
マルチプレクサ３０と３２はテストシステム１０のＴＤ
　Ｉ　　　、ＴＭＳ、１入力での信号を−１ ＴＤＯ，＋、（バイパスデータレシジスタ３６を通り）
出力、ＴＭＳ　　　、出力にそれぞれ渡す。７１＋１ ルチブレクサ２８と３４は、テストシステム１０のＴＤ
ＩＩ−１入力からのテストベクトルを集積回路１２の境
界走査チェーンに渡し、境界走査回路チェーンからシフ
トアウトされたテストベクトルＴＤ、をコントローラ２
２に渡すように動作するが、入力テストベクトルとシフ
トアウトされたテストベクトルは無視される。テストシ
ステム１０のＴＤ　Ｉ　　　、ＴＭＳＩ−、入力にそれ
ぞれ入力す１−す るテストベクトルとテストモード選択信号は、この間に
回路１２のチェーンに影響を与えずにＴＤｏ　　　、Ｔ
ＭＳ、＋、出力に直接波されるので、こ１１ の動作モードは単一リングバイパスモードと記述される
のが適当である。

前述のテストシステム１０は、走査経路（マルチリング
モード動作）で集積回路１２を選択的にテスト１１１能
であり、より長い動作経路（単一リングモード動作）で
の複数の回路をテストするために複数の別のテストシス
テムを連結ｒｉ１能である。

本テストシステムの明白な利点は、迅速なテストと診断
を可能にする能力である。一連の回路ボードとバックブ
レーン（図示せず）間の連結の欠陥を検出するために、
特別な回路ボード１３に接続したテストシステム１０は
第５図によって示される通り単一リングトランシーバ−
モードに設定される。６残る回路ボード１３に接続した
テストシステム１０は第６図によって示される通り単一
リングコントローラバイパスモードで動作されよう。各
回路ボード１４上の集積回路１２の境界走査チェーンは
第９図によって示される通り１つの長い経路内で他のボ
ード上のチェーンと共にデイジ−チェーン化されるだろ
う。同時に、回路１２の境界走査チェーンはそのテスト
システムからクロック信号ＴＣＫを受信し続けるので、
同期されたまま残る。

本発明の他の利点は、各テストシステム１０が第４図に
示される通り他のシステム（マルチリングモードにある
）から独立して動作可能で、よって８回路ボード１３上
の回路１２のチェーンを同時にテストすることが達成可
能なことである。

なお、上記実施例は本発明の原理の例証に過ぎないこと
を理解すべきである。様々な変形や変法が当業者により
なされることが可能であり、それらは本発明の原理の具
体化であり、本明細吉の範囲また精神の範喘にあるだろ
う。

【図面の簡単な説明】

ｍ１図は本発明の好ましい実現に沿ったテストシステム
の模式的なブロック図、 第２図は第１図のテストシステムの一部からなる境界走
査コントローラの模式的なロブロック図、第３図は第２
図の境界走査コントローラの素子からなるテストデータ
出力信号ジェネレータの模式的なブロック図、 第４図から第７図は第１図のテストシステムの４つの異
なる動作モードを示す模式的なブロック図、 第８図はマルチリングモードで動作するためのデイジ−
チェーン方式で接続した複数の第１図のテストシステム
を示すブロック図、 第９図は単一リングモードで動作するためのデイジ−チ
ェーン方式で接続した次数のテストシステムを示すブロ
ック図である。 ＦＩＧ。 ４ マルチリングｌ七−Ｆ ＦＩＧ。 華−り〉グトランンーパゝ ＦＩＧ。 ６ ＦＩＧ、　　７ １（−リングに′−ド゛ バ１イｌもス七、　−）′＋

Claims (1)

1. 【特許請求の範囲】 １、回路ボードにテストデータ信号を供給し、前記テス
   トデータ信号の受信に続いて前記ボードにより生成され
   た応答信号を分析のため受取ることにより、前記ボード
   をテストするテストシステムにおいて、 前記回路ボードに入力する前記テストデータ信号を生成
   し、前記テストデータ信号の受信に続いて前記ボードに
   より生成された応答信号を受取り、また前記回路ボード
   との間の信号の通行を制御するための流れ制御信号を生
   成するコントローラ手段（２２）と、 前記コントローラ手段と前記回路ボードとの間に連結さ
   れ、前記流れ制御信号に反応して、前記コントローラ手
   段からあるいは他の回路ボードに接続した他のテストシ
   ステムから前記回路ボードに前記テストデータ信号を選
   択的に通過させ、かつ前記回路ボードから前記コントロ
   ーラ手段へあるいは他のテストシステムへ前記応答信号
   を選択的に通過させるネットワーク手段（２４）と、を
   有することを特徴とする回路ボードテストシステム。 ２、前記ネットワーク手段（２４）は、更に前記コント
   ローラ手段からあるいは他のテストシステムから第２の
   他のシステムへ前記テストデータ信号を選択的に通過さ
   せることを特徴とする請求項１記載のシステム。 ３、前記ネットワーク手段が、 前記コントローラ手段からの前記テストデータ信号を受
   信する第１入力と第１の他のテストシステムからテスト
   データ信号を受信する第２入力とを有し、前記コントロ
   ーラ手段からの流れ制御信号に反応して、第１入力及び
   第２入力のいずれかの信号を前記回路ボードへ選択的に
   通過させる第１のマルチプレクサ（２８）と、 前記回路ボードにより生成された応答信号を受信する第
   １入力と第１の他のテストシステムにより生成されたテ
   ストデータ信号を受信する第２入力とを有し、前記コン
   トローラ手段からの流れ制御信号に反応して、第１入力
   及び第２入力で受信した前記信号を前記コントローラ手
   段へ選択的に通過させる第２のマルチプレクサ（３４）
   と、第１の他のテストシステムから前記テストデータ信
   号を受信する第１入力と前記回路ボードからの応答信号
   を受信する第２入力とを有し、前記コントローラ手段か
   らの流れ’制御信号に反応して、第１及び第２入力で受
   信した信号を第２の他のテストシステムに選択的に通過
   させる第３のマルチプレクサ（３２）と、 を有することを特徴とする請求項２記載のシステム。 ４、バイパスデータレジスタ（３６）が第１の他のシス
   テムと第３のマルチプレクサの第１入力との間に介在す
   ることを特徴とする請求項３記載のシステム。 ５、前記コントローラ手段は、 テストデータ信号を生成するテストデータジェネレータ
   （６０）と、 応答信号を受信するテストデータレシーバー（６６）と
   、 前記テストデータジェネレータ及び前記テストデータレ
   シーバーへ制御情報を供給する手段（６２）と、 を有することを特徴とする請求項１記載のシステム。 ６、前記テストデータジェネレータは、 一連の所定の信号を記憶する第１メモリ（７０）と、 前記回路ボードを記述する情報を含む第２メモリ（７８
   ）と、 少なくとも１つのアルゴリズムに従ってテストデータ信
   号を生成する自動テストパターンジェネレータ（８５）
   と、 第１メモリに含まれる前記情報に反応して、第１メモリ
   と前記自動テストパターンジェネレータの各１つから前
   記回路ボードへテストデータを選択的に通過させるマル
   チプレクサ（７６）と、を有することを特徴とする請求
   項５記載のシステム。 ７、前記自動テストパターンジェネレータは、行列形式
   に並べられたとき、対角成分が全て１を表わす一連の連
   続なベクトルからなるテストデータ信号を生成する第１
   モジュール（８６）と、単調に増加する連続なベクトル
   からなるテストデータ信号を生成する第２モジュール（
   ８８）と、各々のビットが擬似ランダムに生成される連
   続なベクトルからなるテストデータ信号を生成する第３
   モジュール（９０）と、 ビットが全て１である連続なベクトルからなるテストデ
   ータ信号を生成する第４モジュール（９２）と、 第１、第２、第３及び第４モジュールの各１つによって
   生成されたテストデータ信号が供給される第１、第２、
   第３及び第４入力を有し、外部から供給されるモード選
   択信号に反応して、前記入力の各１つでの信号を出力ヘ
   選択的に通過させるマルチプレクサ（１１６）と、 を有することを特徴とする請求項６記載のシステム。 ８、テストモード選択信号を回路ボードに供給して前記
   ボードをテストモードで動作させ、またテストデータ入
   力信号を前記回路ボードに供給して該ボードが受信によ
   りシステムにより受取られる応答信号を生成することに
   より、前記ボードをテストするシステムにおいて、 前記回路ボードをテストモードで動作させるテストモー
   ド選択信号、前記回路ボードがテストモードで動作する
   時に前記ボードに応答信号を生成させるテストデータ信
   号、前記テストモード選択信号及び前記テストデータ信
   号の前記回路ボード−の通行と前記回路ボードからの応
   答信号の通行とを制御する流れ制御信号、を生成するコ
   ントローラ手段（２２）と、 前記コントローラ手段と前記回路ボードとの間に連結さ
   れ、前記流れ制御信号に反応して、前記コントローラ手
   段からのテストモード選択信号及びテストデータ信号を
   、あるいは他の回路ボードに接続した他のテストシステ
   ムからのテストモード選択信号及びテストデータ信号を
   前記回路ボードへ選択的に通過させ、また前記応答信号
   を前記回路ボードから前記コントローラ手段へ、あるい
   は他の回路ボードに接続した他のテストシステムへ選択
   的に通過させるネットワーク手段（２４）と、 を有することを特徴とする回路ボードテストシステム。 ９、前記ネットワーク手段は、 前記コントローラ手段からの前記テストデータ信号を受
   信する第１入力と第１の他のテストシステムからテスト
   データ信号を受信する第２入力とを有し、前記コントロ
   ーラ手段からの流れ制御信号に反応して、第１及び第２
   マルチプレクサ入力で受信した信号の各１つを前記回路
   ボードへ選択的に通過させる第１のマルチプレクサ（２
   ８）と、前記コントローラ手段からテストモード選択信
   号を受信する第１入力と、第１の他のテストシステムか
   らテストモード選択信号を受信する第２入力とを有し、
   前記コントローラからの流れ制御信号に反応して、第１
   及び第２入力で受信した別々の信号を前記回路ボードへ
   通過させる第２のマルチプレクサ（２６）と、 他のテストシステムからテストモード選択信号を受信す
   る第１入力と、前記コントローラ手段からテストモード
   選択信号を受信する第２入力とを有し、前記コントロー
   ラからの流れ制御信号に反応して、第１及び第２入力で
   受信した別々の信号を他のテストシステムへ通過させる
   第３のマルチプレクサ（３０）と、 他のテストシステムからテストデータ信号を受信する第
   １入力と、前記回路ボードから応答信号を受信する第２
   入力とを有し、前記コントローラからの流れ制御信号に
   反応して、第１及び第２入力での信号を他のテストシス
   テムへ選択的に通過させる第４のマルチプレクサ（３２
   ）と、 他のテストシステムからテストデータ信号を受信する第
   １入力と、前記回路ボードに連結し前記回路ボードから
   応答信号を受信する第２入力とを有し、前記コントロー
   ラからの流れ制御信号に反応して、第１及び第２入力で
   受信した別々の信号をコントローラへ通過させる第５の
   マルチプレクサ（３４）と、 を有することを特徴とする請求項８記載のシステム。 １０、前記コントローラ手段は、 テストデータ信号を生成するテストデータジェネレータ
   （６０）と、 応答信号を受信するテストデータレシーバー（６６）と
   、 前記テストデータジェネレータ及び前記テストデータレ
   シーバ−に制御情報を供給する手段（６２）と、 を有することを特徴とする請求項８記載のシステム。 １１、前記テストデータジェネレータは、 一連の所定の信号を記憶する第１メモリ（７２）と、 前記回路ボードを記述する情報を含む第２メモリ（７６
   ）と、 少なくとも１つのアルゴリズムに従ってテストデータ信
   号を生成する自動テストパターンジェネレータ（８５）
   と、 第１メモリに含まれる情報に反応して、第１メモリ及び
   前記自動テストパターンジェネレータの各１つからのテ
   ストデータを選択的に通過させるマルチプレクサ（７６
   ）と、 を有することを特徴とする請求項１０記載のシステム。 １２、前記自動テストパターンジェネレータは、 行列形式に並べられたとき、全て１の対角成分となる連
   続なベクトルからなるテストデータ信号を生成する第１
   モジュール（８６）と、 単調に増加する連続なベクトルからなるテストデータ信
   号を生成する第２モジュール（８８）と、ビットが擬似
   ランダムに生成される連続なベクトルからなるテストデ
   ータ信号を生成する第３モジュール（９０）と、 ビットが全て１である連続なベクトルからなるテストデ
   ータ信号を生成する第４モジュール（９２）と、 第１、第２、第３及び第４モジュールの各１つによりそ
   れぞれ生成させるテストデータ信号が供給される第１、
   第２、第３及び第４入力を有し、外部から供給されるモ
   ード選択信号に反応して、入力の各１つでの信号を出力
   ヘ選択的に通過させるマルチプレクサ（１１６）と、 を有することを特徴とする請求項１１記載のシステム。 １３、他のテストシステムとは独立に、各々が関係する
   回路ボードを選択的にテストし、また複数の回路ボード
   を協調してテストするよう動作する複数のテストシステ
   ムにおいて、 各システムは、 前記回路ボードに入力するテストデータ信号を生成し、
   かつ前記テストデータ信号の受信に続いて前記ボードに
   より生成された応答信号を受取り、また各テストシステ
   ムと関係する回路ボードへ及び該回路ボードからの信号
   の通行を制御するための流れ制御信号を生成するコント
   ローラ手段（２２）と、 前記テストシステムに関係する回路ボードと前記コント
   ローラ手段との間に連結され、前記流れ制御信号に応じ
   て、前記コントローラ手段からあるいは他の回路ボード
   に関係する他のテストシステムのコントローラから前記
   テストデータ信号を前記関係する回路ボードへ選択的に
   通過させ、かつテストシステムに関係した前記回路ボー
   ドにより生成された応答信号を、あるいは他のテストシ
   ステムに関係した回路ボードからの応答信号を前記コン
   トローラ手段に選択的に通過させるネットワーク手段（
   ２４）と、 を有することを特徴とする複数のテストシステム。 １４、前記ネットワーク手段は、 前記コントローラ手段からテストデータ信号を受信する
   第１入力と、他のテストシステムのコントローラからテ
   ストデータ信号を受信する第２入力とを有し、前記コン
   トローラ手段からの流れ制御信号に反応して、第１及び
   第２入力での信号を前記回路ボードへ選択的に通過させ
   る第１のマルチプレクサ（２８）と、 前記回路ボードにより生成された応答信号を受信する第
   １入力と、他のテストシステムにより生成されたテスト
   データ信号を受信する第２入力とを有し、前記コントロ
   ーラ手段からの流れ制御信号に反応して、第１及び第２
   入力で受信した信号をその関係するコントローラ手段へ
   選択的に通過させる第２のマルチプレクサ（３４）と、 前記他のテストシステムからのテストデータ信号を受信
   する第１入力と、前記回路ボードから応答信号を受信い
   る第２入力とを有し、前記コントローラ手段からの流れ
   制御信号に反応して、第１入力及び第２入力で受信した
   信号を第２の他のテストシステムへ選択的に通過させる
   第３のマルチプレクサ（３２）と、 を有することを特徴とする請求項１３記載のシステム。 １５、バイパスデータレジスタ（３６）が外部信号源と
   前記第３のマルチプレクサの第１入力との間に介在する
   ことを特徴とする請求項１４記載のシステム。 １６、要素間の電位衝突を避けるため、シリアルに接続
   された要素チェーンに少なくとも１つのテストベクトル
   を供給するシステムにおいて、互いに電位衝突状態にあ
   る要素を識別する要素マップを記憶する第１メモリ（７
   ０）と、 ビットが各々別々の要素の１つに対応し、各ビットが対
   応する要素に割当てられるとき、互いが電位衝突にある
   要素間では全く電位衝突が起こらないように選ばれた各
   ビットを持つ少なくとも１つのテストベクトルを記憶す
   る第２メモリ（７６）と、 所定のアルゴリズムに従って少なくとも１つのテストベ
   クトルを生成する自動テストパターンジェネレータ（８
   ５）と、 第１メモリに含まれたマップに反応して、第１メモリに
   記憶された前記ベクトルの逐次１ビットを互いが電位衝
   突にあると識別された各要素へ選択的に通過させ、かつ
   前記自動テストパターンジェネレータにより生成された
   前記ベクトルのビットを互いが電位衝突にあると識別さ
   れていない要素へ選択的に通過させる制御ゲート（７６
   ）と、を有することを特徴とするテストベクトル供給シ
   ステム。 １７、前記自動テストパターンジェネレータが、行列形
   式で並べられているとき、全て１の対角成分を持つ連続
   なテストベクトルを生成する第１モジュール（８６）と
   、 単調に増加する連続なテストベクトルを生成する第２モ
   ジュール（８８）と、 ビットが擬似ランダムに生成される連続なテストベクト
   ルを生成する第３モジュール（９０）と、ビットの全て
   １である連続なテストベクトルを生成する第４モジュー
   ル（９２）と、 第１、第２、第３及び第４モジュールの各１つによりそ
   れぞれ生成されるテストデータ信号を供給される第１、
   第２、第３及び第４入力を有し、外部から供給されるモ
   ード選択信号に反応して、入力の各１つでの信号を出力
   ヘ選択的に通過させるマルチプレクサ（１１６）と、 を有することを特徴とする請求項１６記載のシステム。 １８、回路ボードにテスト信号を印加し、テスト信号の
   受信に続き回路ボードにより生成された応答信号を分析
   するために受取ることにより回路ボードをテストするた
   めの方法において、少なくとも１つのテスト信号を生成
   し、 テスト信号の前記ボードへの通行と応答信号の前記ボー
   ドからの通行とを制御するための流れ制御信号を生成し
   、 前記流れ制御信号に応じて、選択的に、各回路ボードへ
   テスト信号を送り、また各回路ボードから応答信号を返
   す、 ことを特徴とする回路ボードテスト方法。 １９、各回路ボード（１２）に前記テスト信号が独立に
   送られ、各回路ボードから前記応答信号が独立に返され
   るように前記テスト信号と前記応答信号とが送付される
   ことを特徴とする請求項１８記載の方法。 ２０、各回路ボード（１２）の前記応答信号が連続回路
   ボードにテスト信号賭して送付されるように前記テスト
   信号と前記応答信号とが送付されることを特徴とする請
   求項１８記載の方法。 ２１、テストベクトルのビットがシリアルに接続された
   要素のチェーンの中で逐次的にシフトされるとき、互い
   に電位衝突する要素間ので衝突を起こさないような少な
   くとも１つの前記テストベクトルを生成する方法におい
   て、 各ビットが他の要素と電位衝突にある要素の中へシフト
   されるとき、実際に衝突を起こさないように選ばれたビ
   ットを持つ少なくとも１つのテストベクトルを記憶し、 シリアルに接続されたどの要素が互いに電位衝突にある
   かを示す情報を記憶し、 ビットが予め選ばれたアルゴリズムに従って決定された
   少なくとも１つのテストベクトルを生成し、 要素が他の要素と電位衝突にあるとして識別されるかど
   うかにより、前記記憶されたテストベクトルと前記生成
   されたテストベクトルとの各１つからチェーン内の各連
   続要素に１ビットを選択的にシフトする、 ことを特徴とするテストベクトル生成方法。 ２２、前記生成された各ベクトルの各ビットは擬似ラン
   ダムに生成されることを特徴とする請求項２１記載の方
   法。 ２３、前記生成されたテストベクトルの各ビットが“１
   ”であることを特徴とする請求項２１記載の方法。 ２４、連続なテストベクトルは、行列に並べられたとき
   、対角成分が全て０になるように生成されることを特徴
   とする請求項２１記載の方法。 ２５、連続なテストベクトルは単調に増加するよう生成
   されることを特徴とする請求項２１記載の方法。