JP2000306860A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000306860A
JP2000306860A JP11111726A JP11172699A JP2000306860A JP 2000306860 A JP2000306860 A JP 2000306860A JP 11111726 A JP11111726 A JP 11111726A JP 11172699 A JP11172699 A JP 11172699A JP 2000306860 A JP2000306860 A JP 2000306860A
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contact hole
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Akira Inoue
顕 井上
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Abstract

(57)【要約】 【課題】 コンタクトホールでの素子コンタクト面の洗
浄を行った場合でも、コンタクトホール内におけるゲー
ト電極やソース・ドレイン領域等の短絡を確実に防止し
て、素子不良が発生することがない半導体装置の製造方
法を提供する。 【解決手段】 シリコン基板１０１上に素子を形成し、
前記素子を覆う層間絶縁膜１１１を形成し、さらに前記
層間絶縁膜１１１に前記素子を露呈するコンタクトホー
ル１１３を開口し、コンタクトホール１１３の内底面に
露呈される素子のコンタクト面を洗浄し、しかる上で前
記コンタクトホール１１３内に導電材を埋め込んでコン
タクトプラグ１１５を形成する工程を含む半導体装置の
製造方法において、前記コンタクトホール１１３を開口
した後、前記素子のコンタクト面を洗浄する工程の間
に、前記洗浄剤に対して耐性のあるストッパ膜１１４を
前記コンタクトホール１１３の内側面に形成する工程を
含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体基板に形成し
た素子に電気接続するためのコンタクト構造を備える半
導体装置に関し、特に層間絶縁膜に開口したコンタクト
ホールを利用して素子に対する電気コンタクトを行う半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体基板に形成したＭＯＳトランジス
タ等の素子に対して電気接続を行う手法として、ＭＯＳ
トランジスタを覆う層間絶縁膜に当該ＭＯＳトランジス
タのソース・ドレイン領域にコンタクトホールを開口
し、かつこのコンタクトホール内に導電材料を充填して
前記ソース・ドレイン領域との電気接続を行うことで、
前記層間絶縁膜上に形成する上層配線やその他の電気回
路素子との電気接続を行う構成が採用されている。しか
しながら、近年における半導体装置の微細化、高集積化
により、ＭＯＳトランジスタのゲート電極やソース・ド
レイン領域の微細化が進み、そのために層間絶縁膜に対
してコンタクトホールを高精度に開口することが要求さ
れる。すなわち、ＭＯＳトランジスタに対してコンタク
トホールの位置ずれが生じていると、コンタクトホール
を開口したときにコンタクトホール内にゲート電極の一
部が露呈されてしまい、コンタクトホール内に導電材を
充填したときに、その充填材によってゲート電極とソー
ス・ドレイン領域が短絡してしまい、素子不良が生じて
しまう。あるいは、素子分離酸化膜の一部がエッチング
されてしまい、このエッチング部分にコンタクトホール
内の導電材の一部が侵入され、隣接するソース・ドレイ
ン領域を短絡してしまう。特に、層間絶縁膜のコンタク
トホールの開口が不十分であると、ソース・ドレイン領
域に対する電気接続が不良となるため、コンタクトホー
ルの開口時には層間絶縁膜を若干オーバエッチングする
ことが行われているが、このオーバエッチングによって
ゲート電極の側面のシリコン酸化膜や素子分離酸化膜が
エッチングされてしまい、これらのエッチングによって
前記した素子不良が生じることになる。
【０００３】このため、従来では、層間絶縁膜を構成す
るシリコン酸化膜とはエッチング選択性のあるシリコン
窒化膜を利用した技術が提案され、コンタクトホールの
位置ずれに対する素子不良の発生を防止している。図８
はその一例を示す概略工程図である。図８（ａ）のよう
に、シリコン基板２０１にＳＴＩ（ショート・トレンチ
・アイソレーション）２０２を形成して素子形成領域を
区画形成し、次いで常法によってゲート絶縁膜２０４、
ゲート電極２０５を形成するとともに、シリコン基板２
０１に低濃度の不純物を注入してＬＤＤ領域２０６を形
成し、さらにゲート電極２０５の側面にサイドウォール
２０７を形成した後、シリコン基板２０１に高濃度の不
純物を注入してソース・ドレイン領域２０８を形成し、
ＭＯＳトランジスタを形成する。しかる上で、前記ＭＯ
Ｓトランジスタを覆うように、シリコン窒化膜２１０を
形成し、その上でＭＯＳトランジスタを覆う層間絶縁膜
２１１をシリコン酸化膜（ＢＰＳＧ、ＢＳＧ）で形成す
る。次いで、図８（ｂ）のように、フォトレジスト等の
マスクを用いて層間絶縁膜を選択エッチングし、コンタ
クトホール２１３を開口する。このとき、同図のよう
に、コンタクトホール２１３が右側に位置ずれが生じて
いたとしても、層間絶縁膜２１１をオーバエッチングし
たときにシリコン窒化膜２１０によってサイドウォール
２０７やＳＴＩ２０２がエッチングされることはない。
因みに、前記シリコン窒化膜２１０が無い場合には、図
８（ｃ）のように、コンタクトホール２１３の位置ずれ
の方向によってサイドウォール２０７或いはＳＴＩ２０
２がエッチングされる。しかる上で、シリコン窒化膜２
１０を選択エッチングすることで、ソース・ドレイン領
域２０８を開口することができ、このときシリコン酸化
膜からなるサイドウォール２０７やＳＴＩ２０２がエッ
チングされることがない。したがって、層間絶縁膜２１
１をオーバエッチングしたときにサイドウォール２０７
やＳＴＩ２０２がオーバエッチングされることによる素
子不良の発生を防止することが可能となる。
【０００４】しかしながら、この従来技術では、コンタ
クトホールを開口する際の、層間絶縁膜のオーバエッチ
ングに対しては有効であるが、コンタクトホールを開口
した後の工程、特にコンタクトホール内に導電材を充填
してコンタクトプラグを形成する際の前処理時に、コン
タクトホールを拡大するようなエッチング処理が行われ
た場合には、このエッチング処理によって層間絶縁膜や
サイドウォール、ＳＴＩ等がエッチングされてしまい、
シリコン窒化膜による前記した効果が失われてしまうこ
とになる。
【０００５】例えば、先に本願出願人が提案している、
特願平９−３０５３８７号の技術を図８に示した半導体
装置の製造に適用した場合には、図９（ａ）に示すよう
に、ＭＯＳトランジスタのゲート電極２０５の上面と、
シリコン基板２０１のソース・ドレイン領域２０８の表
面にそれぞれタングステン等の金属シリサイド層２０９
を形成しておき、その上で層間絶縁膜２１１にコンタク
トホール２１３を開口し、前記コンタクトホール２１３
内に多結晶シリコン等の導電材を充填して前記金属シリ
サイド層２０９に接続するコンタクトプラグ２１５を形
成する。このとき、前記金属シリサイド層２０９の表面
に生じている表面の荒れ等が原因してコンタクトプラグ
２１５と金属シリサイド層２０９との接触抵抗が高くな
る。これを防止するために、図９（ｂ）のように、コン
タクトホール２１３を開口した後に、コンタクトホール
２１３の内底面に露呈している金属シリサイド２０９の
表面を希弗酸などによりウェットエッチングして洗浄を
行っている。この洗浄により、金属シリサイド層２０９
の表面が若干エッチングされて、その荒れが除去され、
コンタクトプラグ２１５との接触抵抗を低下することが
可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、図９
（ｂ）に示したような希弗酸による金属シリサイド層２
０９の表面、換言すれば素子のコンタクト面の洗浄を行
ったときに、シリコン酸化膜からなる層間絶縁膜２１１
とシリコン窒化膜２１０も同時にエッチングが進行され
てしまい、特に、コンタクトホール２１３の内側面は前
記希弗酸に顕著に晒される状態にあるために、コンタク
トホール２１３の内側面でのエッチングの進行が著し
く、これにより同図に鎖線で示すように、コンタクトホ
ール２１３の内径が拡大されてしまう。また、このコン
タクトホール２１３の内径の拡大に伴って、コンタクト
ホール２１３内に露呈されるサイドウォール２０７やＳ
ＴＩ２０２がエッチングされ、前記したようなゲート電
極２０５に対する短絡、あるいはソース・ドレイン領域
２０８の短絡という問題が生じてしまうことになる。
【０００７】本発明の目的は、コンタクトホールでの素
子のコンタクト面の洗浄を行った場合でも、コンタクト
ホール内におけるゲート電極やソース・ドレイン領域等
の短絡を確実に防止して、素子不良が発生することがな
い半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、シリコン基板
上に素子を形成する工程と、前記素子を覆う層間絶縁膜
を形成し、前記層間絶縁膜に前記素子を露呈するコンタ
クトホールを開口する工程と、前記コンタクトホールの
内底面に露呈される前記素子のコンタクト面を洗浄する
工程と、前記コンタクトホール内に導電材を埋め込んで
コンタクトプラグを形成する工程を含む半導体装置の製
造方法において、前記コンタクトホールを開口した後、
前記素子のコンタクト面を洗浄する工程の間に、前記洗
浄剤に対して耐性のあるストッパ膜を前記コンタクトホ
ールの内側面に形成する工程を含むことを特徴とする。
【０００９】本発明の製造方法の好ましい形態として
は、シリコン基板にゲート電極、ソース・ドレイン領域
を形成してＭＯＳトランジスタを形成する工程と、前記
ＭＯＳトランジスタのシリコン面に高融点金属シリサイ
ド層を形成する工程と、前記ＭＯＳトランジスタを覆う
シリコン窒化膜を形成する工程と、前記シリコン窒化膜
上にシリコン酸化膜の層間絶縁膜を形成する構成と、前
記ＭＯＳトランジスタの少なくともソース・ドレイン領
域に対応する位置において前記層間絶縁膜に前記シリコ
ン窒化膜に達するコンタクトホールを開口する工程と、
全面に第１の導電膜を形成し、かつ前記第１の導電膜を
異方性エッチングして前記コンタクトホールの内側面に
のみ前記第１の導電膜を残してストッパ膜を形成する工
程と、前記コンタクトホールの内底面に露呈する前記シ
リコン窒化膜を除去する工程と、前記コンタクトホール
の内底面に露呈された前記高融点金属シリサイド層の表
面を希弗酸によるウェットエッチングにより洗浄する工
程と、前記コンタクトホール内に第２の導電膜を埋め込
み、前記ストッパ膜を構成する第１の導電膜と一体化し
たコンタクトプラグを形成する工程とを含んでいる。
【００１０】本発明は、コンタクトホールを開口した後
に、コンタクトホールの内底面に露呈された高融点金属
シリサイド層の表面を洗浄する工程では、コンタクトホ
ールの内面にはストッパ膜として第１の導電膜が存在し
ているため、コンタクトホールの内側面が洗浄液に晒さ
れることがなく、コンタクトホールの内側面がエッチン
グされて内径が拡大されるようなことはない。そのた
め、洗浄処理を行った場合でも、コンタクトホール内に
ゲート電極や素子分離酸化膜の一部が露呈されるような
ことはなく、コンタクトホール内に第２の導電膜を埋め
込んでコンタクトプラグを形成した場合でも、コンタク
トプラグにゲート電極が短絡するような状況や、コンタ
クトプラグが直接シリコン基板に電気接続してソース・
ドレイン領域を短絡するような状況が生じることが防止
される。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１ないし図４は本発明の第１の実
施形態を製造工程順に示す断面図である。この実施形態
では、ＭＯＳトランジスタとキャパシタで構成されるＤ
ＲＡＭのメモリセルを形成する例について示している。
先ず、図１（ａ）のように、シリコン基板１０１上に素
子分離酸化膜としてＳＴＩ１０２を形成する。このＳＴ
Ｉ１０２は、前記シリコン基板１０１の表面に図外のレ
ジストマスクを形成して素子分離領域を浅くエッチング
して浅溝を形成し、この浅溝内にシリコン酸化膜を成長
し、かつ表面をＣＭＰ法等によって平坦に研磨すること
で形成する。次いで、素子形成領域の前記シリコン基板
１０１の表面を露出した後、形成するＭＯＳトランジス
タのしきい値電圧を調整するために、前記シリコン基板
にボロンをイオン注入して不純物領域１０３を形成す
る。さらに、前記シリコン基板１０１の表面に形成され
ている図外の自然酸化膜を、希弗酸などの酸を用いた洗
浄により除去した後、ゲート酸化膜１０４を形成する。
さらに、全面にＣＶＤ法により多結晶シリコン膜を形成
する。次いで、図外のレジストパターンをマスクにした
フォトリソグラフィ技術により、ＨＢｒやＣｌ等のガス
を用いたドライエッチングにより前記多結晶シリコン膜
を選択的にエッチングし、ゲート電極１０５を形成す
る。そして、前記ゲート電極１０５をマスクとして前記
シリコン基板１０１にリンを低濃度にイオン注入し、Ｌ
ＤＤ領域１０６を形成する。なお、このときゲート電極
１０５にもリンが導入される。
【００１２】次いで、図１（ｂ）のように、前記シリコ
ン基板１０１に対して全面にシリコン酸化膜を形成し、
かつこのシリコン酸化膜を異方性のあるドライエッチン
グによりエッチングバックすることにより、ゲート電極
１０５の側面にサイドウォール１０７を形成する。そし
て、前記ゲート電極１０５及びサイドウォール１０７を
マスクにして砒素を高濃度にイオン注入し、ソース・ド
レイン領域１０８を形成する。また、この際にゲート電
極にも砒素が添加される。次いで、活性化熱処理を行
う。これにより、ＭＯＳトランジスタが形成される。さ
らに、前記ゲート電極１０５及びサイドウォール１０７
を含む前記シリコン基板１０１の全面に、膜厚１５ｎｍ
程度のコバルト膜を堆積する。そして、５００〜６００
℃程度のＲＴＡ（急速加熱：Rapid Thermal Annealing)
処理する。このＲＴＡ処理により、前記シリコン基板１
０１やゲート電極１０５のシリコンとコバルトが接触し
ている箇所においてシリサイド化反応が生じる。しかる
後、ＳＴＩ１０２やサイドウォール１０７等の酸化膜上
の未反応のコバルト膜を、例えば、塩酸と過酸化水素の
混液によるウェットエッチングで除去する。次いで、７
５０℃〜８００℃程度のＲＴＡ処理をする。このＲＴＡ
処理により、コバルトシリサイド層１０９が形成され
る。これにより、ゲート電極１０５の上面、及びソース
・ドレイン領域１０８の表面にそれぞれコバルトシリサ
イド層１０９が層厚４０〜５０ｎｍ程度に形成される。
【００１３】次いで、図１（ｃ）のように、全面にシリ
コン窒化膜１１０を形成し、さらにその上にＢＰＳＧや
ＢＳＧ等のシリコン酸化膜を堆積して層間絶縁膜１１１
を形成する。
【００１４】そして、図２（ａ）のように、レジストパ
ターン１１２をマスクとしたドライエッチングにより、
前記層間絶縁膜１１１の所要箇所、この実施形態では前
記ＭＯＳトランジスタのドレイン領域１０８に対応する
箇所にコンタクトホール１１３を開口する。このコンタ
クトホール１１３の開口工程では、前記層間絶縁膜１１
１の膜厚に対して多少のオーバエッチングを行うこと
で、層間絶縁膜１１１の膜厚のばらつきにかかわらず、
対象となるＭＯＳトランジスタの全てのコンタクトホー
ルにおいてシリコン窒化膜１１０に達するまで確実に開
口される。このとき、シリコン酸化膜とシリコン窒化膜
のエッチング選択性によってシリコン窒化膜１１０がエ
ッチング除去されることはない。したがって、仮にコン
タクトホール１１３に位置ずれが生じていた場合でも、
前記サイドウォール１０７やＳＴＩ１０２を構成するシ
リコン酸化膜がエッチングされるようなことはない。
【００１５】次いで、図２（ｂ）のように、前記シリコ
ン基板１０１の全面に不純物を導入して低抵抗化した多
結晶シリコン膜（ＤＯＰＯＳ：Doped PolySilicon ）１
１４を所要の膜厚に成長する。このＤＯＰＯＳ膜１１４
の膜厚は、少なくとも前記コンタクトホール１１３の内
側面に前記ＤＯＰＯＳ膜１１４が被着して当該内側面を
覆うのに必要とされる膜厚とする。しかる上で、前記Ｄ
ＯＰＯＳ膜１１４に対して異方性のあるドライエッチン
グを行い、前記層間絶縁膜１１１上、前記コンタクトホ
ール１１３の内底面上の各ＤＯＰＯＳ膜１１４をエッチ
ング除去する。これにより、ＤＯＰＯＳ膜１１４はコン
タクトホール１１３のほぼ垂直な内側面にのみストッパ
膜として残される。
【００１６】しかる上で、図３（ａ）のように、前記コ
ンタクトホール１１３内に露呈されているシリコン窒化
膜１１０に対してドライエッチングを行い、シリコン窒
化膜１１０をエッチング除去し、下層のコバルトシリサ
イド層１０９を露呈させる。さらに、前記コンタクトホ
ール１１３の内底面に露呈されているコバルトシリサイ
ド層１０９の表面に生じている荒れを解消するために、
８００℃、１０秒程度のＲＴＡ処理を行い、かつ希弗酸
等を用いたウェットエッチングからなる洗浄を行い、コ
バルトシリサイド層１０９の表面を薄くエッチングす
る。これにより、コバルトシリサイド層１０９の清浄化
された表面が露呈される。また、このとき、コンタクト
ホール１１３はその内側面がＤＯＰＯＳ膜１１４によっ
て覆われているため、前記希弗酸による洗浄を行って
も、コンタクトホール１１３の内側面がエッチングされ
ることはなく、コンタクトホール１１３の内径が拡大さ
れるようなことはない。
【００１７】次いで、図３（ｂ）のように、全面にリン
が導入された多結晶シリコン膜１１５を堆積して前記コ
ンタクトホール１１３内に埋め込み、コンタクトプラグ
１１５として形成する。しかる後、図４に示すように、
前記層間絶縁膜１１１上に同様の多結晶シリコン膜１１
６を堆積し、かつ必要な領域のみを残して、すなわちＭ
ＯＳトランジスタのドレイン領域１０８に接続される前
記コンタクトプラグ１１５の直上の領域のみを残して前
記多結晶シリコン膜１１６を除去し、ＤＲＡＭのメモリ
セルの容量電極１１６として形成する。さらに、その上
にシリコン酸化膜等により容量絶縁膜１１７を形成し、
かつ金属膜あるいは多結晶シリコン膜１１８を形成し、
これらの金属膜あるいは多結晶シリコン膜１１８を所要
のパターンに選択エッチングして共通電極１１８として
形成する。これにより、ＭＯＳトランジスタとキャパシ
タとで構成されるＤＲＡＭのメモリセルが形成される。
【００１８】以上のように、前記実施形態では、層間絶
縁膜１１１へのコンタクトホール１１３の開口時に位置
ずれが生じても、層間絶縁膜１１１の下層に存在するシ
リコン窒化膜１１０によってサイドウォール１０７やＳ
ＴＩ１０２がエッチングされることが防止され、コンタ
クトホール１１３内にゲート電極１０５やシリコン基板
１０１が露呈されることが防止される。したがって、そ
の後の工程でコンタクトプラグ１１５を形成してドレイ
ン領域１０８に対して電気接続を行った場合でも、コン
タクトプラグ１１５にゲート電極１０５が短絡するよう
な状況や、コンタクトプラグ１１５がＳＴＩ１０２の露
呈された領域を介してシリコン基板１０１に直接的に電
気接続してドレイン領域１０８を短絡するような状況が
生じることが防止される。
【００１９】また、コンタクトホール１１３を開口した
後に、コンタクトホール１１３の内底面に露呈されたコ
バルトシリサイド層１０９の表面を洗浄する工程では、
コンタクトホール１１３の内面にはＤＯＰＯＳ膜１１４
が存在しているため、コンタクトホール１１３の内側面
が洗浄液に晒されることがなく、コンタクトホール１１
３の内側面がエッチングされて内径が拡大されることも
ない。そのため、洗浄処理を行った場合でも、コンタク
トホール１１３内にゲート電極１０５やＳＴＩ１０２の
一部が露呈されるようなことはなく、したがって、コン
タクトプラグ１１５を形成した場合でも、コンタクトプ
ラグ１１５にゲート電極１０５が短絡し、あるいはコン
タクトプラグ１１５がシリコン基板１０１に電気接続し
てドレイン領域１０８を短絡することが防止される。
【００２０】ここで、前記実施形態では、ＭＯＳトラン
ジスタのゲート電極１０５上及びソース・ドレイン領域
１０８にコバルトシリサイド層を形成した例を示してい
るが、チタンシリサイド層、ニッケルシリサイド層等の
他の高融点金属シリサイド層を形成する場合においても
同様である。また、図５に示すように、前記したコバル
トシリサイド層１０９のような高融点金属シリサイド層
を形成しない場合でも、コンタクトホール１１３を開口
した後に、コンタクトホール１１３の内底面に露呈され
るシリコン基板１０１の表面、この場合はドレイン領域
１０８のコンタクト面を洗浄する処理を含む半導体装置
の製造工程であれば、この洗浄処理によってコンタクト
ホール１１３の内径が拡大されるおそれがあるため、コ
ンタクトホール１１３の内側面にＤＯＰＯＳ膜１１４を
形成することが有効である。あるいは、図６に示すよう
に、前記コバルトシリサイド層１０９のような高融点金
属シリサイド層を、コンタクトホール１１３の内底面に
おいて全厚さにわたってエッチング除去する場合におい
ても同様である。
【００２１】また、前記実施形態では、コバルトシリサ
イド層１０９の表面の洗浄時に、コンタクトホール１１
３の内側面のエッチングを阻止するためのストッパ膜と
してＤＯＰＯＳ膜１１４を形成した例を示しているが、
前記したように高融点金属シリサイド層の表面あるいは
シリコン基板の表面を洗浄する際の希弗酸に対してエッ
チング選択性のある材料であれば、非晶質シリコン、あ
るいは絶縁膜を用いることも可能である。ただし、前記
実施形態のようにストッパ膜としてＤＯＰＯＳ膜１１
４、あるいは不純物が導入されて低抵抗化された非晶質
シリコンを用いた場合には、ストッパ膜自体が導電性を
有するため、その後にコンタクトホール１１３内に埋め
込まれる多結晶シリコン膜と一体化してコンタクトプラ
グ１１５を形成することができ、コンタクトプラグ１１
５の径寸法の縮小が防止でき、コンタクトプラグ１１５
の低抵抗化が可能となる。因みに、ストッパ膜に絶縁膜
を用いると、コンタクトプラグ１１５の径寸法がコンタ
クトホールの内径寸法よりもストッパ膜の膜厚分縮小さ
れ、低抵抗化を図る上では不利となる。
【００２２】なお、前記実施形態では、層間絶縁膜１１
１の下層に層間絶縁膜１１１を構成するシリコン酸化膜
とはエッチング選択性のあるシリコン窒化膜１１０を形
成した例を示しているが、コンタクトホール１１３の位
置精度にある程度の精度が得られ、層間絶縁膜１１１を
オーバエッチングしてコンタクトホール１１３を開口し
た際にコンタクトホール１１３の一部がゲート電極１０
５やＳＴＩ１０２と重なることがないような場合には、
図７のように、前記シリコン窒化膜１１０、あるいはこ
れに代わる他の材質の下層膜を省略することも可能であ
る。このように、下層のシリコン窒化膜１１０等を省略
すれば、コンタクトホール１１３の内側面にのみストッ
パ膜（ＤＯＰＯＳ膜）１１４を残した工程の後に、下層
のシリコン窒化膜１１０等を除去する工程が不要とな
り、製造工程の短縮が可能となる。
【００２３】
【発明の効果】以上説明したように本発明は、コンタク
トホールを開口した後に、コンタクトホールの内底面に
露呈された素子のコンタクト面の表面を洗浄する工程で
は、コンタクトホールの内面にはストッパ膜として第１
の導電膜が存在しているため、コンタクトホールの内側
面が洗浄液に晒されることがなく、コンタクトホールの
内側面がエッチングされて内径が拡大されるようなこと
はない。そのため、洗浄処理を行った場合でも、コンタ
クトホール内に素子の導電部分が露呈されるようなこと
はなく、コンタクトホール内に第２の導電膜を埋め込ん
でコンタクトプラグを形成した場合でも、コンタクトプ
ラグによって素子の導電部が短絡されることが防止され
る。これにより、半導体装置の微細化、高集積化を進め
た場合でも、信頼性のあるコンタクト構造の半導体装置
を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の製造方法の実施形態を製造工程順に示
す断面図のその１である。
【図２】本発明の製造方法の実施形態を製造工程順に示
す断面図のその２である。
【図３】本発明の製造方法の実施形態を製造工程順に示
す断面図のその３である。
【図４】本発明の製造方法の実施形態を製造工程順に示
す断面図のその４である。
【図５】本発明の製造方法の他の実施形態の最終工程の
断面図である。
【図６】本発明の製造方法のさらに他の実施形態の最終
工程の断面図である。
【図７】本発明の製造方法の異なる他の実施形態の最終
工程の断面図である。
【図８】従来の製造方法の一例の製造工程を示す断面図
である。
【図９】従来の製造方法の他の例の製造工程を示す断面
図である。
【符号の説明】
１０１ シリコン基板 １０２ ＳＴＩ １０４ ゲート酸化膜 １０５ ゲート電極 １０６ ＬＤＤ １０７ サイドウォール １０８ ソース・ドレイン領域 １０９ コバルトシリサイド層 １１０ シリコン窒化膜 １１１ 層間絶縁膜（シリコン酸化膜） １１３ コンタクトホール １１４ ＤＯＰＯＳ膜（ストッパ膜：第１の導電膜） １１５ コンタクトプラグ（第２の導電膜） １１６ 容量電極 １１７ 容量絶縁膜 １１８ 共通電極 ２０１ シリコン基板 ２０２ ＳＴＩ ２０４ ゲート酸化膜 ２０５ ゲート電極 ２０６ ＬＤＤ ２０７ サイドウォール ２０８ ソース・ドレイン領域 ２０９ 金属シリサイド層 ２１０ シリコン窒化膜 ２１１ 層間絶縁膜（シリコン酸化膜） ２１３ コンタクトホール ２１５ コンタクトプラグ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB20 BB21 BB25 CC01 DD04 DD08 DD16 DD17 DD22 DD32 DD64 DD80 DD84 FF13 FF24 GG09 GG14 GG16 HH14 HH16 HH20 5F040 DA14 DB01 DC01 EA08 EF02 EH07 EK05 FB10 FC19 FC22 5F083 AD31 GA13 JA32 JA35 MA04 MA05 MA06 MA17 NA01 PR06 PR09 PR34 PR48

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に素子を形成する工程
    と、前記素子を覆う層間絶縁膜を形成し、前記層間絶縁
    膜に前記素子を露呈するコンタクトホールを開口する工
    程と、前記コンタクトホールの内底面に露呈される前記
    素子のコンタクト面を洗浄する工程と、前記コンタクト
    ホール内に導電材を埋め込んでコンタクトプラグを形成
    する工程を含む半導体装置の製造方法において、前記コ
    ンタクトホールを開口した後、前記素子のコンタクト面
    を洗浄する工程の間に、前記洗浄剤に対して耐性のある
    ストッパ膜を前記コンタクトホールの内側面に形成する
    工程を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記素子のコンタクト面の洗浄は、希弗
    酸によるウェットエッチング処理であることを特徴とす
    る請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記素子のコンタクト面には、高融点金
    属シリサイド層が形成されており、前記洗浄では前記高
    融点金属シリサイド層の表面層、あるいは前記高融点金
    属シリサイド層の全層にわたってエッチング除去するこ
    とを特徴とする請求項２に記載の半導体装置の製造方
    法。
  4. 【請求項４】 前記ストッパ膜は、前記希弗酸に対して
    エッチング選択性のある多結晶シリコン膜、非晶質シリ
    コン膜等の導電性材料膜で構成されることを特徴とする
    請求項２または３に記載の半導体装置の製造方法。
  5. 【請求項５】 前記層間絶縁膜の下層には、前記コンタ
    クトホールの開口工程に対してエッチング選択性のある
    下層膜が形成され、前記コンタクトホールを前記下層膜
    が完全に露呈されるまでオーバエッチングにより開口す
    ることを特徴とする請求項１ないし４のいずれかに記載
    の半導体装置の製造方法。
  6. 【請求項６】 シリコン基板にゲート電極、ソース・ド
    レイン領域を形成してＭＯＳトランジスタを形成する工
    程と、前記ＭＯＳトランジスタのシリコン面に高融点金
    属シリサイド層を形成する工程と、前記ＭＯＳトランジ
    スタを覆うシリコン窒化膜を形成する工程と、前記シリ
    コン窒化膜上にシリコン酸化膜の層間絶縁膜を形成する
    構成と、前記ＭＯＳトランジスタの少なくともソース・
    ドレイン領域に対応する位置において前記層間絶縁膜に
    前記シリコン窒化膜に達するコンタクトホールを開口す
    る工程と、全面に第１の導電膜を形成し、かつ前記第１
    の導電膜を異方性エッチングして前記コンタクトホール
    の内側面にのみ前記第１の導電膜を残してストッパ膜を
    形成する工程と、前記コンタクトホールの内底面に露呈
    する前記シリコン窒化膜を除去する工程と、前記コンタ
    クトホールの内底面に露呈された前記高融点金属シリサ
    イド層の表面を希弗酸によるウェットエッチングにより
    洗浄する工程と、前記コンタクトホール内に第２の導電
    膜を埋め込み、前記ストッパ膜を構成する第１の導電膜
    と一体化したコンタクトプラグを形成する工程とを含む
    ことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記シリコン基板には素子形成領域を区
    画するための溝型の素子分離酸化膜を形成する工程と、
    前記ゲート電極の側面にシリコン酸化膜からなるサイド
    ウォールを形成する工程とを含むことを特徴とする請求
    項６に記載の半導体装置の製造方法。
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