JPH1197529A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1197529A JPH1197529A JP9250791A JP25079197A JPH1197529A JP H1197529 A JPH1197529 A JP H1197529A JP 9250791 A JP9250791 A JP 9250791A JP 25079197 A JP25079197 A JP 25079197A JP H1197529 A JPH1197529 A JP H1197529A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- insulating film
- wiring
- mask layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】半導体基板の凹みを形成したり、ソース・ドレ
イン拡散層の導電性不純物濃度の低下をもたらさない
で、ゲート電極間の幅を狭くすることを可能とした自己
整合コンタクトを有する半導体装置の製造方法を提供す
る。 【解決手段】半導体基板１０に第１配線Ａおよびその上
層にオフセット絶縁膜２２ａを形成し、全面に窒化シリ
コンのエッチングストッパ膜２３を形成し、第１配線Ａ
およびオフセット絶縁膜２２ａの側壁面と対向して酸化
シリコンのサイドウォールマスク層２４ａを形成し、サ
イドウォールマスク層２４ａをマスクとしてイオン注入
を行って半導体基板１０中に導電性不純物の拡散層１２
を形成し、エッチングストッパ膜２３に対する選択比を
有してサイドウォールマスク層２４ａを除去し、エッチ
ングストッパ膜２３の上層に全面に絶縁膜２６を形成
し、拡散層１２に達するコンタクトホールＣＨ１を絶縁
膜２６に開口する。
イン拡散層の導電性不純物濃度の低下をもたらさない
で、ゲート電極間の幅を狭くすることを可能とした自己
整合コンタクトを有する半導体装置の製造方法を提供す
る。 【解決手段】半導体基板１０に第１配線Ａおよびその上
層にオフセット絶縁膜２２ａを形成し、全面に窒化シリ
コンのエッチングストッパ膜２３を形成し、第１配線Ａ
およびオフセット絶縁膜２２ａの側壁面と対向して酸化
シリコンのサイドウォールマスク層２４ａを形成し、サ
イドウォールマスク層２４ａをマスクとしてイオン注入
を行って半導体基板１０中に導電性不純物の拡散層１２
を形成し、エッチングストッパ膜２３に対する選択比を
有してサイドウォールマスク層２４ａを除去し、エッチ
ングストッパ膜２３の上層に全面に絶縁膜２６を形成
し、拡散層１２に達するコンタクトホールＣＨ１を絶縁
膜２６に開口する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に自己整合コンタクトによる接合を有する
半導体装置の製造方法に関する。
法に関し、特に自己整合コンタクトによる接合を有する
半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年のＶＬＳＩの高集積化は３年で次世
代へ進み、デザインルールは前世代の７割の縮小化が行
われ、縮小化に伴い半導体装置の高速化も実現してき
た。この高集積化は半導体装置の製造工程における微細
加工技術の進歩、特に光露光技術の高解像力化により達
成されてきた。光露光技術の高解像力化は、デザインル
ールに対応した寸法精度、重ね合わせ精度を満足しつ
つ、露光装置、レジスト材料、レジストプロセスの高性
能化により達成されてきた。
代へ進み、デザインルールは前世代の７割の縮小化が行
われ、縮小化に伴い半導体装置の高速化も実現してき
た。この高集積化は半導体装置の製造工程における微細
加工技術の進歩、特に光露光技術の高解像力化により達
成されてきた。光露光技術の高解像力化は、デザインル
ールに対応した寸法精度、重ね合わせ精度を満足しつ
つ、露光装置、レジスト材料、レジストプロセスの高性
能化により達成されてきた。
【０００３】しかし、上記のうちで露光装置について
は、ステッパの位置合わせのばらつきの改善が困難とな
っており、位置合わせのばらつきが大きいために位置合
わせの設計余裕を大きくせざるを得ないため、結果的に
セルサイズの縮小化が困難となっている。従って、位置
合わせの設計余裕を小さくでき、セルサイズの縮小化を
可能とする技術が求められている。
は、ステッパの位置合わせのばらつきの改善が困難とな
っており、位置合わせのばらつきが大きいために位置合
わせの設計余裕を大きくせざるを得ないため、結果的に
セルサイズの縮小化が困難となっている。従って、位置
合わせの設計余裕を小さくでき、セルサイズの縮小化を
可能とする技術が求められている。
【０００４】その一つとして、コンタクトホール工程の
位置合わせのためのマスク上の設計余裕を不要にできる
自己整合コンタクト（Self Aligned Contact; 以下ＳＡ
Ｃと略）技術が注目されている。
位置合わせのためのマスク上の設計余裕を不要にできる
自己整合コンタクト（Self Aligned Contact; 以下ＳＡ
Ｃと略）技術が注目されている。
【０００５】上記のＳＡＣの形成方法にはいくつかあ
り、例えばＭＯＳトランジスタのゲート電極間にシリコ
ン半導体基板とのＳＡＣを形成する場合には、ゲート電
極の上層にオフセット絶縁膜を、側壁面にサイドウォー
ル絶縁膜を形成し、さらにオフセット絶縁膜およびサイ
ドウォール絶縁膜を被覆して薄い窒化シリコンのエッチ
ングストッパ膜を形成する。次にエッチングストッパ膜
の上層に層間絶縁膜を形成し、コンタクトをエッチング
開口する。このときのエッチングは、エッチングストッ
パ膜の達した時点で一度停止する。エッチングの条件を
変更してコンタクト底部のエッチングストッパ膜をエッ
チング除去し、シリコン半導体基板を露出させ、露出面
上にプラグ電極などを形成することでコンタクト（ＳＡ
Ｃ）が完成する。
り、例えばＭＯＳトランジスタのゲート電極間にシリコ
ン半導体基板とのＳＡＣを形成する場合には、ゲート電
極の上層にオフセット絶縁膜を、側壁面にサイドウォー
ル絶縁膜を形成し、さらにオフセット絶縁膜およびサイ
ドウォール絶縁膜を被覆して薄い窒化シリコンのエッチ
ングストッパ膜を形成する。次にエッチングストッパ膜
の上層に層間絶縁膜を形成し、コンタクトをエッチング
開口する。このときのエッチングは、エッチングストッ
パ膜の達した時点で一度停止する。エッチングの条件を
変更してコンタクト底部のエッチングストッパ膜をエッ
チング除去し、シリコン半導体基板を露出させ、露出面
上にプラグ電極などを形成することでコンタクト（ＳＡ
Ｃ）が完成する。
【０００６】しかしながら、上記の方法によれば、ゲー
ト電極の側壁面に形成するサイドウォール絶縁膜はＳＡ
Ｃの開口面積を狭くし、ＳＡＣ内のシリコン半導体基板
との接触面積を狭くすることとなる。このため、ＳＡＣ
を用いる場合の、ゲート電極間の幅を狭くすることが困
難であり、従ってセルサイズを縮小することも困難とな
っていた。
ト電極の側壁面に形成するサイドウォール絶縁膜はＳＡ
Ｃの開口面積を狭くし、ＳＡＣ内のシリコン半導体基板
との接触面積を狭くすることとなる。このため、ＳＡＣ
を用いる場合の、ゲート電極間の幅を狭くすることが困
難であり、従ってセルサイズを縮小することも困難とな
っていた。
【０００７】上記の問題を解決するため、０．３５μｍ
世代以降では、容易に除去可能なポリシリコンを用いて
サイドウォールを形成し、コンタクトを開口する層間絶
縁膜を形成する前にサイドウォールを除去し、ゲート電
極間の幅を狭くすることを可能とした方法が用いられる
ようになった。上記の半導体装置の製造方法について、
代表的なＳＲＡＭ（Static Random Access Memories ）
を例とし、以下に図面を参照して説明する。
世代以降では、容易に除去可能なポリシリコンを用いて
サイドウォールを形成し、コンタクトを開口する層間絶
縁膜を形成する前にサイドウォールを除去し、ゲート電
極間の幅を狭くすることを可能とした方法が用いられる
ようになった。上記の半導体装置の製造方法について、
代表的なＳＲＡＭ（Static Random Access Memories ）
を例とし、以下に図面を参照して説明する。
【０００８】まず、図６（ａ）に示すように、シリコン
半導体基板１０に、例えばＬＯＣＯＳ法により素子分離
絶縁膜２０を形成し、素子分離絶縁膜２０によって分離
された活性領域において、例えば熱酸化法によりゲート
絶縁膜２１を形成する。次に、例えばＣＶＤ法によりゲ
ート絶縁膜２１の上層を被覆して全面にポリシリコンお
よびタングステンシリサイドを順に積層させ、下側ゲー
ト電極用層３０および上側ゲート電極用層３１を形成す
る。次に、上側ゲート電極用層３１の上層に例えばＣＶ
Ｄ法により酸化シリコンを堆積させ、オフセット絶縁膜
２２を形成する。
半導体基板１０に、例えばＬＯＣＯＳ法により素子分離
絶縁膜２０を形成し、素子分離絶縁膜２０によって分離
された活性領域において、例えば熱酸化法によりゲート
絶縁膜２１を形成する。次に、例えばＣＶＤ法によりゲ
ート絶縁膜２１の上層を被覆して全面にポリシリコンお
よびタングステンシリサイドを順に積層させ、下側ゲー
ト電極用層３０および上側ゲート電極用層３１を形成す
る。次に、上側ゲート電極用層３１の上層に例えばＣＶ
Ｄ法により酸化シリコンを堆積させ、オフセット絶縁膜
２２を形成する。
【０００９】次に、図６（ｂ）に示すように、オフセッ
ト絶縁膜２２の上層にゲート電極および第１配線パター
ンを有するレジスト膜Ｒ１をフォトリソグラフィー工程
により形成し、ＲＩＥ（反応性イオンエッチング）など
の異方性エッチングを施して、下側ゲート電極用層３
０、上側ゲート電極用層３１、およびオフセット絶縁膜
２２をパターニング加工し、ポリシリコンおよびタング
ステンシリサイドを積層させたポリサイド構造のオフセ
ット絶縁膜２２ａ付きのゲート電極Ａおよび第１配線を
形成する。
ト絶縁膜２２の上層にゲート電極および第１配線パター
ンを有するレジスト膜Ｒ１をフォトリソグラフィー工程
により形成し、ＲＩＥ（反応性イオンエッチング）など
の異方性エッチングを施して、下側ゲート電極用層３
０、上側ゲート電極用層３１、およびオフセット絶縁膜
２２をパターニング加工し、ポリシリコンおよびタング
ステンシリサイドを積層させたポリサイド構造のオフセ
ット絶縁膜２２ａ付きのゲート電極Ａおよび第１配線を
形成する。
【００１０】次に、図６（ｃ）に示すように、レジスト
膜Ｒ１を除去した後、オフセット絶縁膜２２ａをマスク
としてシリコン半導体基板１０中に低濃度に導電性不純
物Ｄ１をイオン注入し、ＬＤＤ（Lightly Doped Drain
）拡散層（低濃度拡散層）１１を形成する。次に、オ
フセット絶縁膜２２ａを被覆して全面に例えばＣＶＤ法
により酸化シリコンを堆積させ、エッチングストッパ膜
２３を形成する。
膜Ｒ１を除去した後、オフセット絶縁膜２２ａをマスク
としてシリコン半導体基板１０中に低濃度に導電性不純
物Ｄ１をイオン注入し、ＬＤＤ（Lightly Doped Drain
）拡散層（低濃度拡散層）１１を形成する。次に、オ
フセット絶縁膜２２ａを被覆して全面に例えばＣＶＤ法
により酸化シリコンを堆積させ、エッチングストッパ膜
２３を形成する。
【００１１】次に、図７（ｄ）に示すように、エッチン
グストッパ膜２３の上層に全面に例えばＣＶＤ法により
ポリシリコンを堆積させ、サイドウォールマスク用層３
７を形成する。
グストッパ膜２３の上層に全面に例えばＣＶＤ法により
ポリシリコンを堆積させ、サイドウォールマスク用層３
７を形成する。
【００１２】次に、図７（ｅ）に示すように、ＲＩＥな
どのエッチングにより、ゲート電極Ａおよび第１配線の
側壁面にサイドウォールマスク３７ａを残して全面にエ
ッチバックする。次に、サイドウォールマスク３７ａを
マスクとしてシリコン半導体基板１０中に高濃度に導電
性不純物Ｄ２をイオン注入し、ソース・ドレイン拡散層
（高濃度拡散層）１２を形成する。
どのエッチングにより、ゲート電極Ａおよび第１配線の
側壁面にサイドウォールマスク３７ａを残して全面にエ
ッチバックする。次に、サイドウォールマスク３７ａを
マスクとしてシリコン半導体基板１０中に高濃度に導電
性不純物Ｄ２をイオン注入し、ソース・ドレイン拡散層
（高濃度拡散層）１２を形成する。
【００１３】以降の工程としては、サイドウォールマス
ク層３７ａをエッチング除去し、例えば酸化シリコンの
層間絶縁膜を形成し、ソース・ドレイン拡散層（高濃度
拡散層）１２に達するコンタクトホールを開口して開口
部に電極などを形成することで、所望の半導体装置を製
造する。
ク層３７ａをエッチング除去し、例えば酸化シリコンの
層間絶縁膜を形成し、ソース・ドレイン拡散層（高濃度
拡散層）１２に達するコンタクトホールを開口して開口
部に電極などを形成することで、所望の半導体装置を製
造する。
【００１４】
【発明が解決しようとする課題】しかしながら、上記の
技術を用いてコンタクトホールを開口する場合、エッチ
ングストッパ膜２３は、全面エッチバックによるサイド
ウォールマスク層３７ａの形成およびエッチング除去の
各工程におけるエッチングのストッパとしての役割を果
たすが、ＳＡＣを形成する場合にはゲート電極Ａおよび
第１配線の上層にオフセット絶縁膜２２ａを形成してい
るために、オフセット絶縁膜２２ａの膜厚の分、サイド
ウォールマスク層３７ａの高さが高くなっており、この
ため、全面エッチバックによるサイドウォールマスク層
３７ａの形成およびエッチング除去の各工程におけるエ
ッチングにおいてエッチングストッパ２２ａおよびゲー
ト絶縁膜２１の後退が進み、その程度が進んだ場合に
は、図７（ｆ）に示すように、半導体基板１０中のソー
ス・ドレイン拡散層（高濃度拡散層）１２までもエッチ
ングして半導体基板１０に凹みＨを形成してしまうこと
となる。
技術を用いてコンタクトホールを開口する場合、エッチ
ングストッパ膜２３は、全面エッチバックによるサイド
ウォールマスク層３７ａの形成およびエッチング除去の
各工程におけるエッチングのストッパとしての役割を果
たすが、ＳＡＣを形成する場合にはゲート電極Ａおよび
第１配線の上層にオフセット絶縁膜２２ａを形成してい
るために、オフセット絶縁膜２２ａの膜厚の分、サイド
ウォールマスク層３７ａの高さが高くなっており、この
ため、全面エッチバックによるサイドウォールマスク層
３７ａの形成およびエッチング除去の各工程におけるエ
ッチングにおいてエッチングストッパ２２ａおよびゲー
ト絶縁膜２１の後退が進み、その程度が進んだ場合に
は、図７（ｆ）に示すように、半導体基板１０中のソー
ス・ドレイン拡散層（高濃度拡散層）１２までもエッチ
ングして半導体基板１０に凹みＨを形成してしまうこと
となる。
【００１５】また、上記のようなソース・ドレイン拡散
層（高濃度拡散層）１２をエッチングして半導体基板１
０へ凹みＨを形成するのを防ぐ目的で、図８に示すよう
に、エッチングストッパ膜２３’を厚膜にして形成する
と、高濃度に導電性不純物を含有するソース・ドレイン
拡散層（高濃度拡散層）１２を形成する際のイオン注入
時に、イオン種がエッチングストッパ膜２３’を突き抜
けにくくなってしまう。この場合、ソース・ドレイン拡
散層（高濃度拡散層）１２の導電性不純物の濃度が低く
なって意図した高濃度とはならず、結果としてＭＯＳト
ランジスタの駆動能力の低下や、高濃度拡散層を用いた
拡散層配線のシート抵抗の上昇を招くこととなる。
層（高濃度拡散層）１２をエッチングして半導体基板１
０へ凹みＨを形成するのを防ぐ目的で、図８に示すよう
に、エッチングストッパ膜２３’を厚膜にして形成する
と、高濃度に導電性不純物を含有するソース・ドレイン
拡散層（高濃度拡散層）１２を形成する際のイオン注入
時に、イオン種がエッチングストッパ膜２３’を突き抜
けにくくなってしまう。この場合、ソース・ドレイン拡
散層（高濃度拡散層）１２の導電性不純物の濃度が低く
なって意図した高濃度とはならず、結果としてＭＯＳト
ランジスタの駆動能力の低下や、高濃度拡散層を用いた
拡散層配線のシート抵抗の上昇を招くこととなる。
【００１６】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明の目的は、半導体基板中のソ
ース・ドレイン拡散層（高濃度拡散層）までもエッチン
グして半導体基板の凹みを形成したり、ソース・ドレイ
ン拡散層（高濃度拡散層）の導電性不純物濃度の低下を
もたらさないで、コンタクトを開口する層間絶縁膜を形
成する前にサイドウォールを除去し、ゲート電極間の幅
を狭くすることを可能とした自己整合コンタクトを有す
る半導体装置の製造方法を提供することである。
のであり、従って、本発明の目的は、半導体基板中のソ
ース・ドレイン拡散層（高濃度拡散層）までもエッチン
グして半導体基板の凹みを形成したり、ソース・ドレイ
ン拡散層（高濃度拡散層）の導電性不純物濃度の低下を
もたらさないで、コンタクトを開口する層間絶縁膜を形
成する前にサイドウォールを除去し、ゲート電極間の幅
を狭くすることを可能とした自己整合コンタクトを有す
る半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板に第
１配線を形成する工程と、前記第１配線の上層にオフセ
ット絶縁膜を形成する工程と、前記オフセット絶縁膜を
被覆して全面に窒化シリコンのエッチングストッパ膜を
形成する工程と、前記第１配線およびオフセット絶縁膜
の側壁面と対向して酸化シリコンのサイドウォールマス
ク層を形成する工程と、前記サイドウォールマスク層を
マスクとしてイオン注入を行い、前記半導体基板中に導
電性不純物の拡散層を形成する工程と、前記エッチング
ストッパ膜に対する選択比を有して前記サイドウォール
マスク層を除去する工程と、前記エッチングストッパ膜
の上層に全面に絶縁膜を形成する工程と、前記拡散層に
達するコンタクトホールを前記絶縁膜に開口する工程と
を有する。
め、本発明の半導体装置の製造方法は、半導体基板に第
１配線を形成する工程と、前記第１配線の上層にオフセ
ット絶縁膜を形成する工程と、前記オフセット絶縁膜を
被覆して全面に窒化シリコンのエッチングストッパ膜を
形成する工程と、前記第１配線およびオフセット絶縁膜
の側壁面と対向して酸化シリコンのサイドウォールマス
ク層を形成する工程と、前記サイドウォールマスク層を
マスクとしてイオン注入を行い、前記半導体基板中に導
電性不純物の拡散層を形成する工程と、前記エッチング
ストッパ膜に対する選択比を有して前記サイドウォール
マスク層を除去する工程と、前記エッチングストッパ膜
の上層に全面に絶縁膜を形成する工程と、前記拡散層に
達するコンタクトホールを前記絶縁膜に開口する工程と
を有する。
【００１８】上記の本発明の半導体装置の製造方法は、
半導体基板に第１配線を形成し、第１配線の上層にオフ
セット絶縁膜を形成し、オフセット絶縁膜を被覆して全
面に窒化シリコンのエッチングストッパ膜を形成する。
次に、第１配線およびオフセット絶縁膜の側壁面と対向
して酸化シリコンのサイドウォールマスク層を形成す
る。サイドウォールマスク層をマスクとしてイオン注入
を行って半導体基板中に導電性不純物の拡散層を形成し
た後、エッチングストッパ膜に対する選択比を有してサ
イドウォールマスク層を除去し、エッチングストッパ膜
の上層に全面に絶縁膜を形成し、拡散層に達するコンタ
クトホールを絶縁膜に開口してコンタクトを自己整合的
に形成する。
半導体基板に第１配線を形成し、第１配線の上層にオフ
セット絶縁膜を形成し、オフセット絶縁膜を被覆して全
面に窒化シリコンのエッチングストッパ膜を形成する。
次に、第１配線およびオフセット絶縁膜の側壁面と対向
して酸化シリコンのサイドウォールマスク層を形成す
る。サイドウォールマスク層をマスクとしてイオン注入
を行って半導体基板中に導電性不純物の拡散層を形成し
た後、エッチングストッパ膜に対する選択比を有してサ
イドウォールマスク層を除去し、エッチングストッパ膜
の上層に全面に絶縁膜を形成し、拡散層に達するコンタ
クトホールを絶縁膜に開口してコンタクトを自己整合的
に形成する。
【００１９】上記の本発明の半導体装置の製造方法によ
れば、第１配線を被覆して窒化シリコンのエッチングス
トッパ膜を形成し、その後に第１配線の側壁面と対向し
て酸化シリコンのサイドウォールマスク層を形成するこ
とで、後工程で、エッチングストッパ膜に対する選択比
を有してサイドウォールマスク層を除去することが可能
となる。これにより、コンタクトを開口する層間絶縁膜
を形成する前にサイドウォールを除去する際に、半導体
基板中のソース・ドレイン拡散層（高濃度拡散層）まで
もエッチングして半導体基板の凹みを形成することがな
く、凹みの形成を避けるためにエッチングストッパ膜を
厚膜化する必要がないので、ソース・ドレイン拡散層
（高濃度拡散層）の導電性不純物濃度の低下をもたらさ
ないで、ゲート電極間の幅を狭くすることを可能とした
自己整合コンタクトを有する半導体装置を製造すること
ができる。
れば、第１配線を被覆して窒化シリコンのエッチングス
トッパ膜を形成し、その後に第１配線の側壁面と対向し
て酸化シリコンのサイドウォールマスク層を形成するこ
とで、後工程で、エッチングストッパ膜に対する選択比
を有してサイドウォールマスク層を除去することが可能
となる。これにより、コンタクトを開口する層間絶縁膜
を形成する前にサイドウォールを除去する際に、半導体
基板中のソース・ドレイン拡散層（高濃度拡散層）まで
もエッチングして半導体基板の凹みを形成することがな
く、凹みの形成を避けるためにエッチングストッパ膜を
厚膜化する必要がないので、ソース・ドレイン拡散層
（高濃度拡散層）の導電性不純物濃度の低下をもたらさ
ないで、ゲート電極間の幅を狭くすることを可能とした
自己整合コンタクトを有する半導体装置を製造すること
ができる。
【００２０】上記の本発明の半導体装置の製造方法は、
好適には、前記サイドウォールマスク層を形成する工程
が、Ｏ3 およびＴＥＯＳ（tetraethylorthosilicate ）
を原料に含むＣＶＤ法により形成する工程である。これ
により、ウェットエッチングおよびドライエッチングの
エッチングレートが速いので、エッチバックによるサイ
ドウォール形状への成形および不純物導入後の除去が容
易となる。
好適には、前記サイドウォールマスク層を形成する工程
が、Ｏ3 およびＴＥＯＳ（tetraethylorthosilicate ）
を原料に含むＣＶＤ法により形成する工程である。これ
により、ウェットエッチングおよびドライエッチングの
エッチングレートが速いので、エッチバックによるサイ
ドウォール形状への成形および不純物導入後の除去が容
易となる。
【００２１】上記の本発明の半導体装置の製造方法は、
好適には、前記サイドウォールマスク層を除去する工程
が、ウェットエッチングにより行う工程である。ウェッ
トエッチングによれば、ドライエッチングと比較して、
ウェハ面内のエッチング均一性を向上させることがで
き、製造工程のスループットも向上可能となる。
好適には、前記サイドウォールマスク層を除去する工程
が、ウェットエッチングにより行う工程である。ウェッ
トエッチングによれば、ドライエッチングと比較して、
ウェハ面内のエッチング均一性を向上させることがで
き、製造工程のスループットも向上可能となる。
【００２２】上記の本発明の半導体装置の製造方法は、
好適には、前記サイドウォールマスク層を形成する工程
が、前記エッチングストッパ膜の上層に全面にサイドウ
ォールマスク用層を形成する工程と、前記第１配線およ
びオフセット絶縁膜の側壁面と対向する部分のサイドウ
ォールマスク用層を残して前記サイドウォールマスク用
層を全面にエッチバックする工程とを含む。これによ
り、第１配線およびオフセット絶縁膜の側壁面と対向し
て酸化シリコンのサイドウォールマスク層を形成するこ
とができる。
好適には、前記サイドウォールマスク層を形成する工程
が、前記エッチングストッパ膜の上層に全面にサイドウ
ォールマスク用層を形成する工程と、前記第１配線およ
びオフセット絶縁膜の側壁面と対向する部分のサイドウ
ォールマスク用層を残して前記サイドウォールマスク用
層を全面にエッチバックする工程とを含む。これによ
り、第１配線およびオフセット絶縁膜の側壁面と対向し
て酸化シリコンのサイドウォールマスク層を形成するこ
とができる。
【００２３】上記の本発明の半導体装置の製造方法は、
好適には、前記オフセット絶縁膜を形成する工程の後、
前記サイドウォールマスク層を形成する工程の前に、前
記第１配線をマスクとしてイオン注入を行い、前記半導
体基板中に導電性不純物の低濃度拡散層を形成する工程
をさらに有し、前記サイドウォールマスク層をマスクと
してイオン注入を行い、前記半導体基板中に導電性不純
物の拡散層を形成する工程が、前記低濃度拡散層よりも
高濃度に導電性不純物を含有する拡散層を形成する工程
である。これにより、半導体基板中に、低濃度拡散層と
高濃度拡散層を有するＬＤＤ（Lightly Doped Drain ）
構造の不純物拡散層を形成することができる。
好適には、前記オフセット絶縁膜を形成する工程の後、
前記サイドウォールマスク層を形成する工程の前に、前
記第１配線をマスクとしてイオン注入を行い、前記半導
体基板中に導電性不純物の低濃度拡散層を形成する工程
をさらに有し、前記サイドウォールマスク層をマスクと
してイオン注入を行い、前記半導体基板中に導電性不純
物の拡散層を形成する工程が、前記低濃度拡散層よりも
高濃度に導電性不純物を含有する拡散層を形成する工程
である。これにより、半導体基板中に、低濃度拡散層と
高濃度拡散層を有するＬＤＤ（Lightly Doped Drain ）
構造の不純物拡散層を形成することができる。
【００２４】上記の本発明の半導体装置の製造方法は、
好適には、前記サイドウォールマスク層を除去する工程
の後、前記前記エッチングストッパ膜の上層に全面に絶
縁膜を形成する工程の前に、前記エッチングストッパ膜
を厚膜化する工程をさらに有する。これにより、後工程
のコンタクトホールの開口の際のエッチングストッパと
しての停止能を増強することができ、安定に自己整合コ
ンタクトを形成することができる。
好適には、前記サイドウォールマスク層を除去する工程
の後、前記前記エッチングストッパ膜の上層に全面に絶
縁膜を形成する工程の前に、前記エッチングストッパ膜
を厚膜化する工程をさらに有する。これにより、後工程
のコンタクトホールの開口の際のエッチングストッパと
しての停止能を増強することができ、安定に自己整合コ
ンタクトを形成することができる。
【００２５】上記の本発明の半導体装置の製造方法は、
好適には、前記半導体基板に第１配線を形成する工程の
前に、前記半導体基板にチャネル形成領域を形成する工
程と、前記半導体基板上にゲート絶縁膜を形成する工程
とをさらに有し、前記半導体基板に第１配線を形成する
工程が、前記ゲート絶縁膜上に第１配線を形成する工程
であり、前記第１配線をゲート電極とする電界効果トラ
ンジスタを形成する。チャネル形成領域の上層のゲート
絶縁膜、第１配線（ゲート電極）、およびチャネル形成
領域に接続するソース・ドレイン拡散層とから、電界効
果ＭＯＳトランジスタを形成することができる。
好適には、前記半導体基板に第１配線を形成する工程の
前に、前記半導体基板にチャネル形成領域を形成する工
程と、前記半導体基板上にゲート絶縁膜を形成する工程
とをさらに有し、前記半導体基板に第１配線を形成する
工程が、前記ゲート絶縁膜上に第１配線を形成する工程
であり、前記第１配線をゲート電極とする電界効果トラ
ンジスタを形成する。チャネル形成領域の上層のゲート
絶縁膜、第１配線（ゲート電極）、およびチャネル形成
領域に接続するソース・ドレイン拡散層とから、電界効
果ＭＯＳトランジスタを形成することができる。
【００２６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００２７】本実施形態の製造方法により製造した自己
整合コンタクトを有する高抵抗負荷型ＳＲＡＭ（Static
Random Access Memories ）半導体装置の断面図を図１
に示す。例えばＬＯＣＯＳ法により形成した素子分離絶
縁膜２０により分離されたシリコン半導体基板１０の活
性領域（チャネル形成領域）にゲート絶縁膜２１が形成
されており、その上層および素子分離絶縁膜２０の上層
などに、例えばポリシリコンの下側ゲート電極（下側第
１配線）３０ａおよびタングステンシリサイドの上側ゲ
ート電極（上側第１配線）３１ａからなるポリサイド構
造のゲート電極（第１配線）Ａが形成されている。ゲー
ト電極（第１配線）Ａの上層には、例えば酸化シリコン
のオフセット絶縁膜２２ａが形成されており、その上層
を全面に窒化シリコンのエッチングストッパ膜２５が被
覆して形成されている。ゲート電極Ａの両側部の半導体
基板１０中には低濃度に導電性不純物を含有するＬＤＤ
拡散層１１および高濃度に含有するソース・ドレイン拡
散層１２が形成されており、半導体基板１０中のチャネ
ル形成領域の上層のゲート絶縁膜２１、第１配線（ゲー
ト電極）Ａ、およびチャネル形成領域に接続するソース
・ドレイン拡散層１１、１２とから、電界効果ＭＯＳト
ランジスタを形成している。
整合コンタクトを有する高抵抗負荷型ＳＲＡＭ（Static
Random Access Memories ）半導体装置の断面図を図１
に示す。例えばＬＯＣＯＳ法により形成した素子分離絶
縁膜２０により分離されたシリコン半導体基板１０の活
性領域（チャネル形成領域）にゲート絶縁膜２１が形成
されており、その上層および素子分離絶縁膜２０の上層
などに、例えばポリシリコンの下側ゲート電極（下側第
１配線）３０ａおよびタングステンシリサイドの上側ゲ
ート電極（上側第１配線）３１ａからなるポリサイド構
造のゲート電極（第１配線）Ａが形成されている。ゲー
ト電極（第１配線）Ａの上層には、例えば酸化シリコン
のオフセット絶縁膜２２ａが形成されており、その上層
を全面に窒化シリコンのエッチングストッパ膜２５が被
覆して形成されている。ゲート電極Ａの両側部の半導体
基板１０中には低濃度に導電性不純物を含有するＬＤＤ
拡散層１１および高濃度に含有するソース・ドレイン拡
散層１２が形成されており、半導体基板１０中のチャネ
ル形成領域の上層のゲート絶縁膜２１、第１配線（ゲー
ト電極）Ａ、およびチャネル形成領域に接続するソース
・ドレイン拡散層１１、１２とから、電界効果ＭＯＳト
ランジスタを形成している。
【００２８】オフセット絶縁膜２２ａおよびエッチング
ストッパ膜２５に被覆された上記のゲート電極（第１配
線）Ａの上層に、例えば酸化シリコンからなる第１層間
絶縁膜２６が形成されており、ソース・ドレイン拡散層
１２に達する第１コンタクトホールＣＨ１が開口されて
いる。第１コンタクトホールＣＨ１内および第１層間絶
縁膜２６の上層に、例えばポリシリコンの下側第２配線
３２ａおよびタングステンシリサイドの上側第２配線３
３ａからなるポリサイド構造の第２配線Ｂが形成されて
いる。第２配線Ｂの上層に、例えば酸化シリコンの第２
層間絶縁膜２７が形成されており、第２層間絶縁膜２
７、第１層間絶縁膜２６、エッチングストッパ膜２５、
およびゲート絶縁膜２１を貫通して、ソース・ドレイン
拡散層１２に達する第２コンタクトホールＣＨ２が開口
されている。第２コンタクトホールＣＨ２内および第２
層間絶縁膜２７の上層に、高抵抗負荷素子を含む第３配
線３４ａ、３４ｂが形成されており、ＳＲＡＭ半導体装
置のフリップフロップ回路を構成する高抵抗負荷素子と
記憶ノードである高濃度拡散層（ソース・ドレイン拡散
層１２）を接続する。
ストッパ膜２５に被覆された上記のゲート電極（第１配
線）Ａの上層に、例えば酸化シリコンからなる第１層間
絶縁膜２６が形成されており、ソース・ドレイン拡散層
１２に達する第１コンタクトホールＣＨ１が開口されて
いる。第１コンタクトホールＣＨ１内および第１層間絶
縁膜２６の上層に、例えばポリシリコンの下側第２配線
３２ａおよびタングステンシリサイドの上側第２配線３
３ａからなるポリサイド構造の第２配線Ｂが形成されて
いる。第２配線Ｂの上層に、例えば酸化シリコンの第２
層間絶縁膜２７が形成されており、第２層間絶縁膜２
７、第１層間絶縁膜２６、エッチングストッパ膜２５、
およびゲート絶縁膜２１を貫通して、ソース・ドレイン
拡散層１２に達する第２コンタクトホールＣＨ２が開口
されている。第２コンタクトホールＣＨ２内および第２
層間絶縁膜２７の上層に、高抵抗負荷素子を含む第３配
線３４ａ、３４ｂが形成されており、ＳＲＡＭ半導体装
置のフリップフロップ回路を構成する高抵抗負荷素子と
記憶ノードである高濃度拡散層（ソース・ドレイン拡散
層１２）を接続する。
【００２９】第３配線３４ａ、３４ｂの上層には、例え
ば酸化シリコンからなる第３層間絶縁膜２８が形成され
ており、第３層間絶縁膜２８および第２層間絶縁膜２７
を貫通して第２配線Ｂに達する第３コンタクトホールＣ
Ｈ３が開口されており、第３コンタクトホール内に図示
しないチタン、窒化チタンなどの密着層を介して、例え
ばタングステンからなるプラグ３５が埋め込まれてお
り、その上層に形成された例えばアルミニウム系合金か
らなる第４配線（ビット線）３６に接続している。第４
配線（ビット線）３６を被覆して全面に例えば窒化シリ
コンからなるオーバーコート層２９が形成されている。
ば酸化シリコンからなる第３層間絶縁膜２８が形成され
ており、第３層間絶縁膜２８および第２層間絶縁膜２７
を貫通して第２配線Ｂに達する第３コンタクトホールＣ
Ｈ３が開口されており、第３コンタクトホール内に図示
しないチタン、窒化チタンなどの密着層を介して、例え
ばタングステンからなるプラグ３５が埋め込まれてお
り、その上層に形成された例えばアルミニウム系合金か
らなる第４配線（ビット線）３６に接続している。第４
配線（ビット線）３６を被覆して全面に例えば窒化シリ
コンからなるオーバーコート層２９が形成されている。
【００３０】かかる構造のＳＲＡＭ半導体装置は、半導
体基板中のソース・ドレイン拡散層（高濃度拡散層）が
エッチングされて凹みが形成されておらず、また、ソー
ス・ドレイン拡散層（高濃度拡散層）の導電性不純物濃
度の低下をもたらされていないのでトランジスタの特性
の劣化や拡散層配線のシート抵抗の上昇を招いていな
い、ゲート電極（第１配線）間の幅を狭くすることを可
能とした自己整合コンタクトを有する半導体装置であ
る。
体基板中のソース・ドレイン拡散層（高濃度拡散層）が
エッチングされて凹みが形成されておらず、また、ソー
ス・ドレイン拡散層（高濃度拡散層）の導電性不純物濃
度の低下をもたらされていないのでトランジスタの特性
の劣化や拡散層配線のシート抵抗の上昇を招いていな
い、ゲート電極（第１配線）間の幅を狭くすることを可
能とした自己整合コンタクトを有する半導体装置であ
る。
【００３１】以下に、上記のＳＲＡＭ半導体装置の製造
方法について説明する。まず、図２（ａ）に示すよう
に、シリコン半導体基板１０に、例えばＬＯＣＯＳ法に
より素子分離絶縁膜２０を形成し、素子分離絶縁膜２０
によって分離された活性領域（チャネル形成領域）にお
いて、例えば熱酸化法によりゲート絶縁膜２１を形成す
る。次に、例えばＣＶＤ法によりゲート絶縁膜２１の上
層を被覆して全面にポリシリコンおよびタングステンシ
リサイドを順に積層させ、下側ゲート電極（下側第１配
線）用層３０および上側ゲート電極（上側第１配線）用
層３１を形成する。次に、上側ゲート電極（上側第１配
線）用層３１の上層に例えばＣＶＤ法により酸化シリコ
ンを堆積させ、オフセット絶縁膜２２を形成する。
方法について説明する。まず、図２（ａ）に示すよう
に、シリコン半導体基板１０に、例えばＬＯＣＯＳ法に
より素子分離絶縁膜２０を形成し、素子分離絶縁膜２０
によって分離された活性領域（チャネル形成領域）にお
いて、例えば熱酸化法によりゲート絶縁膜２１を形成す
る。次に、例えばＣＶＤ法によりゲート絶縁膜２１の上
層を被覆して全面にポリシリコンおよびタングステンシ
リサイドを順に積層させ、下側ゲート電極（下側第１配
線）用層３０および上側ゲート電極（上側第１配線）用
層３１を形成する。次に、上側ゲート電極（上側第１配
線）用層３１の上層に例えばＣＶＤ法により酸化シリコ
ンを堆積させ、オフセット絶縁膜２２を形成する。
【００３２】次に、図２（ｂ）に示すように、オフセッ
ト絶縁膜２２の上層にゲート電極および第１配線パター
ンを有するレジスト膜Ｒ１をフォトリソグラフィー工程
により形成し、ＲＩＥ（反応性イオンエッチング）など
の異方性エッチングを施して、下側ゲート電極（下側第
１配線）用層３０、上側ゲート電極（上側第１配線）用
層３１、およびオフセット絶縁膜２２をパターニング加
工し、ポリシリコンおよびタングステンシリサイドを積
層させたポリサイド構造のオフセット絶縁膜２２ａ付き
のゲート電極（第１配線）Ａを形成する。
ト絶縁膜２２の上層にゲート電極および第１配線パター
ンを有するレジスト膜Ｒ１をフォトリソグラフィー工程
により形成し、ＲＩＥ（反応性イオンエッチング）など
の異方性エッチングを施して、下側ゲート電極（下側第
１配線）用層３０、上側ゲート電極（上側第１配線）用
層３１、およびオフセット絶縁膜２２をパターニング加
工し、ポリシリコンおよびタングステンシリサイドを積
層させたポリサイド構造のオフセット絶縁膜２２ａ付き
のゲート電極（第１配線）Ａを形成する。
【００３３】次に、図２（ｃ）に示すように、レジスト
膜Ｒ１を除去した後、オフセット絶縁膜２２ａの上面か
ら全面に、例えばＣＶＤ法により窒化シリコンを例えば
１０〜２０ｎｍの膜厚で堆積させ、エッチングストッパ
膜２３を形成する。次に、オフセット絶縁膜２２ａ付き
のゲート電極（第１配線）Ａをマスクとしてシリコン半
導体基板１０中に低濃度に導電性不純物Ｄ１をイオン注
入し、ＬＤＤ（Lightly Doped Drain ）拡散層（低濃度
拡散層）１１を形成する。
膜Ｒ１を除去した後、オフセット絶縁膜２２ａの上面か
ら全面に、例えばＣＶＤ法により窒化シリコンを例えば
１０〜２０ｎｍの膜厚で堆積させ、エッチングストッパ
膜２３を形成する。次に、オフセット絶縁膜２２ａ付き
のゲート電極（第１配線）Ａをマスクとしてシリコン半
導体基板１０中に低濃度に導電性不純物Ｄ１をイオン注
入し、ＬＤＤ（Lightly Doped Drain ）拡散層（低濃度
拡散層）１１を形成する。
【００３４】次に、図３（ｄ）に示すように、エッチン
グストッパ膜２３の上層に全面に例えばＣＶＤ法により
酸化シリコンを堆積させ、サイドウォールマスク用層２
４を形成する。ここで、サイドウォールマスク用層２４
としては、特にＯ3 およびＴＥＯＳ（tetraethylorthos
ilicate ）を原料に含むＣＶＤ法により形成することが
好ましい。これにより、ウェットエッチングおよびドラ
イエッチングのエッチングレートが速いので、エッチバ
ックによるサイドウォール形状への成形および不純物導
入後の除去が容易となる。
グストッパ膜２３の上層に全面に例えばＣＶＤ法により
酸化シリコンを堆積させ、サイドウォールマスク用層２
４を形成する。ここで、サイドウォールマスク用層２４
としては、特にＯ3 およびＴＥＯＳ（tetraethylorthos
ilicate ）を原料に含むＣＶＤ法により形成することが
好ましい。これにより、ウェットエッチングおよびドラ
イエッチングのエッチングレートが速いので、エッチバ
ックによるサイドウォール形状への成形および不純物導
入後の除去が容易となる。
【００３５】次に、図３（ｅ）に示すように、従来のC4
F8にCOを加えてエッチャントガスとした、窒化シリコン
のエッチングストッパ膜２３に対して２０程度の選択比
を有するＲＩＥなどのエッチングにより、ゲート電極
（第１配線）Ａおよびオフセット絶縁膜２２ａの側壁面
に対向するサイドウォールマスク２４ａを残して全面に
エッチバックする。次に、サイドウォールマスク２４ａ
をマスクとしてシリコン半導体基板１０中に高濃度に導
電性不純物Ｄ２をイオン注入し、ソース・ドレイン拡散
層（高濃度拡散層）１２を形成する。このとき、エッチ
ングストッパ膜２３の膜厚は比較的薄いために、通常の
イオン注入エネルギー（３０〜６０ｋｅＶ）で十分に高
い不純物濃度（１×１０20〜１×１０21/cm3）が得られ
る。ソース・ドレイン拡散層（高濃度拡散層）１２の形
成により、ＬＤＤ構造のソース・ドレインとすることが
でき、半導体基板１０中のチャネル形成領域の上層のゲ
ート絶縁膜２１、第１配線（ゲート電極）Ａ、およびチ
ャネル形成領域に接続するソース・ドレイン拡散層１
１、１２とから、電界効果ＭＯＳトランジスタを形成し
ている。
F8にCOを加えてエッチャントガスとした、窒化シリコン
のエッチングストッパ膜２３に対して２０程度の選択比
を有するＲＩＥなどのエッチングにより、ゲート電極
（第１配線）Ａおよびオフセット絶縁膜２２ａの側壁面
に対向するサイドウォールマスク２４ａを残して全面に
エッチバックする。次に、サイドウォールマスク２４ａ
をマスクとしてシリコン半導体基板１０中に高濃度に導
電性不純物Ｄ２をイオン注入し、ソース・ドレイン拡散
層（高濃度拡散層）１２を形成する。このとき、エッチ
ングストッパ膜２３の膜厚は比較的薄いために、通常の
イオン注入エネルギー（３０〜６０ｋｅＶ）で十分に高
い不純物濃度（１×１０20〜１×１０21/cm3）が得られ
る。ソース・ドレイン拡散層（高濃度拡散層）１２の形
成により、ＬＤＤ構造のソース・ドレインとすることが
でき、半導体基板１０中のチャネル形成領域の上層のゲ
ート絶縁膜２１、第１配線（ゲート電極）Ａ、およびチ
ャネル形成領域に接続するソース・ドレイン拡散層１
１、１２とから、電界効果ＭＯＳトランジスタを形成し
ている。
【００３６】次に、図３（ｆ）に示すように、ウェット
エッチングによってサイドウォールマスク層２４ａをエ
ッチング除去する。ウェットエッチングによれば、ドラ
イエッチングと比較して、ウェハ面内のエッチング均一
性を向上させることができ、製造工程のスループットも
向上可能となる。例えば、通常のフッ酸系のウェットエ
ッチングによれば、窒化シリコンに対する酸化シリコン
のエッチング選択比は２０倍程度あり、エッチング処理
時間をサイドウォールマスク層が除去できるだけの時間
に設定することで、エッチングストッパ膜までエッチン
グされることがなく、従って半導体基板までもエッチン
グして半導体基板の凹みを形成することがない。また、
窒化シリコンに対する酸化シリコンのエッチング選択比
を２０程度とることができるドライエッチングにより、
サイドウォールマスク層２４ａを除去することもでき
る。
エッチングによってサイドウォールマスク層２４ａをエ
ッチング除去する。ウェットエッチングによれば、ドラ
イエッチングと比較して、ウェハ面内のエッチング均一
性を向上させることができ、製造工程のスループットも
向上可能となる。例えば、通常のフッ酸系のウェットエ
ッチングによれば、窒化シリコンに対する酸化シリコン
のエッチング選択比は２０倍程度あり、エッチング処理
時間をサイドウォールマスク層が除去できるだけの時間
に設定することで、エッチングストッパ膜までエッチン
グされることがなく、従って半導体基板までもエッチン
グして半導体基板の凹みを形成することがない。また、
窒化シリコンに対する酸化シリコンのエッチング選択比
を２０程度とることができるドライエッチングにより、
サイドウォールマスク層２４ａを除去することもでき
る。
【００３７】次に、図４（ｇ）に示すように、例えばＣ
ＶＤ法により窒化シリコンのエッチングストッパ膜２３
の上層に窒化シリコンを堆積させ、１００ｎｍ程度に厚
膜化したエッチングストッパ膜２５を形成する。新たな
窒化シリコンの堆積前からあった窒化シリコンのエッチ
ングストッパ膜２３の分は、厚膜のエッチングストッパ
膜２５の一部となる。エッチングストッパ膜２５を厚膜
化することで、後工程のコンタクトホールの開口の際の
エッチングストッパとしての停止能を増強することがで
き、安定に自己整合コンタクトを形成することができ
る。
ＶＤ法により窒化シリコンのエッチングストッパ膜２３
の上層に窒化シリコンを堆積させ、１００ｎｍ程度に厚
膜化したエッチングストッパ膜２５を形成する。新たな
窒化シリコンの堆積前からあった窒化シリコンのエッチ
ングストッパ膜２３の分は、厚膜のエッチングストッパ
膜２５の一部となる。エッチングストッパ膜２５を厚膜
化することで、後工程のコンタクトホールの開口の際の
エッチングストッパとしての停止能を増強することがで
き、安定に自己整合コンタクトを形成することができ
る。
【００３８】次に、図４（ｈ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを全面に堆積させ、第１層間
絶縁膜２６を形成し、リフロー、エッチバック、あるい
はＣＭＰ（Chemical Mechanical Polishing ）などによ
り第１層間絶縁膜２６の表面を平坦化する。
ＶＤ法により酸化シリコンを全面に堆積させ、第１層間
絶縁膜２６を形成し、リフロー、エッチバック、あるい
はＣＭＰ（Chemical Mechanical Polishing ）などによ
り第１層間絶縁膜２６の表面を平坦化する。
【００３９】次に、図４（ｉ）に示すように、フォトリ
ソグラフィー工程によりレジスト膜をパターニング形成
して、ＲＩＥなどのエッチングを施し、第１層間絶縁膜
２６、エッチングストッパ膜２５、およびゲート絶縁膜
２１を貫通してソース・ドレイン拡散層１２に達する第
１コンタクトホールＣＨ１を開口する。まず、窒化シリ
コンに対する酸化シリコンのエッチング選択比を２０程
度とることができるエッチング条件でエッチングストッ
パ膜２５表面を露出させるまで開口した後、エッチング
条件を変更してエッチングストッパ膜２５にまで開口
し、続けてゲート絶縁膜２１にまで貫通させる。
ソグラフィー工程によりレジスト膜をパターニング形成
して、ＲＩＥなどのエッチングを施し、第１層間絶縁膜
２６、エッチングストッパ膜２５、およびゲート絶縁膜
２１を貫通してソース・ドレイン拡散層１２に達する第
１コンタクトホールＣＨ１を開口する。まず、窒化シリ
コンに対する酸化シリコンのエッチング選択比を２０程
度とることができるエッチング条件でエッチングストッ
パ膜２５表面を露出させるまで開口した後、エッチング
条件を変更してエッチングストッパ膜２５にまで開口
し、続けてゲート絶縁膜２１にまで貫通させる。
【００４０】次に、図５（ｊ）に示すように、例えばＣ
ＶＤ法により第１コンタクトホールＣＨ１内および第１
層間絶縁膜２６の上層に、全面にポリシリコンおよびタ
ングステンシリサイドを順に積層させ、レジスト膜をフ
ォトリソグラフィー工程によりパターニング形成し、Ｒ
ＩＥなどの異方性エッチングを施して、ポリシリコンの
下側第２配線３２ａ、およびタングステンシリサイドの
上側第２配線３３ａを積層させたポリサイド構造の第２
配線Ｂを形成する。
ＶＤ法により第１コンタクトホールＣＨ１内および第１
層間絶縁膜２６の上層に、全面にポリシリコンおよびタ
ングステンシリサイドを順に積層させ、レジスト膜をフ
ォトリソグラフィー工程によりパターニング形成し、Ｒ
ＩＥなどの異方性エッチングを施して、ポリシリコンの
下側第２配線３２ａ、およびタングステンシリサイドの
上側第２配線３３ａを積層させたポリサイド構造の第２
配線Ｂを形成する。
【００４１】次に、図５（ｋ）に示すように、第２配線
Ｂを被覆して、例えばＣＶＤ法により酸化シリコンを全
面に堆積させ、第２層間絶縁膜２７を形成し、フォトリ
ソグラフィー工程によりレジスト膜をパターニング形成
して、ＲＩＥなどのエッチングを施し、第２層間絶縁膜
２７、第１層間絶縁膜２６、エッチングストッパ膜２
５、およびゲート絶縁膜２１を貫通してソース・ドレイ
ン拡散層１２に達する第２コンタクトホールＣＨ２を開
口する。第１コンタクトホールＣＨ１の開口時と同様、
窒化シリコンに対する酸化シリコンのエッチング選択比
を２０程度とることができるエッチング条件でエッチン
グストッパ膜２５表面を露出させるまで開口した後、エ
ッチング条件を変更してエッチングストッパ膜２５にま
で開口し、続けてゲート絶縁膜２１にまで貫通させる。
Ｂを被覆して、例えばＣＶＤ法により酸化シリコンを全
面に堆積させ、第２層間絶縁膜２７を形成し、フォトリ
ソグラフィー工程によりレジスト膜をパターニング形成
して、ＲＩＥなどのエッチングを施し、第２層間絶縁膜
２７、第１層間絶縁膜２６、エッチングストッパ膜２
５、およびゲート絶縁膜２１を貫通してソース・ドレイ
ン拡散層１２に達する第２コンタクトホールＣＨ２を開
口する。第１コンタクトホールＣＨ１の開口時と同様、
窒化シリコンに対する酸化シリコンのエッチング選択比
を２０程度とることができるエッチング条件でエッチン
グストッパ膜２５表面を露出させるまで開口した後、エ
ッチング条件を変更してエッチングストッパ膜２５にま
で開口し、続けてゲート絶縁膜２１にまで貫通させる。
【００４２】次に、図５（ｌ）に示すように、第２コン
タクトホールＣＨ２内および第２層間絶縁膜２７の上層
に高抵抗負荷素子を含む配線層を形成し、パターニング
して、第３配線３４ａ、３４ｂを形成する。これによ
り、ＳＲＡＭ半導体装置のフリップフロップ回路を構成
する高抵抗負荷素子と記憶ノードである高濃度拡散層
（ソース・ドレイン拡散層）１２を接続する。次に、第
３配線３４ａ、３４ｂを被覆して、例えばＣＶＤ法によ
り酸化シリコンを全面に堆積させ、第３層間絶縁膜２８
を形成し、リフローあるいはエッチバックなどにより平
坦化処理を行う。
タクトホールＣＨ２内および第２層間絶縁膜２７の上層
に高抵抗負荷素子を含む配線層を形成し、パターニング
して、第３配線３４ａ、３４ｂを形成する。これによ
り、ＳＲＡＭ半導体装置のフリップフロップ回路を構成
する高抵抗負荷素子と記憶ノードである高濃度拡散層
（ソース・ドレイン拡散層）１２を接続する。次に、第
３配線３４ａ、３４ｂを被覆して、例えばＣＶＤ法によ
り酸化シリコンを全面に堆積させ、第３層間絶縁膜２８
を形成し、リフローあるいはエッチバックなどにより平
坦化処理を行う。
【００４３】次に、第３層間絶縁膜２８および第２層間
絶縁膜２７を貫通して第２配線Ｂに達する第３コンタク
トホールＣＨ３を開口し、第３コンタクトホール内に図
示しないチタン、窒化チタンなどの密着層を形成した後
に、例えばタングステンを全面に堆積させ、全面エッチ
バックすることでタングステンからなるプラグ３５を埋
め込んで形成する。次に、第３層間絶縁膜２８の上層に
チタン、窒化チタンなどの密着層を形成し、その上層に
例えばスパッタリング法によりアルミニウム系合金から
なる第４配線（ビット線）３６をプラグ３５に接続して
形成する。次に、第４配線（ビット線）３６を被覆して
全面に例えば窒化シリコンからなるオーバーコート層２
９を形成して、図１に示すＳＲＡＭ半導体装置に至る。
絶縁膜２７を貫通して第２配線Ｂに達する第３コンタク
トホールＣＨ３を開口し、第３コンタクトホール内に図
示しないチタン、窒化チタンなどの密着層を形成した後
に、例えばタングステンを全面に堆積させ、全面エッチ
バックすることでタングステンからなるプラグ３５を埋
め込んで形成する。次に、第３層間絶縁膜２８の上層に
チタン、窒化チタンなどの密着層を形成し、その上層に
例えばスパッタリング法によりアルミニウム系合金から
なる第４配線（ビット線）３６をプラグ３５に接続して
形成する。次に、第４配線（ビット線）３６を被覆して
全面に例えば窒化シリコンからなるオーバーコート層２
９を形成して、図１に示すＳＲＡＭ半導体装置に至る。
【００４４】上記の本実施形態の半導体装置の製造方法
によれば、コンタクトを開口する層間絶縁膜を形成する
前にサイドウォールを除去する際に、半導体基板中のソ
ース・ドレイン拡散層（高濃度拡散層）までもエッチン
グして半導体基板の凹みを形成することがなく、凹みの
形成を避けるためにエッチングストッパ膜を厚膜化する
必要がないので、ソース・ドレイン拡散層（高濃度拡散
層）の導電性不純物濃度の低下をもたらさないで、ゲー
ト電極間の幅を狭くすることを可能とした自己整合コン
タクトを有する半導体装置を製造することができる。ま
た、従来技術ではポリシリコンのサイドウォールマスク
層の下層に形成する酸化シリコンのエッチングストッパ
膜を緻密化するために、アニール工程が必要であった
が、本発明の半導体装置の製造方法によれば、窒化シリ
コン膜をエッチングストッパ膜とすることで上記のアニ
ール工程を削減することができ、これによりＭＯＳトラ
ンジスタの増速拡散による短チャネル効果の抑制に効果
がある。
によれば、コンタクトを開口する層間絶縁膜を形成する
前にサイドウォールを除去する際に、半導体基板中のソ
ース・ドレイン拡散層（高濃度拡散層）までもエッチン
グして半導体基板の凹みを形成することがなく、凹みの
形成を避けるためにエッチングストッパ膜を厚膜化する
必要がないので、ソース・ドレイン拡散層（高濃度拡散
層）の導電性不純物濃度の低下をもたらさないで、ゲー
ト電極間の幅を狭くすることを可能とした自己整合コン
タクトを有する半導体装置を製造することができる。ま
た、従来技術ではポリシリコンのサイドウォールマスク
層の下層に形成する酸化シリコンのエッチングストッパ
膜を緻密化するために、アニール工程が必要であった
が、本発明の半導体装置の製造方法によれば、窒化シリ
コン膜をエッチングストッパ膜とすることで上記のアニ
ール工程を削減することができ、これによりＭＯＳトラ
ンジスタの増速拡散による短チャネル効果の抑制に効果
がある。
【００４５】本発明は、ＳＲＡＭの他に、ＤＲＡＭなど
のＭＯＳトランジスタの半導体装置や、バイポーラ系の
半導体装置、あるいはＡ／Ｄコンバータなど、自己整合
的に形成するコンタクトホールを有する半導体装置であ
ればなんでも適用できる。装置の微細化、縮小化が進め
られた半導体装置に、基板への凹みの形成や、基板中の
拡散層抵抗の上昇を招かない、信頼性の高いコンタクト
による接合を提供することができる。
のＭＯＳトランジスタの半導体装置や、バイポーラ系の
半導体装置、あるいはＡ／Ｄコンバータなど、自己整合
的に形成するコンタクトホールを有する半導体装置であ
ればなんでも適用できる。装置の微細化、縮小化が進め
られた半導体装置に、基板への凹みの形成や、基板中の
拡散層抵抗の上昇を招かない、信頼性の高いコンタクト
による接合を提供することができる。
【００４６】本発明は、上記の実施の形態に限定されな
い。例えば、第１配線（ゲート電極）、第２配線はポリ
サイド構造としているが、単層構造でも３層以上の構成
としてもよい。第３配線などの上層配線も多層構成とし
てよい。サイドウォールマスク層も、多層以上の構成と
してよい。その他、本発明の要旨を逸脱しない範囲で種
々の変更を行うことができる。
い。例えば、第１配線（ゲート電極）、第２配線はポリ
サイド構造としているが、単層構造でも３層以上の構成
としてもよい。第３配線などの上層配線も多層構成とし
てよい。サイドウォールマスク層も、多層以上の構成と
してよい。その他、本発明の要旨を逸脱しない範囲で種
々の変更を行うことができる。
【００４７】
【発明の効果】本発明によれば、コンタクトを開口する
層間絶縁膜を形成する前にサイドウォールを除去する際
に、半導体基板中のソース・ドレイン拡散層（高濃度拡
散層）までもエッチングして半導体基板の凹みを形成す
ることがなく、凹みの形成を避けるためにエッチングス
トッパ膜を厚膜化する必要がないので、ソース・ドレイ
ン拡散層（高濃度拡散層）の導電性不純物濃度の低下を
もたらさないで、ゲート電極間の幅を狭くすることを可
能とした自己整合コンタクトを有する半導体装置を製造
することができる。
層間絶縁膜を形成する前にサイドウォールを除去する際
に、半導体基板中のソース・ドレイン拡散層（高濃度拡
散層）までもエッチングして半導体基板の凹みを形成す
ることがなく、凹みの形成を避けるためにエッチングス
トッパ膜を厚膜化する必要がないので、ソース・ドレイ
ン拡散層（高濃度拡散層）の導電性不純物濃度の低下を
もたらさないで、ゲート電極間の幅を狭くすることを可
能とした自己整合コンタクトを有する半導体装置を製造
することができる。
【図１】図１は本発明の実施形態の半導体装置の製造方
法により製造した半導体装置の断面図である。
法により製造した半導体装置の断面図である。
【図２】図２は本発明の実施形態の半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）はオフセット
絶縁膜の形成工程まで、（ｂ）は第１配線（ゲート電
極）のパターン加工工程まで、（ｃ）はイオン注入によ
る低濃度拡散層の形成工程までを示す。
法の製造工程を示す断面図であり、（ａ）はオフセット
絶縁膜の形成工程まで、（ｂ）は第１配線（ゲート電
極）のパターン加工工程まで、（ｃ）はイオン注入によ
る低濃度拡散層の形成工程までを示す。
【図３】図３は図２の続きの工程を示し、（ｄ）はサイ
ドウォールマスク用層の形成工程まで、（ｅ）はイオン
注入による高濃度拡散層の形成工程まで、（ｆ）はサイ
ドウォールマスク層の除去工程までを示す。
ドウォールマスク用層の形成工程まで、（ｅ）はイオン
注入による高濃度拡散層の形成工程まで、（ｆ）はサイ
ドウォールマスク層の除去工程までを示す。
【図４】図４は図３の続きの工程を示し、（ｇ）はエッ
チングストッパ膜の厚膜化工程まで、（ｈ）は第１層間
絶縁膜の形成工程まで、（ｉ）は第１コンタクトホール
の開口工程までを示す。
チングストッパ膜の厚膜化工程まで、（ｈ）は第１層間
絶縁膜の形成工程まで、（ｉ）は第１コンタクトホール
の開口工程までを示す。
【図５】図５は図４の続きの工程を示し、（ｊ）は第２
配線の形成工程まで、（ｋ）は第２コンタクトホールの
開口工程まで、（ｌ）は第３層間絶縁膜の形成工程まで
を示す。
配線の形成工程まで、（ｋ）は第２コンタクトホールの
開口工程まで、（ｌ）は第３層間絶縁膜の形成工程まで
を示す。
【図６】図６は従来例の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）はオフセット絶縁膜の形
成工程まで、（ｂ）は第１配線（ゲート電極）のパター
ン加工工程まで、（ｃ）はイオン注入による低濃度拡散
層の形成工程までを示す。
程を示す断面図であり、（ａ）はオフセット絶縁膜の形
成工程まで、（ｂ）は第１配線（ゲート電極）のパター
ン加工工程まで、（ｃ）はイオン注入による低濃度拡散
層の形成工程までを示す。
【図７】図７は図６の続きの工程を示し、（ｄ）はサイ
ドウォールマスク用層の形成工程まで、（ｅ）はイオン
注入による高濃度拡散層の形成工程まで、（ｆ）はサイ
ドウォールマスク層の除去工程までを示す。
ドウォールマスク用層の形成工程まで、（ｅ）はイオン
注入による高濃度拡散層の形成工程まで、（ｆ）はサイ
ドウォールマスク層の除去工程までを示す。
【図８】図８は図７（ｄ）の続きの工程を示し、エッチ
ングストッパ膜を厚膜化して形成した場合を示してい
る。
ングストッパ膜を厚膜化して形成した場合を示してい
る。
１０…半導体基板、１１…低濃度拡散層、１２…高濃度
拡散層、２０…素子分離絶縁膜、２１…ゲートマスク
層、２２、２２ａ…オフセット絶縁膜、２３、２５…エ
ッチングストッパ膜、２４…サイドウォールマスク用
層、２４ａ…サイドウォールマスク層、２６…第１層間
絶縁膜、２７…第２層間絶縁膜、２８…第３層間絶縁
膜、２９…オーバーコート層、３０、３０ａ…下側ゲー
ト電極（下側第１配線）、３１、３１ａ…上側ゲート電
極（上側第１配線）、３２、３２ａ…下側第２配線、３
３、３３ａ…上側第２配線、３４ａ、３４ｂ…第３配
線、３５…プラグ、３６…第４配線（ビット線）、Ａ…
ゲート電極（第１配線）、Ｂ…第２配線、ＣＨ１…第１
コンタクトホール、ＣＨ２…第２コンタクトホール、Ｃ
Ｈ３…第３コンタクトホール、Ｄ１、Ｄ２…導電性不純
物、Ｒ１…レジスト膜、Ｈ…凹み。
拡散層、２０…素子分離絶縁膜、２１…ゲートマスク
層、２２、２２ａ…オフセット絶縁膜、２３、２５…エ
ッチングストッパ膜、２４…サイドウォールマスク用
層、２４ａ…サイドウォールマスク層、２６…第１層間
絶縁膜、２７…第２層間絶縁膜、２８…第３層間絶縁
膜、２９…オーバーコート層、３０、３０ａ…下側ゲー
ト電極（下側第１配線）、３１、３１ａ…上側ゲート電
極（上側第１配線）、３２、３２ａ…下側第２配線、３
３、３３ａ…上側第２配線、３４ａ、３４ｂ…第３配
線、３５…プラグ、３６…第４配線（ビット線）、Ａ…
ゲート電極（第１配線）、Ｂ…第２配線、ＣＨ１…第１
コンタクトホール、ＣＨ２…第２コンタクトホール、Ｃ
Ｈ３…第３コンタクトホール、Ｄ１、Ｄ２…導電性不純
物、Ｒ１…レジスト膜、Ｈ…凹み。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336
Claims (7)
- 【請求項１】半導体基板に第１配線を形成する工程と、 前記第１配線の上層にオフセット絶縁膜を形成する工程
と、 前記オフセット絶縁膜を被覆して全面に窒化シリコンの
エッチングストッパ膜を形成する工程と、 前記第１配線およびオフセット絶縁膜の側壁面と対向し
て酸化シリコンのサイドウォールマスク層を形成する工
程と、 前記サイドウォールマスク層をマスクとしてイオン注入
を行い、前記半導体基板中に導電性不純物の拡散層を形
成する工程と、 前記エッチングストッパ膜に対する選択比を有して前記
サイドウォールマスク層を除去する工程と、 前記エッチングストッパ膜の上層に全面に絶縁膜を形成
する工程と、 前記拡散層に達するコンタクトホールを前記絶縁膜に開
口する工程とを有する半導体装置の製造方法。 - 【請求項２】前記サイドウォールマスク層を形成する工
程が、Ｏ3 およびＴＥＯＳ（tetraethylorthosilicate
）を原料に含むＣＶＤ法により形成する工程である請
求項１記載の半導体装置の製造方法。 - 【請求項３】前記サイドウォールマスク層を除去する工
程が、ウェットエッチングにより行う工程である請求項
１記載の半導体装置の製造方法。 - 【請求項４】前記サイドウォールマスク層を形成する工
程が、前記エッチングストッパ膜の上層に全面にサイド
ウォールマスク用層を形成する工程と、前記第１配線お
よびオフセット絶縁膜の側壁面と対向する部分のサイド
ウォールマスク用層を残して前記サイドウォールマスク
用層を全面にエッチバックする工程とを含む請求項１記
載の半導体装置の製造方法。 - 【請求項５】前記オフセット絶縁膜を形成する工程の
後、前記サイドウォールマスク層を形成する工程の前
に、前記第１配線をマスクとしてイオン注入を行い、前
記半導体基板中に導電性不純物の低濃度拡散層を形成す
る工程をさらに有し、 前記サイドウォールマスク層をマスクとしてイオン注入
を行い、前記半導体基板中に導電性不純物の拡散層を形
成する工程が、前記低濃度拡散層よりも高濃度に導電性
不純物を含有する拡散層を形成する工程である請求項１
記載の半導体装置の製造方法。 - 【請求項６】前記サイドウォールマスク層を除去する工
程の後、前記前記エッチングストッパ膜の上層に全面に
絶縁膜を形成する工程の前に、前記エッチングストッパ
膜を厚膜化する工程をさらに有する請求項１記載の半導
体装置の製造方法。 - 【請求項７】前記半導体基板に第１配線を形成する工程
の前に、前記半導体基板にチャネル形成領域を形成する
工程と、前記半導体基板上にゲート絶縁膜を形成する工
程とをさらに有し、 前記半導体基板に第１配線を形成する工程が、前記ゲー
ト絶縁膜上に第１配線を形成する工程であり、 前記第１配線をゲート電極とする電界効果トランジスタ
を形成する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9250791A JPH1197529A (ja) | 1997-09-16 | 1997-09-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9250791A JPH1197529A (ja) | 1997-09-16 | 1997-09-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197529A true JPH1197529A (ja) | 1999-04-09 |
Family
ID=17213110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9250791A Pending JPH1197529A (ja) | 1997-09-16 | 1997-09-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197529A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333233B1 (en) | 1997-09-09 | 2001-12-25 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US6483150B1 (en) | 2000-03-01 | 2002-11-19 | Fujitsu Limited | Semiconductor device with both memories and logic circuits and its manufacture |
| KR100416607B1 (ko) * | 2001-10-19 | 2004-02-05 | 삼성전자주식회사 | 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
| KR100438772B1 (ko) * | 2001-08-07 | 2004-07-05 | 삼성전자주식회사 | 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법 |
| KR100589498B1 (ko) * | 2003-06-25 | 2006-06-13 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
-
1997
- 1997-09-16 JP JP9250791A patent/JPH1197529A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333233B1 (en) | 1997-09-09 | 2001-12-25 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US6483150B1 (en) | 2000-03-01 | 2002-11-19 | Fujitsu Limited | Semiconductor device with both memories and logic circuits and its manufacture |
| US6605510B2 (en) | 2000-03-01 | 2003-08-12 | Fujitsu Limited | Semiconductor device with both memories and logic circuits and its manufacture |
| KR100438772B1 (ko) * | 2001-08-07 | 2004-07-05 | 삼성전자주식회사 | 버블 디펙트를 방지할 수 있는 반도체 소자의 제조방법 |
| US6841851B2 (en) | 2001-08-07 | 2005-01-11 | Samsung Electronics Co., Ltd. | Semiconductor device having a high density plasma oxide layer |
| KR100416607B1 (ko) * | 2001-10-19 | 2004-02-05 | 삼성전자주식회사 | 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
| US6852581B2 (en) | 2001-10-19 | 2005-02-08 | Samsung Electronics Co., Ltd. | Methods of manufacturing a semiconductor device having increased gaps between gates |
| US6911740B2 (en) | 2001-10-19 | 2005-06-28 | Samsung Electronics Co., Ltd. | Semiconductor device having increased gaps between gates |
| KR100589498B1 (ko) * | 2003-06-25 | 2006-06-13 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100414220B1 (ko) | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 | |
| US5604159A (en) | Method of making a contact structure | |
| US5436188A (en) | Dram cell process having elk horn shaped capacitor | |
| JPH0878533A (ja) | 半導体装置及びその製造方法 | |
| JP4550185B2 (ja) | Ｄｒａｍ装置の製造方法 | |
| JPH08153858A (ja) | 半導体装置の製造方法 | |
| US6333233B1 (en) | Semiconductor device with self-aligned contact and its manufacture | |
| US6037211A (en) | Method of fabricating contact holes in high density integrated circuits using polysilicon landing plug and self-aligned etching processes | |
| JP3146316B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| JP2865155B2 (ja) | 半導体装置およびその製造方法 | |
| US6847086B2 (en) | Semiconductor device and method of forming the same | |
| US5723374A (en) | Method for forming dielectric spacer to prevent poly stringer in stacked capacitor DRAM technology | |
| JP2648448B2 (ja) | 半導体記憶装置のキャパシター製造方法 | |
| US6380088B1 (en) | Method to form a recessed source drain on a trench side wall with a replacement gate technique | |
| JPH0888333A (ja) | 半導体装置の製造方法 | |
| US7060575B2 (en) | Semiconductor device having transistor and method of manufacturing the same | |
| JP2003060069A (ja) | 二重ゲート酸化膜を有する半導体素子の製造方法 | |
| JP2001077189A (ja) | 半導体装置の製造方法 | |
| JP3001588B2 (ja) | 半導体装置およびその製造方法 | |
| JPH1117139A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3348342B2 (ja) | 半導体装置の製造方法 | |
| KR19990087996A (ko) | 반도체디바이스및그제조공정 | |
| JP3036117B2 (ja) | 半導体装置の製造方法 | |
| JPH11176934A (ja) | 半導体装置の製造方法 |