JP2000307002A - Fabrication of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、絶縁膜に形成したスルーホールやゲー
ト開口などの開口部に、所望の金属を鬆（ボイド）や断
線を発生させることなく、完全に埋め込むための製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device without causing a void or disconnection of a desired metal in openings such as through holes and gate openings formed in an insulating film. , A manufacturing method for complete embedding.
【０００２】[0002]
【従来の技術】半導体装置、特に半導体集積回路におい
ては、各素子と配線を接続するために、層間膜（絶縁
膜）にスルーホールと呼ばれる開口を設け、これに金属
を埋め込むことで、素子と配線の間や配線間を電気的に
接続することが必要となる。このため従来の方法では、
素子や金属配線の上に形成した絶縁膜にドライエッチン
グなどで開口を形成し、スパッタなどを用いて開口部へ
の金属埋込みと配線金属の堆積を行うことが一般的に行
われてきた。2. Description of the Related Art In a semiconductor device, in particular, a semiconductor integrated circuit, an opening called an through-hole is provided in an interlayer film (insulating film) for connecting each element to a wiring, and a metal is buried in the opening to thereby connect the element to the wiring. It is necessary to electrically connect between the wirings and between the wirings. Therefore, in the conventional method,
Generally, an opening is formed in an insulating film formed on an element or a metal wiring by dry etching or the like, and metal is buried in the opening and deposition of a wiring metal is performed by sputtering or the like.
【０００３】以下、この開口の形成と金属の埋込みの製
造工程について、要素工程断面図を用いて簡単に説明す
る。Hereinafter, the steps of forming the opening and embedding the metal will be briefly described with reference to the sectional views of the element steps.
【０００４】図２は、半導体集積回路における従来の配
線形成工程を模式的に示した要素工程断面図である。FIG. 2 is a sectional view schematically showing an element process in a conventional wiring forming process in a semiconductor integrated circuit.
【０００５】本工程では先ず、図２（ａ）に示すよう
に、能動素子と第１の配線（２０２）を形成した半導体
基板（２０１）上に、ＳｉＮ（０．１μｍ）とＳｉＯＮ
（1μｍ）からなる層間絶縁膜（２０３）を形成する。In this step, first, as shown in FIG. 2A, SiN (0.1 μm) and SiON are formed on a semiconductor substrate (201) on which an active element and a first wiring (202) are formed.
An interlayer insulating film (203) made of (1 μm) is formed.
【０００６】次に、図２（ｂ）に示すように、フォトレ
ジスト（ＰＲ）を塗布し、光学露光にてパターンニング
してＰＲ膜（２０４）を形成した後、このＰＲ膜をマス
クとして、ＣＦ4ガスを用いたドライエッチング（２０
５）にて層間絶縁膜（２０３）に１μｍ角のスルーホー
ル（２０６）を形成する。Next, as shown in FIG. 2B, a photoresist (PR) is applied and patterned by optical exposure to form a PR film (204). Dry etching using CF 4 gas (20
In 5), a 1 μm square through hole (206) is formed in the interlayer insulating film (203).
【０００７】次に、ＰＲ膜（２０４）を除去した後、図
２（ｃ）に示すように、スパッタにてＴｉ／Ｐｔ／Ａｕ
（３０ｎｍ／５０ｎｍ／１０００ｎｍ）からなる金属膜
（２０７）を堆積することで、スルーホール（２０６）
の金属埋込みと第２の配線（２１０）用の金属膜形成を
行う。Next, after removing the PR film (204), as shown in FIG. 2C, Ti / Pt / Au is sputtered.
(30 nm / 50 nm / 1000 nm), a through-hole (206) is deposited.
And a metal film for the second wiring (210) is formed.
【０００８】次に、図２（ｄ）に示すように、フォトレ
ジスト（ＰＲ）を塗布し、光学露光にてパターンニング
してＰＲ膜（２０８）を形成した後、このＰＲ膜をマス
クとして、Ａｒを用いたイオンミリング（２０９）にて
金属膜（２０７）の一部を除去し、半導体集積回路の第
２の配線（２１０）を形成する。Next, as shown in FIG. 2D, a photoresist (PR) is applied and patterned by optical exposure to form a PR film (208), and this PR film is used as a mask. A part of the metal film (207) is removed by ion milling (209) using Ar to form a second wiring (210) of the semiconductor integrated circuit.
【０００９】また、半導体装置、特に電界効果トランジ
スタ（以下「ＦＥＴ」と略称する）のゲート電極の形成
においては、半導体の能動層上に堆積した絶縁膜にゲー
ト電極形成用の開口（以下「ゲート開口」と略称する）
を設け、このゲート開口にゲート電極用の金属を埋め込
むことで、ゲート電極を形成する方法が良く用いられて
いる。以下に、このＦＥＴのゲート電極の形成方法につ
いて、要素工程断面図を用いて簡単に説明する。In forming a gate electrode of a semiconductor device, particularly a field effect transistor (hereinafter abbreviated as "FET"), an opening for forming a gate electrode (hereinafter referred to as "gate") is formed in an insulating film deposited on an active layer of a semiconductor. Opening)
And a method for forming a gate electrode by burying a metal for the gate electrode in the gate opening is often used. Hereinafter, a method of forming the gate electrode of the FET will be briefly described with reference to sectional views of element processes.
【００１０】図３は、ＦＥＴにおける従来のゲート電極
形成工程を模式的に示した要素工程断面図である。FIG. 3 is an element process sectional view schematically showing a conventional gate electrode forming process in an FET.
【００１１】本工程では先ず、図３（ａ）に示すよう
に、能動層を持つ半導体基板（３０１）上の一部をエッ
チングし、ゲートリセス領域（３０２）を形成した後、
厚さ３００ｎｍのＳｉＯ2からなる層間絶縁膜（３０
３）を堆積する。In this step, first, as shown in FIG. 3A, a part of a semiconductor substrate (301) having an active layer is etched to form a gate recess region (302).
A 300-nm-thick SiO 2 interlayer insulating film (30
3) is deposited.
【００１２】次に、図３（ｂ）に示すように、フォトレ
ジスト（ＰＲ）を塗布し、光学露光にてパターンニング
してＰＲ膜（３０４）を形成した後、このＰＲ膜をマス
クとして、ＣＦ4ガスを用いたドライエッチング（３０
５）にて層間絶縁膜（３０３）に幅０．２５μｍのゲー
ト開口（３０６）を形成する。Next, as shown in FIG. 3B, a photoresist (PR) is applied and patterned by optical exposure to form a PR film (304), and this PR film is used as a mask. Dry etching using CF 4 gas (30
In 5), a gate opening (306) having a width of 0.25 μm is formed in the interlayer insulating film (303).
【００１３】次に、ＰＲ膜（３０４）を除去した後、図
３（ｃ）に示すように、スパッタにてＷＳｉ／Ｔｉ／Ｐ
ｔ／Ａｕ（３０ｎｍ／２０ｎｍ／５０ｎｍ／３５０ｎ
ｍ）からなる金属膜（３０７）を堆積し、ゲート開口
（３０６）の金属埋込みを行う。次に、フォトレジスト
（ＰＲ）を塗布し、光学露光にてパターンニングしてＰ
Ｒ膜（３０８）を形成した後、図３（ｄ）に示すよう
に、このＰＲ膜（３０８）をマスクとして、Ａｒを用い
たイオンミリング（３０９）にて金属膜（３０７）の一
部を除去し、ＦＥＴのゲート電極（３１０）を形成す
る。Next, after removing the PR film (304), as shown in FIG. 3C, the WSi / Ti / P
t / Au (30 nm / 20 nm / 50 nm / 350 n
m), a metal film (307) is deposited, and a metal is buried in the gate opening (306). Next, a photoresist (PR) is applied, and is patterned by optical exposure.
After forming the R film (308), as shown in FIG. 3D, a part of the metal film (307) is formed by ion milling (309) using Ar using the PR film (308) as a mask. Then, the gate electrode (310) of the FET is formed.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、以上に
述べた半導体装置の製造方法には次のような問題があっ
た。図４に、従来の製造方法における問題点を示す半導
体装置の模式的断面図を示す。However, the above-described method for manufacturing a semiconductor device has the following problems. FIG. 4 is a schematic cross-sectional view of a semiconductor device showing a problem in a conventional manufacturing method.
【００１５】上記従来の半導体集積回路の配線形成方法
では、スルーホールを金属で埋め込む工程において、図
４（ａ）に示すように、金属の埋込み不足から生じる鬆
（ボイド；４０１）がスルーホール内に発生する場合が
ある。特に、配線や素子の微細化が進むと、必要となる
スルーホールのアスペクト比（絶縁膜厚さ／開口幅）は
必然的に大きくなるため、金属は埋め込み難くなりボイ
ドが発生し易い。このボイドの発生は、スルーホールの
高抵抗化や断線などの問題を引き起こす。従って、スル
ーホールを金属で十分に埋め込むことが、配線の信頼性
を増すためには非常に重要となる。In the above-described conventional method for forming a wiring of a semiconductor integrated circuit, in the step of embedding the through hole with metal, as shown in FIG. 4A, a void (void; 401) caused by insufficient embedding of metal is formed in the through hole. May occur. In particular, as wiring and elements become finer, the required aspect ratio (insulating film thickness / opening width) of the through-hole inevitably increases, so that it becomes difficult to embed metal and voids are easily generated. The generation of the void causes problems such as an increase in resistance of the through-hole and disconnection. Therefore, it is very important to sufficiently fill the through holes with metal in order to increase the reliability of the wiring.
【００１６】また、上記従来のＦＥＴのゲート電極形成
方法では、ゲート開口をゲート金属で埋め込む工程にお
いて、図４（ｂ）に示すように、金属の埋込み不足から
生じる鬆（ボイド；４０２）がゲート電極に発生し易
い。特に微細化が進むと、ゲート開口のアスペクト比
（絶縁膜厚さ／ゲート長）が大きくなるため、金属はよ
り埋め込み難くなりボイドがより発生し易くなる。この
ボイドの発生は、ゲート電極の高抵抗化や、後の熱処理
工程などで電極が破損し断線するといった問題を引き起
こす。したがって、ゲート開口をゲート金属で十分に埋
め込んでおくことが、ゲート電極の信頼性を向上させる
ためには重要となる。In the above-described conventional method for forming a gate electrode of a FET, in the step of filling the gate opening with the gate metal, as shown in FIG. It is easy to generate on the electrode. In particular, as the miniaturization progresses, the aspect ratio (insulating film thickness / gate length) of the gate opening increases, so that the metal is more difficult to fill and the voids are more likely to occur. The generation of the voids causes problems such as an increase in the resistance of the gate electrode and breakage of the electrode due to a subsequent heat treatment step. Therefore, it is important to sufficiently fill the gate opening with the gate metal in order to improve the reliability of the gate electrode.
【００１７】また、ゲート電極の形成の際には、ゲート
金属と能動層との間に発生する寄生容量を減らすこと
も、ＦＥＴの高周波性能の向上には重要となる。しかし
ながら、ゲートリセス構造を先に形成した後にゲート開
口を設ける従来の製造方法では、図４（ｂ）に示すよう
に、ゲート電極とゲートリセス端との間（４０３）に比
誘電率が大きいＳｉＯＮ（εr=6.8）やＳｉＯ2（εr=3.
9）などが存在するため、大きな寄生容量が発生し、高
周波性能が低下するという問題があった。When forming the gate electrode, reducing the parasitic capacitance generated between the gate metal and the active layer is also important for improving the high frequency performance of the FET. However, in a conventional manufacturing method in which a gate opening is formed after a gate recess structure is first formed, as shown in FIG. 4B, SiON (εr) having a large relative dielectric constant exists between a gate electrode and a gate recess end (403). = 6.8) or SiO 2 (εr = 3.
9), there is a problem that a large parasitic capacitance is generated and high-frequency performance is degraded.
【００１８】また、自己整合的にゲートリセス構造を作
製する従来の製造方法においては、ゲート金属と能動層
との間に発生する寄生容量は比較的低減されるものの、
図４（ｃ）に示すように能動層とゲート開口の間が離れ
ているため、ゲート金属の断線（４０４）やボイドの発
生がより起こり易い。またこの製造方法の場合、ゲート
金属がゲートリセス内で広がって形成されるため、ゲー
ト長（即ちゲート容量）が増大するという問題も発生し
易い。In the conventional manufacturing method of fabricating the gate recess structure in a self-aligned manner, although the parasitic capacitance generated between the gate metal and the active layer is relatively reduced,
Since the active layer and the gate opening are separated as shown in FIG. 4C, disconnection (404) of the gate metal and generation of voids are more likely to occur. In addition, in the case of this manufacturing method, the problem that the gate length (that is, the gate capacitance) increases is liable to occur because the gate metal is formed to extend in the gate recess.
【００１９】さらに、リフトオフ法などで作製した断面
がＴ字型形状のゲート電極では、微細な下部電極で広い
上部電極を支えているため、強度不足となり易く、プロ
セス中にこのＴ字型ゲート電極が破損しやすいという問
題があった。Further, in a gate electrode having a T-shaped cross section manufactured by a lift-off method or the like, the fine lower electrode supports a wide upper electrode, so that the strength tends to be insufficient. However, there was a problem that it was easily damaged.
【００２０】このように、ゲート開口内をゲート金属に
よりボイドのない状態で埋め込むこと、ゲート電極とゲ
ートリセス端との間に発生する寄生容量を低減するこ
と、及びゲート電極の強度を確保し、歩留まりを向上さ
せることの全てを実現することは非常に難しかった。As described above, the gate opening is filled with the gate metal in a state without voids, the parasitic capacitance generated between the gate electrode and the end of the gate recess is reduced, the strength of the gate electrode is secured, and the yield is improved. It was very difficult to achieve all of the improvements.
【００２１】そこで本発明の目的は、このような従来の
問題を解決するため、金属が埋め込み易く且つ微細化し
易い形状のスルーホールやゲート開口を形成することに
より、この開口を所望の金属で十分に埋め込むことがで
き、高い信頼性を有する半導体装置を歩留まり良く作製
可能な製造方法を提供することにある。Accordingly, an object of the present invention is to solve such a conventional problem by forming a through hole or a gate opening having a shape that is easy to fill with a metal and that can be easily miniaturized. An object of the present invention is to provide a manufacturing method which can be embedded in a semiconductor device and can manufacture a highly reliable semiconductor device with high yield.
【００２２】[0022]
【課題を解決するための手段】第１の発明は、半導体基
板上に形成した絶縁膜に開口を形成する工程と、前記開
口内表面および前記絶縁膜上に第１の金属膜を形成する
工程と、前記開口を埋め込むように第１の金属膜上にレ
ジスト膜を形成する工程と、前記開口外のレジスト膜が
感光し前記開口内のレジスト膜が感光しない露光量にて
露光し、現像する工程と、少なくとも前記開口外の第１
の金属膜が除去されるまで前記開口内に残ったレジスト
膜をマスクとして第１の金属膜をエッチングする工程
と、前記開口内に残存したレジスト膜を除去した後、前
記開口を埋め込むように第２の金属膜を形成する工程を
含むことを特徴とする半導体装置の製造方法に関する。According to a first aspect of the present invention, a step of forming an opening in an insulating film formed on a semiconductor substrate, and a step of forming a first metal film on the inner surface of the opening and on the insulating film are provided. Forming a resist film on the first metal film so as to fill the opening, exposing the resist film outside the opening to light and exposing the resist film inside the opening to an unexposed light amount, and developing. And at least a first outside the opening.
Etching the first metal film using the resist film remaining in the opening as a mask until the metal film is removed, and removing the resist film remaining in the opening, and filling the opening to fill the opening. A method for manufacturing a semiconductor device, comprising a step of forming a second metal film.
【００２３】第２の発明は、半導体基板上に形成した絶
縁膜に開口を形成する工程と、前記開口を埋め込むよう
に前記絶縁膜上に第１の金属膜を形成する工程と、少な
くとも前記開口外の第１の金属膜が除去されるまで前記
半導体基板に対して斜め方向からイオンミリングを行う
工程と、前記開口を埋め込むように第２の金属膜を形成
する工程を含むことを特徴とする半導体装置の製造方法
に関する。According to a second aspect of the present invention, a step of forming an opening in an insulating film formed on a semiconductor substrate, a step of forming a first metal film on the insulating film so as to fill the opening, A step of performing ion milling on the semiconductor substrate from an oblique direction until the outer first metal film is removed, and a step of forming a second metal film so as to fill the opening. The present invention relates to a method for manufacturing a semiconductor device.
【００２４】第３の発明は、半導体基板上に形成した第
１の絶縁膜に開口を形成する工程と、前記開口内表面お
よび第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記開口を埋め込むように第２の絶縁膜上にレジスト膜
を形成する工程と、前記開口外のレジスト膜が感光し前
記開口内のレジスト膜が感光しない露光量にて露光し、
現像する工程と、前記開口内に残ったレジスト膜をマス
クとして第２の絶縁膜をエッチングする工程と、前記開
口内に残存したレジスト膜を除去した後、前記開口内の
側壁に第２の絶縁膜を残しながら、前記開口の底部の第
２の絶縁膜をエッチング除去する工程と、前記開口を埋
め込むように金属膜を形成する工程を含むことを特徴と
する半導体装置の製造方法に関する。According to a third aspect, a step of forming an opening in a first insulating film formed on a semiconductor substrate, a step of forming a second insulating film on the inner surface of the opening and on the first insulating film are provided. ,
Forming a resist film on the second insulating film so as to fill the opening, and exposing the resist film outside the opening to light and exposing the resist film inside the opening to an unexposed amount;
Developing, etching the second insulating film using the resist film remaining in the opening as a mask, removing the resist film remaining in the opening, and forming a second insulating film on the side wall in the opening. A method of manufacturing a semiconductor device, comprising: a step of etching and removing a second insulating film at a bottom of the opening while leaving a film; and a step of forming a metal film so as to fill the opening.
【００２５】第４の発明は、電界効果トランジスタのゲ
ート電極の形成工程において、半導体基板上に形成した
第１の絶縁膜に開口を形成する工程と、前記開口内表面
および第１の絶縁膜上に第２の絶縁膜を形成する工程
と、前記開口を埋め込むように第２の絶縁膜上にレジス
ト膜を形成する工程と、前記開口外のレジスト膜が感光
し前記開口内のレジスト膜が感光しない露光量にて露光
し、現像する工程と、前記開口内に残ったレジスト膜を
マスクとして第２の絶縁膜をエッチングする工程と、前
記開口内の側壁に第２の絶縁膜を残しながら、前記開口
の底部の第２の絶縁膜をエッチング除去する工程と、前
記開口を埋め込むように金属膜を形成する工程を含むこ
とを特徴とする半導体装置の製造方法に関する。According to a fourth aspect of the present invention, in the step of forming the gate electrode of the field-effect transistor, an opening is formed in the first insulating film formed on the semiconductor substrate; Forming a second insulating film on the second insulating film, forming a resist film on the second insulating film so as to fill the opening, and exposing the resist film outside the opening to light and exposing the resist film inside the opening to light. Exposing at a non-exposure dose, developing, etching the second insulating film using the resist film remaining in the opening as a mask, and leaving the second insulating film on the side wall in the opening, The present invention relates to a method for manufacturing a semiconductor device, comprising: a step of etching and removing a second insulating film at a bottom of the opening; and a step of forming a metal film so as to fill the opening.
【００２６】第５の発明は、電界効果トランジスタのゲ
ート電極の形成工程において、半導体基板上に形成した
第１の絶縁膜に開口を形成する工程と、前記開口を有す
る第１の絶縁膜をマスクとして前記半導体基板の能動層
の一部を除去してゲートリセスを形成する工程と、前記
開口内表面および第１の絶縁膜上に第２の絶縁膜を形成
するとともに、前記ゲートリセス内に第２の絶縁膜で囲
まれた空隙を形成する工程と、前記開口を埋め込むよう
に第２の絶縁膜上にレジスト膜を形成する工程と、前記
開口外のレジスト膜が感光し前記開口内のレジスト膜が
感光しない露光量にて露光し、現像する工程と、前記開
口内に残ったレジスト膜をマスクとして第２の絶縁膜を
エッチングする工程と、前記開口内の側壁に第２の絶縁
膜を残し、且つ前記ゲートリセス内の空隙が残るよう
に、前記開口の底部の第２の絶縁膜をエッチング除去す
る工程と、前記開口を埋め込むように金属膜を形成する
工程を含むことを特徴とする半導体装置の製造方法に関
する。According to a fifth aspect, in the step of forming the gate electrode of the field effect transistor, an opening is formed in the first insulating film formed on the semiconductor substrate, and the first insulating film having the opening is masked. Forming a gate recess by removing a part of the active layer of the semiconductor substrate, forming a second insulating film on the inner surface of the opening and the first insulating film, and forming a second recess in the gate recess. Forming a void surrounded by an insulating film, forming a resist film on the second insulating film so as to fill the opening, and exposing the resist film outside the opening to a resist film in the opening. Exposing at a non-photosensitive exposure amount, developing, etching the second insulating film using the resist film remaining in the opening as a mask, leaving the second insulating film on the side wall in the opening, And before A method of manufacturing a semiconductor device, comprising: a step of etching and removing a second insulating film at a bottom of the opening so as to leave a gap in the gate recess; and a step of forming a metal film so as to fill the opening. About.
【００２７】第６の発明は、最終的に前記開口を埋め込
むように金属膜を形成する工程の前に、前記開口上部の
角がなめらかになるように、半導体基板に対して斜め方
向からイオンミリングを行って前記開口上部の絶縁膜を
エッチング除去する工程を含むことを特徴とする第１〜
第５のいずれかの発明の半導体装置の製造方法に関す
る。According to a sixth aspect, before the step of forming a metal film so as to finally fill the opening, ion milling is performed in an oblique direction with respect to the semiconductor substrate so that a corner of the upper portion of the opening becomes smooth. To remove the insulating film above the opening by etching.
The present invention relates to a method for manufacturing a semiconductor device according to any one of the fifth inventions.
【００２８】第７の発明は、前記開口を埋め込むように
第２の金属膜を形成する工程において、前記開口の金属
による埋め込みは、前記開口内の第１の金属膜を触媒と
した無電解メッキ法により行われることを特徴とする第
１又は第２の発明の半導体装置の製造方法に関する。According to a seventh aspect of the present invention, in the step of forming the second metal film so as to fill the opening, the opening is filled with a metal by electroless plating using the first metal film in the opening as a catalyst. The present invention relates to a method for manufacturing a semiconductor device according to the first or second invention, which is performed by a method.
【００２９】第８の発明は、最終的に前記開口を埋め込
むように金属膜を形成する工程は、半導体基板上の絶縁
膜にヘキサメチルジシラザンによる表面処理を施した
後、この半導体基板を金属を含む溶液に浸漬して絶縁膜
表面に金属薄膜を形成し、次いでこの金属薄膜を触媒と
して無電解メッキ法により行われることを特徴とする第
１〜第６のいずれかの発明の半導体装置の製造方法に関
する。According to an eighth aspect, in the step of forming a metal film so as to finally fill the opening, the insulating film on the semiconductor substrate is subjected to a surface treatment with hexamethyldisilazane, and Wherein a metal thin film is formed on the surface of the insulating film by dipping in a solution containing, and then, the metal thin film is used as a catalyst to perform electroless plating. It relates to a manufacturing method.
【００３０】第９の発明は、前記絶縁膜上に形成する第
１の金属膜には、フッ素原子を含むエッチングガスにて
前記絶縁膜と高いドライエッチング選択比が得られるタ
ングステン系の高融点金属材料を用いることを特徴とす
る第１又は第２の発明の半導体装置の製造方法に関す
る。According to a ninth aspect of the present invention, the first metal film formed on the insulating film is made of a tungsten-based high-melting point metal having a high dry etching selectivity with the insulating film by using an etching gas containing fluorine atoms. The present invention relates to a method for manufacturing a semiconductor device according to the first or second invention, wherein a material is used.
【００３１】[0031]
【発明の実施の形態】以下、本発明の好適な実施の形態
をその作用・効果とともに説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below together with their functions and effects.
【００３２】第１の発明の製造方法では、絶縁膜に形成
した開口に対して、開口が埋め込まれない程度に開口の
深さ以下の厚さに金属を堆積して第１の金属膜を形成
し、次いで開口を埋め込むようにフォトレジスト（Ｐ
Ｒ）を全面に形成した後、開口外部のＰＲが感光し開口
内部のＰＲが感光しない露光量で全面露光して現像し、
開口内部にのみＰＲを残存させる。In the manufacturing method according to the first aspect of the invention, a metal is deposited on the opening formed in the insulating film to a thickness not more than the depth of the opening so that the opening is not buried to form the first metal film. Then, a photoresist (P
After R) is formed on the entire surface, the entire surface is exposed and developed with an exposure amount at which the PR outside the opening is exposed and the PR inside the opening is not exposed, and developed.
PR is left only inside the opening.
【００３３】この工程では、堆積した前記金属が開口内
上部で自然と張り出すことを利用し、光学露光時に開口
内部への光の侵入を妨げる（シャドウイングする）こと
で、開口内部への露光量を減少させ、ＰＲを残存させて
いる。さらに、開口部のＰＲの全膜厚は、開口外の部分
よりも厚いため、開口内のＰＲ膜は露光不足となり易
く、残存し易い。これらの理由により、この工程での露
光量は広いマージンを持って設定することが可能となっ
ている。In this step, by utilizing the fact that the deposited metal spontaneously protrudes in the upper part of the opening, light is prevented from entering the inside of the opening (shadowing) at the time of optical exposure, so that the inside of the opening is exposed. The amount is reduced, leaving PR. Further, since the total thickness of the PR in the opening is thicker than the portion outside the opening, the PR film in the opening is likely to be underexposed, and is likely to remain. For these reasons, the exposure amount in this step can be set with a wide margin.
【００３４】第１の発明の製造方法では、この残存した
ＰＲ膜をマスクとして利用し、開口の外部および開口内
上部に堆積した金属を除去し、開口のアスペクト比（開
口深さ／開口幅；この場合は、開口深さから金属の堆積
膜厚を減じ、これを開口幅で割ったもの）を下げること
で、開口を金属で完全に埋め込むことを可能としてい
る。In the manufacturing method according to the first aspect of the present invention, the remaining PR film is used as a mask to remove the metal deposited outside the opening and on the upper portion inside the opening, and the aspect ratio of the opening (opening depth / opening width; In this case, it is possible to completely fill the opening with the metal by reducing the thickness of the deposited metal of the opening from the depth of the opening and dividing it by the opening width.
【００３５】第２の発明の製造方法では、絶縁膜に形成
した開口に対して、開口が完全に覆われるまで金属を堆
積して第１の金属膜を形成し、基板に対して斜め方向か
らイオンミリングを行うことで、開口の外部および開口
内上部に堆積した金属を除去する。これにより、本工程
後の開口のアスペクト比（開口深さ／開口幅；この場合
は、開口深さから金属の堆積膜厚を減じ、これを開口幅
で割ったもの）は、当初の開口のものよりも大きく下が
っており、次工程でさらに金属を堆積することで、開口
を完全に埋め込むことができる。In the manufacturing method of the second invention, a first metal film is formed by depositing a metal on the opening formed in the insulating film until the opening is completely covered, and the first metal film is formed obliquely with respect to the substrate. By performing ion milling, metal deposited outside the opening and at the upper portion inside the opening is removed. As a result, the aspect ratio of the opening after this process (opening depth / opening width; in this case, the metal deposition film thickness is subtracted from the opening depth and divided by the opening width) is equal to the original opening opening ratio. The opening can be completely buried by depositing more metal in the next step.
【００３６】第３及び第４の発明の製造方法では、Ｓｉ
Ｏ2等からなる第１の絶縁膜に開口を形成し、この開口
内表面および第１の絶縁膜上にＳｉＯＮやＳｉＮ等の窒
素を含有するシリコン化合物からなる第２の絶縁膜を形
成し、次いで開口を埋め込むようにＰＲを全面に形成し
た後、開口外部のＰＲが感光し開口内部のＰＲが感光し
ない露光量で全面露光して現像し、開口内部にのみ前記
ＰＲを残存させる。In the third and fourth manufacturing methods,
Forming an opening in a first insulating film made of O 2 or the like, and forming a second insulating film made of a silicon compound containing nitrogen such as SiON or SiN on the inner surface of the opening and the first insulating film; Next, after the PR is formed on the entire surface so as to fill the opening, the entire surface is exposed and developed with an exposure amount that exposes the PR outside the opening and does not expose the PR inside the opening, and leaves the PR only inside the opening.
【００３７】この工程では、堆積した第１の絶縁膜が開
口内上部で自然と張り出し、光学露光時に開口内部への
光の侵入が妨げられる（シャドウイングされる）。この
結果、開口内部への露光量が減少し、現像後に開口内部
のＰＲのみが残存する。また、開口部のＰＲの全膜厚
は、開口外の部分よりも厚いため、開口内のＰＲ膜は露
光不足となり易く、残存し易い。これらの理由により、
この工程での露光量は広いマージンを持って設定するこ
とが可能となっている。In this step, the deposited first insulating film naturally protrudes above the inside of the opening, so that light is prevented from entering the inside of the opening during optical exposure (shadowing). As a result, the amount of exposure to the inside of the opening decreases, and only PR inside the opening remains after development. Also, since the total thickness of the PR in the opening is thicker than the portion outside the opening, the PR film in the opening is likely to be underexposed, and is likely to remain. For these reasons,
The exposure amount in this step can be set with a wide margin.
【００３８】第３及び第４の発明の製造方法では、この
残存したＰＲ膜をマスクとして利用し、開口の外部およ
び開口内上部に堆積した第２の絶縁膜を除去し、次い
で、マスクとして利用したＰＲを除去した後、開口底部
の第２の絶縁膜を除去することで、金属の埋込みが容易
な断面がＴ型形状の開口を絶縁膜に形成できる。なお、
第４の発明の製造方法では、このようにして形成された
Ｔ型形状の断面を持つ開口を覆うようにゲート金属を堆
積することで、ゲート電極の上部が２段に広がった、低
抵抗で且つボイドのないゲート電極を形成することがで
きる。In the manufacturing methods of the third and fourth inventions, the remaining PR film is used as a mask to remove the second insulating film deposited outside and above the opening, and then used as a mask. After removing the PR, the second insulating film at the bottom of the opening is removed, whereby an opening having a T-shaped cross section where metal can be easily embedded can be formed in the insulating film. In addition,
In the manufacturing method according to the fourth aspect of the present invention, the gate metal is deposited so as to cover the opening having the T-shaped cross section formed in this manner, so that the upper part of the gate electrode is spread in two steps, and has a low resistance. In addition, a gate electrode without voids can be formed.
【００３９】第５の発明の製造方法では、ＳｉＯ2等か
らなる第１の絶縁膜に開口を形成し、次いでこの開口を
利用して、基板の能動層の開口底部を含む領域にゲート
リセスを形成し、続いてＳｉＯＮやＳｉＮ等からなる第
２の絶縁膜を形成することで、第２の絶縁膜に囲まれた
空隙をゲートリセス内に形成する。次に、開口内を埋め
込むようにＰＲを全面に形成した後、開口外部のＰＲが
感光し開口内のＰＲが感光しない露光量で全面露光して
現像し、開口内部にのみＰＲを残存させる。In the manufacturing method according to the fifth invention, an opening is formed in the first insulating film made of SiO 2 or the like, and a gate recess is formed in a region including the opening bottom of the active layer of the substrate by using the opening. Then, by forming a second insulating film made of SiON, SiN, or the like, a gap surrounded by the second insulating film is formed in the gate recess. Next, after the PR is formed on the entire surface so as to fill the inside of the opening, the entire surface is exposed and developed with an exposure amount that exposes the PR outside the opening and does not expose the PR inside the opening, and leaves the PR only inside the opening.
【００４０】この工程では、堆積した第２の絶縁膜が開
口内上部で自然と張り出し、光学露光時における開口内
部への光の侵入が妨げられる（シャドウイングされ
る）。この結果、開口内部への露光量が減少し、現像後
に開口内部のＰＲのみが残存する。また、開口部のＰＲ
の膜厚は、開口外の部分よりも厚いため、開口内のＰＲ
膜は露光不足となり易く、残存し易い。これらの理由に
より、本工程での露光量は広いマージンを持って設定す
ることが可能である。In this step, the deposited second insulating film protrudes spontaneously in the upper portion of the opening, so that light is prevented from entering the inside of the opening during optical exposure (shadowing). As a result, the amount of exposure to the inside of the opening decreases, and only PR inside the opening remains after development. In addition, PR of opening
Is thicker than the portion outside the opening, the PR
The film is likely to be underexposed and easily left. For these reasons, the exposure amount in this step can be set with a wide margin.
【００４１】第５の発明の製造方法では、開口内に残存
したＰＲ膜をマスクとし、開口の外部および開口内上部
に堆積した第２の絶縁膜を除去し、次いで、マスクとし
て利用したＰＲを除去した後、開口底部の第２の絶縁膜
を除去することで、金属の埋込みが容易な断面がＴ型形
状のゲート開口を形成することができる。このゲート開
口を覆うようにゲート金属を堆積することで、ゲート電
極の上部が２段に広がった、低抵抗で且つボイドが無
く、しかもゲート電極とゲートリセス端との間で発生す
るゲート寄生容量が低減したゲート電極を形成すること
ができる。また、このようなゲート電極構造では、ゲー
トリセス面と半導体表面を覆う絶縁膜が、パッシベーシ
ョン膜の役割と、Ｔ型ゲート電極の支えの役割を兼ねる
ため、従来のリフトオフ法によりＴ型ゲート電極が形成
されたものに較べて、その信頼性と歩留まりが大きく改
善される。In the manufacturing method according to the fifth aspect of the invention, the PR film remaining in the opening is used as a mask, the second insulating film deposited outside the opening and on the upper part of the opening is removed, and then the PR used as the mask is removed. After the removal, the second insulating film at the bottom of the opening is removed, whereby a gate opening having a T-shaped cross section where metal can be easily embedded can be formed. By depositing the gate metal so as to cover the gate opening, the upper part of the gate electrode is spread in two steps, low in resistance and free of voids, and the gate parasitic capacitance generated between the gate electrode and the gate recess end is reduced. A reduced gate electrode can be formed. Further, in such a gate electrode structure, the insulating film covering the gate recess surface and the semiconductor surface serves both as a passivation film and as a support for the T-type gate electrode, so that the T-type gate electrode is formed by a conventional lift-off method. Its reliability and yield are greatly improved as compared to those that have been done.
【００４２】なお、上記第３、第４、第５の発明におい
て、第１の絶縁膜はシリコン酸化物（ＳｉＯ2）からな
り、第２の絶縁膜はＳｉＯＮ、ＳｉＮ等の窒素含有シリ
コン化合物からなることが好ましい。In the third, fourth and fifth inventions, the first insulating film is made of silicon oxide (SiO 2 ), and the second insulating film is made of a nitrogen-containing silicon compound such as SiON or SiN. Preferably,
【００４３】第６の発明の製造方法では、絶縁膜に形成
した開口に対して、基板に対して斜め方向からイオンミ
リングを行うことで、開口上部にある絶縁膜の端部をエ
ッチング除去し、この端部の角をなめらかにしている。
これにより、この工程後の金属の堆積工程において、開
口内への金属埋め込みが容易となり、ボイドを発生させ
ることなく金属の埋込みができる。In the manufacturing method according to the sixth aspect of the invention, by ion-milling the opening formed in the insulating film from an oblique direction with respect to the substrate, the end of the insulating film above the opening is removed by etching. The corner of this end is smoothed.
Thereby, in the metal deposition process after this process, the metal can be easily buried in the opening, and the metal can be buried without generating voids.
【００４４】第７の発明の製造方法では、絶縁膜に形成
された開口を第２の金属で埋め込む工程において、前工
程で開口内に形成された第１の金属膜を触媒とした無電
解メッキによる選択成長を行い、開口内部から金属を堆
積する。このため、より高いアスペクト比を持つ開口
を、ボイドを発生させること無く完全に埋め込むことが
できる。In the manufacturing method of the seventh invention, in the step of filling the opening formed in the insulating film with the second metal, the electroless plating using the first metal film formed in the opening in the previous step as a catalyst is performed. Metal is deposited from inside the opening. Therefore, an opening having a higher aspect ratio can be completely buried without generating voids.
【００４５】第８の発明の製造方法では、最終的に開口
を埋め込むように金属膜を形成する工程において、半導
体基板上の絶縁膜にヘキサメチルジシラザンによる表面
処理を施した後、この基板を、金属を含む溶液に浸漬し
て絶縁膜表面に金属薄膜を形成し、次いでこの金属薄膜
を触媒として無電解メッキ法により金属膜を成長させ
る。この方法により、開口内部と開口外部の両方から金
属を成長できる。このため、より高いアスペクト比を持
つ開口をボイドを発生させることなく完全に埋め込こむ
ことが可能となる。さらに、開口の金属埋め込みと配線
金属膜の形成を同時に行うことができ、工程が簡略化さ
れる。In the manufacturing method of the eighth invention, in the step of forming a metal film so as to finally fill the opening, the insulating film on the semiconductor substrate is subjected to surface treatment with hexamethyldisilazane, and then the substrate is removed. Then, the metal film is immersed in a solution containing a metal to form a metal thin film on the surface of the insulating film, and then the metal film is grown by electroless plating using the metal thin film as a catalyst. With this method, metal can be grown from both inside the opening and outside the opening. For this reason, it is possible to completely embed an opening having a higher aspect ratio without generating a void. Further, the metal filling of the opening and the formation of the wiring metal film can be performed at the same time, and the process is simplified.
【００４６】第９の発明の製造方法では、第１の金属膜
は、ＷＳｉ、ＷＳｉＮ、Ｗなどのタングステン系の高融
点金属材料が用いられ、フッ素原子を含むエッチングガ
スによるエッチングにおいて、ＳｉＯ2、ＳｉＯＮ、Ｓ
ｉＮ等の絶縁膜と高いドライエッチング選択比を得るこ
とができる。従って、オーバーエッチング中も絶縁膜が
エッチングされることが無く、加工精度を向上すること
ができる。In the manufacturing method according to the ninth aspect, the first metal film is made of a tungsten-based high-melting metal material such as WSi, WSiN, or W, and is made of SiO 2 , SiON, S
A high dry etching selectivity with an insulating film such as iN can be obtained. Therefore, the insulating film is not etched even during over-etching, and the processing accuracy can be improved.
【００４７】以下、本発明の好適な実施の形態をより詳
細に説明する。Hereinafter, preferred embodiments of the present invention will be described in more detail.
【００４８】実施形態１ 図１は、本発明の第１の実施形態を示す半導体装置の製
造工程断面図である。まず、図１（ａ）に示すように、
半絶縁性ＧａＡｓ基板（１０１）上に、Ｔｉ／Ｐｔ／Ａ
ｕ（３０ｎｍ／５０ｎｍ／４００ｎｍ）からなる第１の
配線（１０２）を形成した後、プラズマＣＶＤ法にてＳ
ｉＯＮ膜の堆積と平坦化工程を行い、厚さ１μｍの層間
絶縁膜（１０３）を形成する。Embodiment 1 FIG. 1 is a cross-sectional view of a semiconductor device showing a first embodiment of the present invention in a manufacturing process. First, as shown in FIG.
Ti / Pt / A on a semi-insulating GaAs substrate (101)
After a first wiring (102) made of u (30 nm / 50 nm / 400 nm) is formed, S is formed by plasma CVD.
An iON film is deposited and planarized to form an interlayer insulating film (103) having a thickness of 1 μm.
【００４９】次に、図１（ｂ）に示すように、層間絶縁
膜（１０３）上にフォトレジスト（ＰＲ）を堆積し、光
学露光を用いてパターンニングしてＰＲ膜（１０４）形
成後、このＰＲ膜（１０４）をマスクとして、ＣＦ4ガ
スを用いたドライエッチング（１０５）により、０．５
μｍの幅を持つスルーホール（１０６）を形成する。次
に、このＰＲ膜（１０４）を酸素プラズマと有機洗浄に
より除去した後、図１（ｃ）に示すように、スパッタリ
ングにてＴｉ／ＷＳｉ（３０ｎｍ／２００ｎｍ）からな
る金属膜（１０７）をスルーホール内表面を含む基板全
面に堆積し、次いでＰＲ膜（１０８）を、スルーホール
（１０６）を埋め込むように基板全面に堆積する。Next, as shown in FIG. 1B, a photoresist (PR) is deposited on the interlayer insulating film (103) and patterned by optical exposure to form a PR film (104). Using this PR film (104) as a mask, dry etching (105) using CF 4 gas
A through hole (106) having a width of μm is formed. Next, after removing the PR film (104) by oxygen plasma and organic cleaning, as shown in FIG. 1C, the metal film (107) made of Ti / WSi (30 nm / 200 nm) is sputtered by sputtering. A PR film (108) is deposited on the entire surface of the substrate including the inner surface of the hole, and then a PR film (108) is deposited on the entire surface of the substrate so as to fill the through hole (106).
【００５０】次に、図１（ｄ）に示すように、光学露光
法により、スルーホール（１０６）外部のＰＲ膜（１０
８）を完全に感光し現像することで、スルーホール（１
０６）内にのみＰＲ膜（１０８）を残存させる。なお、
この工程では、スルーホール上部で張り出した金属膜
（１０７）によるシャドウイングの効果により、スルー
ホール内部の露光量のみが減少すること、及び、スルー
ホール底部上のＰＲ膜の厚さは他の部分よりも厚いた
め、スルーホール内のＰＲ膜に関しては露光不足になる
ことの理由により、本工程での露光量は広いマージンを
持って容易に設定することが可能である。Next, as shown in FIG. 1D, the PR film (10) outside the through hole (106) is formed by an optical exposure method.
8) is completely exposed and developed, so that through holes (1)
06), the PR film (108) remains. In addition,
In this step, only the exposure amount inside the through-hole is reduced by the shadowing effect of the metal film (107) protruding above the through-hole, and the thickness of the PR film on the bottom of the through-hole is reduced in other portions. The exposure amount in this step can be easily set with a wide margin because the PR film in the through hole is insufficiently exposed because it is thicker.
【００５１】次に、図１（ｅ）に示すように、スルーホ
ール（１０６）内に残存したＰＲ膜（１０８）をマスク
として、ＣＦ4／ＳＦ6ガスを用いたドライエッチング
（１０９）にて、金属膜（１０７）をエッチングする。Next, as shown in FIG. 1E, by using the PR film (108) remaining in the through hole (106) as a mask, dry etching (109) using CF 4 / SF 6 gas is performed. Then, the metal film (107) is etched.
【００５２】次に、スルーホール内に残存しているＰＲ
膜（１０８）を酸素プラズマと有機洗浄にて除去した
後、スパッタリングにてＴｉ／Ｐｔ／Ａｕ（３０ｎｍ／
５０ｎｍ／６５０ｎｍ）からなる第２の配線用金属膜を
堆積し、スルーホール（１０６）を完全に埋め込み、次
いで、ＰＲ膜をマスクとして、Ａｒを用いたイオンミリ
ング（Ａｒミリング）によるエッチングにより、第２の
配線（１１０）を完成する（図１（ｆ））。Next, the PR remaining in the through hole
After the film (108) is removed by oxygen plasma and organic cleaning, Ti / Pt / Au (30 nm /
A second wiring metal film of 50 nm / 650 nm) is deposited, the through hole (106) is completely buried, and then the second film is etched by ion milling (Ar milling) using Ar using the PR film as a mask. The second wiring (110) is completed (FIG. 1 (f)).
【００５３】実施形態２ 図５は、本発明の第２の実施形態を示す半導体装置の製
造工程断面図である。まず、図５（ａ）に示すように、
Ｓｉ基板（５０１）上に、ＴｉＷ／Ｗ（３５ｎｍ／２０
０ｎｍ）からなる第１の配線（５０２）を形成した後、
プラズマＣＶＤ法にてＳｉＯ2とＳｉＯＮの堆積と平坦
化工程を行い、厚さ１μｍの層間絶縁膜（５０３）を形
成する。Embodiment 2 FIG. 5 is a cross-sectional view showing a semiconductor device manufacturing process according to a second embodiment of the present invention. First, as shown in FIG.
On a Si substrate (501), TiW / W (35 nm / 20
0 nm), the first wiring (502) is formed,
By depositing and planarizing SiO 2 and SiON by plasma CVD, an interlayer insulating film (503) having a thickness of 1 μm is formed.
【００５４】次に、図５（ｂ）に示すように、層間絶縁
膜（５０３）上にフォトレジスト（ＰＲ）を堆積し、光
学露光を用いてパターンニングしてＰＲ膜（５０４）を
形成後、このＰＲ膜（５０４）をマスクとして、ＣＦ4
ガスを用いたドライエッチング（５０５）により、０．
６μｍの幅を持つスルーホール（５０６）を形成する。Next, as shown in FIG. 5B, a photoresist (PR) is deposited on the interlayer insulating film (503) and patterned by optical exposure to form a PR film (504). Using this PR film (504) as a mask, CF 4
By dry etching (505) using a gas, 0.
A through hole (506) having a width of 6 μm is formed.
【００５５】次に、このＰＲ膜（５０４）を酸素プラズ
マと有機洗浄により除去した後、図５（ｃ）に示すよう
に、スパッタリングにてＴｉ／Ａｕ（３０ｎｍ／４５０
ｎｍ）からなる金属膜（５０７）をスルーホール（５０
６）を埋め込むように堆積する。Next, after removing the PR film (504) by oxygen plasma and organic cleaning, as shown in FIG. 5C, Ti / Au (30 nm / 450) is formed by sputtering.
nm) of a metal film (507).
6) is deposited so as to be embedded.
【００５６】次に、図５（ｄ）に示すように、基板の垂
直方向に対して４０度傾けた方向からＡｒミリング（５
０８）を行い、スルーホール（５０６）の外側の金属膜
（５０７）をエッチング除去し、スルーホール（５０
６）内にのみ金属膜（５０７）を残存させる。Next, as shown in FIG. 5D, Ar milling (5) is performed from a direction inclined by 40 degrees with respect to the vertical direction of the substrate.
08), the metal film (507) outside the through hole (506) is removed by etching, and the through hole (50) is removed.
The metal film (507) is left only in 6).
【００５７】次に、スパッタリングにてＴｉ／Ａｕ（３
０ｎｍ／５００ｎｍ）からなる第２の配線用金属膜を堆
積し、スルーホール（５０６）を完全に埋め込んだ後、
ＰＲ膜をマスクとして、Ａｒミリングによるエッチング
により、第２の配線（５１０）を完成する（図５
（ｅ））。Next, Ti / Au (3
0 nm / 500 nm), and a through-hole (506) is completely buried.
The second wiring (510) is completed by etching by Ar milling using the PR film as a mask (FIG. 5).
(E)).
【００５８】実施形態３ 図６は、本発明の第３の実施形態を示す半導体装置の製
造工程断面図である。まず、Ｓｉ基板（６０１）上に、
ＴｉＷ／Ｗ（３０ｎｍ／２００ｎｍ）からなる第１の配
線（６０２）を形成した後、プラズマＣＶＤ法にてＳｉ
Ｏ2膜の堆積と平坦化工程を行い、厚さ０．８μｍの層
間絶縁膜（６０３）を形成する。Third Embodiment FIG. 6 is a sectional view showing a semiconductor device manufacturing process according to a third embodiment of the present invention. First, on a Si substrate (601),
After a first wiring (602) made of TiW / W (30 nm / 200 nm) is formed, Si is formed by plasma CVD.
An O 2 film is deposited and planarized to form an interlayer insulating film (603) having a thickness of 0.8 μm.
【００５９】次いで、図６（ａ）に示すように、この層
間絶縁膜（６０３）上にフォトレジスト（ＰＲ）を堆積
し、光学露光を用いてパターンニングしてＰＲ膜（６０
４）を形成後、このＰＲ膜（６０４）をマスクとして、
ＣＦ4ガスを用いたドライエッチング（６０５）によ
り、０．７μｍの幅を持つスルーホール（６０６）を形
成する。Next, as shown in FIG. 6A, a photoresist (PR) is deposited on the interlayer insulating film (603), and patterned by optical exposure to form a PR film (60).
After forming 4), using this PR film (604) as a mask,
Through holes (606) having a width of 0.7 μm are formed by dry etching (605) using CF 4 gas.
【００６０】次に、このＰＲ膜（６０４）を酸素プラズ
マと有機洗浄により除去した後、図６（ｂ）に示すよう
に、プラズマＣＶＤ法にて厚さ２００ｎｍのＳｉＯＮ膜
（６０７）をスルーホール内表面を含む基板全面に堆積
し、次いでＰＲ膜（６０８）をスルーホール内を埋め込
むように基板全面に堆積する。Next, after this PR film (604) is removed by oxygen plasma and organic cleaning, as shown in FIG. 6B, a 200 nm thick SiON film (607) is formed by a plasma CVD method. A PR film (608) is deposited on the entire surface of the substrate including the inner surface, and then a PR film (608) is deposited on the entire surface of the substrate so as to fill the through holes.
【００６１】次に、図６（ｃ）に示すように、光学露光
法により、スルーホール（６０６）外部のＰＲ膜（６０
８）を完全に感光し現像することで、スルーホール（６
０６）内にのみＰＲ膜（６０８）を残存させる。なお、
この工程では、スルーホール上部で張り出したＳｉＯＮ
膜（６０７）によるシャドウイングの効果により、スル
ーホール内部の露光量のみが減少すること、及び、スル
ーホール部のＰＲ膜の厚さは他の部分よりも厚いため、
スルーホール内のＰＲ膜に関しては露光不足になること
の理由により、本工程での露光量は広いマージンを持っ
て容易に設定することが可能である。Next, as shown in FIG. 6C, the PR film (60) outside the through hole (606) is formed by an optical exposure method.
8) is completely exposed and developed, so that through holes (6)
06), the PR film (608) remains. In addition,
In this step, the SiON projecting over the through hole
Due to the shadowing effect of the film (607), only the exposure amount inside the through hole is reduced, and the thickness of the PR film in the through hole portion is thicker than other portions.
Since the PR film in the through hole is underexposed, the exposure amount in this step can be easily set with a wide margin.
【００６２】次に、図６（ｄ）に示すように、スルーホ
ール（６０６）内に残存したＰＲ膜（６０８）をマスク
として、ＣＦ4ガスを用いたドライエッチング（６０
９）にて、ＳｉＯＮ膜（６０７）をエッチングする。Next, as shown in FIG. 6D, dry etching (60) using CF 4 gas is performed using the PR film (608) remaining in the through hole (606) as a mask.
In 9), the SiON film (607) is etched.
【００６３】次に、スルーホール内に残存しているＰＲ
膜（６０８）を酸素プラズマと有機洗浄にて除去した
後、ＣＦ4とＨ2の混合ガスを用いたドライエッチング
（６１０）にて、スルーホール底部のＳｉＯＮ膜（６０
７）をエッチング除去し、断面がＴ型形状のスルーホー
ル（６１１）（第１の配線上の開口幅は０．５μｍ）を
形成する（図６（ｅ））。Next, the PR remaining in the through hole
After the film (608) is removed by oxygen plasma and organic cleaning, the SiON film (60) at the bottom of the through hole is subjected to dry etching (610) using a mixed gas of CF 4 and H 2.
7) is removed by etching to form a through hole (611) having a T-shaped cross section (the opening width on the first wiring is 0.5 μm) (FIG. 6E).
【００６４】次に、スパッタリングにてＷＳｉ／Ｔｉ／
Ｐｔ／Ａｕ（３０ｎｍ／３０ｎｍ／５０ｎｍ／３５０ｎ
ｍ）からなる第２の配線用金属膜を堆積し、スルーホー
ル（６１１）を完全に埋め込んだ後、ＰＲ膜をマスクと
して、Ａｒミリングによるエッチングにより、第２の配
線（６１２）を完成する（図６（ｆ））。なお、スルー
ホールの埋込み工程においては、スルーホールの底部の
開口幅が０．５μｍ、ＳｉＯ2層間絶縁膜厚さが０．７
５μｍ程度であるものの、スルーホールの段面形状がＴ
型となっているため、実質的なアスペクト比は１以下と
小さくなっている。このため、スルーホールを第２の配
線用金属で完全に埋め込むことが可能となっている。Next, WSi / Ti /
Pt / Au (30 nm / 30 nm / 50 nm / 350 n
After depositing a second wiring metal film consisting of m) and completely burying the through holes (611), the second wiring (612) is completed by etching by Ar milling using the PR film as a mask (see FIG. 1). FIG. 6 (f)). In the through hole embedding step, the opening width at the bottom of the through hole was 0.5 μm, and the thickness of the SiO 2 interlayer insulating film was 0.7 μm.
Although it is about 5 μm, the stepped surface shape of the through hole is T
Because of the shape, the substantial aspect ratio is as small as 1 or less. For this reason, it is possible to completely fill the through hole with the second wiring metal.
【００６５】実施形態４ 図７は、本発明の第４の実施形態を示す半導体装置の製
造工程断面図である。まず、図７（ａ）に示すように、
半絶縁性ＧａＡｓ基板（７０１）上に、熱ＣＶＤ法にて
厚さ３５０ｎｍのＳｉＯ2からなる層間絶縁膜（７０
３）を堆積する。Fourth Embodiment FIG. 7 is a sectional view showing a semiconductor device manufacturing process according to a fourth embodiment of the present invention. First, as shown in FIG.
On a semi-insulating GaAs substrate (701), an interlayer insulating film (70 made of SiO 2 having a thickness of 350nm by thermal CVD method
3) is deposited.
【００６６】次いで、この層間絶縁膜（７０３）上にフ
ォトレジストを堆積後、光学露光を用いてパターンニン
グしてＰＲ膜（７０４）を形成後、このＰＲ膜（７０
４）をマスクとして、ＣＦ4ガスを用いたドライエッチ
ング（７０５）により、０．５μｍの幅を持つゲート開
口（７０６）を形成する。Next, a photoresist is deposited on the interlayer insulating film (703), and patterned by optical exposure to form a PR film (704).
Using 4) as a mask, a gate opening (706) having a width of 0.5 μm is formed by dry etching (705) using CF 4 gas.
【００６７】次に、このＰＲ膜（７０４）を酸素プラズ
マと有機洗浄により除去した後、図７（ｂ）に示すよう
に、プラズマＣＶＤ法にて厚さ３００ｎｍのＳｉＯＮ膜
（７０７）をゲート開口内表面を含む基板全面に堆積
し、次いでＰＲ膜（７０８）をゲート開口を埋め込むよ
うに基板全面に堆積する。Next, after removing the PR film (704) by oxygen plasma and organic cleaning, as shown in FIG. 7B, a 300 nm-thick SiON film (707) is gate-opened by a plasma CVD method. A PR film (708) is deposited over the entire surface of the substrate including the inner surface, and then over the entire surface of the substrate so as to fill the gate opening.
【００６８】次に、図７（ｃ）に示すように、光学露光
法により、ゲート開口（７０６）の外部のＰＲ膜（７０
８）を完全に感光し現像することで、ゲート開口（７０
６）内にのみＰＲ膜（７０８）を残存させる。なお、こ
の工程では、ゲート開口上部で張り出したＳｉＯＮ膜
（７０７）によるシャドウイングの効果により、ゲート
開口内部の露光量のみが減少すること、及び、ゲート開
口部のＰＲ膜の厚さは他の部分よりも厚いため、ゲート
開口内のＰＲ膜に関しては露光不足になることの理由に
より、本工程での露光量は広いマージンを持って容易に
設定することが可能である。Next, as shown in FIG. 7C, the PR film (70) outside the gate opening (706) is formed by an optical exposure method.
8) is completely exposed and developed, so that the gate opening (70)
The PR film (708) is left only in 6). In this step, only the exposure amount inside the gate opening is reduced due to the shadowing effect of the SiON film (707) protruding above the gate opening, and the thickness of the PR film in the gate opening is different from that of the gate opening. The exposure amount in this step can be easily set with a wide margin because the PR film in the gate opening is underexposed because it is thicker than the portion.
【００６９】次に、図７（ｄ）に示すように、ゲート開
口（７０６）内に残存したＰＲ膜（７０８）をマスクと
して、ＣＦ4ガスを用いたドライエッチング（７０９）
にてＳｉＯＮ膜（７０７）をエッチングする。Next, as shown in FIG. 7D, dry etching (709) using CF 4 gas is performed using the PR film (708) remaining in the gate opening (706) as a mask.
Is used to etch the SiON film (707).
【００７０】次に、ゲート開口（７０６）内に残存して
いるＰＲ膜（７０８）を酸素プラズマと有機洗浄にて除
去した後、図７（ｅ）に示すように、ＣＦ4とＨ2の混合
ガスを用いたドライエッチング（７１０）にて、開口底
部のＳｉＯＮ膜（７０７）をエッチング除去し、断面が
Ｔ型形状の開口幅（ゲート長に相当）０．１８μｍのゲ
ート開口（７１１）を形成する。Next, after removing the PR layer (708) remaining on the gate opening (706) in at oxygen plasma and organic washing, as shown in FIG. 7 (e), the CF 4 and H 2 By dry etching (710) using a mixed gas, the SiON film (707) at the bottom of the opening is removed by etching to form a gate opening (711) having a T-shaped opening width (corresponding to a gate length) of 0.18 μm. Form.
【００７１】次に、スパッタリングにてＷＳｉ／Ｔｉ／
Ｐｔ／Ａｕ（３０ｎｍ／３０ｎｍ／５０ｎｍ／３５０ｎ
ｍ）からなるゲート用金属を堆積してゲート開口（７１
１）を完全に埋め込んだ後、ＰＲ膜をマスクとして、Ａ
ｒミリングによるエッチングにより、電界効果トランジ
スタの、上部が２段に広がったゲート電極（７１２）を
完成する（図７（ｆ））。なお、ゲート開口の埋込み工
程においては、開口幅が０．１８μｍ、ＳｉＯ2絶縁膜
厚さが０．３μｍ程度であるものの、ゲート開口の段面
形状がＴ型となっているため、実質的なアスペクト比は
１以下と小さくなる。このため、ゲート開口を金属で完
全に埋め込むことが可能となっている。 実施形態５ 図８は、本発明の第５の実施形態を示す半導体装置の製
造工程断面図である。まず、図８（ａ）に示すように、
半絶縁性ＧａＡｓ基板（８０１）上に、チャネル層とな
る厚さ２０ｎｍのｉ−ＧａＡｓ層（８１２）、リセス構
造を作製する際のエッチングストッパー層となる厚さ３
２ｎｍのｎ−Ａｌ0.2Ｇａ0.8Ａｓ層（８１３）（有効ド
ナー密度２×１０18ｃｍ-3）、低抵抗化のためのｎ+キ
ャップ層となる厚さ６０ｎｍのｎ+−ＧａＡｓ層（８１
４）（有効ドナー密度４×１０1 8ｃｍ-3、）を形成し、
さらに熱ＣＶＤ法にて厚さ３５０ｎｍのＳｉＯ2からな
る層間絶縁膜（８０３）を基板全面に堆積する。Next, WSi / Ti /
Pt / Au (30 nm / 30 nm / 50 nm / 350 n
m) for the gate opening (71).
After completely embedding 1), using the PR film as a mask, A
By etching by r-milling, a gate electrode (712) of the field-effect transistor whose upper part is spread in two steps is completed (FIG. 7 (f)). In the step of embedding the gate opening, although the opening width is about 0.18 μm and the thickness of the SiO 2 insulating film is about 0.3 μm, the stepped shape of the gate opening is substantially T-shaped. The aspect ratio becomes as small as 1 or less. Therefore, the gate opening can be completely buried with the metal. Fifth Embodiment FIG. 8 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to a fifth embodiment of the present invention. First, as shown in FIG.
On a semi-insulating GaAs substrate (801), an i-GaAs layer (812) having a thickness of 20 nm serving as a channel layer, and a thickness 3 serving as an etching stopper layer for forming a recess structure.
A 2 nm n-Al 0.2 Ga 0.8 As layer (813) (effective donor density 2 × 10 18 cm −3 ) and a 60 nm thick n + -GaAs layer (81 serving as an n + cap layer for lowering resistance)
4) (effective donor concentration 4 × 10 1 8 cm -3, ) to form,
Further, an interlayer insulating film (803) made of SiO 2 having a thickness of 350 nm is deposited on the entire surface of the substrate by a thermal CVD method.
【００７２】次いで、ＰＲ膜（８０４）をマスクとして
ＣＦ4ガスを用いたドライエッチング（８０５）によ
り、０．５μｍの幅を持つゲート開口（８０６）を形成
する。次に、ＰＲ膜（８０４）を酸素プラズマと有機洗
浄により除去した後、図８（ｂ）に示すように、ＢＣｌ
3とＳＦ6の混合ガスを用いたＧａＡｓ／ＡｌＧａＡｓ選
択ドライエッチングにより、ｎ+−ＧａＡｓ層（８１
４）の一部をエッチング除去してゲートリセス構造を形
成し、さらに、プラズマＣＶＤ法にて厚さ３５０ｎｍの
ＳｉＯＮ膜（８０７）をゲート開口内表面を含めた基板
全面に堆積する。なお、この時ゲートリセス構造内に
は、ＳｉＯＮ膜（８０７）に囲まれた空隙が自動的に形
成される。Next, a gate opening (806) having a width of 0.5 μm is formed by dry etching (805) using CF 4 gas using the PR film (804) as a mask. Next, after removing the PR film (804) by oxygen plasma and organic cleaning, as shown in FIG.
The GaAs / AlGaAs selective dry etching using a mixed gas of 3 and SF 6, n + -GaAs layer (81
A part of 4) is removed by etching to form a gate recess structure, and a 350 nm-thick SiON film (807) is deposited on the entire surface of the substrate including the inner surface of the gate opening by a plasma CVD method. At this time, a void surrounded by the SiON film (807) is automatically formed in the gate recess structure.
【００７３】次に、ＰＲ膜（８０８）をゲート開口内を
埋め込むように基板全面に堆積し、次いで、図８（ｃ）
に示すように、光学露光法により、ゲート開口（８０
６）の外部のＰＲ膜（８０８）を完全に感光し現像する
ことで、ゲート開口（８０６）内にのみＰＲ膜（８０
８）を残存させる。なお、この工程では、ゲート開口上
部で張り出したＳｉＯＮ膜（８０７）によるシャドウイ
ングの効果により、ゲート開口内部の露光量のみが減少
すること、及び、ゲート開口部のＰＲ膜の厚さは他の部
分よりも厚いため、ゲート開口内のＰＲ膜に関しては露
光不足になることの理由により、本工程での露光量は広
いマージンを持って容易に設定することが可能である。Next, a PR film (808) is deposited on the entire surface of the substrate so as to fill the inside of the gate opening.
As shown in the figure, the gate opening (80
6) By completely exposing and developing the external PR film (808), the PR film (80) is formed only in the gate opening (806).
8) is left. In this step, only the exposure amount inside the gate opening is reduced due to the shadowing effect of the SiON film (807) protruding above the gate opening. The exposure amount in this step can be easily set with a wide margin because the PR film in the gate opening is underexposed because it is thicker than the portion.
【００７４】次に、図８（ｄ）に示すように、ゲート開
口（８０６）に残存したＰＲ膜（８０８）をマスクとし
て、ＣＦ4ガスを用いたドライエッチング（８０９）に
てＳｉＯＮ膜（８０７）をエッチングする。Next, as shown in FIG. 8D, using the PR film (808) remaining in the gate opening (806) as a mask, the SiON film (807) is dry-etched (809) using CF 4 gas. Etch).
【００７５】次に、ゲート開口（８０６）内に残存して
いるＰＲ膜（８０８）を酸素プラズマと有機洗浄にて除
去した後、図８（ｅ）に示すように、ＣＦ4とＨ2の混合
ガスを用いたドライエッチング（８１０）にて、ゲート
開口（８０６）の底部のＳｉＯＮ膜（８０７）をエッチ
ング除去し、断面がＴ型形状の開口幅（ゲート長に相
当）０．１５μｍのゲート開口（８１１）を形成する。Next, after removing the PR layer (808) remaining on the gate opening (806) in at oxygen plasma and organic washing, as shown in FIG. 8 (e), the CF 4 and H 2 By dry etching (810) using a mixed gas, the SiON film (807) at the bottom of the gate opening (806) is removed by etching, and the gate has a T-shaped opening width (corresponding to a gate length) of 0.15 μm. An opening (811) is formed.
【００７６】次に、スパッタリングにてＷＳｉ／Ｔｉ／
Ａｕ（３５ｎｍ／３５ｎｍ／３５０ｎｍ）からなるゲー
ト金属を堆積し、ゲート開口（８１１）を完全に埋め込
んだ後、ＰＲ膜をマスクとして、Ａｒミリングを用いた
エッチングにより、電界効果トランジスタの、上部が２
段に広がったゲート電極（８１２）を完成する（図８
（ｆ））。なお、本埋込み工程においては、ゲート開口
幅が０．１５μｍ、ＳｉＯ2絶縁膜の厚さが０．３μｍ
程度であるものの、ゲート開口の段面形状がＴ型となっ
ているため、実質的なアスペクト比は１以下と小さくな
る。このため、ゲート開口を金属で完全に埋め込むこと
が可能となり低抵抗でかつボイドが無いゲート電極構造
（アスペクト比が約２）を作製できる。また、ゲート電
極（８１２）とｎ+−ＧａＡｓ層（８１４）の間の絶縁
膜（８０７）には、誘電率が１に近い空隙があるため、
ゲート寄生容量が低減される。本実施の形態では、空隙
が無い従来のものに較べて、外部ゲートフリンジング寄
生容量を約３０％低減できた。さらに、このゲート電極
（８１２）は、ゲートリセス面を含む半導体能動層の全
面が絶縁膜で覆われ、この絶縁膜を支えとして形成され
ているので、ゲート電極が破損しにくく、高信頼性の半
導体装置を高い歩留まりで製造できる。Next, WSi / Ti /
After depositing a gate metal made of Au (35 nm / 35 nm / 350 nm) and completely burying the gate opening (811), the upper portion of the field-effect transistor is etched by Ar milling using the PR film as a mask, and the upper portion of the field effect transistor becomes
Completing the gate electrode (812) which spreads in steps (FIG. 8)
(F)). In this embedding step, the gate opening width is 0.15 μm and the thickness of the SiO 2 insulating film is 0.3 μm.
Although the degree is small, since the step surface shape of the gate opening is T-shaped, the substantial aspect ratio becomes as small as 1 or less. For this reason, the gate opening can be completely buried with the metal, and a gate electrode structure (having an aspect ratio of about 2) with low resistance and no voids can be manufactured. Further, since the insulating film (807) between the gate electrode (812) and the n + -GaAs layer (814) has a gap with a dielectric constant close to 1,
Gate parasitic capacitance is reduced. In the present embodiment, the external gate fringing parasitic capacitance can be reduced by about 30% as compared with the conventional device having no air gap. Further, since the entire surface of the semiconductor active layer including the gate recess surface is covered with an insulating film and the gate electrode (812) is formed by using the insulating film as a support, the gate electrode is hardly damaged and a highly reliable semiconductor is formed. Equipment can be manufactured with high yield.
【００７７】実施形態６ 図９は、本発明の第６の実施例を示す半導体装置の製造
工程断面図である。Embodiment 6 FIG. 9 is a sectional view showing a semiconductor device manufacturing process according to a sixth embodiment of the present invention.
【００７８】まず、図９（ａ）に示すように、半絶縁性
ＧａＡｓ基板（９０１）上に、チャネル層となる厚さ１
５ｎｍのｉ−Ｉｎ0.15Ｇａ0.85Ａｓ層（９１２）、リセ
ス構造を作製する際のエッチングストッパー層となる厚
さ３０ｎｍのｎ−Ａｌ0.2Ｇａ0.8Ａｓ層（９１３）（有
効ドナー密度２×１０18ｃｍ-3）、低抵抗化のためのｎ
+キャップ層となる厚さ５０ｎｍのｎ+−ＧａＡｓ層（９
１４）（有効ドナー密度５×１０18ｃｍ-3）を形成し、
さらに熱ＣＶＤ法にて厚さ３７５ｎｍのＳｉＯ2からな
る層間絶縁膜（９０３）を基板全面に堆積する。First, as shown in FIG. 9A, a channel layer having a thickness of 1 is formed on a semi-insulating GaAs substrate (901).
5 nm i-In 0.15 Ga 0.85 As layer (912), 30 nm thick n-Al 0.2 Ga 0.8 As layer (913) serving as an etching stopper layer when forming a recess structure (effective donor density 2 × 10 18 cm) -3 ), n for low resistance
+ N + -GaAs layer (9
14) (effective donor density 5 × 10 18 cm −3 );
Further, an interlayer insulating film (903) made of SiO 2 having a thickness of 375 nm is deposited on the entire surface of the substrate by a thermal CVD method.
【００７９】次いで、ＰＲ膜（９０４）をマスクとして
ＣＦ4とＨ2の混合ガスを用いたドライエッチング（９０
５）により、０．６μｍの幅を持つゲート開口（９０
６）を形成する。Next, dry etching (90) using a mixed gas of CF 4 and H 2 is performed using the PR film (904) as a mask.
According to 5), the gate opening having a width of 0.6 μm (90
6) is formed.
【００８０】次に、ＰＲ膜（９０４）を酸素プラズマと
有機洗浄により除去した後、図９（ｂ）に示すように、
ＢＣｌ3とＳＦ6の混合ガスを用いたＡｌＧａＡｓ／Ｇａ
Ａｓ選択ドライエッチングにより、ｎ+−ＧａＡｓ層
（９１４）の一部をエッチング除去してゲートリセス構
造を形成し、さらに、熱ＣＶＤ法にて厚さ３００ｎｍの
ＳｉＯ2膜（９０７）をゲート開口内表面を含めた基板
全面に堆積する。なお、この時ゲートリセス構造内に
は、ＳｉＯ2膜（９０７）に囲まれた空隙が自動的に形
成される。Next, after removing the PR film (904) by oxygen plasma and organic cleaning, as shown in FIG.
AlGaAs / Ga using a mixed gas of BCl 3 and SF 6
A part of the n + -GaAs layer (914) is etched away by As selective dry etching to form a gate recess structure, and a 300 nm thick SiO 2 film (907) is formed on the inner surface of the gate opening by thermal CVD. Is deposited on the entire surface of the substrate including the substrate. At this time, a void surrounded by the SiO 2 film (907) is automatically formed in the gate recess structure.
【００８１】次に、ＰＲ膜（９０８）をゲート開口内を
埋め込むように基板全面に堆積し、次いで、図９（ｃ）
に示すように、光学露光法により、ゲート開口（９０
６）の外部のＰＲ膜（９０８）を完全に感光し現像する
ことで、ゲート開口（９０６）内にのみＰＲ膜（９０
８）を残存させる。なお、この工程では、ゲート開口上
部で張り出したＳｉＯ2膜（９０７）によるシャドウイ
ングの効果により、ゲート開口内部の露光量のみが減少
すること、及び、ゲート開口部のＰＲ膜の厚さは他の部
分よりも厚いため、ゲート開口内のＰＲ膜に関しては露
光不足になることの理由により、本工程での露光量は広
いマージンを持って容易に設定することが可能である。Next, a PR film (908) is deposited on the entire surface of the substrate so as to fill the inside of the gate opening.
As shown in the figure, the gate opening (90
6) By completely exposing and developing the PR film (908) outside, the PR film (90) is formed only in the gate opening (906).
8) is left. In this step, only the exposure amount inside the gate opening is reduced due to the shadowing effect of the SiO 2 film (907) protruding above the gate opening, and the thickness of the PR film in the gate opening is different. The exposure amount in this step can be easily set with a wide margin because the PR film in the gate opening is underexposed because it is thicker than the portion.
【００８２】次に、図９（ｄ）に示すように、ゲート開
口（９０６）に残存したＰＲ膜（９０８）をマスクとし
て、ＣＨＦ3ガスを用いたドライエッチング（９０９）
にてＳｉＯ2膜（９０７）をエッチングする。Next, as shown in FIG. 9D, dry etching (909) using CHF 3 gas is performed using the PR film (908) remaining in the gate opening (906) as a mask.
Is used to etch the SiO 2 film (907).
【００８３】次に、ゲート開口（９０６）内に残存して
いるＰＲ膜（９０８）を酸素プラズマと有機洗浄にて除
去した後、図９（ｅ）に示すように、基板の垂直方向に
対して３５度傾けた方向からＡｒミリング（９１０）を
行い、ゲート開口外部のＳｉＯ2膜（９０７）を除去す
るとともに、ゲート開口（９０６）の上端部の角がなめ
らかになるように、層間絶縁膜（９０３）及びＳｉＯ2
膜（９０７）をエッチングする。Next, after the PR film (908) remaining in the gate opening (906) is removed by oxygen plasma and organic cleaning, as shown in FIG. Ar milling (910) is performed from a direction inclined by 35 degrees to remove the SiO 2 film (907) outside the gate opening and to form an interlayer insulating film so that the corner of the upper end of the gate opening (906) becomes smooth. (903) and SiO 2
The film (907) is etched.
【００８４】次に、Ｃ3Ｆ8ガスを用いたドライエッチン
グにて、ゲート開口（９０６）底部のＳｉＯ2膜（９０
７）をエッチング除去し、断面がＴ型形状の開口幅（ゲ
ート長に相当）０．２μｍのゲート開口（９１１）を形
成する。Next, dry etching using C 3 F 8 gas is performed to form an SiO 2 film (90) on the bottom of the gate opening (906).
7) is etched away to form a gate opening (911) having a T-shaped opening width (corresponding to a gate length) of 0.2 μm.
【００８５】次に、スパッタリングにてＷＳｉ／Ｔｉ／
Ａｕ（３５ｎｍ／３０ｎｍ／３００ｎｍ）からなるゲー
ト金属を堆積し、ゲート開口（９１１）を完全に埋め込
んだ後、ＰＲ膜をマスクとして、Ａｒミリングを用いた
エッチングにより、電界効果トランジスタの、上部が２
段に広がったゲート電極（９１２）を完成する（図９
（ｆ））。Next, WSi / Ti /
After depositing a gate metal made of Au (35 nm / 30 nm / 300 nm) and completely filling the gate opening (911), the upper portion of the field effect transistor is etched by Ar milling using the PR film as a mask.
Completing the gate electrode (912) which spreads in steps (FIG. 9)
(F)).
【００８６】実施形態７ 図１を用いて本発明の第７の実施形態を説明する。Embodiment 7 A seventh embodiment of the present invention will be described with reference to FIG.
【００８７】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板（１０１）上に、Ｔｉ／Ｐｔ／Ａｕ（３０
ｎｍ／５０ｎｍ／４００ｎｍ）からなる第１の配線（１
０２）を形成した後、プラズマＣＶＤ法にてＳｉＯＮ膜
の堆積と平坦化工程を行い、厚さ１．５μｍの層間絶縁
膜（１０３）を形成する。First, as shown in FIG. 1A, a Ti / Pt / Au (30 μm) was formed on a semi-insulating GaAs substrate (101).
nm / 50 nm / 400 nm).
02), an SiON film is deposited and flattened by plasma CVD to form a 1.5 μm-thick interlayer insulating film (103).
【００８８】次に、図１（ｂ）に示すように、層間絶縁
膜（１０３）上にフォトレジスト（ＰＲ）を堆積し、光
学露光を用いてパターンニングしてＰＲ膜（１０４）を
形成後、このＰＲ膜（１０４）をマスクとして、ＣＦ4
ガスを用いたドライエッチング（１０５）により、０．
５μｍの幅を持つスルーホール（１０６）を形成する。Next, as shown in FIG. 1B, a photoresist (PR) is deposited on the interlayer insulating film (103) and patterned by optical exposure to form a PR film (104). Using this PR film (104) as a mask, CF 4
By dry etching (105) using a gas, 0.
A through hole (106) having a width of 5 μm is formed.
【００８９】次に、このＰＲ膜（１０４）を酸素プラズ
マと有機洗浄により除去した後、図１（ｃ）に示すよう
に、スパッタリングにてＴｉ／Ｐｔ／Ａｕ（３０ｎｍ／
３０ｎｍ／１５０ｎｍ）からなる金属膜（１０７）をス
ルーホール内表面を含む基板全面に堆積し、次いでＰＲ
膜（１０８）を、スルーホール（１０６）を埋め込むよ
うに基板全面に堆積する。Next, after removing this PR film (104) by oxygen plasma and organic cleaning, as shown in FIG. 1C, Ti / Pt / Au (30 nm /
A metal film (107) of 30 nm / 150 nm) is deposited on the entire surface of the substrate including the inner surface of the through hole.
A film (108) is deposited on the entire surface of the substrate so as to fill the through hole (106).
【００９０】次に、図１（ｄ）に示すように、光学露光
法により、スルーホール（１０６）外部のＰＲ膜（１０
８）を完全に感光し現像することで、スルーホール（１
０６）内にのみＰＲ膜（１０８）を残存させる。なお、
この工程では、スルーホール上部で張り出した金属膜
（１０７）によるシャドウイングの効果により、スルー
ホール内部の露光量のみが減少すること、及び、スルー
ホール底部上のＰＲ膜の厚さは他の部分よりも厚いた
め、スルーホール内のＰＲ膜に関しては露光不足になる
ことの理由により、本工程での露光量は広いマージンを
持って容易に設定することが可能である。Next, as shown in FIG. 1D, the PR film (10) outside the through hole (106) is formed by an optical exposure method.
8) is completely exposed and developed, so that through holes (1)
06), the PR film (108) remains. In addition,
In this step, only the exposure amount inside the through-hole is reduced due to the shadowing effect of the metal film (107) protruding above the through-hole, and the thickness of the PR film on the bottom of the through-hole is reduced in other portions. The exposure amount in this step can be easily set with a wide margin because the PR film in the through hole is insufficiently exposed because it is thicker.
【００９１】次に、図１（ｅ）に示すように、スルーホ
ール（１０６）内に残存したＰＲ膜（１０８）をマスク
として、Ａｒミリングにて、金属膜（１０７）をエッチ
ング除去する。Next, as shown in FIG. 1E, using the PR film (108) remaining in the through hole (106) as a mask, the metal film (107) is etched and removed by Ar milling.
【００９２】次に、スルーホール内に残存しているＰＲ
膜（１０８）を酸素プラズマと有機洗浄にて除去した
後、スルーホール内にある金属膜（１０７）を触媒金属
として無電解金メッキ成長を行い、スルーホール（１０
６）をＡｕで完全に埋め込む。次いで、スパッタリング
にてＴｉ／Ｗ（３０ｎｍ／３００ｎｍ）からなる金属膜
を堆積し、続いてＰＲ膜をマスクとして、ＣＦ4とＳＦ6
の混合ガスを用いたエッチングにより、第２の配線を完
成する。Next, the PR remaining in the through hole
After removing the film (108) by oxygen plasma and organic cleaning, electroless gold plating growth is performed using the metal film (107) in the through hole as a catalyst metal to form the through hole (10).
6) is completely embedded in Au. Next, a metal film made of Ti / W (30 nm / 300 nm) is deposited by sputtering, and then CF 4 and SF 6 are used with the PR film as a mask.
The second wiring is completed by etching using the mixed gas of (1) and (2).
【００９３】実施形態８ 図６の半導体装置の製造工程断面図を用いて本発明の第
８の実施形態を説明する。Eighth Embodiment An eighth embodiment of the present invention will be described with reference to the cross-sectional views of the semiconductor device manufacturing process shown in FIG.
【００９４】まず、半絶縁性ＧａＡｓ基板（６０１）上
に、Ｔｉ／Ｐｔ／Ａｕ（１５ｎｍ／５０ｎｍ／３００ｎ
ｍ）からなる第１の配線（６０２）を形成した後、プラ
ズマＣＶＤ法にてＳｉＯ2膜の堆積と平坦化工程を行
い、厚さ１．２μｍの層間絶縁膜（６０３）を形成す
る。First, Ti / Pt / Au (15 nm / 50 nm / 300 n) was formed on a semi-insulating GaAs substrate (601).
m), a SiO 2 film is deposited and planarized by a plasma CVD method to form an interlayer insulating film (603) having a thickness of 1.2 μm.
【００９５】次いで、図６（ａ）に示すように、この層
間絶縁膜（６０３）上にフォトレジスト（ＰＲ）を堆積
し、光学露光を用いてパターンニングしてＰＲ膜（６０
４）を形成後、このＰＲ膜（６０４）をマスクとして、
ＣＦ4ガスを用いたドライエッチング（６０５）によ
り、１μｍの幅を持つスルーホール（６０６）を形成す
る。Next, as shown in FIG. 6A, a photoresist (PR) is deposited on the interlayer insulating film (603), and patterned by optical exposure to form a PR film (60).
After forming 4), using this PR film (604) as a mask,
Through-holes (606) having a width of 1 μm are formed by dry etching (605) using CF 4 gas.
【００９６】次に、このＰＲ膜（６０４）を酸素プラズ
マと有機洗浄により除去した後、図６（ｂ）に示すよう
に、プラズマＣＶＤ法にて厚さ４００ｎｍのＳｉＯＮ膜
（６０７）をスルーホール内表面を含む基板全面に堆積
し、次いでＰＲ膜（６０８）をスルーホール内を埋め込
むように基板全面に堆積する。Next, after removing the PR film (604) by oxygen plasma and organic cleaning, as shown in FIG. 6 (b), a 400 nm-thick SiON film (607) is formed by a plasma CVD method. A PR film (608) is deposited on the entire surface of the substrate including the inner surface, and then a PR film (608) is deposited on the entire surface of the substrate so as to fill the through holes.
【００９７】次に、図６（ｃ）に示すように、光学露光
法により、スルーホール（６０６）外部のＰＲ膜（６０
８）を完全に感光し現像することで、スルーホール（６
０６）内にのみＰＲ膜（６０８）を残存させる。なお、
この工程では、スルーホール上部で張り出したＳｉＯＮ
膜（６０７）によるシャドウイングの効果により、スル
ーホール内部の露光量のみが減少すること、及び、スル
ーホール底部上のＰＲ膜の厚さは他の部分よりも厚いた
め、スルーホール内のＰＲ膜に関しては露光不足になる
ことの理由により、本工程での露光量は広いマージンを
持って容易に設定することが可能である。Next, as shown in FIG. 6C, the PR film (60) outside the through hole (606) is formed by an optical exposure method.
8) is completely exposed and developed, so that through holes (6)
06), the PR film (608) remains. In addition,
In this step, the SiON projecting over the through hole
Due to the shadowing effect of the film (607), only the exposure amount inside the through-hole is reduced, and the thickness of the PR film on the bottom of the through-hole is thicker than other portions, so the PR film in the through-hole is reduced. Regarding the above, the exposure amount in this step can be easily set with a wide margin because of insufficient exposure.
【００９８】次に、図７（ｄ）に示すように、スルーホ
ール（６０６）内に残存したＰＲ膜（６０８）をマスク
として、ＣＦ4とＨ2との混合ガスを用いたドライエッチ
ング（６０９）にて、ＳｉＯＮ膜（６０７）をエッチン
グする。Next, as shown in FIG. 7D, using the PR film (608) remaining in the through hole (606) as a mask, dry etching (609) using a mixed gas of CF 4 and H 2 is performed. ), The SiON film (607) is etched.
【００９９】次に、スルーホール内に残存しているＰＲ
膜（６０８）を酸素プラズマと有機洗浄にて除去した
後、ＣＦ4とＨ2の混合ガスを用いたドライエッチング
（６１０）にて、スルーホール底部に残ったＳｉＯＮ膜
（６０７）をエッチング除去し、断面がＴ型形状のスル
ーホール（６１１）（第１の配線金属上の開口幅は０．
５μｍ）を形成する（図６（ｅ））。Next, the PR remaining in the through hole
After removing the film (608) by oxygen plasma and organic cleaning, the SiON film (607) remaining at the bottom of the through hole is removed by dry etching (610) using a mixed gas of CF 4 and H 2. , A through hole (611) having a T-shaped cross section (the opening width on the first wiring metal is 0.1 mm).
5 μm) (FIG. 6E).
【０１００】次に、基板上の絶縁膜（６０３と６０７）
をヘキサメチルジシラザンの蒸気に暴露した後、金コロ
イド粒子を溶かした水溶液に基板を浸漬し、絶縁膜（６
０３と６０７）上に金薄膜を形成して熱処理を行う。次
いで、形成した前記金薄膜と第１の配線（６０２）を触
媒金属として、無電解金メッキ成長を行うことで、スル
ーホール（６１１）の埋め込みと第２の配線用の金属膜
の形成を行う。続いて、ＰＲ膜をマスクとして、Ａｒミ
リングを用いたエッチングにより、図６（ｆ）に示すよ
うな半導体装置の第２の配線（６１２）を完成する。Next, an insulating film (603 and 607) on the substrate
Is exposed to the vapor of hexamethyldisilazane, and then the substrate is immersed in an aqueous solution in which colloidal gold particles are dissolved to form an insulating film (6).
03 and 607), and heat treatment is performed. Next, by using the formed gold thin film and the first wiring (602) as a catalyst metal and performing electroless gold plating growth, the through holes (611) are buried and a metal film for the second wiring is formed. Subsequently, using the PR film as a mask, the second wiring (612) of the semiconductor device as shown in FIG. 6F is completed by etching using Ar milling.
【０１０１】[0101]
【発明の効果】以上の説明から明らかなように本発明に
よれば、金属が埋め込み易く且つ微細化し易い形状のス
ルーホールやゲート開口を形成することができ、その結
果、この開口を所望の金属でボイドや断線等を発生させ
ることなく十分に埋め込むことができ、高い信頼性を有
する半導体装置を歩留まり良く作製可能となった。As is clear from the above description, according to the present invention, it is possible to form a through hole or a gate opening having a shape that is easy to fill with a metal and that can easily be miniaturized. Thus, the semiconductor device can be buried sufficiently without generating voids, disconnections, and the like, and a highly reliable semiconductor device can be manufactured with high yield.
【図１】本発明の一実施形態を示す半導体装置の製造工
程断面図である。FIG. 1 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.
【図２】半導体集積回路における従来の配線形成工程を
示す要素工程断面図である。FIG. 2 is an element process sectional view showing a conventional wiring forming process in a semiconductor integrated circuit.
【図３】電界効果トランジスタにおける従来のゲート電
極形成方法を示す要素工程断面図である。FIG. 3 is an element process sectional view showing a conventional gate electrode forming method in a field effect transistor.
【図４】従来の製造方法における問題点を示す半導体装
置の模式的断面図である。FIG. 4 is a schematic cross-sectional view of a semiconductor device showing a problem in a conventional manufacturing method.
【図５】本発明の一実施形態を示す半導体装置の製造工
程断面図である。FIG. 5 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図６】本発明の一実施形態を示す半導体装置の製造工
程断面図である。FIG. 6 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図７】本発明の一実施形態を示す半導体装置の製造工
程断面図である。FIG. 7 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図８】本発明の一実施形態を示す半導体装置の製造工
程断面図である。FIG. 8 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図９】本発明の一実施形態を示す半導体装置の製造工
程断面図である。FIG. 9 is a cross-sectional view illustrating the manufacturing process of the semiconductor device according to the embodiment of the present invention.
１０１、５０１、６０１、７０１、８０１、９０１ 半
導体基板 １０２、５０２、６０２ 第１の配線 １０３、５０３、６０３、７０３、８０３、９０３ 層
間絶縁膜 １０４、１０８、５０４、６０４、６０８、７０４、７
０８、８０４、８０８、９０４、９０８ フォトレジス
ト（ＰＲ）膜 １０５、１０９、５０５、６０５、６０９、６１０、７
０５、７０９、７１０、８０５、８０９、８１０、９０
５、９０９ ドライエッチング １０６、５０６、６０６、６１１、 スルーホール（開
口） １０７、５０７ 金属膜 １１０、５１０、６１２ 第２の配線 ５０８、９１０ イオンミリング ６０７、７０７、８０７ ＳｉＯＮ膜 ７０６、７１１、８０６、８１１、９０６、９１１ ゲ
ート開口 ７１２、８１２、９１２ ゲート電極 ８１２ ｉ−ＧａＡｓ層 ８１３、９１３ ｎ−ＡｌＧａＡｓ層 ８１４、９１４ ｎ+−ＧａＡｓ層 ９０７ ＳｉＯ2膜 ９１２ ｉ−ＩｎＧａＡｓ層 ２０１ 半導体基板 ２０２ 第１の配線 ２０３ 層間絶縁膜 ２０４、２０８ フォトレジスト（ＰＲ）膜 ２０５ ドライエッチング ２０６ スルーホール ２０７ 金属膜 ２０９ イオンミリング ２１０ 第２の配線 ３０１ 半導体基板 ３０２ ゲートリセス領域 ３０３ 層間絶縁膜 ３０４、３０８ フォトレジスト（ＰＲ）膜 ３０５ ドライエッチング ３０６ ゲート開口 ３０７ 金属膜 ３０９ イオンミリング ３１０ ゲート電極 ４０１、４０２ ボイド（鬆） ４０３ ゲート電極とゲートリセス端との距離 ４０４ ゲート金属の断線101, 501, 601, 701, 801, 901 Semiconductor substrate 102, 502, 602 First wiring 103, 503, 603, 703, 803, 903 Interlayer insulating film 104, 108, 504, 604, 608, 704, 7
08, 804, 808, 904, 908 Photoresist (PR) film 105, 109, 505, 605, 609, 610, 7
05, 709, 710, 805, 809, 810, 90
5, 909 dry etching 106, 506, 606, 611, through hole (opening) 107, 507 metal film 110, 510, 612 second wiring 508, 910 ion milling 607, 707, 807 SiON film 706, 711, 806, 811,906,911 gate opening 712,812,912 gate electrode 812 i-GaAs layer 813,913 n-AlGaAs layer 814,914 n + -GaAs layer 907 SiO 2 film 912 i-InGaAs layer 201 semiconductor substrate 202 first Wiring 203 Interlayer insulating film 204, 208 Photoresist (PR) film 205 Dry etching 206 Through hole 207 Metal film 209 Ion milling 210 Second wiring 301 Semiconductor substrate 302 Gate recess region 303 Interlayer insulating film 304 308 Photoresist (PR) film 305 Dry etching 306 Gate opening 307 Metal film 309 Ion milling 310 Gate electrode 401, 402 Void (porosity) 403 Distance between gate electrode and gate recess end 404 Breakage of gate metal
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB28 CC05 DD04 DD08 DD13 DD16 DD18 DD37 EE09 EE14 FF07 GG12 HH13 5F004 BA04 BA20 BD01 DA01 DA11 DA16 DA18 DA23 DA24 DA26 DB00 DB03 DB10 DB17 DB20 DB26 DB27 EA10 EA19 EA23 EA38 EB01 EB02 5F033 GG02 HH07 HH13 HH18 HH28 JJ07 JJ13 JJ18 JJ28 KK07 KK13 KK18 KK19 KK23 MM05 MM08 NN03 NN05 NN06 NN07 NN11 NN30 PP15 QQ08 QQ09 QQ10 QQ11 QQ14 QQ17 QQ23 QQ31 QQ37 RR04 RR08 RR29 SS15 TT02 VV06 XX02 5F102 FA00 GB01 GC01 GD01 GJ05 GS02 GS04 GT05 HC11 HC18 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4M104 BB28 CC05 DD04 DD08 DD13 DD16 DD18 DD37 EE09 EE14 FF07 GG12 HH13 5F004 BA04 BA20 BD01 DA01 DA11 DA16 DA18 DA23 DA24 DA26 DB00 DB03 DB10 DB17 DB20 DB26 DB27 EA10 EA19 EA23 EB19 5F033 GG02 HH07 HH13 HH18 HH28 JJ07 JJ13 JJ18 JJ28 KK07 KK13 KK18 KK19 KK23 MM05 MM08 NN03 NN05 NN06 NN07 NN11 NN30 PP15 QQ08 QQ09 QQ10 QQ11 QQ14 QQ01 QQ23 QQQ04 QQ11 QQ11 QQ11 QQ11 QQ11 QQ23 HC18
Claims (9)
形成する工程と、前記開口内表面および前記絶縁膜上に
第１の金属膜を形成する工程と、前記開口を埋め込むよ
うに第１の金属膜上にレジスト膜を形成する工程と、前
記開口外のレジスト膜が感光し前記開口内のレジスト膜
が感光しない露光量にて露光し、現像する工程と、少な
くとも前記開口外の第１の金属膜が除去されるまで前記
開口内に残ったレジスト膜をマスクとして第１の金属膜
をエッチングする工程と、前記開口内に残存したレジス
ト膜を除去した後、前記開口を埋め込むように第２の金
属膜を形成する工程を含むことを特徴とする半導体装置
の製造方法。1. A step of forming an opening in an insulating film formed on a semiconductor substrate, a step of forming a first metal film on the inner surface of the opening and on the insulating film, and a first step for filling the opening. Forming a resist film on the metal film, exposing the resist film outside the opening to light and exposing the resist film inside the opening to an unexposed amount, and developing at least a first part outside the opening. Etching the first metal film using the resist film remaining in the opening as a mask until the metal film is removed, and removing the resist film remaining in the opening, and filling the opening to fill the opening. A method for manufacturing a semiconductor device, comprising a step of forming a second metal film.
形成する工程と、前記開口を埋め込むように前記絶縁膜
上に第１の金属膜を形成する工程と、少なくとも前記開
口外の第１の金属膜が除去されるまで前記半導体基板に
対して斜め方向からイオンミリングを行う工程と、前記
開口を埋め込むように第２の金属膜を形成する工程を含
むことを特徴とする半導体装置の製造方法。2. A step of forming an opening in an insulating film formed on a semiconductor substrate; a step of forming a first metal film on the insulating film so as to fill the opening; Manufacturing a semiconductor device, comprising: performing ion milling on the semiconductor substrate from an oblique direction until the metal film is removed; and forming a second metal film so as to fill the opening. Method.
開口を形成する工程と、前記開口内表面および第１の絶
縁膜上に第２の絶縁膜を形成する工程と、前記開口を埋
め込むように第２の絶縁膜上にレジスト膜を形成する工
程と、前記開口外のレジスト膜が感光し前記開口内のレ
ジスト膜が感光しない露光量にて露光し、現像する工程
と、前記開口内に残ったレジスト膜をマスクとして第２
の絶縁膜をエッチングする工程と、前記開口内に残存し
たレジスト膜を除去した後、前記開口内の側壁に第２の
絶縁膜を残しながら、前記開口の底部の第２の絶縁膜を
エッチング除去する工程と、前記開口を埋め込むように
金属膜を形成する工程を含むことを特徴とする半導体装
置の製造方法。3. A step of forming an opening in a first insulating film formed on a semiconductor substrate; a step of forming a second insulating film on the inner surface of the opening and on the first insulating film; Forming a resist film on the second insulating film so as to be embedded, exposing the resist film outside the opening to light and exposing the resist film inside the opening to an unexposed amount, and developing; Using the resist film remaining in the mask as a second
Etching the insulating film, and removing the resist film remaining in the opening, and then etching away the second insulating film at the bottom of the opening while leaving the second insulating film on the side wall in the opening. And forming a metal film so as to fill the opening.
成工程において、半導体基板上に形成した第１の絶縁膜
に開口を形成する工程と、前記開口内表面および第１の
絶縁膜上に第２の絶縁膜を形成する工程と、前記開口を
埋め込むように第２の絶縁膜上にレジスト膜を形成する
工程と、前記開口外のレジスト膜が感光し前記開口内の
レジスト膜が感光しない露光量にて露光し、現像する工
程と、前記開口内に残ったレジスト膜をマスクとして第
２の絶縁膜をエッチングする工程と、前記開口内の側壁
に第２の絶縁膜を残しながら、前記開口の底部の第２の
絶縁膜をエッチング除去する工程と、前記開口を埋め込
むように金属膜を形成する工程を含むことを特徴とする
半導体装置の製造方法。4. A step of forming an opening in a first insulating film formed on a semiconductor substrate in a step of forming a gate electrode of the field effect transistor, and a step of forming a second on the inner surface of the opening and on the first insulating film. Forming an insulating film, forming a resist film on the second insulating film so as to fill the opening, and exposing the resist film outside the opening to light and exposing the resist film inside the opening to light. Exposing and developing, etching the second insulating film using the resist film remaining in the opening as a mask, and removing the second insulating film on the side wall in the opening while forming the bottom of the opening. Etching a second insulating film, and forming a metal film so as to fill the opening.
成工程において、半導体基板上に形成した第１の絶縁膜
に開口を形成する工程と、前記開口を有する第１の絶縁
膜をマスクとして前記半導体基板の能動層の一部を除去
してゲートリセスを形成する工程と、前記開口内表面お
よび第１の絶縁膜上に第２の絶縁膜を形成するととも
に、前記ゲートリセス内に第２の絶縁膜で囲まれた空隙
を形成する工程と、前記開口を埋め込むように第２の絶
縁膜上にレジスト膜を形成する工程と、前記開口外のレ
ジスト膜が感光し前記開口内のレジスト膜が感光しない
露光量にて露光し、現像する工程と、前記開口内に残っ
たレジスト膜をマスクとして第２の絶縁膜をエッチング
する工程と、前記開口内の側壁に第２の絶縁膜を残し、
且つ前記ゲートリセス内の空隙が残るように、前記開口
の底部の第２の絶縁膜をエッチング除去する工程と、前
記開口を埋め込むように金属膜を形成する工程を含むこ
とを特徴とする半導体装置の製造方法。5. A step of forming an opening in a first insulating film formed on a semiconductor substrate in a step of forming a gate electrode of the field-effect transistor, and using the first insulating film having the opening as a mask to form the semiconductor substrate. Forming a gate recess by removing a part of the active layer, forming a second insulating film on the inner surface of the opening and on the first insulating film, and surrounding the inside of the gate recess with a second insulating film. Forming a recessed space, forming a resist film on a second insulating film so as to fill the opening, and exposing the resist film outside the opening to light and exposing the resist film inside the opening to light. Exposing, developing, etching the second insulating film using the resist film remaining in the opening as a mask, leaving the second insulating film on the side wall in the opening,
And a step of etching and removing a second insulating film at the bottom of the opening so as to leave a void in the gate recess, and a step of forming a metal film so as to fill the opening. Production method.
膜を形成する工程の前に、前記開口上部の角がなめらか
になるように、半導体基板に対して斜め方向からイオン
ミリングを行って前記開口上部の絶縁膜をエッチング除
去する工程を含むことを特徴とする請求項１〜５のいず
れか１項に記載の半導体装置の製造方法。6. The method according to claim 1, wherein before the step of forming a metal film so as to fill the opening, the semiconductor substrate is subjected to ion milling from an oblique direction so that a corner of the upper part of the opening becomes smooth. The method for manufacturing a semiconductor device according to claim 1, further comprising a step of etching and removing an insulating film above the opening.
を形成する工程において、前記開口の金属による埋め込
みは、前記開口内の第１の金属膜を触媒とした無電解メ
ッキ法により行われることを特徴とする請求項１又は２
記載の半導体装置の製造方法。7. In the step of forming a second metal film so as to fill the opening, the filling of the opening with a metal is performed by an electroless plating method using the first metal film in the opening as a catalyst. 3. The method according to claim 1, wherein
The manufacturing method of the semiconductor device described in the above.
膜を形成する工程は、半導体基板上の絶縁膜にヘキサメ
チルジシラザンによる表面処理を施した後、この半導体
基板を金属を含む溶液に浸漬して絶縁膜表面に金属薄膜
を形成し、次いでこの金属薄膜を触媒として無電解メッ
キ法により行われることを特徴とする請求項１〜６のい
ずれか１項に記載の半導体装置の製造方法。8. The step of finally forming a metal film so as to fill the opening includes subjecting an insulating film on the semiconductor substrate to a surface treatment with hexamethyldisilazane, and then applying the semiconductor substrate to a solution containing a metal. 7. The method for manufacturing a semiconductor device according to claim 1, wherein the metal thin film is formed on the surface of the insulating film by immersion, and the metal thin film is used as a catalyst by electroless plating. .
は、フッ素原子を含むエッチングガスにて前記絶縁膜と
高いドライエッチング選択比が得られるタングステン系
の高融点金属材料を用いることを特徴とする請求項１又
は２に記載の半導体装置の製造方法。9. A tungsten-based high melting point metal material which can obtain a high dry etching selectivity with respect to the insulating film with an etching gas containing a fluorine atom for the first metal film formed on the insulating film. The method for manufacturing a semiconductor device according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115061A JP2000307002A (en) | 1999-04-22 | 1999-04-22 | Fabrication of semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP11115061A JP2000307002A (en) | 1999-04-22 | 1999-04-22 | Fabrication of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307002A true JP2000307002A (en) | 2000-11-02 |
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ID=14653217
Family Applications (1)
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| JP11115061A Pending JP2000307002A (en) | 1999-04-22 | 1999-04-22 | Fabrication of semiconductor device |
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| Country | Link |
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| JP (1) | JP2000307002A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286952A (en) * | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | Semiconductor device and manufacturing method thereof |
| KR20160089441A (en) | 2013-12-25 | 2016-07-27 | 캐논 아네르바 가부시키가이샤 | Substrate processing method and method for producing semiconductor device |
-
1999
- 1999-04-22 JP JP11115061A patent/JP2000307002A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286952A (en) * | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | Semiconductor device and manufacturing method thereof |
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| US9564360B2 (en) | 2013-12-25 | 2017-02-07 | Canon Anelva Corporation | Substrate processing method and method of manufacturing semiconductor device |
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