JP2000307002A

JP2000307002A - 半導体装置の製造方法

Info

Publication number: JP2000307002A
Application number: JP11115061A
Authority: JP
Inventors: Shigemi Wada; 茂己和田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-04-22
Filing date: 1999-04-22
Publication date: 2000-11-02

Abstract

(57)【要約】【課題】絶縁膜に形成されたスルーホールやゲート開
口を所望の金属で十分に埋め込むことができ、高い信頼
性を有する半導体装置を歩留まり良く作製可能な製造方
法を提供する。【解決手段】半導体基板上に形成した絶縁膜に開口を
形成する工程と、前記開口内表面および前記絶縁膜上に
第１の金属膜を形成する工程と、前記開口を埋め込むよ
うに第１の金属膜上にレジスト膜を形成する工程と、前
記開口外のレジスト膜が感光し前記開口内のレジスト膜
が感光しない露光量にて露光し、現像する工程と、少な
くとも前記開口外の第１の金属膜が除去されるまで前記
開口内に残ったレジスト膜をマスクとして第１の金属膜
をエッチングする工程と、前記開口内に残存したレジス
ト膜を除去した後、前記開口を埋め込むように第２の金
属膜を形成する工程を実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、絶縁膜に形成したスルーホールやゲー
ト開口などの開口部に、所望の金属を鬆（ボイド）や断
線を発生させることなく、完全に埋め込むための製造方
法に関する。

【０００２】

【従来の技術】半導体装置、特に半導体集積回路におい
ては、各素子と配線を接続するために、層間膜（絶縁
膜）にスルーホールと呼ばれる開口を設け、これに金属
を埋め込むことで、素子と配線の間や配線間を電気的に
接続することが必要となる。このため従来の方法では、
素子や金属配線の上に形成した絶縁膜にドライエッチン
グなどで開口を形成し、スパッタなどを用いて開口部へ
の金属埋込みと配線金属の堆積を行うことが一般的に行
われてきた。

【０００３】以下、この開口の形成と金属の埋込みの製
造工程について、要素工程断面図を用いて簡単に説明す
る。

【０００４】図２は、半導体集積回路における従来の配
線形成工程を模式的に示した要素工程断面図である。

【０００５】本工程では先ず、図２（ａ）に示すよう
に、能動素子と第１の配線（２０２）を形成した半導体
基板（２０１）上に、ＳｉＮ（０．１μｍ）とＳｉＯＮ
（1μｍ）からなる層間絶縁膜（２０３）を形成する。

【０００６】次に、図２（ｂ）に示すように、フォトレ
ジスト（ＰＲ）を塗布し、光学露光にてパターンニング
してＰＲ膜（２０４）を形成した後、このＰＲ膜をマス
クとして、ＣＦ₄ガスを用いたドライエッチング（２０
５）にて層間絶縁膜（２０３）に１μｍ角のスルーホー
ル（２０６）を形成する。

【０００７】次に、ＰＲ膜（２０４）を除去した後、図
２（ｃ）に示すように、スパッタにてＴｉ／Ｐｔ／Ａｕ
（３０ｎｍ／５０ｎｍ／１０００ｎｍ）からなる金属膜
（２０７）を堆積することで、スルーホール（２０６）
の金属埋込みと第２の配線（２１０）用の金属膜形成を
行う。

【０００８】次に、図２（ｄ）に示すように、フォトレ
ジスト（ＰＲ）を塗布し、光学露光にてパターンニング
してＰＲ膜（２０８）を形成した後、このＰＲ膜をマス
クとして、Ａｒを用いたイオンミリング（２０９）にて
金属膜（２０７）の一部を除去し、半導体集積回路の第
２の配線（２１０）を形成する。

【０００９】また、半導体装置、特に電界効果トランジ
スタ（以下「ＦＥＴ」と略称する）のゲート電極の形成
においては、半導体の能動層上に堆積した絶縁膜にゲー
ト電極形成用の開口（以下「ゲート開口」と略称する）
を設け、このゲート開口にゲート電極用の金属を埋め込
むことで、ゲート電極を形成する方法が良く用いられて
いる。以下に、このＦＥＴのゲート電極の形成方法につ
いて、要素工程断面図を用いて簡単に説明する。

【００１０】図３は、ＦＥＴにおける従来のゲート電極
形成工程を模式的に示した要素工程断面図である。

【００１１】本工程では先ず、図３（ａ）に示すよう
に、能動層を持つ半導体基板（３０１）上の一部をエッ
チングし、ゲートリセス領域（３０２）を形成した後、
厚さ３００ｎｍのＳｉＯ₂からなる層間絶縁膜（３０
３）を堆積する。

【００１２】次に、図３（ｂ）に示すように、フォトレ
ジスト（ＰＲ）を塗布し、光学露光にてパターンニング
してＰＲ膜（３０４）を形成した後、このＰＲ膜をマス
クとして、ＣＦ₄ガスを用いたドライエッチング（３０
５）にて層間絶縁膜（３０３）に幅０．２５μｍのゲー
ト開口（３０６）を形成する。

【００１３】次に、ＰＲ膜（３０４）を除去した後、図
３（ｃ）に示すように、スパッタにてＷＳｉ／Ｔｉ／Ｐ
ｔ／Ａｕ（３０ｎｍ／２０ｎｍ／５０ｎｍ／３５０ｎ
ｍ）からなる金属膜（３０７）を堆積し、ゲート開口
（３０６）の金属埋込みを行う。次に、フォトレジスト
（ＰＲ）を塗布し、光学露光にてパターンニングしてＰ
Ｒ膜（３０８）を形成した後、図３（ｄ）に示すよう
に、このＰＲ膜（３０８）をマスクとして、Ａｒを用い
たイオンミリング（３０９）にて金属膜（３０７）の一
部を除去し、ＦＥＴのゲート電極（３１０）を形成す
る。

【００１４】

【発明が解決しようとする課題】しかしながら、以上に
述べた半導体装置の製造方法には次のような問題があっ
た。図４に、従来の製造方法における問題点を示す半導
体装置の模式的断面図を示す。

【００１５】上記従来の半導体集積回路の配線形成方法
では、スルーホールを金属で埋め込む工程において、図
４（ａ）に示すように、金属の埋込み不足から生じる鬆
（ボイド；４０１）がスルーホール内に発生する場合が
ある。特に、配線や素子の微細化が進むと、必要となる
スルーホールのアスペクト比（絶縁膜厚さ／開口幅）は
必然的に大きくなるため、金属は埋め込み難くなりボイ
ドが発生し易い。このボイドの発生は、スルーホールの
高抵抗化や断線などの問題を引き起こす。従って、スル
ーホールを金属で十分に埋め込むことが、配線の信頼性
を増すためには非常に重要となる。

【００１６】また、上記従来のＦＥＴのゲート電極形成
方法では、ゲート開口をゲート金属で埋め込む工程にお
いて、図４（ｂ）に示すように、金属の埋込み不足から
生じる鬆（ボイド；４０２）がゲート電極に発生し易
い。特に微細化が進むと、ゲート開口のアスペクト比
（絶縁膜厚さ／ゲート長）が大きくなるため、金属はよ
り埋め込み難くなりボイドがより発生し易くなる。この
ボイドの発生は、ゲート電極の高抵抗化や、後の熱処理
工程などで電極が破損し断線するといった問題を引き起
こす。したがって、ゲート開口をゲート金属で十分に埋
め込んでおくことが、ゲート電極の信頼性を向上させる
ためには重要となる。

【００１７】また、ゲート電極の形成の際には、ゲート
金属と能動層との間に発生する寄生容量を減らすこと
も、ＦＥＴの高周波性能の向上には重要となる。しかし
ながら、ゲートリセス構造を先に形成した後にゲート開
口を設ける従来の製造方法では、図４（ｂ）に示すよう
に、ゲート電極とゲートリセス端との間（４０３）に比
誘電率が大きいＳｉＯＮ（εr=6.8）やＳｉＯ₂（εr=3.
9）などが存在するため、大きな寄生容量が発生し、高
周波性能が低下するという問題があった。

【００１８】また、自己整合的にゲートリセス構造を作
製する従来の製造方法においては、ゲート金属と能動層
との間に発生する寄生容量は比較的低減されるものの、
図４（ｃ）に示すように能動層とゲート開口の間が離れ
ているため、ゲート金属の断線（４０４）やボイドの発
生がより起こり易い。またこの製造方法の場合、ゲート
金属がゲートリセス内で広がって形成されるため、ゲー
ト長（即ちゲート容量）が増大するという問題も発生し
易い。

【００１９】さらに、リフトオフ法などで作製した断面
がＴ字型形状のゲート電極では、微細な下部電極で広い
上部電極を支えているため、強度不足となり易く、プロ
セス中にこのＴ字型ゲート電極が破損しやすいという問
題があった。

【００２０】このように、ゲート開口内をゲート金属に
よりボイドのない状態で埋め込むこと、ゲート電極とゲ
ートリセス端との間に発生する寄生容量を低減するこ
と、及びゲート電極の強度を確保し、歩留まりを向上さ
せることの全てを実現することは非常に難しかった。

【００２１】そこで本発明の目的は、このような従来の
問題を解決するため、金属が埋め込み易く且つ微細化し
易い形状のスルーホールやゲート開口を形成することに
より、この開口を所望の金属で十分に埋め込むことがで
き、高い信頼性を有する半導体装置を歩留まり良く作製
可能な製造方法を提供することにある。

【００２２】

【課題を解決するための手段】第１の発明は、半導体基
板上に形成した絶縁膜に開口を形成する工程と、前記開
口内表面および前記絶縁膜上に第１の金属膜を形成する
工程と、前記開口を埋め込むように第１の金属膜上にレ
ジスト膜を形成する工程と、前記開口外のレジスト膜が
感光し前記開口内のレジスト膜が感光しない露光量にて
露光し、現像する工程と、少なくとも前記開口外の第１
の金属膜が除去されるまで前記開口内に残ったレジスト
膜をマスクとして第１の金属膜をエッチングする工程
と、前記開口内に残存したレジスト膜を除去した後、前
記開口を埋め込むように第２の金属膜を形成する工程を
含むことを特徴とする半導体装置の製造方法に関する。

【００２３】第２の発明は、半導体基板上に形成した絶
縁膜に開口を形成する工程と、前記開口を埋め込むよう
に前記絶縁膜上に第１の金属膜を形成する工程と、少な
くとも前記開口外の第１の金属膜が除去されるまで前記
半導体基板に対して斜め方向からイオンミリングを行う
工程と、前記開口を埋め込むように第２の金属膜を形成
する工程を含むことを特徴とする半導体装置の製造方法
に関する。

【００２４】第３の発明は、半導体基板上に形成した第
１の絶縁膜に開口を形成する工程と、前記開口内表面お
よび第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記開口を埋め込むように第２の絶縁膜上にレジスト膜
を形成する工程と、前記開口外のレジスト膜が感光し前
記開口内のレジスト膜が感光しない露光量にて露光し、
現像する工程と、前記開口内に残ったレジスト膜をマス
クとして第２の絶縁膜をエッチングする工程と、前記開
口内に残存したレジスト膜を除去した後、前記開口内の
側壁に第２の絶縁膜を残しながら、前記開口の底部の第
２の絶縁膜をエッチング除去する工程と、前記開口を埋
め込むように金属膜を形成する工程を含むことを特徴と
する半導体装置の製造方法に関する。

【００２５】第４の発明は、電界効果トランジスタのゲ
ート電極の形成工程において、半導体基板上に形成した
第１の絶縁膜に開口を形成する工程と、前記開口内表面
および第１の絶縁膜上に第２の絶縁膜を形成する工程
と、前記開口を埋め込むように第２の絶縁膜上にレジス
ト膜を形成する工程と、前記開口外のレジスト膜が感光
し前記開口内のレジスト膜が感光しない露光量にて露光
し、現像する工程と、前記開口内に残ったレジスト膜を
マスクとして第２の絶縁膜をエッチングする工程と、前
記開口内の側壁に第２の絶縁膜を残しながら、前記開口
の底部の第２の絶縁膜をエッチング除去する工程と、前
記開口を埋め込むように金属膜を形成する工程を含むこ
とを特徴とする半導体装置の製造方法に関する。

【００２６】第５の発明は、電界効果トランジスタのゲ
ート電極の形成工程において、半導体基板上に形成した
第１の絶縁膜に開口を形成する工程と、前記開口を有す
る第１の絶縁膜をマスクとして前記半導体基板の能動層
の一部を除去してゲートリセスを形成する工程と、前記
開口内表面および第１の絶縁膜上に第２の絶縁膜を形成
するとともに、前記ゲートリセス内に第２の絶縁膜で囲
まれた空隙を形成する工程と、前記開口を埋め込むよう
に第２の絶縁膜上にレジスト膜を形成する工程と、前記
開口外のレジスト膜が感光し前記開口内のレジスト膜が
感光しない露光量にて露光し、現像する工程と、前記開
口内に残ったレジスト膜をマスクとして第２の絶縁膜を
エッチングする工程と、前記開口内の側壁に第２の絶縁
膜を残し、且つ前記ゲートリセス内の空隙が残るよう
に、前記開口の底部の第２の絶縁膜をエッチング除去す
る工程と、前記開口を埋め込むように金属膜を形成する
工程を含むことを特徴とする半導体装置の製造方法に関
する。

【００２７】第６の発明は、最終的に前記開口を埋め込
むように金属膜を形成する工程の前に、前記開口上部の
角がなめらかになるように、半導体基板に対して斜め方
向からイオンミリングを行って前記開口上部の絶縁膜を
エッチング除去する工程を含むことを特徴とする第１〜
第５のいずれかの発明の半導体装置の製造方法に関す
る。

【００２８】第７の発明は、前記開口を埋め込むように
第２の金属膜を形成する工程において、前記開口の金属
による埋め込みは、前記開口内の第１の金属膜を触媒と
した無電解メッキ法により行われることを特徴とする第
１又は第２の発明の半導体装置の製造方法に関する。

【００２９】第８の発明は、最終的に前記開口を埋め込
むように金属膜を形成する工程は、半導体基板上の絶縁
膜にヘキサメチルジシラザンによる表面処理を施した
後、この半導体基板を金属を含む溶液に浸漬して絶縁膜
表面に金属薄膜を形成し、次いでこの金属薄膜を触媒と
して無電解メッキ法により行われることを特徴とする第
１〜第６のいずれかの発明の半導体装置の製造方法に関
する。

【００３０】第９の発明は、前記絶縁膜上に形成する第
１の金属膜には、フッ素原子を含むエッチングガスにて
前記絶縁膜と高いドライエッチング選択比が得られるタ
ングステン系の高融点金属材料を用いることを特徴とす
る第１又は第２の発明の半導体装置の製造方法に関す
る。

【００３１】

【発明の実施の形態】以下、本発明の好適な実施の形態
をその作用・効果とともに説明する。

【００３２】第１の発明の製造方法では、絶縁膜に形成
した開口に対して、開口が埋め込まれない程度に開口の
深さ以下の厚さに金属を堆積して第１の金属膜を形成
し、次いで開口を埋め込むようにフォトレジスト（Ｐ
Ｒ）を全面に形成した後、開口外部のＰＲが感光し開口
内部のＰＲが感光しない露光量で全面露光して現像し、
開口内部にのみＰＲを残存させる。

【００３３】この工程では、堆積した前記金属が開口内
上部で自然と張り出すことを利用し、光学露光時に開口
内部への光の侵入を妨げる（シャドウイングする）こと
で、開口内部への露光量を減少させ、ＰＲを残存させて
いる。さらに、開口部のＰＲの全膜厚は、開口外の部分
よりも厚いため、開口内のＰＲ膜は露光不足となり易
く、残存し易い。これらの理由により、この工程での露
光量は広いマージンを持って設定することが可能となっ
ている。

【００３４】第１の発明の製造方法では、この残存した
ＰＲ膜をマスクとして利用し、開口の外部および開口内
上部に堆積した金属を除去し、開口のアスペクト比（開
口深さ／開口幅；この場合は、開口深さから金属の堆積
膜厚を減じ、これを開口幅で割ったもの）を下げること
で、開口を金属で完全に埋め込むことを可能としてい
る。

【００３５】第２の発明の製造方法では、絶縁膜に形成
した開口に対して、開口が完全に覆われるまで金属を堆
積して第１の金属膜を形成し、基板に対して斜め方向か
らイオンミリングを行うことで、開口の外部および開口
内上部に堆積した金属を除去する。これにより、本工程
後の開口のアスペクト比（開口深さ／開口幅；この場合
は、開口深さから金属の堆積膜厚を減じ、これを開口幅
で割ったもの）は、当初の開口のものよりも大きく下が
っており、次工程でさらに金属を堆積することで、開口
を完全に埋め込むことができる。

【００３６】第３及び第４の発明の製造方法では、Ｓｉ
Ｏ₂等からなる第１の絶縁膜に開口を形成し、この開口
内表面および第１の絶縁膜上にＳｉＯＮやＳｉＮ等の窒
素を含有するシリコン化合物からなる第２の絶縁膜を形
成し、次いで開口を埋め込むようにＰＲを全面に形成し
た後、開口外部のＰＲが感光し開口内部のＰＲが感光し
ない露光量で全面露光して現像し、開口内部にのみ前記
ＰＲを残存させる。

【００３７】この工程では、堆積した第１の絶縁膜が開
口内上部で自然と張り出し、光学露光時に開口内部への
光の侵入が妨げられる（シャドウイングされる）。この
結果、開口内部への露光量が減少し、現像後に開口内部
のＰＲのみが残存する。また、開口部のＰＲの全膜厚
は、開口外の部分よりも厚いため、開口内のＰＲ膜は露
光不足となり易く、残存し易い。これらの理由により、
この工程での露光量は広いマージンを持って設定するこ
とが可能となっている。

【００３８】第３及び第４の発明の製造方法では、この
残存したＰＲ膜をマスクとして利用し、開口の外部およ
び開口内上部に堆積した第２の絶縁膜を除去し、次い
で、マスクとして利用したＰＲを除去した後、開口底部
の第２の絶縁膜を除去することで、金属の埋込みが容易
な断面がＴ型形状の開口を絶縁膜に形成できる。なお、
第４の発明の製造方法では、このようにして形成された
Ｔ型形状の断面を持つ開口を覆うようにゲート金属を堆
積することで、ゲート電極の上部が２段に広がった、低
抵抗で且つボイドのないゲート電極を形成することがで
きる。

【００３９】第５の発明の製造方法では、ＳｉＯ₂等か
らなる第１の絶縁膜に開口を形成し、次いでこの開口を
利用して、基板の能動層の開口底部を含む領域にゲート
リセスを形成し、続いてＳｉＯＮやＳｉＮ等からなる第
２の絶縁膜を形成することで、第２の絶縁膜に囲まれた
空隙をゲートリセス内に形成する。次に、開口内を埋め
込むようにＰＲを全面に形成した後、開口外部のＰＲが
感光し開口内のＰＲが感光しない露光量で全面露光して
現像し、開口内部にのみＰＲを残存させる。

【００４０】この工程では、堆積した第２の絶縁膜が開
口内上部で自然と張り出し、光学露光時における開口内
部への光の侵入が妨げられる（シャドウイングされ
る）。この結果、開口内部への露光量が減少し、現像後
に開口内部のＰＲのみが残存する。また、開口部のＰＲ
の膜厚は、開口外の部分よりも厚いため、開口内のＰＲ
膜は露光不足となり易く、残存し易い。これらの理由に
より、本工程での露光量は広いマージンを持って設定す
ることが可能である。

【００４１】第５の発明の製造方法では、開口内に残存
したＰＲ膜をマスクとし、開口の外部および開口内上部
に堆積した第２の絶縁膜を除去し、次いで、マスクとし
て利用したＰＲを除去した後、開口底部の第２の絶縁膜
を除去することで、金属の埋込みが容易な断面がＴ型形
状のゲート開口を形成することができる。このゲート開
口を覆うようにゲート金属を堆積することで、ゲート電
極の上部が２段に広がった、低抵抗で且つボイドが無
く、しかもゲート電極とゲートリセス端との間で発生す
るゲート寄生容量が低減したゲート電極を形成すること
ができる。また、このようなゲート電極構造では、ゲー
トリセス面と半導体表面を覆う絶縁膜が、パッシベーシ
ョン膜の役割と、Ｔ型ゲート電極の支えの役割を兼ねる
ため、従来のリフトオフ法によりＴ型ゲート電極が形成
されたものに較べて、その信頼性と歩留まりが大きく改
善される。

【００４２】なお、上記第３、第４、第５の発明におい
て、第１の絶縁膜はシリコン酸化物（ＳｉＯ₂）からな
り、第２の絶縁膜はＳｉＯＮ、ＳｉＮ等の窒素含有シリ
コン化合物からなることが好ましい。

【００４３】第６の発明の製造方法では、絶縁膜に形成
した開口に対して、基板に対して斜め方向からイオンミ
リングを行うことで、開口上部にある絶縁膜の端部をエ
ッチング除去し、この端部の角をなめらかにしている。
これにより、この工程後の金属の堆積工程において、開
口内への金属埋め込みが容易となり、ボイドを発生させ
ることなく金属の埋込みができる。

【００４４】第７の発明の製造方法では、絶縁膜に形成
された開口を第２の金属で埋め込む工程において、前工
程で開口内に形成された第１の金属膜を触媒とした無電
解メッキによる選択成長を行い、開口内部から金属を堆
積する。このため、より高いアスペクト比を持つ開口
を、ボイドを発生させること無く完全に埋め込むことが
できる。

【００４５】第８の発明の製造方法では、最終的に開口
を埋め込むように金属膜を形成する工程において、半導
体基板上の絶縁膜にヘキサメチルジシラザンによる表面
処理を施した後、この基板を、金属を含む溶液に浸漬し
て絶縁膜表面に金属薄膜を形成し、次いでこの金属薄膜
を触媒として無電解メッキ法により金属膜を成長させ
る。この方法により、開口内部と開口外部の両方から金
属を成長できる。このため、より高いアスペクト比を持
つ開口をボイドを発生させることなく完全に埋め込こむ
ことが可能となる。さらに、開口の金属埋め込みと配線
金属膜の形成を同時に行うことができ、工程が簡略化さ
れる。

【００４６】第９の発明の製造方法では、第１の金属膜
は、ＷＳｉ、ＷＳｉＮ、Ｗなどのタングステン系の高融
点金属材料が用いられ、フッ素原子を含むエッチングガ
スによるエッチングにおいて、ＳｉＯ₂、ＳｉＯＮ、Ｓ
ｉＮ等の絶縁膜と高いドライエッチング選択比を得るこ
とができる。従って、オーバーエッチング中も絶縁膜が
エッチングされることが無く、加工精度を向上すること
ができる。

【００４７】以下、本発明の好適な実施の形態をより詳
細に説明する。

【００４８】実施形態１図１は、本発明の第１の実施形態を示す半導体装置の製
造工程断面図である。まず、図１（ａ）に示すように、
半絶縁性ＧａＡｓ基板（１０１）上に、Ｔｉ／Ｐｔ／Ａ
ｕ（３０ｎｍ／５０ｎｍ／４００ｎｍ）からなる第１の
配線（１０２）を形成した後、プラズマＣＶＤ法にてＳ
ｉＯＮ膜の堆積と平坦化工程を行い、厚さ１μｍの層間
絶縁膜（１０３）を形成する。

【００４９】次に、図１（ｂ）に示すように、層間絶縁
膜（１０３）上にフォトレジスト（ＰＲ）を堆積し、光
学露光を用いてパターンニングしてＰＲ膜（１０４）形
成後、このＰＲ膜（１０４）をマスクとして、ＣＦ₄ガ
スを用いたドライエッチング（１０５）により、０．５
μｍの幅を持つスルーホール（１０６）を形成する。次
に、このＰＲ膜（１０４）を酸素プラズマと有機洗浄に
より除去した後、図１（ｃ）に示すように、スパッタリ
ングにてＴｉ／ＷＳｉ（３０ｎｍ／２００ｎｍ）からな
る金属膜（１０７）をスルーホール内表面を含む基板全
面に堆積し、次いでＰＲ膜（１０８）を、スルーホール
（１０６）を埋め込むように基板全面に堆積する。

【００５０】次に、図１（ｄ）に示すように、光学露光
法により、スルーホール（１０６）外部のＰＲ膜（１０
８）を完全に感光し現像することで、スルーホール（１
０６）内にのみＰＲ膜（１０８）を残存させる。なお、
この工程では、スルーホール上部で張り出した金属膜
（１０７）によるシャドウイングの効果により、スルー
ホール内部の露光量のみが減少すること、及び、スルー
ホール底部上のＰＲ膜の厚さは他の部分よりも厚いた
め、スルーホール内のＰＲ膜に関しては露光不足になる
ことの理由により、本工程での露光量は広いマージンを
持って容易に設定することが可能である。

【００５１】次に、図１（ｅ）に示すように、スルーホ
ール（１０６）内に残存したＰＲ膜（１０８）をマスク
として、ＣＦ₄／ＳＦ₆ガスを用いたドライエッチング
（１０９）にて、金属膜（１０７）をエッチングする。

【００５２】次に、スルーホール内に残存しているＰＲ
膜（１０８）を酸素プラズマと有機洗浄にて除去した
後、スパッタリングにてＴｉ／Ｐｔ／Ａｕ（３０ｎｍ／
５０ｎｍ／６５０ｎｍ）からなる第２の配線用金属膜を
堆積し、スルーホール（１０６）を完全に埋め込み、次
いで、ＰＲ膜をマスクとして、Ａｒを用いたイオンミリ
ング（Ａｒミリング）によるエッチングにより、第２の
配線（１１０）を完成する（図１（ｆ））。

【００５３】実施形態２図５は、本発明の第２の実施形態を示す半導体装置の製
造工程断面図である。まず、図５（ａ）に示すように、
Ｓｉ基板（５０１）上に、ＴｉＷ／Ｗ（３５ｎｍ／２０
０ｎｍ）からなる第１の配線（５０２）を形成した後、
プラズマＣＶＤ法にてＳｉＯ₂とＳｉＯＮの堆積と平坦
化工程を行い、厚さ１μｍの層間絶縁膜（５０３）を形
成する。

【００５４】次に、図５（ｂ）に示すように、層間絶縁
膜（５０３）上にフォトレジスト（ＰＲ）を堆積し、光
学露光を用いてパターンニングしてＰＲ膜（５０４）を
形成後、このＰＲ膜（５０４）をマスクとして、ＣＦ₄
ガスを用いたドライエッチング（５０５）により、０．
６μｍの幅を持つスルーホール（５０６）を形成する。

【００５５】次に、このＰＲ膜（５０４）を酸素プラズ
マと有機洗浄により除去した後、図５（ｃ）に示すよう
に、スパッタリングにてＴｉ／Ａｕ（３０ｎｍ／４５０
ｎｍ）からなる金属膜（５０７）をスルーホール（５０
６）を埋め込むように堆積する。

【００５６】次に、図５（ｄ）に示すように、基板の垂
直方向に対して４０度傾けた方向からＡｒミリング（５
０８）を行い、スルーホール（５０６）の外側の金属膜
（５０７）をエッチング除去し、スルーホール（５０
６）内にのみ金属膜（５０７）を残存させる。

【００５７】次に、スパッタリングにてＴｉ／Ａｕ（３
０ｎｍ／５００ｎｍ）からなる第２の配線用金属膜を堆
積し、スルーホール（５０６）を完全に埋め込んだ後、
ＰＲ膜をマスクとして、Ａｒミリングによるエッチング
により、第２の配線（５１０）を完成する（図５
（ｅ））。

【００５８】実施形態３図６は、本発明の第３の実施形態を示す半導体装置の製
造工程断面図である。まず、Ｓｉ基板（６０１）上に、
ＴｉＷ／Ｗ（３０ｎｍ／２００ｎｍ）からなる第１の配
線（６０２）を形成した後、プラズマＣＶＤ法にてＳｉ
Ｏ₂膜の堆積と平坦化工程を行い、厚さ０．８μｍの層
間絶縁膜（６０３）を形成する。

【００５９】次いで、図６（ａ）に示すように、この層
間絶縁膜（６０３）上にフォトレジスト（ＰＲ）を堆積
し、光学露光を用いてパターンニングしてＰＲ膜（６０
４）を形成後、このＰＲ膜（６０４）をマスクとして、
ＣＦ₄ガスを用いたドライエッチング（６０５）によ
り、０．７μｍの幅を持つスルーホール（６０６）を形
成する。

【００６０】次に、このＰＲ膜（６０４）を酸素プラズ
マと有機洗浄により除去した後、図６（ｂ）に示すよう
に、プラズマＣＶＤ法にて厚さ２００ｎｍのＳｉＯＮ膜
（６０７）をスルーホール内表面を含む基板全面に堆積
し、次いでＰＲ膜（６０８）をスルーホール内を埋め込
むように基板全面に堆積する。

【００６１】次に、図６（ｃ）に示すように、光学露光
法により、スルーホール（６０６）外部のＰＲ膜（６０
８）を完全に感光し現像することで、スルーホール（６
０６）内にのみＰＲ膜（６０８）を残存させる。なお、
この工程では、スルーホール上部で張り出したＳｉＯＮ
膜（６０７）によるシャドウイングの効果により、スル
ーホール内部の露光量のみが減少すること、及び、スル
ーホール部のＰＲ膜の厚さは他の部分よりも厚いため、
スルーホール内のＰＲ膜に関しては露光不足になること
の理由により、本工程での露光量は広いマージンを持っ
て容易に設定することが可能である。

【００６２】次に、図６（ｄ）に示すように、スルーホ
ール（６０６）内に残存したＰＲ膜（６０８）をマスク
として、ＣＦ₄ガスを用いたドライエッチング（６０
９）にて、ＳｉＯＮ膜（６０７）をエッチングする。

【００６３】次に、スルーホール内に残存しているＰＲ
膜（６０８）を酸素プラズマと有機洗浄にて除去した
後、ＣＦ₄とＨ₂の混合ガスを用いたドライエッチング
（６１０）にて、スルーホール底部のＳｉＯＮ膜（６０
７）をエッチング除去し、断面がＴ型形状のスルーホー
ル（６１１）（第１の配線上の開口幅は０．５μｍ）を
形成する（図６（ｅ））。

【００６４】次に、スパッタリングにてＷＳｉ／Ｔｉ／
Ｐｔ／Ａｕ（３０ｎｍ／３０ｎｍ／５０ｎｍ／３５０ｎ
ｍ）からなる第２の配線用金属膜を堆積し、スルーホー
ル（６１１）を完全に埋め込んだ後、ＰＲ膜をマスクと
して、Ａｒミリングによるエッチングにより、第２の配
線（６１２）を完成する（図６（ｆ））。なお、スルー
ホールの埋込み工程においては、スルーホールの底部の
開口幅が０．５μｍ、ＳｉＯ₂層間絶縁膜厚さが０．７
５μｍ程度であるものの、スルーホールの段面形状がＴ
型となっているため、実質的なアスペクト比は１以下と
小さくなっている。このため、スルーホールを第２の配
線用金属で完全に埋め込むことが可能となっている。

【００６５】実施形態４図７は、本発明の第４の実施形態を示す半導体装置の製
造工程断面図である。まず、図７（ａ）に示すように、
半絶縁性ＧａＡｓ基板（７０１）上に、熱ＣＶＤ法にて
厚さ３５０ｎｍのＳｉＯ₂からなる層間絶縁膜（７０
３）を堆積する。

【００６６】次いで、この層間絶縁膜（７０３）上にフ
ォトレジストを堆積後、光学露光を用いてパターンニン
グしてＰＲ膜（７０４）を形成後、このＰＲ膜（７０
４）をマスクとして、ＣＦ₄ガスを用いたドライエッチ
ング（７０５）により、０．５μｍの幅を持つゲート開
口（７０６）を形成する。

【００６７】次に、このＰＲ膜（７０４）を酸素プラズ
マと有機洗浄により除去した後、図７（ｂ）に示すよう
に、プラズマＣＶＤ法にて厚さ３００ｎｍのＳｉＯＮ膜
（７０７）をゲート開口内表面を含む基板全面に堆積
し、次いでＰＲ膜（７０８）をゲート開口を埋め込むよ
うに基板全面に堆積する。

【００６８】次に、図７（ｃ）に示すように、光学露光
法により、ゲート開口（７０６）の外部のＰＲ膜（７０
８）を完全に感光し現像することで、ゲート開口（７０
６）内にのみＰＲ膜（７０８）を残存させる。なお、こ
の工程では、ゲート開口上部で張り出したＳｉＯＮ膜
（７０７）によるシャドウイングの効果により、ゲート
開口内部の露光量のみが減少すること、及び、ゲート開
口部のＰＲ膜の厚さは他の部分よりも厚いため、ゲート
開口内のＰＲ膜に関しては露光不足になることの理由に
より、本工程での露光量は広いマージンを持って容易に
設定することが可能である。

【００６９】次に、図７（ｄ）に示すように、ゲート開
口（７０６）内に残存したＰＲ膜（７０８）をマスクと
して、ＣＦ₄ガスを用いたドライエッチング（７０９）
にてＳｉＯＮ膜（７０７）をエッチングする。

【００７０】次に、ゲート開口（７０６）内に残存して
いるＰＲ膜（７０８）を酸素プラズマと有機洗浄にて除
去した後、図７（ｅ）に示すように、ＣＦ₄とＨ₂の混合
ガスを用いたドライエッチング（７１０）にて、開口底
部のＳｉＯＮ膜（７０７）をエッチング除去し、断面が
Ｔ型形状の開口幅（ゲート長に相当）０．１８μｍのゲ
ート開口（７１１）を形成する。

【００７１】次に、スパッタリングにてＷＳｉ／Ｔｉ／
Ｐｔ／Ａｕ（３０ｎｍ／３０ｎｍ／５０ｎｍ／３５０ｎ
ｍ）からなるゲート用金属を堆積してゲート開口（７１
１）を完全に埋め込んだ後、ＰＲ膜をマスクとして、Ａ
ｒミリングによるエッチングにより、電界効果トランジ
スタの、上部が２段に広がったゲート電極（７１２）を
完成する（図７（ｆ））。なお、ゲート開口の埋込み工
程においては、開口幅が０．１８μｍ、ＳｉＯ₂絶縁膜
厚さが０．３μｍ程度であるものの、ゲート開口の段面
形状がＴ型となっているため、実質的なアスペクト比は
１以下と小さくなる。このため、ゲート開口を金属で完
全に埋め込むことが可能となっている。実施形態５図８は、本発明の第５の実施形態を示す半導体装置の製
造工程断面図である。まず、図８（ａ）に示すように、
半絶縁性ＧａＡｓ基板（８０１）上に、チャネル層とな
る厚さ２０ｎｍのｉ−ＧａＡｓ層（８１２）、リセス構
造を作製する際のエッチングストッパー層となる厚さ３
２ｎｍのｎ−Ａｌ_0.2Ｇａ_0.8Ａｓ層（８１３）（有効ド
ナー密度２×１０¹⁸ｃｍ^-3）、低抵抗化のためのｎ⁺キ
ャップ層となる厚さ６０ｎｍのｎ⁺−ＧａＡｓ層（８１
４）（有効ドナー密度４×１０¹ ⁸ｃｍ^-3、）を形成し、
さらに熱ＣＶＤ法にて厚さ３５０ｎｍのＳｉＯ₂からな
る層間絶縁膜（８０３）を基板全面に堆積する。

【００７２】次いで、ＰＲ膜（８０４）をマスクとして
ＣＦ₄ガスを用いたドライエッチング（８０５）によ
り、０．５μｍの幅を持つゲート開口（８０６）を形成
する。次に、ＰＲ膜（８０４）を酸素プラズマと有機洗
浄により除去した後、図８（ｂ）に示すように、ＢＣｌ
₃とＳＦ₆の混合ガスを用いたＧａＡｓ／ＡｌＧａＡｓ選
択ドライエッチングにより、ｎ⁺−ＧａＡｓ層（８１
４）の一部をエッチング除去してゲートリセス構造を形
成し、さらに、プラズマＣＶＤ法にて厚さ３５０ｎｍの
ＳｉＯＮ膜（８０７）をゲート開口内表面を含めた基板
全面に堆積する。なお、この時ゲートリセス構造内に
は、ＳｉＯＮ膜（８０７）に囲まれた空隙が自動的に形
成される。

【００７３】次に、ＰＲ膜（８０８）をゲート開口内を
埋め込むように基板全面に堆積し、次いで、図８（ｃ）
に示すように、光学露光法により、ゲート開口（８０
６）の外部のＰＲ膜（８０８）を完全に感光し現像する
ことで、ゲート開口（８０６）内にのみＰＲ膜（８０
８）を残存させる。なお、この工程では、ゲート開口上
部で張り出したＳｉＯＮ膜（８０７）によるシャドウイ
ングの効果により、ゲート開口内部の露光量のみが減少
すること、及び、ゲート開口部のＰＲ膜の厚さは他の部
分よりも厚いため、ゲート開口内のＰＲ膜に関しては露
光不足になることの理由により、本工程での露光量は広
いマージンを持って容易に設定することが可能である。

【００７４】次に、図８（ｄ）に示すように、ゲート開
口（８０６）に残存したＰＲ膜（８０８）をマスクとし
て、ＣＦ₄ガスを用いたドライエッチング（８０９）に
てＳｉＯＮ膜（８０７）をエッチングする。

【００７５】次に、ゲート開口（８０６）内に残存して
いるＰＲ膜（８０８）を酸素プラズマと有機洗浄にて除
去した後、図８（ｅ）に示すように、ＣＦ₄とＨ₂の混合
ガスを用いたドライエッチング（８１０）にて、ゲート
開口（８０６）の底部のＳｉＯＮ膜（８０７）をエッチ
ング除去し、断面がＴ型形状の開口幅（ゲート長に相
当）０．１５μｍのゲート開口（８１１）を形成する。

【００７６】次に、スパッタリングにてＷＳｉ／Ｔｉ／
Ａｕ（３５ｎｍ／３５ｎｍ／３５０ｎｍ）からなるゲー
ト金属を堆積し、ゲート開口（８１１）を完全に埋め込
んだ後、ＰＲ膜をマスクとして、Ａｒミリングを用いた
エッチングにより、電界効果トランジスタの、上部が２
段に広がったゲート電極（８１２）を完成する（図８
（ｆ））。なお、本埋込み工程においては、ゲート開口
幅が０．１５μｍ、ＳｉＯ₂絶縁膜の厚さが０．３μｍ
程度であるものの、ゲート開口の段面形状がＴ型となっ
ているため、実質的なアスペクト比は１以下と小さくな
る。このため、ゲート開口を金属で完全に埋め込むこと
が可能となり低抵抗でかつボイドが無いゲート電極構造
（アスペクト比が約２）を作製できる。また、ゲート電
極（８１２）とｎ⁺−ＧａＡｓ層（８１４）の間の絶縁
膜（８０７）には、誘電率が１に近い空隙があるため、
ゲート寄生容量が低減される。本実施の形態では、空隙
が無い従来のものに較べて、外部ゲートフリンジング寄
生容量を約３０％低減できた。さらに、このゲート電極
（８１２）は、ゲートリセス面を含む半導体能動層の全
面が絶縁膜で覆われ、この絶縁膜を支えとして形成され
ているので、ゲート電極が破損しにくく、高信頼性の半
導体装置を高い歩留まりで製造できる。

【００７７】実施形態６図９は、本発明の第６の実施例を示す半導体装置の製造
工程断面図である。

【００７８】まず、図９（ａ）に示すように、半絶縁性
ＧａＡｓ基板（９０１）上に、チャネル層となる厚さ１
５ｎｍのｉ−Ｉｎ_0.15Ｇａ_0.85Ａｓ層（９１２）、リセ
ス構造を作製する際のエッチングストッパー層となる厚
さ３０ｎｍのｎ−Ａｌ_0.2Ｇａ_0.8Ａｓ層（９１３）（有
効ドナー密度２×１０¹⁸ｃｍ^-3）、低抵抗化のためのｎ
⁺キャップ層となる厚さ５０ｎｍのｎ⁺−ＧａＡｓ層（９
１４）（有効ドナー密度５×１０¹⁸ｃｍ^-3）を形成し、
さらに熱ＣＶＤ法にて厚さ３７５ｎｍのＳｉＯ₂からな
る層間絶縁膜（９０３）を基板全面に堆積する。

【００７９】次いで、ＰＲ膜（９０４）をマスクとして
ＣＦ₄とＨ₂の混合ガスを用いたドライエッチング（９０
５）により、０．６μｍの幅を持つゲート開口（９０
６）を形成する。

【００８０】次に、ＰＲ膜（９０４）を酸素プラズマと
有機洗浄により除去した後、図９（ｂ）に示すように、
ＢＣｌ₃とＳＦ₆の混合ガスを用いたＡｌＧａＡｓ／Ｇａ
Ａｓ選択ドライエッチングにより、ｎ⁺−ＧａＡｓ層
（９１４）の一部をエッチング除去してゲートリセス構
造を形成し、さらに、熱ＣＶＤ法にて厚さ３００ｎｍの
ＳｉＯ₂膜（９０７）をゲート開口内表面を含めた基板
全面に堆積する。なお、この時ゲートリセス構造内に
は、ＳｉＯ₂膜（９０７）に囲まれた空隙が自動的に形
成される。

【００８１】次に、ＰＲ膜（９０８）をゲート開口内を
埋め込むように基板全面に堆積し、次いで、図９（ｃ）
に示すように、光学露光法により、ゲート開口（９０
６）の外部のＰＲ膜（９０８）を完全に感光し現像する
ことで、ゲート開口（９０６）内にのみＰＲ膜（９０
８）を残存させる。なお、この工程では、ゲート開口上
部で張り出したＳｉＯ₂膜（９０７）によるシャドウイ
ングの効果により、ゲート開口内部の露光量のみが減少
すること、及び、ゲート開口部のＰＲ膜の厚さは他の部
分よりも厚いため、ゲート開口内のＰＲ膜に関しては露
光不足になることの理由により、本工程での露光量は広
いマージンを持って容易に設定することが可能である。

【００８２】次に、図９（ｄ）に示すように、ゲート開
口（９０６）に残存したＰＲ膜（９０８）をマスクとし
て、ＣＨＦ₃ガスを用いたドライエッチング（９０９）
にてＳｉＯ₂膜（９０７）をエッチングする。

【００８３】次に、ゲート開口（９０６）内に残存して
いるＰＲ膜（９０８）を酸素プラズマと有機洗浄にて除
去した後、図９（ｅ）に示すように、基板の垂直方向に
対して３５度傾けた方向からＡｒミリング（９１０）を
行い、ゲート開口外部のＳｉＯ₂膜（９０７）を除去す
るとともに、ゲート開口（９０６）の上端部の角がなめ
らかになるように、層間絶縁膜（９０３）及びＳｉＯ₂
膜（９０７）をエッチングする。

【００８４】次に、Ｃ₃Ｆ₈ガスを用いたドライエッチン
グにて、ゲート開口（９０６）底部のＳｉＯ₂膜（９０
７）をエッチング除去し、断面がＴ型形状の開口幅（ゲ
ート長に相当）０．２μｍのゲート開口（９１１）を形
成する。

【００８５】次に、スパッタリングにてＷＳｉ／Ｔｉ／
Ａｕ（３５ｎｍ／３０ｎｍ／３００ｎｍ）からなるゲー
ト金属を堆積し、ゲート開口（９１１）を完全に埋め込
んだ後、ＰＲ膜をマスクとして、Ａｒミリングを用いた
エッチングにより、電界効果トランジスタの、上部が２
段に広がったゲート電極（９１２）を完成する（図９
（ｆ））。

【００８６】実施形態７図１を用いて本発明の第７の実施形態を説明する。

【００８７】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板（１０１）上に、Ｔｉ／Ｐｔ／Ａｕ（３０
ｎｍ／５０ｎｍ／４００ｎｍ）からなる第１の配線（１
０２）を形成した後、プラズマＣＶＤ法にてＳｉＯＮ膜
の堆積と平坦化工程を行い、厚さ１．５μｍの層間絶縁
膜（１０３）を形成する。

【００８８】次に、図１（ｂ）に示すように、層間絶縁
膜（１０３）上にフォトレジスト（ＰＲ）を堆積し、光
学露光を用いてパターンニングしてＰＲ膜（１０４）を
形成後、このＰＲ膜（１０４）をマスクとして、ＣＦ₄
ガスを用いたドライエッチング（１０５）により、０．
５μｍの幅を持つスルーホール（１０６）を形成する。

【００８９】次に、このＰＲ膜（１０４）を酸素プラズ
マと有機洗浄により除去した後、図１（ｃ）に示すよう
に、スパッタリングにてＴｉ／Ｐｔ／Ａｕ（３０ｎｍ／
３０ｎｍ／１５０ｎｍ）からなる金属膜（１０７）をス
ルーホール内表面を含む基板全面に堆積し、次いでＰＲ
膜（１０８）を、スルーホール（１０６）を埋め込むよ
うに基板全面に堆積する。

【００９０】次に、図１（ｄ）に示すように、光学露光
法により、スルーホール（１０６）外部のＰＲ膜（１０
８）を完全に感光し現像することで、スルーホール（１
０６）内にのみＰＲ膜（１０８）を残存させる。なお、
この工程では、スルーホール上部で張り出した金属膜
（１０７）によるシャドウイングの効果により、スルー
ホール内部の露光量のみが減少すること、及び、スルー
ホール底部上のＰＲ膜の厚さは他の部分よりも厚いた
め、スルーホール内のＰＲ膜に関しては露光不足になる
ことの理由により、本工程での露光量は広いマージンを
持って容易に設定することが可能である。

【００９１】次に、図１（ｅ）に示すように、スルーホ
ール（１０６）内に残存したＰＲ膜（１０８）をマスク
として、Ａｒミリングにて、金属膜（１０７）をエッチ
ング除去する。

【００９２】次に、スルーホール内に残存しているＰＲ
膜（１０８）を酸素プラズマと有機洗浄にて除去した
後、スルーホール内にある金属膜（１０７）を触媒金属
として無電解金メッキ成長を行い、スルーホール（１０
６）をＡｕで完全に埋め込む。次いで、スパッタリング
にてＴｉ／Ｗ（３０ｎｍ／３００ｎｍ）からなる金属膜
を堆積し、続いてＰＲ膜をマスクとして、ＣＦ₄とＳＦ₆
の混合ガスを用いたエッチングにより、第２の配線を完
成する。

【００９３】実施形態８図６の半導体装置の製造工程断面図を用いて本発明の第
８の実施形態を説明する。

【００９４】まず、半絶縁性ＧａＡｓ基板（６０１）上
に、Ｔｉ／Ｐｔ／Ａｕ（１５ｎｍ／５０ｎｍ／３００ｎ
ｍ）からなる第１の配線（６０２）を形成した後、プラ
ズマＣＶＤ法にてＳｉＯ₂膜の堆積と平坦化工程を行
い、厚さ１．２μｍの層間絶縁膜（６０３）を形成す
る。

【００９５】次いで、図６（ａ）に示すように、この層
間絶縁膜（６０３）上にフォトレジスト（ＰＲ）を堆積
し、光学露光を用いてパターンニングしてＰＲ膜（６０
４）を形成後、このＰＲ膜（６０４）をマスクとして、
ＣＦ₄ガスを用いたドライエッチング（６０５）によ
り、１μｍの幅を持つスルーホール（６０６）を形成す
る。

【００９６】次に、このＰＲ膜（６０４）を酸素プラズ
マと有機洗浄により除去した後、図６（ｂ）に示すよう
に、プラズマＣＶＤ法にて厚さ４００ｎｍのＳｉＯＮ膜
（６０７）をスルーホール内表面を含む基板全面に堆積
し、次いでＰＲ膜（６０８）をスルーホール内を埋め込
むように基板全面に堆積する。

【００９７】次に、図６（ｃ）に示すように、光学露光
法により、スルーホール（６０６）外部のＰＲ膜（６０
８）を完全に感光し現像することで、スルーホール（６
０６）内にのみＰＲ膜（６０８）を残存させる。なお、
この工程では、スルーホール上部で張り出したＳｉＯＮ
膜（６０７）によるシャドウイングの効果により、スル
ーホール内部の露光量のみが減少すること、及び、スル
ーホール底部上のＰＲ膜の厚さは他の部分よりも厚いた
め、スルーホール内のＰＲ膜に関しては露光不足になる
ことの理由により、本工程での露光量は広いマージンを
持って容易に設定することが可能である。

【００９８】次に、図７（ｄ）に示すように、スルーホ
ール（６０６）内に残存したＰＲ膜（６０８）をマスク
として、ＣＦ₄とＨ₂との混合ガスを用いたドライエッチ
ング（６０９）にて、ＳｉＯＮ膜（６０７）をエッチン
グする。

【００９９】次に、スルーホール内に残存しているＰＲ
膜（６０８）を酸素プラズマと有機洗浄にて除去した
後、ＣＦ₄とＨ₂の混合ガスを用いたドライエッチング
（６１０）にて、スルーホール底部に残ったＳｉＯＮ膜
（６０７）をエッチング除去し、断面がＴ型形状のスル
ーホール（６１１）（第１の配線金属上の開口幅は０．
５μｍ）を形成する（図６（ｅ））。

【０１００】次に、基板上の絶縁膜（６０３と６０７）
をヘキサメチルジシラザンの蒸気に暴露した後、金コロ
イド粒子を溶かした水溶液に基板を浸漬し、絶縁膜（６
０３と６０７）上に金薄膜を形成して熱処理を行う。次
いで、形成した前記金薄膜と第１の配線（６０２）を触
媒金属として、無電解金メッキ成長を行うことで、スル
ーホール（６１１）の埋め込みと第２の配線用の金属膜
の形成を行う。続いて、ＰＲ膜をマスクとして、Ａｒミ
リングを用いたエッチングにより、図６（ｆ）に示すよ
うな半導体装置の第２の配線（６１２）を完成する。

【０１０１】

【発明の効果】以上の説明から明らかなように本発明に
よれば、金属が埋め込み易く且つ微細化し易い形状のス
ルーホールやゲート開口を形成することができ、その結
果、この開口を所望の金属でボイドや断線等を発生させ
ることなく十分に埋め込むことができ、高い信頼性を有
する半導体装置を歩留まり良く作製可能となった。

【図面の簡単な説明】

【図１】本発明の一実施形態を示す半導体装置の製造工
程断面図である。

【図２】半導体集積回路における従来の配線形成工程を
示す要素工程断面図である。

【図３】電界効果トランジスタにおける従来のゲート電
極形成方法を示す要素工程断面図である。

【図４】従来の製造方法における問題点を示す半導体装
置の模式的断面図である。

【図５】本発明の一実施形態を示す半導体装置の製造工
程断面図である。

【図６】本発明の一実施形態を示す半導体装置の製造工
程断面図である。

【図７】本発明の一実施形態を示す半導体装置の製造工
程断面図である。

【図８】本発明の一実施形態を示す半導体装置の製造工
程断面図である。

【図９】本発明の一実施形態を示す半導体装置の製造工
程断面図である。

【符号の説明】

１０１、５０１、６０１、７０１、８０１、９０１半
導体基板１０２、５０２、６０２第１の配線１０３、５０３、６０３、７０３、８０３、９０３層
間絶縁膜１０４、１０８、５０４、６０４、６０８、７０４、７
０８、８０４、８０８、９０４、９０８フォトレジス
ト（ＰＲ）膜１０５、１０９、５０５、６０５、６０９、６１０、７
０５、７０９、７１０、８０５、８０９、８１０、９０
５、９０９ドライエッチング１０６、５０６、６０６、６１１、スルーホール（開
口）１０７、５０７金属膜１１０、５１０、６１２第２の配線５０８、９１０イオンミリング６０７、７０７、８０７ＳｉＯＮ膜７０６、７１１、８０６、８１１、９０６、９１１ゲ
ート開口７１２、８１２、９１２ゲート電極８１２ｉ−ＧａＡｓ層８１３、９１３ｎ−ＡｌＧａＡｓ層８１４、９１４ｎ⁺−ＧａＡｓ層９０７ＳｉＯ₂膜９１２ｉ−ＩｎＧａＡｓ層２０１半導体基板２０２第１の配線２０３層間絶縁膜２０４、２０８フォトレジスト（ＰＲ）膜２０５ドライエッチング２０６スルーホール２０７金属膜２０９イオンミリング２１０第２の配線３０１半導体基板３０２ゲートリセス領域３０３層間絶縁膜３０４、３０８フォトレジスト（ＰＲ）膜３０５ドライエッチング３０６ゲート開口３０７金属膜３０９イオンミリング３１０ゲート電極４０１、４０２ボイド（鬆）４０３ゲート電極とゲートリセス端との距離４０４ゲート金属の断線

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Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成した絶縁膜に開口を
形成する工程と、前記開口内表面および前記絶縁膜上に
第１の金属膜を形成する工程と、前記開口を埋め込むよ
うに第１の金属膜上にレジスト膜を形成する工程と、前
記開口外のレジスト膜が感光し前記開口内のレジスト膜
が感光しない露光量にて露光し、現像する工程と、少な
くとも前記開口外の第１の金属膜が除去されるまで前記
開口内に残ったレジスト膜をマスクとして第１の金属膜
をエッチングする工程と、前記開口内に残存したレジス
ト膜を除去した後、前記開口を埋め込むように第２の金
属膜を形成する工程を含むことを特徴とする半導体装置
の製造方法。
【請求項２】半導体基板上に形成した絶縁膜に開口を
形成する工程と、前記開口を埋め込むように前記絶縁膜
上に第１の金属膜を形成する工程と、少なくとも前記開
口外の第１の金属膜が除去されるまで前記半導体基板に
対して斜め方向からイオンミリングを行う工程と、前記
開口を埋め込むように第２の金属膜を形成する工程を含
むことを特徴とする半導体装置の製造方法。
【請求項３】半導体基板上に形成した第１の絶縁膜に
開口を形成する工程と、前記開口内表面および第１の絶
縁膜上に第２の絶縁膜を形成する工程と、前記開口を埋
め込むように第２の絶縁膜上にレジスト膜を形成する工
程と、前記開口外のレジスト膜が感光し前記開口内のレ
ジスト膜が感光しない露光量にて露光し、現像する工程
と、前記開口内に残ったレジスト膜をマスクとして第２
の絶縁膜をエッチングする工程と、前記開口内に残存し
たレジスト膜を除去した後、前記開口内の側壁に第２の
絶縁膜を残しながら、前記開口の底部の第２の絶縁膜を
エッチング除去する工程と、前記開口を埋め込むように
金属膜を形成する工程を含むことを特徴とする半導体装
置の製造方法。
【請求項４】電界効果トランジスタのゲート電極の形
成工程において、半導体基板上に形成した第１の絶縁膜
に開口を形成する工程と、前記開口内表面および第１の
絶縁膜上に第２の絶縁膜を形成する工程と、前記開口を
埋め込むように第２の絶縁膜上にレジスト膜を形成する
工程と、前記開口外のレジスト膜が感光し前記開口内の
レジスト膜が感光しない露光量にて露光し、現像する工
程と、前記開口内に残ったレジスト膜をマスクとして第
２の絶縁膜をエッチングする工程と、前記開口内の側壁
に第２の絶縁膜を残しながら、前記開口の底部の第２の
絶縁膜をエッチング除去する工程と、前記開口を埋め込
むように金属膜を形成する工程を含むことを特徴とする
半導体装置の製造方法。
【請求項５】電界効果トランジスタのゲート電極の形
成工程において、半導体基板上に形成した第１の絶縁膜
に開口を形成する工程と、前記開口を有する第１の絶縁
膜をマスクとして前記半導体基板の能動層の一部を除去
してゲートリセスを形成する工程と、前記開口内表面お
よび第１の絶縁膜上に第２の絶縁膜を形成するととも
に、前記ゲートリセス内に第２の絶縁膜で囲まれた空隙
を形成する工程と、前記開口を埋め込むように第２の絶
縁膜上にレジスト膜を形成する工程と、前記開口外のレ
ジスト膜が感光し前記開口内のレジスト膜が感光しない
露光量にて露光し、現像する工程と、前記開口内に残っ
たレジスト膜をマスクとして第２の絶縁膜をエッチング
する工程と、前記開口内の側壁に第２の絶縁膜を残し、
且つ前記ゲートリセス内の空隙が残るように、前記開口
の底部の第２の絶縁膜をエッチング除去する工程と、前
記開口を埋め込むように金属膜を形成する工程を含むこ
とを特徴とする半導体装置の製造方法。
【請求項６】最終的に前記開口を埋め込むように金属
膜を形成する工程の前に、前記開口上部の角がなめらか
になるように、半導体基板に対して斜め方向からイオン
ミリングを行って前記開口上部の絶縁膜をエッチング除
去する工程を含むことを特徴とする請求項１〜５のいず
れか１項に記載の半導体装置の製造方法。
【請求項７】前記開口を埋め込むように第２の金属膜
を形成する工程において、前記開口の金属による埋め込
みは、前記開口内の第１の金属膜を触媒とした無電解メ
ッキ法により行われることを特徴とする請求項１又は２
記載の半導体装置の製造方法。
【請求項８】最終的に前記開口を埋め込むように金属
膜を形成する工程は、半導体基板上の絶縁膜にヘキサメ
チルジシラザンによる表面処理を施した後、この半導体
基板を金属を含む溶液に浸漬して絶縁膜表面に金属薄膜
を形成し、次いでこの金属薄膜を触媒として無電解メッ
キ法により行われることを特徴とする請求項１〜６のい
ずれか１項に記載の半導体装置の製造方法。
【請求項９】前記絶縁膜上に形成する第１の金属膜に
は、フッ素原子を含むエッチングガスにて前記絶縁膜と
高いドライエッチング選択比が得られるタングステン系
の高融点金属材料を用いることを特徴とする請求項１又
は２に記載の半導体装置の製造方法。