JP2000307088A - 電気的消去可能リードオンリメモリデバイス - Google Patents

Abstract

(57)【要約】 【課題】 読み出しエンデュランス特性を著しく向上さ
せた電気的消去可能リードオンリメモリを実現すること
が本発明の課題である。 【解決手段】 本発明の一実施例においては、第一極性
を有する第一電圧をウェル部に、第一極性を有し、第一
電圧よりも絶対値で少なくともおよそ２ボルト以上高い
電圧をドレイン領域に、及び、第二極性を有する第三電
圧を制御ゲートに印加することによって少なくとも一つ
のメモリセルを選択的に消去する消去回路が含まれる。
第一電圧は絶対値でおよそ２から３ボルトの範囲であ
り、第二電圧は絶対値でおよそ５から９ボルトの範囲、
反対の極性を有する第三電圧は絶対値でおよそ３から８
ボルトの範囲である。本発明に従った第一、第二及び第
三消去電圧は、読み出しエンデュランス特性を劣化させ
る原因である、消去の間のバンド間トンネリングリーク
電流を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ及びそ
の種のメモリを組み込んだデバイスに関し、特に、電気
的消去可能リードオンリメモリ（ＥＥＰＲＯＭ）及びそ
の種のＥＥＰＲＯＭを有するデバイスに関する。

【０００２】

【従来の技術】不揮発性メモリは、電力が供給されない
場合においてもその情報を保持するという特性のため
に、種々の製品において用いられている。電気的消去可
能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）
は、その内容が消去されて相異なったデータがストアさ
れることを可能にする不揮発性メモリの一種である。フ
ラッシュメモリは、プログラミングすなわち消去が個々
のセルレベルではなくセクタ毎に行なわれるようなＥＥ
ＰＲＯＭの一種である。フラッシュメモリは、通常、従
来のＥＥＰＲＯＭよりも良好な読み出しアクセス時間特
性を有している。

【０００３】代表的なＥＥＰＲＯＭデバイスはメモリセ
ルアレイを有しており、各々のセルは、浮遊ゲート及び
浮遊ゲート上の制御ゲートを有している。浮遊ゲート
は、半導体基板に形成されたソース及びドレイン領域の
間に規定されるトランジスタのチャネル上に配置されて
いる。チャネルと浮遊ゲートとの間、及び、浮遊ゲート
と制御ゲートとの間に絶縁体層が介在している。メモリ
セル構成の一つとして、所謂スタックゲート配置があ
り、その配置においては、制御ゲートが浮遊ゲートの直
上に位置している。スタックゲート構造は、例えば、米
国特許第５，０７７，６９１号及び第５，５９８，３６
９号に記載されている。

【０００４】別の構成としてスプリットゲート配置があ
り、制御ゲートが浮遊ゲート上まで延在しているが、浮
遊ゲートに水平方向に隣接した、トランジスタのチャネ
ル上のある領域にまでも延在している。例えば、米国特
許第５，８６７，４２５号は、そのコレクタがセンシン
グトランジスタのチャネル下のバイアスされた空乏領域
であるようなバイポーラトランジスタを含むスプリット
ゲートメモリセルが記載されている。選択トランジスタ
は、センシングトランジスタに隣接して構成されてい
る。選択トランジスタのソースは、前記バイポーラトラ
ンジスタのエミッタである。

【０００５】この種のメモリセルのプログラミングは、
通常、浮遊ゲートに電子を注入させることによって実行
される。逆に、消去は、浮遊ゲートから電子をトンネル
電流によって引き出すことで実現される。フラッシュメ
モリのプログラミング及び消去は、メモリにおける半導
体接合に対して、相反する要求を強要する。急峻な接合
（アブラプトジャンクション）はプログラミング速度を
増大させるが、なだらかな接合（グレイデッドジャンク
ション）は消去の際のホットホールの注入を回避する。
従来技術においては、この問題は、スタックトゲートデ
バイスにおいては、ドレインからプログラミングしてソ
ースから消去する、という手法を用いることによって取
り扱われてきた。この方式は、通常、ソース及びドレイ
ン領域が個々に最適化されなければならないために、コ
ストを上昇させる。さらに、スプリットゲートデバイス
では浮遊ゲートをソース接合側からアクセスすることが
不可能であり、ドレイン側のみから消去されなければな
らない。このことは、通常、そのエンデュランスサイク
ル性能を制限する。しかしながら、スタックトゲートフ
ラッシュメモリは、スプリットゲートデバイスでは問題
のない”過消去”の影響を受けやすい。

【０００６】ＥＥＰＲＯＭは、通常、ドレイン近傍のチ
ャネル領域から浮遊ゲートへのホットエレクトロン注入
を引き起こすことによってプログラムされる。これは、
通常、ソース及び基板を接地して比較的高い電圧を制御
ゲートに印加し、さらに、中庸の正電圧をドレインに印
加することによって、高エネルギーの、すなわちホット
エレクトロンを生成する、という方法によって実現され
る。浮遊ゲートに負電荷が蓄積されると電界効果トラン
ジスタの閾値電圧が上昇し、読み出し時のチャネル電流
を阻止する。もちろん、読み出し電流の値は、セルがプ
ログラムされているかいないかを決定する。

【０００７】消去の際には浮遊ゲートの放電が行なわ
れ、通常、浮遊ゲートとソースあるいは浮遊ゲートと基
板との間でのファウラー−ノルトハイム（Fowler-Nordh
eim)トンネリングを起こすことによって実行される。浮
遊ゲートとソースとのａぢあでトンネリングを起こすこ
とによる消去はソース消去と呼称され、正の高い電圧を
ソースに印加しつつ制御ゲートと基板とを接地し、一方
ドレインはフローティングにしておく。

【０００８】浮遊ゲートと基板との間でトンネリングを
起こすことによる消去は、一般にはチャネル消去として
知られている。チャネル消去は、正の高い電圧を基板に
印加して制御ゲートを接地し、ドレインとソースをフロ
ーティングにしておくものである。これら双方の従来技
術に係る方法は、様々な欠点を有している。

【０００９】ソース消去は、通常、高い電圧のための外
部電源を必要とし、ソースとして複雑で高コストな二重
拡散構造を要求する。ソース消去は、浮遊ゲート下の誘
電体層の表面にホールを残存させてしまい、プログラミ
ングの信頼性を低下させる。チャネル消去動作は、チャ
ネル全体がトンネリングに利用されるためにチャネルに
おける欠陥に敏感であり、アレイ内のメモリセルの閾値
の分布が比較的広くなる。チャネル消去は、ソースある
いはドレイン消去の場合よりも高い電圧が基板に印加さ
れることを必要とする。従って、チャネル消去はより困
難であり、チャネル消去用の高電圧の処理の最適化はよ
り高コストである。

【００１０】負ゲート消去動作は、通常、ソース領域に
正電圧を、制御ゲートに負電圧をそれぞれ印加して基板
を接地し、ドレインをフローティングにすることによっ
て実現される。負ゲート消去は負電荷ポンピング回路を
必要とし、その上ソース電圧に関する正電荷ポンピング
回路も必要とされる場合がある。通常、二重拡散ソース
構造も要求され、閾値の分布も比較的広い。

【００１１】

【発明が解決しようとする課題】一般に、フラッシュメ
モリの消去の間にバンド間トンネリング（ＢＢＴ）によ
って誘起されるホットキャリア生成が読み出し電流の劣
化の原因であることが知られている。よって、動作中の
ＢＢＴリーク電流の低減は、フラッシュテクノロジーに
おける主要な到達目標の一つである。この電流を低減す
るためにこれまで行なわれてきたアプローチにはなだら
かな接合を導入する方法が含まれており、この方法で
は、接合における電界をＢＢＴが発生するようなレベル
まで増加させることの無い程度の消去電圧を用いること
が可能である。しかしながら、この技法は、ソースとド
レインとに対する個別の不純物イオン注入を必要とし、
コストを増大させてチャネル長をより長くしてしまう。

【００１２】Wongによる前掲の米国特許第５，８６７，
４２５号は、メモリセルに関する三重ウェル構造を記載
しており、最も内側のＰウェル、それを取り囲むＮウェ
ル、及びドレイン領域がＶｃｃあるいはそれより高い正
の電圧にバイアスされ、一方、制御ゲートは−７から−
１４ボルトの範囲の負電圧にバイアスされる。ドレイン
バイアスは、ゲート誘起ドレインリーク電流（ＧＩＤ
Ｌ）が問題になることを避けるために、Ｐウェルバイア
スよりもおよそ１ボルト以上は高くはできない。従っ
て、不揮発性メモリセルの構成及び消去技法における進
展にもかかわらず、不揮発性メモリセルを消去する方法
及びその種の不揮発性メモリセルがより高い消去サイク
ルエンデュランスを有するようにする方法が依然として
必要とされている。

【００１３】

【課題を解決するための手段】本発明の目的は、より向
上した消去エンデュランス特性を有するメモリデバイス
を実現することである。

【００１４】本発明に従って、前述の目的及び他の目
的、機能及び技術的進展が、本発明に係る電気的消去可
能メモリによって実現される。本発明の一実施例におい
ては、第一極性を有する第一電圧をウェル部に、第一極
性を有し、第一電圧よりも絶対値で少なくともおよそ２
ボルト以上高い電圧をドレイン領域に、及び、第二極性
を有する第三電圧を制御ゲートに印加することによって
少なくとも一つのメモリセルを選択的に消去する消去回
路が含まれる。第一電圧は絶対値でおよそ２から３ボル
トの範囲であり、第二電圧は絶対値でおよそ５から９ボ
ルトの範囲、反対の極性を有する第三電圧は絶対値でお
よそ３から８ボルトの範囲である。本発明に従った第
一、第二及び第三消去電圧は、消去の間のＢＢＴリーク
電流を低減する。従って、メモリの読み出しエンデュラ
ンス特性は著しく向上させられる。

【００１５】より詳細に述べれば、本発明に係るメモリ
は、基板及び基板内に形成された複数個のメモリセルを
有している。各々のメモリセルは、基板内の第一導電型
を有するウェル、及び、ウェル内に互いに離れて形成さ
れてその間のチャネルを規定する、第二導電型を有する
ソース及びドレイン領域を含んでいる。浮遊ゲートがチ
ャネルの少なくとも一部とオーバーラップしており、第
一絶縁体層が浮遊ゲートとチャネルとの間に配置されて
いる。制御ゲートは浮遊ゲートの少なくとも一部とオー
バーラップしており、第二絶縁体層が制御ゲートと浮遊
ゲートとの間に延在している。

【００１６】本発明に係る別の特徴に従って、ドレイン
及びソース領域は対称に構成されており、従ってプロセ
スコストを低減する。加えて、ドレイン領域、より望ま
しくはソース及びドレイン領域の双方、が、隣接するウ
ェルの部分との間に比較的急峻な接合を構成している。
そのため、製造工程は単純化され、例えばなだらかな接
合を用いる場合と比較して、コストが低減される。本発
明に係るメモリセルは、スプリットゲート構造あるいは
スタックトゲート構造を有している。スプリットゲート
セルの場合には、制御ゲートはチャネルに隣接して延在
している部分を有しており、スタックトゲートセルの場
合には、浮遊ゲートがソース領域とドレイン領域との間
に延在し、制御ゲートが完全に浮遊ゲート上に存在す
る。本発明に係る消去回路は、一群のメモリセルに電気
的に接続されており、その一群のセル全体を一度に消去
する。言い換えれば、本発明はフラッシュメモリセルに
おいて実装される。

【００１７】ウェルの第一導電型は、例えばＰ型であ
り、ソース及びドレイン領域の第二導電型は例えばＮ型
である。従って、第一及び第二電圧は正であり、第三電
圧は負である。消去回路は、第一、第二及び第三電圧の
うちの一つあるいは複数を実現するための少なくとも一
つの電荷ポンプ（チャージポンプ）回路を有している。
あるいは、これらの電圧は、外部電源から供給される。
メモリセルはスタンドアローンのメモリデバイスか、あ
るいは集積回路パッケージ内の他の回路に組み込まれて
いることが望ましい。例えば、本発明に係るメモリは、
メモリセルと同一半導体基板上に形成されたプロセッサ
を含むデジタル信号プロセッサに含まれることが可能で
ある。

【００１８】

【発明の実施の形態】図１は、本発明に係るスタックト
ゲート構造の電気的消去可能メモリデバイス１０が示さ
れている。メモリデバイス１０は、基板１１及び基板に
形成された複数個のメモリセルを有しているが、説明を
明確にする目的で単一のメモリセル１５のみが図示され
ている。メモリセル１５は、第一導電型を有するウェル
１６を有している。図示されている実施例においては、
ウェル１６はＰ型導電型を有する最も内側のウェルであ
って、Ｎ型導電型を有する第二ウェルによって取り囲ま
れている。言い換えれば、図示されたメモリセル１５は
三重ウェル構造を有しており、当業者には容易に理解さ
れるように、従来技術に係る半導体製造技法によって容
易に作成されうる。三重ウェル構造は、最も内側のウェ
ル１６が、通常接地電位に接続されている基板１１とは
相異なった個別のバイアス電圧が印加されうることを目
的として利用されている。

【００１９】メモリセル１５は、図示されている実施例
においてはＮ型の、第二導電型を有するソース領域２０
及びそれとは離れて形成されたドレイン領域２１を有し
ている。ソース及びドレイン領域２０、２１は、当業者
には容易に理解されるように、その間に（破線で示され
ている）チャネル２２を規定する。浮遊ゲート２５はチ
ャネル２２の上部に形成されており、第一絶縁体層２４
が浮遊ゲートとチャネルとの間に配置されている。制御
ゲート２７は浮遊ゲート２５上に形成されており、第二
絶縁体層２６が制御ゲートと浮遊ゲートとの間に延在し
ている。

【００２０】メモリデバイス１０は、以下に記述される
ように所定の電圧を印加することによって、メモリセル
のうちの少なくとも一つを選択的に消去する消去回路を
有している。消去回路は、三つのバイアス電圧源及びそ
れらに係るスイッチ３０ａ−３０ｃによって模式的に示
されている。これらのバイアス源は、当業者には容易に
理解されるように、オンチップあるいは外部の回路もし
くはそれらの組み合わせによって実現される。単一ある
いは複数個の外部入力ピンが本発明に係るメモリデバイ
スを含む集積回路パッケージ全体に対して与えられ、外
部電圧を受け入れるために集積回路の対応するパッドに
接続されている。

【００２１】この実施例においては、スイッチは消去用
の位置にある様子が示されている。従って、第一極性を
有する第一電圧が、バイアス源と関連するスイッチ３０
ａによってウェル１６に供給されている。第一電圧はお
よそ２から３ボルトの範囲の正電圧である。ウェル１６
には、第一電圧をウェルに供給する目的で、Ｐ＋領域３
４が形成されている。

【００２２】第一極性を有する第二電圧は、第一電圧よ
りも絶対値で少なくともおよそ２ボルト大きい値に設定
されており、ドレイン領域２１に供給される。図示され
ているように、第二電圧はおよそ５から９ボルトの範囲
の正電圧であって、バイアス源及びスイッチブロック３
０ｂによって供給されている。加えて、第二極性を有す
る第三電圧が、制御ゲート２７に印加される。第三電圧
はおよそ−５から−８ボルトの範囲の負電圧であって、
第三バイアス源及びスイッチブロック３０ｃによって供
給されている。当業者には容易に理解されることである
が、種々の半導体領域の導電型は反転されることも可能
であって、その際には種々のバイアス電圧の極性も反転
される必要がある。

【００２３】さらに、当業者には容易に理解されること
であるが、メモリデバイス１０には、それぞれ対応する
バイアス源及びスイッチ回路３０ａ−３０ｃからの種々
のプログラミング電圧Ｐ１−Ｐ３、及び読み出し電圧Ｒ
１−Ｒ３が印加される。従って、これらの電圧及び関連
する回路部分にはこれ以上の議論は不要である。

【００２４】本発明に係る顕著な特徴に従って、ドレイ
ン領域２１及びソース領域２０は対称的であって、その
ためにプロセスコストが低減される。加えて、ドレイン
領域２１、より望ましくはソース領域２０及びドレイン
領域２１の双方が、ウェルの隣接する部分と比較的急峻
な接合を形成する。よって、製造プロセスは簡略化さ
れ、例えばなだらかな接合を用いる場合に比較して、コ
ストは低減される。急峻な接合及び対称性は、本発明に
従った消去技法及び回路によって可能となる。

【００２５】次に、図２の模式的な断面図を参照して、
デジタル信号プロセッサ４０内に形成された、本発明に
従ったスプリットゲートメモリデバイスが記述される。
このスプリットゲートデバイスは、Ｐ型基板４１、基板
４１内に形成されたＮ型ウェル４７、及びＮ型ウェル４
７内に形成されたＰ型ウェル４６を有している。デバイ
スは、さらに、当業者には容易に理解されるように、ソ
ース領域５０及びそれに対して間隔を有するように形成
されたドレイン領域５１を有しており、それらの双方は
Ｎ＋導電型を有している。もちろん、チャネル５２がソ
ース領域５０とドレイン領域５１との間に延在してい
る。Ｐ＋領域６４は、図示されている実施例において
は、ウェルバイアス電圧をウェル４６に供給する目的で
形成されている。

【００２６】浮遊ゲート５５は絶縁体層５４上に配置さ
れており、絶縁体層５４はチャネル５２のある部分上に
配置されている。この実施例においては、スプリットゲ
ートセルは、当業者には容易に理解されることである
が、浮遊ゲート５５上さらには浮遊ゲートに隣接してチ
ャネルの隣接する部分上にわたって水平方向に延在する
制御ゲート５７を有している。

【００２７】スプリットゲートセルにおいては、ソース
へのアクセスは可能ではない。従って、本発明に従った
ドレイン消去技法は非常に有用である。図示された実施
例においては、消去回路６０は、消去期間に三つの相異
なった電圧を供給するものとして模式的に示されてい
る。第一、第二及び第三電圧の各々は、図１に示された
前述のメモリデバイス１０に関連して記述されたものと
同じである。もちろん、これらの電圧は、当業者には容
易に理解されるように、単一あるいは複数個のチャージ
ポンピング回路によってオンチップで生成されるか、あ
るいは個別の外部電源から供給される。

【００２８】消去回路６０は、模式的に示されているオ
ンチッププロセッサ６１に接続されている。言い換えれ
ば、メモリデバイス及び消去回路は、例えばデジタル信
号プロセッサ４０のような他のデバイスにおける組み込
みメモリの一部として含まれうる。従って、本明細書に
おいて用いられている”メモリデバイス”という術語
は、専用のメモリチップ、あるいは本発明に係るメモリ
セル及び消去回路を組み込んだデジタル信号プロセッサ
などの集積回路、のいずれかを指し示す。

【００２９】当業者には容易に理解されるように、種々
のプログラミング及び読み出しバイアス電圧が関連する
回路に印加される。加えて、消去回路６０は、一群のメ
モリセルすなわちメモリセルよりなるセクタに対して、
それらの一群のメモリセルあるいはメモリセルセクタを
一度に消去する目的で接続されることが可能であり、そ
のような場合には、例えばメモリデバイスはフラッシュ
ＥＥＰＲＯＭである。

【００３０】本発明に従った第一、第二及び第三消去電
圧は、消去動作の際のホットキャリア生成によって引き
起こされるバンド間トンネリング（ＢＢＴ）を低減す
る。過去においては、このＢＢＴリークを、ソース及び
ドレイン接合をなだらかにすることによって取り扱おう
という試みがなされてきたが、プロセス段階及びコスト
を上昇させるという望ましくない結果をもたらすのみで
あった。チャネルすなわちウェル消去技法は、比較的高
いウェル電圧を要求するという欠点があり、この高い電
圧は特別な扱いを必要とした。スプリットゲートデバイ
スに関しては、ウェル消去は酸化膜破壊をもたらした。
ポリ−ポリ消去技法はもう一層のポリシリコン層を必要
とするか、あるいは鋭利なコーナー部分を必要とし、こ
れはメモリセルの信頼性を傷つけるものである。本発明
に従った消去技法は、従来技術に係るこのような欠点を
克服する。

【００３１】本発明は、ドレイン−浮遊ゲート間の結合
係数が、通常、ウェル−浮遊ゲート間の結合係数よりも
はるかに小さい、という観察に基づいている。例えば、
ドレイン−浮遊ゲート間の結合係数は０．１程度であ
り、ウェル−浮遊ゲート間の結合係数は０．３程度であ
る。よって、ドレイン及びウェル電圧の双方が同じ大き
さだけ上昇させられた場合には、図３に示されているよ
うに、ドレインと浮遊ゲートとの間の電圧差が増大す
る。ここで、V_tun_oxはトンネル酸化膜の両端の電位差
であり、Vwはウェル電圧、さらに、ドレイン電圧Vdから
ウェル電圧を減じたものは６．７５Ｖに等しい。このこ
とにより、図４に示されているように、消去速度が増大
する。

【００３２】図４において、読み出し電流I_readはアン
ペア単位でＹ軸に示されており、消去時間T_eraseはミ
リ秒単位でＸ軸に示されている。三つのプロットが図示
されており、菱形のプロットはウェルバイアスが０．０
Ｖの場合、矩形のプロットはウェルバイアスが１．０Ｖ
の場合、そして三角形のプロットはウェルバイアスが
２．０Ｖの場合である。ドレイン電圧は、６．７５Ｖに
それぞれのウェルバイアスを加えたものに等しく、制御
ゲート電圧は全てのプロットの場合とも−５Ｖである。
当業者には容易に理解されるように、より高いウェルバ
イアスほど消去速度はより速くなっている。

【００３３】ドレイン−浮遊ゲート間の電圧差は、イン
トリンシックな浮遊ゲート電圧と制御ゲート電圧とを一
定値に保つことによって、一定に保つことが可能であ
る。このことにより、図５に示されているように、ドレ
イン−ウェル間の電圧が低減される。このようにして低
減されたドレイン−ウェル間電圧は、ＢＢＴ電流を指数
関数的に低減し、当業者には容易に理解されるように、
結果としてセル読み出し電流の劣化の低減をもたらす。
このリーク電流を低減することにより、例えば単一外部
電源フラッシュメモリデバイスなどの場合に必要とされ
るチャージポンピング回路における容量が低減される。

【００３４】前述した効果を検証する目的で、スプリッ
トゲートセルが０．３５ミクロンフラッシュテクノロジ
ーを用いて製造され、種々のドレイン及び基板電圧の下
で５万サイクル以上に亘って書き込み／消去サイクルが
反復された。この結果が図６に示されている。詳細に述
べれば、Ｃというラベルが付された一番下側のプロット
群は従来技術に係る消去方式によるものであって、この
場合にはウェル電圧は０Ｖ、制御ゲートは−５Ｖ、ドレ
イン電圧は６．７５Ｖ、そして消去時間は０．１秒であ
る。Ｂというラベルが付されたプロットは、ウェルバイ
アスが１Ｖ、ドレイン電圧が７．１５Ｖ、制御ゲート電
圧が−５Ｖで消去時間は同じく０．１秒である。一番上
側のＡというラベルが付されたプロット群は、ウェルバ
イアスが２Ｖ、ドレイン電圧が８Ｖ、制御ゲートバイア
スが−５Ｖ、そして消去時間は０．１秒である。

【００３５】本発明に従って、有効な消去電圧により消
去速度が向上すると共に、比較的高い読み出しサイクル
エンデュランスが実現される。例えば、ウェルに印加さ
れる第一電圧は、絶対値でおよそ２から３Ｖの範囲にあ
ることが望ましい、ということが見出されている。ドレ
インに印加される第二電圧は、絶対値でおよそ５から９
Ｖの範囲であることが望ましい。制御ゲートに印加され
る第三電圧は、第一及び第二電圧とは反対の極性を有
し、絶対値でおよそ３から８Ｖであることが望ましい。

【００３６】本発明に従った方法は、第一極性の第一電
圧をウェルに、第一電圧よりも少なくともおよそ２Ｖ高
い、第一極性を有する第二電圧をドレイン領域に、そし
て第二極性を有する第三電圧を制御ゲートに、それぞれ
同時に印加することによって、少なくとも一つの電気的
消去可能メモリセルを消去するものである。より詳細に
述べれば、各メモリセルは、第一導電型を有するウェ
ル、ウェル内に互いに離れて形成されてその間にチャネ
ルを規定する、第二導電型を有するソース及びドレイン
領域、チャネルの少なくとも一部にオーバーラップする
浮遊ゲート、浮遊ゲートとチャネルとの間に延在する第
一絶縁体層を有している。制御ゲートは浮遊ゲートの少
なくとも一部にオーバーラップしていることが望まし
く、第二絶縁体操が制御ゲートと浮遊ゲートとの間に延
在している。

【００３７】第一電圧供給段階は、絶対値でおよそ２か
ら３Ｖの範囲の範囲の第一電圧を供給する段階を有する
ことが望ましい。第二電圧供給段階は、絶対値でおよそ
５から９Ｖの範囲の第二電圧を供給する段階を有するこ
とが望ましい。さらに、第三電圧供給段階は、絶対値で
およそ３から８Ｖの範囲の第三電圧を供給する段階を有
することが望ましい。第一導電型はＰ型であることが望
ましく、第二導電型はＮ型であることが望ましい。従っ
て、第一及び第二電圧は正電圧であることが望ましく、
第三電圧は負電圧であることが望ましい。

【００３８】ドレイン及びソース領域は対称的であり、
ウェルとの間に比較的急峻な接合を形成していて、その
ことによって製造コストを低減する。第一、第二及び第
三電圧のうちの少なくとも一つを生成する段階は、単一
あるいは複数個のチャージポンピング回路を利用する段
階を有することが望ましい。あるいは、第一、第二及び
第三電圧のうちの一つあるいは複数が外部電源から供給
される。

【００３９】本発明の別の側面においては、本発明は、
電気的消去可能メモリを有する電子デバイスを製造する
方法に関連する。本発明に係る方法は、複数個のメモリ
デバイスを形成する段階、及び、ウェルに第一極性を有
する第一電圧、第一極性を有し第一電圧よりも少なくと
もおよそ２Ｖ高い第二電圧をドレイン領域に、さらに、
第二極性を有する第三電圧を制御ゲートに印加する消去
回路を形成する段階、を有している。メモリセル形成段
階は、望ましくは、第一導電型を有するウェル内に各々
のセルを形成する段階を有しており、各々のメモリセル
は、ウェル内に形成されて第二導電型を有し、それらの
間にチャネルを規定する、互いに離れて配置されたソー
ス及びドレイン領域を有している。さらに、各々のセル
は、少なくともチャネルの一部分とオーバーラップする
浮遊ゲート、チャネルと浮遊ゲートとの間に延在する第
一絶縁体層、少なくとも浮遊ゲートの一部とオーバーラ
ップする制御ゲート、及び制御ゲートと浮遊ゲートとの
間に延在する第二絶縁体層、を形成することによって形
成される。

【００４０】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。

【００４１】

【発明の効果】以上述べたごとく、本発明によれば、読
み出しエンデュランス特性を著しく向上させた電気的消
去可能リードオンリメモリ（ＥＥＰＲＯＭ）が提供され
る。

【図面の簡単な説明】

【図１】 本発明に従ったＥＥＰＲＯＭの不揮発性メモ
リセル及び関連する消去回路よりなるスタックトゲート
構造の実施例を示す断面図。

【図２】 本発明に従ったデジタル信号プロセッサの不
揮発性メモリセル及び関連する消去回路よりなるスプリ
ットゲート構造の実施例を示す断面図。

【図３】 本発明に従ってドレイン−基板間電圧が一定
に保たれた場合のトンネル酸化膜電圧とウェル電圧との
関係を表わすグラフ。

【図４】 本発明に従った種々のバイアス配置における
読み出し電流と消去時間との関係を表わすグラフ。

【図５】 本発明に従ってトンネル酸化膜に印加される
電圧が一定に保たれた場合のドレイン電圧からウェル電
圧を減じたものをウェル電圧の関数として表わすグラ
フ。

【図６】 本発明に従った種々のバイアス配置における
読み出し電流と消去サイクルとの関係を表わすグラフ。

【符号の説明】

１０ 電気的消去可能メモリデバイス １１ 半導体基板 １５ メモリセル １６ Ｐウェル １７ Ｎウェル ２０ ソース領域 ２１ ドレイン領域 ２２ チャネル ２４ 第一絶縁体層 ２５ 浮遊ゲート ２６ 第二絶縁体層 ２７ 制御ゲート ３０ バイアス電源及びスイッチブロック ３４ Ｐ＋領域 ４０ デジタル信号プロセッサ ４１ 半導体基板 ４６ Ｐウェル ４７ Ｎウェル ５０ ソース領域 ５１ ドレイン領域 ５２ チャネル ５４ 第一絶縁体層 ５５ 浮遊ゲート ５６ 第二絶縁体層 ５７ 制御ゲート ６０ 消去回路 ６１ プロセッサ回路 ６４ Ｐ＋領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 リチャード ウィリアム グレガー アメリカ合衆国、32789 フロリダ、ウィ ンター パーク、ウォーターフォール レ イン 380 (72)発明者 パトリック ジェイ ケリー アメリカ合衆国、32836 フロリダ、オー ランド、ルース コート 10200 (72)発明者 チュン ウェイ レン アメリカ合衆国、32836 フロリダ、オー ランド、ベイクリフ コート 9556 (72)発明者 ランビアー シン アメリカ合衆国、32819 フロリダ、オー ランド、シュガー ビュー コート 7867

Claims (27)

【特許請求の範囲】
1. 【請求項１】 電気的消去可能メモリデバイスにおい
   て、基板及び前記基板に形成された複数個のメモリセル
   とからなり、前記各メモリセルは、前記基板内における
   第一導電型を有するウェルと、前記基板内に互いに間隔
   を有して配置され、それらの間にチャネルを規定する、
   第二導電型を有するソース及びドレイン領域と、前記チ
   ャネルの少なくとも一部分にオーバーラップしている浮
   遊ゲートと、前記浮遊ゲート及び前記チャネルとの間に
   延在する第一絶縁体層と、前記浮遊ゲートの少なくとも
   一部分にオーバーラップしている制御ゲートと、前記制
   御ゲートと前記浮遊ゲートとの間に延在する第二絶縁体
   層と、第一極性を有する第一電圧を前記ウェルに、前記
   第一極性を有し前記第一電圧より絶対値で少なくともお
   よそ２Ｖ高い第二電圧を前記ドレイン領域に、さらに、
   第二極性を有する第三電圧を前記制御ゲートに印加する
   することによって前記メモリセルのうちの少なくとも一
   つを選択的に消去する消去回路と、を有することを特徴
   とする電気的消去可能リードオンリメモリデバイス。
2. 【請求項２】 前記第一電圧が、絶対値でおよそ２から
   ３Ｖの範囲の値であることを特徴とする請求項１に記載
   のメモリデバイス。
3. 【請求項３】 前記第二電圧が、絶対値でおよそ５から
   ９Ｖの範囲の値であることを特徴とする請求項１に記載
   のメモリデバイス。
4. 【請求項４】 前記第三電圧が、絶対値でおよそ３から
   ８Ｖの範囲の値であることを特徴とする請求項１に記載
   のメモリデバイス。
5. 【請求項５】 前記ドレイン及びソース領域が概して対
   称であることを特徴とする請求項１に記載のメモリデバ
   イス。
6. 【請求項６】 前記ドレイン領域が前記ウェルとの間に
   比較的急峻な接合を形成していることを特徴とする請求
   項１に記載のメモリデバイス。
7. 【請求項７】 前記制御ゲートが、前記チャネルに隣接
   した、水平方向に延在する部分を有していて、スプリッ
   トゲートメモリデバイスセルを規定していることを特徴
   とする請求項１に記載のメモリデバイス。
8. 【請求項８】 前記浮遊ゲートが前記ソース及びドレイ
   ン領域の間に延在していてスタックトゲートメモリデバ
   イスセルを規定していることを特徴とする請求項１に記
   載のメモリデバイス。
9. 【請求項９】 前記基板内にプロセッサをさらに有して
   いて前記メモリデバイスデバイスがデジタル信号プロセ
   ッサであることを特徴とする請求項１に記載のメモリデ
   バイス。
10. 【請求項１０】 前記消去回路が一群のメモリセルを一
    度に消去する目的で前記一群のメモリセルに接続されて
    いることを特徴とする請求項１に記載のメモリデバイ
    ス。
11. 【請求項１１】 前記第一導電型がＰ型であり、前記第
    二導電型がＮ型であり、前記第一及び第二電圧が正電圧
    であり、及び、前記第三電圧が負電圧であることを特徴
    とする請求項１に記載のメモリデバイス。
12. 【請求項１２】 前記消去回路が少なくとも一つのチャ
    ージ（電荷）ポンピング回路を含んでいることを特徴と
    する請求項１に記載のメモリデバイス。
13. 【請求項１３】 前記消去回路が外部電圧源から対応す
    る電圧を受け入れるための少なくとも一つの入力を有し
    ていることを特徴とする請求項１に記載のメモリデバイ
    ス。
14. 【請求項１４】 電気的消去可能メモリデバイスにおい
    て、基板及び前記基板に形成された複数個のメモリセル
    と、からなり、各々のメモリセルは、前記基板内におけ
    る第一導電型を有するウェルと、前記基板内に互いに間
    隔を有して配置され、それらの間にチャネルを規定す
    る、第二導電型を有するソース及びドレイン領域と、こ
    こで、前記ソース及びドレイン領域は実質的に対称的で
    あって前記ウェルとの間に比較的急峻な接合を形成して
    おり、前記チャネルの少なくとも一部分にオーバーラッ
    プしている浮遊ゲートと、前記浮遊ゲート及び前記チャ
    ネルとの間に延在する第一絶縁体層と、前記浮遊ゲート
    の少なくとも一部分にオーバーラップしている制御ゲー
    トと、前記制御ゲートと前記浮遊ゲートとの間に延在す
    る第二絶縁体層と、及び、第一極性を有する第一電圧を
    前記ウェルに、前記第一極性を有し前記第一電圧より高
    い第二電圧を前記ドレイン領域に、さらに、第二極性を
    有する第三電圧を前記制御ゲートに印加するすることに
    よって前記メモリセルのうちの少なくとも一つを選択的
    に消去する消去回路と、を有していることを特徴とする
    電気的消去可能リードオンリメモリデバイス。
15. 【請求項１５】 前記第一電圧が、絶対値でおよそ２か
    ら３Ｖの範囲の値であることを特徴とする請求項１４に
    記載のメモリデバイス。
16. 【請求項１６】 前記第二電圧が、絶対値でおよそ５か
    ら９Ｖの範囲の値であることを特徴とする請求項１４に
    記載のメモリデバイス。
17. 【請求項１７】 前記第三電圧が、絶対値でおよそ３か
    ら８Ｖの範囲の値であることを特徴とする請求項１４に
    記載のメモリデバイス。
18. 【請求項１８】 前記制御ゲートが、前記チャネルに隣
    接して延在する部分を有していて、スプリットゲートメ
    モリデバイスセルを規定していることを特徴とする請求
    項１４に記載のメモリデバイス。
19. 【請求項１９】 前記浮遊ゲートが前記ソース及びドレ
    イン領域の間に延在していてスタックトゲートメモリデ
    バイスセルを規定していることを特徴とする請求項１４
    に記載のメモリデバイス。
20. 【請求項２０】 前記基板内にプロセッサをさらに有し
    ていて前記メモリデバイスデバイスがデジタル信号プロ
    セッサであることを特徴とする請求項１４に記載のメモ
    リデバイス。
21. 【請求項２１】 前記消去回路が一群のメモリセルを一
    度に消去する目的で前記一群のメモリセルに接続されて
    いることを特徴とする請求項１４に記載のメモリデバイ
    ス。
22. 【請求項２２】 前記第一導電型がＰ型であり、前記第
    二導電型がＮ型であり、前記第一及び第二電圧が正電圧
    であり、及び、前記第三電圧が負電圧であることを特徴
    とする請求項１４に記載のメモリデバイス。
23. 【請求項２３】 電気的消去可能メモリデバイスにおい
    て、基板及び前記基板に形成された複数個のメモリセル
    と、からなり、前記各メモリセルは、前記基板内におけ
    る第一導電型を有するウェルと、前記基板内に互いに間
    隔を有して配置され、それらの間にチャネルを規定す
    る、第二導電型を有するソース及びドレイン領域と、前
    記チャネルの少なくとも一部分にオーバーラップしてい
    る浮遊ゲートと、前記浮遊ゲート及び前記チャネルとの
    間に延在する第一絶縁体層と、前記浮遊ゲートの少なく
    とも一部分にオーバーラップしている制御ゲートと、前
    記制御ゲートと前記浮遊ゲートとの間に延在する第二絶
    縁体層と、及び、第一極性を有しおよそ２から３Ｖの範
    囲の値を有する第一電圧を前記ウェルに、前記第一極性
    を有しおよそ５から９Ｖの範囲の値を有する第二電圧を
    前記ドレイン領域に、さらに、第二極性を有しおよそ３
    から８Ｖの範囲の値を有する第三電圧を前記制御ゲート
    に印加するすることによって前記メモリセルのうちの少
    なくとも一つを選択的に消去する消去回路と、を有して
    いることを特徴とする電気的消去可能リードオンリメモ
    リデバイス。
24. 【請求項２４】 前記ドレイン及びソース領域が概して
    対称であることを特徴とする請求項２３に記載のメモリ
    デバイス。
25. 【請求項２５】 前記ドレイン領域が前記ウェルとの間
    に比較的急峻な接合を形成していることを特徴とする請
    求項２３に記載のメモリデバイス。
26. 【請求項２６】 前記制御ゲートが、前記チャネルに隣
    接した、水平方向に延在する部分を有していて、スプリ
    ットゲートメモリデバイスセルを規定していることを特
    徴とする請求項２３に記載のメモリデバイス。
27. 【請求項２７】 前記浮遊ゲートが前記ソース及びドレ
    イン領域の間に延在していてスタックトゲートメモリデ
    バイスセルを規定していることを特徴とする請求項２３
    に記載のメモリデバイス。