JPH0845292A - メモリセル、フラッシュｅｅｐｒｏｍ、メモリセルを消去する方法、およびフラッシュｅｅｐｒｏｍメモリセルを制御する方法 - Google Patents
メモリセル、フラッシュｅｅｐｒｏｍ、メモリセルを消去する方法、およびフラッシュｅｅｐｒｏｍメモリセルを制御する方法Info
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- JPH0845292A JPH0845292A JP16056395A JP16056395A JPH0845292A JP H0845292 A JPH0845292 A JP H0845292A JP 16056395 A JP16056395 A JP 16056395A JP 16056395 A JP16056395 A JP 16056395A JP H0845292 A JPH0845292 A JP H0845292A
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Abstract
(57)【要約】
【目的】 低消費電力で消去されるフラッシュＥＥＰＲ
ＯＭセルアレイを提供する。 【構成】 ソース領域に比較的高い正電圧を印加し、制
御ゲートに接地電位を印加し、かつドレインおよび基板
領域をフローティング状態とする。
ＯＭセルアレイを提供する。 【構成】 ソース領域に比較的高い正電圧を印加し、制
御ゲートに接地電位を印加し、かつドレインおよび基板
領域をフローティング状態とする。
Description
【０００１】
【発明の分野】この発明は、一般にはＥＥＰＲＯＭなど
のフローティングゲート型メモリデバイスに関し、より
特定的にはフラッシュＥＥＰＲＯＭアレイを消去する方
法に関する。
のフローティングゲート型メモリデバイスに関し、より
特定的にはフラッシュＥＥＰＲＯＭアレイを消去する方
法に関する。
【０００２】
【発明の背景】「フラッシュＥＥＰＲＯＭ」（電気的に
書込消去可能な読出専用メモリデバイス）として知られ
ている不揮発性メモリデバイスの種類がある。そのよう
なデバイスの動作および構造は、１９８７年１０月６日
にムーケジー（Mukherjee ）他に付与された米国特許第
４，６９８，７８７号に記載されており、前記特許の開
示を引用によりここに援用する。フラッシュＥＥＰＲＯ
Ｍデバイスの動作および構造に関する別の議論は、ＩＥ
ＥＥジャーナル・オブ・ソリッドステート・サーキッツ
（IEEE Journal of Solid State Circuits）、Ｖｏｌ．
ＳＣ−２２、Ｎｏ．５、１９８７年１０月、６７６−６
８３頁の、ギョーゲ・サマチサ（GheorgheSamachisa）
他による「２層ポリシリコン技術を用いる１２８Ｋフラ
ッシュＥＥＰＲＯＭ」（A 128K flash EEPROM Using Do
uble-Polysilicon Technology ）と題された論文に見出
すことができ、前記論文の開示もまた引用によりここに
援用する。それらの標準的なＥＥＰＲＯＭと区別する
「フラッシュ」ＥＥＰＲＯＭの重要な特徴は、選択トラ
ンジスタが、消去のために１つのメモリセルを選択する
ように、各フローティングゲートトランジスタと１対１
対応で含まれないことである。その代わり、フラッシュ
ＥＥＰＲＯＭチップのメモリセルは、一括して、すなわ
ちチップ全体またはセクタとして通常知られているペー
ジグループが消去される。各セクタは、多くのフローテ
ィングゲートトランジスタを有する。たとえば、４００
万ビット（４Ｍｂｉｔ）のフラッシュＥＥＰＲＯＭチッ
プは、各６４，０００（６４Ｋ）バイトの８つの同じ大
きさのセクタを有し得る。（各バイトは８ビットに等し
く、かつ各ビットは１つのフローティングゲートトラン
ジスタにより表わされる）。典型的には、すべてのセク
タ（すなわちチップ全体）を含めて、セクタのいかなる
組合せも同時に消去することができる。選択トランジス
タを除去することは、より小さいセルの大きさを可能に
し、これは、（メモリ容量の点で）同程度の大きさの標
準的なＥＥＰＲＯＭと比べて製造歩留りの点で、フラッ
シュＥＥＰＲＯＭに利点をもたらす。
書込消去可能な読出専用メモリデバイス）として知られ
ている不揮発性メモリデバイスの種類がある。そのよう
なデバイスの動作および構造は、１９８７年１０月６日
にムーケジー（Mukherjee ）他に付与された米国特許第
４，６９８，７８７号に記載されており、前記特許の開
示を引用によりここに援用する。フラッシュＥＥＰＲＯ
Ｍデバイスの動作および構造に関する別の議論は、ＩＥ
ＥＥジャーナル・オブ・ソリッドステート・サーキッツ
（IEEE Journal of Solid State Circuits）、Ｖｏｌ．
ＳＣ−２２、Ｎｏ．５、１９８７年１０月、６７６−６
８３頁の、ギョーゲ・サマチサ（GheorgheSamachisa）
他による「２層ポリシリコン技術を用いる１２８Ｋフラ
ッシュＥＥＰＲＯＭ」（A 128K flash EEPROM Using Do
uble-Polysilicon Technology ）と題された論文に見出
すことができ、前記論文の開示もまた引用によりここに
援用する。それらの標準的なＥＥＰＲＯＭと区別する
「フラッシュ」ＥＥＰＲＯＭの重要な特徴は、選択トラ
ンジスタが、消去のために１つのメモリセルを選択する
ように、各フローティングゲートトランジスタと１対１
対応で含まれないことである。その代わり、フラッシュ
ＥＥＰＲＯＭチップのメモリセルは、一括して、すなわ
ちチップ全体またはセクタとして通常知られているペー
ジグループが消去される。各セクタは、多くのフローテ
ィングゲートトランジスタを有する。たとえば、４００
万ビット（４Ｍｂｉｔ）のフラッシュＥＥＰＲＯＭチッ
プは、各６４，０００（６４Ｋ）バイトの８つの同じ大
きさのセクタを有し得る。（各バイトは８ビットに等し
く、かつ各ビットは１つのフローティングゲートトラン
ジスタにより表わされる）。典型的には、すべてのセク
タ（すなわちチップ全体）を含めて、セクタのいかなる
組合せも同時に消去することができる。選択トランジス
タを除去することは、より小さいセルの大きさを可能に
し、これは、（メモリ容量の点で）同程度の大きさの標
準的なＥＥＰＲＯＭと比べて製造歩留りの点で、フラッ
シュＥＥＰＲＯＭに利点をもたらす。
【０００３】複数個のフラッシュＥＥＰＲＯＭセルは、
各々が、基板のＰ部分内に集積してに形成されるＮ型ソ
ース領域と、Ｐ基板部分内に集積して形成されかつソー
ス領域から間隔をおかれるＮ型ドレイン領域と、ソース
領域とドレイン領域との間に介在するＰ型チャネル領域
と、ソースおよびドレイン領域の少なくとも１つの上に
短い距離（たとえば１００オングストローム）の間隔も
って絶縁しておかれるフローティングゲート電極と、フ
ローティングゲート電極の上に絶縁して配置される制御
ゲート電極とを含むように、半導体基板（すなわち、シ
リコンダイ）上に形成され得る。
各々が、基板のＰ部分内に集積してに形成されるＮ型ソ
ース領域と、Ｐ基板部分内に集積して形成されかつソー
ス領域から間隔をおかれるＮ型ドレイン領域と、ソース
領域とドレイン領域との間に介在するＰ型チャネル領域
と、ソースおよびドレイン領域の少なくとも１つの上に
短い距離（たとえば１００オングストローム）の間隔も
って絶縁しておかれるフローティングゲート電極と、フ
ローティングゲート電極の上に絶縁して配置される制御
ゲート電極とを含むように、半導体基板（すなわち、シ
リコンダイ）上に形成され得る。
【０００４】従来の動作に従うと、フラッシュＥＥＰＲ
ＯＭメモリセルは、基板の一部（たとえば、ドレイン領
域の近くのチャネルセクション）からフローティングゲ
ートへの熱電子注入を引起こすことにより、「プログラ
ムされる」。電子注入は、負電荷をフローティングゲー
トに搬送する。この注入機構は、通常、基板のバルク部
分およびソース領域を接地し、電子を引きつける電界を
作るために比較的高い正電圧、たとえば＋１２ボルト
（Ｖ）を制御電極に印加し、かつ「熱」（高エネルギ）
電子を発生するために中間の大きさの正電圧（すなわ
ち、約＋６Ｖから＋９Ｖ）をドレイン領域に印加するこ
とにより、引起こされる。十分に負電荷がフローティン
グゲート上に蓄積した後では、その後の「読出」モード
の間，フローティングゲートの負電位は、その電界効果
型トランジスタ（ＦＥＴ）のしきい値電圧を上げ、電流
がチャネルを流れるのを禁止する。読出電流の大きさ
は、ＥＥＰＲＯＭセルがプログラムされるかまたはされ
ないかを決定するように用いられる。典型的には、読出
モードでは、比較的低い正電圧、たとえば＋１．５Ｖが
ドレインに印加され、＋５Ｖが制御電極に印加され、か
つ０Ｖがメモリセルのソース領域に印加される。
ＯＭメモリセルは、基板の一部（たとえば、ドレイン領
域の近くのチャネルセクション）からフローティングゲ
ートへの熱電子注入を引起こすことにより、「プログラ
ムされる」。電子注入は、負電荷をフローティングゲー
トに搬送する。この注入機構は、通常、基板のバルク部
分およびソース領域を接地し、電子を引きつける電界を
作るために比較的高い正電圧、たとえば＋１２ボルト
（Ｖ）を制御電極に印加し、かつ「熱」（高エネルギ）
電子を発生するために中間の大きさの正電圧（すなわ
ち、約＋６Ｖから＋９Ｖ）をドレイン領域に印加するこ
とにより、引起こされる。十分に負電荷がフローティン
グゲート上に蓄積した後では、その後の「読出」モード
の間，フローティングゲートの負電位は、その電界効果
型トランジスタ（ＦＥＴ）のしきい値電圧を上げ、電流
がチャネルを流れるのを禁止する。読出電流の大きさ
は、ＥＥＰＲＯＭセルがプログラムされるかまたはされ
ないかを決定するように用いられる。典型的には、読出
モードでは、比較的低い正電圧、たとえば＋１．５Ｖが
ドレインに印加され、＋５Ｖが制御電極に印加され、か
つ０Ｖがメモリセルのソース領域に印加される。
【０００５】フローティングゲートを放電する動作は、
フラッシュＥＥＰＲＯＭセルのための消去機能と呼ばれ
る。この消去機能は、典型的には、トランジスタのフロ
ーティングゲートとソース領域との間（ソース消去また
は負電位ゲート消去）またはフローティングゲートと基
板との間（チャネル消去）のファウラー−ノルドハイム
（Fowler-Nordheim ）トンネリング機構により行なわれ
る。
フラッシュＥＥＰＲＯＭセルのための消去機能と呼ばれ
る。この消去機能は、典型的には、トランジスタのフロ
ーティングゲートとソース領域との間（ソース消去また
は負電位ゲート消去）またはフローティングゲートと基
板との間（チャネル消去）のファウラー−ノルドハイム
（Fowler-Nordheim ）トンネリング機構により行なわれ
る。
【０００６】ソース消去動作は、ソース領域に高い正電
圧を印加し、かつ制御ゲートおよび基板に０Ｖを印加
し、一方それぞれのメモリセルのドレインをフローティ
ング状態にすることにより引起こされる。この正電圧は
約＋１２Ｖである。
圧を印加し、かつ制御ゲートおよび基板に０Ｖを印加
し、一方それぞれのメモリセルのドレインをフローティ
ング状態にすることにより引起こされる。この正電圧は
約＋１２Ｖである。
【０００７】ソース消去動作では、消去のためにソース
に＋１２Ｖを用いるために、狭い消去後のＶｔ分布を与
える（高電圧ソース消去を用いる、消去後のＶｔ分布の
制御の議論は、ＩＥＤＭ、１９９２年、５９５−５９８
頁の、ケイ・ヨシカワ（K.Yoshikawa ）他による「現在
のフラッシュＥＥＰＲＯＭ消去方法の比較：安定性およ
び制御方法」（Comparison of Current flash EEPROM E
rasing Method: Stability and How to Control ）と題
された論文に見出すことができ、前記論文の開示を引用
によりここに援用する。）という利点と、すべてのトン
ネリングがソース−ゲートの重なり合いの小さい領域を
通るので、チャネルの欠陥に感応的でないという利点が
あるが、多くの欠点がある。第１に、約＋１２Ｖの外部
電源が必要とされる。プログラム、読出、および消去の
間に、異なる電圧、すなわち＋４Ｖから＋９Ｖ、＋５Ｖ
および＋１２Ｖがデバイスのドレインおよびソース領域
に印加されなければならないので、そのようなフラッシ
ュＥＥＰＲＯＭのセルを有する集積回路チップを動作さ
せるために、２つのオフチップ電源を設けることがしば
しば必要である。この産業界では、１つの電源だけ、す
なわち＋５Ｖ以下、から動作できるフラッシュＥＥＰＲ
ＯＭ集積回路チップを開発するという、長い間望まれて
いる願望がある。不幸にも、消去の間のソース−基板間
の電流の大きさは、比較的高い傾向があり、すなわち１
セルにつき約１マイクロアンペアであり、その結果、１
００万以上のメモリセルを有するメモリチップ（１メガ
ビットのチップ）の電力要求は、最大１アンペアにもな
るかもしれない。このソース−基板間の電流を約２０ミ
リアンペアから３０ミリアンペアのレベルに下げるため
に、自己制限技術がよく用いられるが、これらのレベル
でさえ、オンチップチャージポンプ回路から十分な電流
を与えることが困難である。そのため約＋１２Ｖ以上の
外部電源が必要とされる。
に＋１２Ｖを用いるために、狭い消去後のＶｔ分布を与
える（高電圧ソース消去を用いる、消去後のＶｔ分布の
制御の議論は、ＩＥＤＭ、１９９２年、５９５−５９８
頁の、ケイ・ヨシカワ（K.Yoshikawa ）他による「現在
のフラッシュＥＥＰＲＯＭ消去方法の比較：安定性およ
び制御方法」（Comparison of Current flash EEPROM E
rasing Method: Stability and How to Control ）と題
された論文に見出すことができ、前記論文の開示を引用
によりここに援用する。）という利点と、すべてのトン
ネリングがソース−ゲートの重なり合いの小さい領域を
通るので、チャネルの欠陥に感応的でないという利点が
あるが、多くの欠点がある。第１に、約＋１２Ｖの外部
電源が必要とされる。プログラム、読出、および消去の
間に、異なる電圧、すなわち＋４Ｖから＋９Ｖ、＋５Ｖ
および＋１２Ｖがデバイスのドレインおよびソース領域
に印加されなければならないので、そのようなフラッシ
ュＥＥＰＲＯＭのセルを有する集積回路チップを動作さ
せるために、２つのオフチップ電源を設けることがしば
しば必要である。この産業界では、１つの電源だけ、す
なわち＋５Ｖ以下、から動作できるフラッシュＥＥＰＲ
ＯＭ集積回路チップを開発するという、長い間望まれて
いる願望がある。不幸にも、消去の間のソース−基板間
の電流の大きさは、比較的高い傾向があり、すなわち１
セルにつき約１マイクロアンペアであり、その結果、１
００万以上のメモリセルを有するメモリチップ（１メガ
ビットのチップ）の電力要求は、最大１アンペアにもな
るかもしれない。このソース−基板間の電流を約２０ミ
リアンペアから３０ミリアンペアのレベルに下げるため
に、自己制限技術がよく用いられるが、これらのレベル
でさえ、オンチップチャージポンプ回路から十分な電流
を与えることが困難である。そのため約＋１２Ｖ以上の
外部電源が必要とされる。
【０００８】ソース消去技術の第２の欠点は、二重拡散
ソース構造が必要であるために、高密度のフラッシュＥ
ＥＰＲＯＭセルアレイを与えるのが困難であることであ
る。ソース消去技術が用いられると、消去の間に、ソー
スと基板との間に比較的高い逆電圧が発生する。（Ｐ型
基板は０Ｖであり、かつＮ型ソース領域は＋１２Ｖであ
る。）二重拡散ソース構造（ムーケジーの米国特許第
４，６９８，７８７号に開示されるようなもの）は、通
常、ソース−基板のＰＮ接合の、望ましくない逆電圧降
伏から保護するために用いられる。二重拡散構造の製造
は、付加的な注入ステップと、フラッシュＥＥＰＲＯＭ
セルアレイ内の各セルのフローティングゲートおよび制
御ゲートに関してマスクの非常に厳密なアライメントを
要求する、臨界的なマスクステップとを必要とする。こ
れらの付加的なステップ、特に臨界的なマスクステップ
は、製造プロセスの費用および複雑さを増し、かつ製造
歩留りを少なくする。さらに、二重拡散ソース構造は、
他の態様では単一拡散ソース構造により占有されるより
も大きい基板領域を占有する。したがって、費用の割り
に効果が高い態様で、比較的小さいダイ上に高密度のフ
ラッシュＥＥＰＲＯＭセルアレイを与えることが困難で
ある。
ソース構造が必要であるために、高密度のフラッシュＥ
ＥＰＲＯＭセルアレイを与えるのが困難であることであ
る。ソース消去技術が用いられると、消去の間に、ソー
スと基板との間に比較的高い逆電圧が発生する。（Ｐ型
基板は０Ｖであり、かつＮ型ソース領域は＋１２Ｖであ
る。）二重拡散ソース構造（ムーケジーの米国特許第
４，６９８，７８７号に開示されるようなもの）は、通
常、ソース−基板のＰＮ接合の、望ましくない逆電圧降
伏から保護するために用いられる。二重拡散構造の製造
は、付加的な注入ステップと、フラッシュＥＥＰＲＯＭ
セルアレイ内の各セルのフローティングゲートおよび制
御ゲートに関してマスクの非常に厳密なアライメントを
要求する、臨界的なマスクステップとを必要とする。こ
れらの付加的なステップ、特に臨界的なマスクステップ
は、製造プロセスの費用および複雑さを増し、かつ製造
歩留りを少なくする。さらに、二重拡散ソース構造は、
他の態様では単一拡散ソース構造により占有されるより
も大きい基板領域を占有する。したがって、費用の割り
に効果が高い態様で、比較的小さいダイ上に高密度のフ
ラッシュＥＥＰＲＯＭセルアレイを与えることが困難で
ある。
【０００９】ソース領域に比較的高い正電圧（すなわち
＋１２Ｖ）が現れる、フラッシュＥＥＰＲＯＭのソース
消去に関連する第３の欠点は、高エネルギ正孔（いわゆ
る「アバランシェ効果」により発生される「熱」正孔）
がソース−基板接合の表面部分に形成され、これらの正
孔がフローティングゲートの下の薄い絶縁層にトラップ
される可能性がかなり高いことである。同様の程度で、
付加的な高エネルギ正孔がいわゆる「バンド間トンネリ
ング導電」機構により発生され、これらもゲート絶縁層
にトラップされる、さらなる危険がある。アバランシェ
で発生された正孔とバンド間で発生された正孔との間の
区別は、ＩＥＥＥエレクトロン・デバイス・レターズ
（IEEE Electron Device Letters）、Ｖｏｌ．９、Ｎ
ｏ．１１、１９８８年１１月、５８８−５９０頁の、チ
イ・チャン（Chi Chang ）他による「ドレインアバラン
シェおよび正孔トラッピングにより引起こされる薄い酸
化膜ＭＯＳデバイスのゲートリーク」（Drain-Avalanch
e and Hole-Trapping InducedGate Leakage in Thin-Ox
ide MOS Devices）と題されたＩＥＥＥ論文に記載され
ている。この論文を引用によりここに援用する。
＋１２Ｖ）が現れる、フラッシュＥＥＰＲＯＭのソース
消去に関連する第３の欠点は、高エネルギ正孔（いわゆ
る「アバランシェ効果」により発生される「熱」正孔）
がソース−基板接合の表面部分に形成され、これらの正
孔がフローティングゲートの下の薄い絶縁層にトラップ
される可能性がかなり高いことである。同様の程度で、
付加的な高エネルギ正孔がいわゆる「バンド間トンネリ
ング導電」機構により発生され、これらもゲート絶縁層
にトラップされる、さらなる危険がある。アバランシェ
で発生された正孔とバンド間で発生された正孔との間の
区別は、ＩＥＥＥエレクトロン・デバイス・レターズ
（IEEE Electron Device Letters）、Ｖｏｌ．９、Ｎ
ｏ．１１、１９８８年１１月、５８８−５９０頁の、チ
イ・チャン（Chi Chang ）他による「ドレインアバラン
シェおよび正孔トラッピングにより引起こされる薄い酸
化膜ＭＯＳデバイスのゲートリーク」（Drain-Avalanch
e and Hole-Trapping InducedGate Leakage in Thin-Ox
ide MOS Devices）と題されたＩＥＥＥ論文に記載され
ている。この論文を引用によりここに援用する。
【００１０】フローティングゲートの下の絶縁層の表面
にアバランシェで発生された正孔を生じることは望まし
くない。なぜなら、それは、ランダムに位置されたメモ
リセルの信頼性のあるプログラム、読出、および消去を
妨げるかもしれない（すなわち、ゲートディスターブ現
象）からであり、フローティングゲートの電荷保持時間
を減少する傾向がある（ゲート絶縁層にトラップされた
正孔は、上方にフローティングゲートに移動し、フロー
ティングゲートの負プログラム電荷を中和するかもしれ
ない。）からである。特に、消去の間に、いくつかのメ
モリセルは他のものより多くの熱正孔を発生するかもし
れず、したがってそれらのフローティングゲートはより
速い速度で放電される。これは、メモリチップ全体にわ
たって不均一な消去を生じる。消去の間にフローティン
グゲートに移動しない正孔は、ランダムな時間の間、絶
縁層に残り、次にフローティングゲートに移動し、ここ
で保持されるべき電荷を中和するかもしれない。さら
に、プログラムの間に、絶縁層にトラップされた正孔
は、非選択セルの望ましくないプログラムを引起こすか
もしれない。これらの望ましくない現象は、さらに、Ｉ
ＥＥＥエレクトロン・デバイス・レターズ、Ｖｏｌ．１
０、Ｎｏ．３、１９８９年３月、１１７−１１９頁の、
サミーア・ハダド（Sameer Haddad ）他による「フラッ
シュメモリセルの正孔トラッピングに起因する劣化」
（Degradations Due to Hole Trapping in Flash Memor
y Cells ）と題された論文に記載され、前記論文を引用
によりここに援用する。アバランシェ降伏領域での動作
のさらなる不利な点は、それが消去の間にソース電流の
大きさを増すことである。
にアバランシェで発生された正孔を生じることは望まし
くない。なぜなら、それは、ランダムに位置されたメモ
リセルの信頼性のあるプログラム、読出、および消去を
妨げるかもしれない（すなわち、ゲートディスターブ現
象）からであり、フローティングゲートの電荷保持時間
を減少する傾向がある（ゲート絶縁層にトラップされた
正孔は、上方にフローティングゲートに移動し、フロー
ティングゲートの負プログラム電荷を中和するかもしれ
ない。）からである。特に、消去の間に、いくつかのメ
モリセルは他のものより多くの熱正孔を発生するかもし
れず、したがってそれらのフローティングゲートはより
速い速度で放電される。これは、メモリチップ全体にわ
たって不均一な消去を生じる。消去の間にフローティン
グゲートに移動しない正孔は、ランダムな時間の間、絶
縁層に残り、次にフローティングゲートに移動し、ここ
で保持されるべき電荷を中和するかもしれない。さら
に、プログラムの間に、絶縁層にトラップされた正孔
は、非選択セルの望ましくないプログラムを引起こすか
もしれない。これらの望ましくない現象は、さらに、Ｉ
ＥＥＥエレクトロン・デバイス・レターズ、Ｖｏｌ．１
０、Ｎｏ．３、１９８９年３月、１１７−１１９頁の、
サミーア・ハダド（Sameer Haddad ）他による「フラッ
シュメモリセルの正孔トラッピングに起因する劣化」
（Degradations Due to Hole Trapping in Flash Memor
y Cells ）と題された論文に記載され、前記論文を引用
によりここに援用する。アバランシェ降伏領域での動作
のさらなる不利な点は、それが消去の間にソース電流の
大きさを増すことである。
【００１１】ソース消去技術の第４の欠点は、ソース領
域への電子および正孔注入のために、ソース領域での移
動度の低下を引起こすことである。この劣化は、フラッ
シュＥＥＰＲＯＭセルの性能を低下するかもしれない。
域への電子および正孔注入のために、ソース領域での移
動度の低下を引起こすことである。この劣化は、フラッ
シュＥＥＰＲＯＭセルの性能を低下するかもしれない。
【００１２】負電位ゲート消去動作は、ソース領域に＋
５Ｖを、制御ゲートに負電圧を、かつ基板に０Ｖを印加
し、一方それぞれのメモリセルのドレインをフローティ
ング状態にすることにより引起こされる。この負電圧は
最大−１０Ｖにもなるかもしれない。負電位ゲート消去
技術の利点の１つは、消去の間にソース電圧を＋５Ｖま
で下げることである。これは、高エネルギ正孔が生じる
可能性を非常に少なくし、信頼性を向上する。負電位ゲ
ート消去技術の他の利点は、それにより、（ソース消去
技術の場合の＋１２Ｖの電源ではなく）１つの＋５Ｖの
電源だけを必要とすることと、すべてのトンネリングが
ソース−ゲートの重なり合いの小さい領域を通るので、
チャネルの欠陥に感応的でないこととである。しかしな
がら、いくつかの欠点が負電位ゲート消去動作と関連す
るかもしれない。
５Ｖを、制御ゲートに負電圧を、かつ基板に０Ｖを印加
し、一方それぞれのメモリセルのドレインをフローティ
ング状態にすることにより引起こされる。この負電圧は
最大−１０Ｖにもなるかもしれない。負電位ゲート消去
技術の利点の１つは、消去の間にソース電圧を＋５Ｖま
で下げることである。これは、高エネルギ正孔が生じる
可能性を非常に少なくし、信頼性を向上する。負電位ゲ
ート消去技術の他の利点は、それにより、（ソース消去
技術の場合の＋１２Ｖの電源ではなく）１つの＋５Ｖの
電源だけを必要とすることと、すべてのトンネリングが
ソース−ゲートの重なり合いの小さい領域を通るので、
チャネルの欠陥に感応的でないこととである。しかしな
がら、いくつかの欠点が負電位ゲート消去動作と関連す
るかもしれない。
【００１３】第１に、消去のために制御ゲートで必要と
される−１０Ｖを与えるために、負電荷のチャージポン
プが必要である。また、＋３Ｖの電源電圧の動作の場
合、消去の間にソース領域に必要な＋５Ｖを与えるため
に、正電荷のチャージポンプも必要であるかもしれな
い。第２の欠点は、二重拡散ソース構造が多くの場合に
必要であるとされているために、負電位ゲート消去技術
が高密度のＥＥＰＲＯＭセルアレイを与えることができ
ないことである。第３に、フラッシュＥＥＰＲＯＭセル
の消去後のしきい値電圧（Ｖｔ）分布がより広く、これ
は望ましくない。狭い、消去後のＶｔ分布が望ましい。
特に、しきい値電圧の分布を考慮して設計されたセンス
アンプの安全マージンが減少され得るためである。
される−１０Ｖを与えるために、負電荷のチャージポン
プが必要である。また、＋３Ｖの電源電圧の動作の場
合、消去の間にソース領域に必要な＋５Ｖを与えるため
に、正電荷のチャージポンプも必要であるかもしれな
い。第２の欠点は、二重拡散ソース構造が多くの場合に
必要であるとされているために、負電位ゲート消去技術
が高密度のＥＥＰＲＯＭセルアレイを与えることができ
ないことである。第３に、フラッシュＥＥＰＲＯＭセル
の消去後のしきい値電圧（Ｖｔ）分布がより広く、これ
は望ましくない。狭い、消去後のＶｔ分布が望ましい。
特に、しきい値電圧の分布を考慮して設計されたセンス
アンプの安全マージンが減少され得るためである。
【００１４】チャネル消去動作は、基板に高い正電圧
を、かつ制御ゲートに０Ｖを印加し、一方それぞれのメ
モリセルのソースおよびドレイン領域の両方をフローテ
ィング状態にすることにより引起こされる。この正電圧
は最大＋１２Ｖにもなるかもしれない。チャネル消去技
術の利点の１つは、単一拡散ソース構造を用いることが
できることであり、これは、メモリセルの大きさを減少
するのを可能にし、より高い密度のフラッシュＥＥＰＲ
ＯＭアレイをもたらす。他の利点は、基板の高電圧が＋
３Ｖの電源からポンプされ得るので、別個の＋１２Ｖの
電源が必要でないことである。さらに、ソースがフロー
ティング状態なので、一般には高エネルギ正孔と関連す
る信頼性の問題がない。
を、かつ制御ゲートに０Ｖを印加し、一方それぞれのメ
モリセルのソースおよびドレイン領域の両方をフローテ
ィング状態にすることにより引起こされる。この正電圧
は最大＋１２Ｖにもなるかもしれない。チャネル消去技
術の利点の１つは、単一拡散ソース構造を用いることが
できることであり、これは、メモリセルの大きさを減少
するのを可能にし、より高い密度のフラッシュＥＥＰＲ
ＯＭアレイをもたらす。他の利点は、基板の高電圧が＋
３Ｖの電源からポンプされ得るので、別個の＋１２Ｖの
電源が必要でないことである。さらに、ソースがフロー
ティング状態なので、一般には高エネルギ正孔と関連す
る信頼性の問題がない。
【００１５】また、いくつかの欠点がチャネル消去動作
と関連するかもしれない。第１に、消去が、チャネル全
体を通るトンネリングを必要とするので、チャネル消去
動作は、チャネルで見出される欠陥に非常に感応的であ
る。これは潜在的な歩留りの問題に繋がるかもしれな
い。第２に、フラッシュＥＥＰＲＯＭセルの消去後のＶ
ｔ分布が、３つの従来の消去技術の中で最も広く、これ
は非常に望ましくない。
と関連するかもしれない。第１に、消去が、チャネル全
体を通るトンネリングを必要とするので、チャネル消去
動作は、チャネルで見出される欠陥に非常に感応的であ
る。これは潜在的な歩留りの問題に繋がるかもしれな
い。第２に、フラッシュＥＥＰＲＯＭセルの消去後のＶ
ｔ分布が、３つの従来の消去技術の中で最も広く、これ
は非常に望ましくない。
【００１６】したがって、そのような従来の技術と関連
する欠点を最小にしながら、従来の消去技術の利点を組
合せた消去動作を可能にする方法およびフラッシュＥＥ
ＰＲＯＭメモリセル構造を有する必要がある。この発明
はそのような必要に対処する。
する欠点を最小にしながら、従来の消去技術の利点を組
合せた消去動作を可能にする方法およびフラッシュＥＥ
ＰＲＯＭメモリセル構造を有する必要がある。この発明
はそのような必要に対処する。
【００１７】
【発明の概要】この発明の１つの局面は、フラッシュＥ
ＥＰＲＯＭアレイのメモリセルの消去の間にソース領域
に印加されるべき＋３Ｖから高い正電圧までのチャージ
ポンピングの効果を向上することである。
ＥＰＲＯＭアレイのメモリセルの消去の間にソース領域
に印加されるべき＋３Ｖから高い正電圧までのチャージ
ポンピングの効果を向上することである。
【００１８】この発明の他の局面は、消去の間にメモリ
セルのソース電流を減少し、セルに単一拡散ソース領域
を用いるのを可能にすることである。
セルのソース電流を減少し、セルに単一拡散ソース領域
を用いるのを可能にすることである。
【００１９】この発明のさらに他の局面は、メモリセル
上に単一拡散ソース領域を用いることにより、フラッシ
ュＥＥＰＲＯＭセルアレイの密度を増すことである。
上に単一拡散ソース領域を用いることにより、フラッシ
ュＥＥＰＲＯＭセルアレイの密度を増すことである。
【００２０】他の局面は、メモリセルに単一拡散ソース
領域を用いることにより、フラッシュＥＥＰＲＯＭセル
アレイの製造プロセスを簡単にし、少なくとも１つの注
入ステップおよび１つの臨界的なマスクステップをなく
すことである。
領域を用いることにより、フラッシュＥＥＰＲＯＭセル
アレイの製造プロセスを簡単にし、少なくとも１つの注
入ステップおよび１つの臨界的なマスクステップをなく
すことである。
【００２１】この発明のさらに他の局面は、消去の間に
基板電流を最小にし、高エネルギ正孔の形成を抑制する
ことにより、メモリセルの信頼性を向上することであ
る。
基板電流を最小にし、高エネルギ正孔の形成を抑制する
ことにより、メモリセルの信頼性を向上することであ
る。
【００２２】他の局面は、負電荷のチャージポンプを用
いないことにより、フラッシュＥＥＰＲＯＭの回路設計
を簡単にすることである。
いないことにより、フラッシュＥＥＰＲＯＭの回路設計
を簡単にすることである。
【００２３】さらに他の局面は、消去の間にソース領域
に高い正電圧を印加することにより、メモリセルの消去
後のＶｔ分布を狭くすることである。
に高い正電圧を印加することにより、メモリセルの消去
後のＶｔ分布を狭くすることである。
【００２４】さらに他の局面は、ソース領域とゲート領
域との間の重なり合い領域を介してフラッシュＥＥＰＲ
ＯＭセルを消去することにより、チャネルの欠陥に対す
る歩留りの感度を最小にすることである。
域との間の重なり合い領域を介してフラッシュＥＥＰＲ
ＯＭセルを消去することにより、チャネルの欠陥に対す
る歩留りの感度を最小にすることである。
【００２５】この発明の付加的な局面、利点、および新
規の特徴は、一部分は以下の説明で述べられ、かつ一部
分は、以下のものを試験すると当業者には明らかにな
り、またはこの発明の実施により理解され得る。この発
明の局面および利点は、特に前掲の特許請求の範囲に示
される手段および組合せによって理解されかつ達成され
得る。これらの目的および局面に従うと、この発明は、
基板上に形成されたメモリセルを消去するための方法の
提供に関する。メモリセルは、フローティングゲート
と、フローティングゲートの上に位置決めされる制御ゲ
ートと、ソース領域と、ドレイン領域とを含む。この方
法は、ソース領域に第１の電圧を印加するステップと、
制御ゲートに第２の電圧を印加するステップと、基板を
フローティング状態とするステップとを含む。
規の特徴は、一部分は以下の説明で述べられ、かつ一部
分は、以下のものを試験すると当業者には明らかにな
り、またはこの発明の実施により理解され得る。この発
明の局面および利点は、特に前掲の特許請求の範囲に示
される手段および組合せによって理解されかつ達成され
得る。これらの目的および局面に従うと、この発明は、
基板上に形成されたメモリセルを消去するための方法の
提供に関する。メモリセルは、フローティングゲート
と、フローティングゲートの上に位置決めされる制御ゲ
ートと、ソース領域と、ドレイン領域とを含む。この方
法は、ソース領域に第１の電圧を印加するステップと、
制御ゲートに第２の電圧を印加するステップと、基板を
フローティング状態とするステップとを含む。
【００２６】他の局面では、第１の正電圧が約＋５Ｖか
ら＋１２Ｖの範囲であり、第２の電圧が０Ｖ以下であ
る。
ら＋１２Ｖの範囲であり、第２の電圧が０Ｖ以下であ
る。
【００２７】この発明はまた、消去のためにファウラー
−ノルドハイムトンネリングを用いる、基板上に形成さ
れたフラッシュＥＥＰＲＯＭメモリセルを制御する方法
の提供に関する。メモリセルは、ソース領域と、チャネ
ル領域と、ドレイン領域と、チャネル領域の上に位置決
めされるフローティングゲートと、フローティングゲー
トの上に位置決めされる制御ゲートとを含む。ソース領
域は単一拡散であり、これは製造プロセスを簡単にしか
つ費用を減少する。さらに、単一拡散ソース領域は、チ
ャネル領域の長さを縮小し、これはより小さいメモリセ
ルを可能にする。消去の間にメモリセルを制御する方法
は、第１の正電圧をソース領域に印加するステップと、
第２の正でない電圧を制御ゲートに印加するステップ
と、基板をフローティング状態とするステップとを含
む。
−ノルドハイムトンネリングを用いる、基板上に形成さ
れたフラッシュＥＥＰＲＯＭメモリセルを制御する方法
の提供に関する。メモリセルは、ソース領域と、チャネ
ル領域と、ドレイン領域と、チャネル領域の上に位置決
めされるフローティングゲートと、フローティングゲー
トの上に位置決めされる制御ゲートとを含む。ソース領
域は単一拡散であり、これは製造プロセスを簡単にしか
つ費用を減少する。さらに、単一拡散ソース領域は、チ
ャネル領域の長さを縮小し、これはより小さいメモリセ
ルを可能にする。消去の間にメモリセルを制御する方法
は、第１の正電圧をソース領域に印加するステップと、
第２の正でない電圧を制御ゲートに印加するステップ
と、基板をフローティング状態とするステップとを含
む。
【００２８】この発明の他の局面に従うと、この方法
は、狭い、消去後のしきい値電圧分布を得るために、過
消去されたビットのＶｔ修正を行なうステップをさらに
含む。この過消去されたビットのＶｔ修正ステップは、
第３の電圧をソース領域に印加するステップと、第４の
電圧を制御ゲートに印加するステップと、第５の電圧を
基板に印加するステップと、第６の電圧をドレイン領域
に印加するステップとを含む。
は、狭い、消去後のしきい値電圧分布を得るために、過
消去されたビットのＶｔ修正を行なうステップをさらに
含む。この過消去されたビットのＶｔ修正ステップは、
第３の電圧をソース領域に印加するステップと、第４の
電圧を制御ゲートに印加するステップと、第５の電圧を
基板に印加するステップと、第６の電圧をドレイン領域
に印加するステップとを含む。
【００２９】この発明はまた、プログラム可能かつ消去
可能であるメモリセルの提供に関する。メモリセルは、
第１の型の第１の基板と、第１の基板上に形成される第
２の型の単一拡散ソース領域と、第１の基板上に形成さ
れる第２の型のドレイン領域と、第１の基板上に形成さ
れる第１の型のチャネルと、前記チャネルの上に位置決
めされるフローティングゲートと、フローティングゲー
トの上に位置決めされる制御ゲートとを含む。チャネル
は、ソース領域とドレイン領域との間に位置決めされ
る。ソース領域は、より小さいメモリセルが形成され得
るように、チャネルの長さを最小にするために、単一拡
散である。
可能であるメモリセルの提供に関する。メモリセルは、
第１の型の第１の基板と、第１の基板上に形成される第
２の型の単一拡散ソース領域と、第１の基板上に形成さ
れる第２の型のドレイン領域と、第１の基板上に形成さ
れる第１の型のチャネルと、前記チャネルの上に位置決
めされるフローティングゲートと、フローティングゲー
トの上に位置決めされる制御ゲートとを含む。チャネル
は、ソース領域とドレイン領域との間に位置決めされ
る。ソース領域は、より小さいメモリセルが形成され得
るように、チャネルの長さを最小にするために、単一拡
散である。
【００３０】この発明はまた、プログラム可能かつ消去
可能なメモリセルのアレイと、複数のビット線と、複数
個のワード線とを含むフラッシュＥＥＰＲＯＭの提供に
関する。メモリセルは、行および列に配置される。各メ
モリセルは、第１の型の第１の基板と、第１の基板上に
形成される第２の型のソース領域と、第１の基板上に形
成される第２の型のドレイン領域と、第１の基板上に形
成される第１の型のチャネルと、前記チャネル上に位置
決めされるフローティングゲートと、前記フローティン
グゲート上に位置決めされる制御ゲートとを含む。チャ
ネルは、ソース領域とドレイン領域との間に位置決めさ
れる。ソース領域は、より小さいメモリセルが形成され
得るように、チャネルの長さを最小にするために、単一
拡散である。各ビット線は、アレイのセルの列の１つの
ドレインに結合され、かつ各ワード線は、アレイのセル
の行の１つのゲートに結合される。
可能なメモリセルのアレイと、複数のビット線と、複数
個のワード線とを含むフラッシュＥＥＰＲＯＭの提供に
関する。メモリセルは、行および列に配置される。各メ
モリセルは、第１の型の第１の基板と、第１の基板上に
形成される第２の型のソース領域と、第１の基板上に形
成される第２の型のドレイン領域と、第１の基板上に形
成される第１の型のチャネルと、前記チャネル上に位置
決めされるフローティングゲートと、前記フローティン
グゲート上に位置決めされる制御ゲートとを含む。チャ
ネルは、ソース領域とドレイン領域との間に位置決めさ
れる。ソース領域は、より小さいメモリセルが形成され
得るように、チャネルの長さを最小にするために、単一
拡散である。各ビット線は、アレイのセルの列の１つの
ドレインに結合され、かつ各ワード線は、アレイのセル
の行の１つのゲートに結合される。
【００３１】この発明の他の局面に従うと、各メモリセ
ルは、第１の型の第２の基板と、第２の基板上に形成さ
れる第２の型の深いウェルとをさらに含む。第１の基板
は深いウェル上に形成される。
ルは、第１の型の第２の基板と、第２の基板上に形成さ
れる第２の型の深いウェルとをさらに含む。第１の基板
は深いウェル上に形成される。
【００３２】さらに他の局面では、フラッシュＥＥＰＲ
ＯＭは、メモリセルの消去の間、第１の基板をフローテ
ィング状態とする手段を含む。
ＯＭは、メモリセルの消去の間、第１の基板をフローテ
ィング状態とする手段を含む。
【００３３】この発明のさらに他の局面および利点は、
発明者により企図される、この発明を実施するベストモ
ードを単に例示するものとして、この発明の好ましい実
施例だけが示されかつ説明される、次の詳細な説明から
当業者には容易に明らかになるであろう。理解されるよ
うに、この発明には他のおよび異なる実施例が可能であ
り、かつそのいくつかの詳細には、すべてこの発明から
逸脱することなしに、さまざまな明らかな点において変
形例が可能である。したがって、図面および説明は、限
定するものではなく本質的には例示するものと見なされ
るべきである。
発明者により企図される、この発明を実施するベストモ
ードを単に例示するものとして、この発明の好ましい実
施例だけが示されかつ説明される、次の詳細な説明から
当業者には容易に明らかになるであろう。理解されるよ
うに、この発明には他のおよび異なる実施例が可能であ
り、かつそのいくつかの詳細には、すべてこの発明から
逸脱することなしに、さまざまな明らかな点において変
形例が可能である。したがって、図面および説明は、限
定するものではなく本質的には例示するものと見なされ
るべきである。
【００３４】フローティング基板消去技術を用いること
により、この発明の方法および構造は、より低い電源電
圧、たとえば＋３Ｖとの互換性を与え、製造プロセスを
簡単にしかつメモリセルの密度を増す単一拡散ソース領
域の使用を可能にし、高エネルギ正孔の形成を抑制する
ことにより信頼性を向上し、負電荷のチャージポンプを
用いないことにより回路設計を簡単にし、消去後のＶｔ
分布を狭くし、かつチャネルの欠陥に対する歩留りの感
度を最小にする。
により、この発明の方法および構造は、より低い電源電
圧、たとえば＋３Ｖとの互換性を与え、製造プロセスを
簡単にしかつメモリセルの密度を増す単一拡散ソース領
域の使用を可能にし、高エネルギ正孔の形成を抑制する
ことにより信頼性を向上し、負電荷のチャージポンプを
用いないことにより回路設計を簡単にし、消去後のＶｔ
分布を狭くし、かつチャネルの欠陥に対する歩留りの感
度を最小にする。
【００３５】
【好ましい実施例の説明】以下の詳細な説明は、この発
明を実施するために発明者により現在のところ企図され
るベストモードについてである。これらの好ましい実施
例の説明が単に例示するものであり、かつそれらが限定
する意味で見なされるべきでないことが理解されるべき
である。
明を実施するために発明者により現在のところ企図され
るベストモードについてである。これらの好ましい実施
例の説明が単に例示するものであり、かつそれらが限定
する意味で見なされるべきでないことが理解されるべき
である。
【００３６】図１を参照すると、消去のためにソース消
去技術を用いるフラッシュＥＥＰＲＯＭアレイのメモリ
セル２０の断面図が示される。大きい数、Ｎ×Ｍ（すな
わち、１，０００以上）のそのようなセル２０が、典型
的にはＮ×Ｍのマトリックス状に１つの集積回路チップ
上に設けられ、かつチップ全体の電力要求が１つのセル
２０のＮ×Ｍ倍であることが理解されるべきである。
去技術を用いるフラッシュＥＥＰＲＯＭアレイのメモリ
セル２０の断面図が示される。大きい数、Ｎ×Ｍ（すな
わち、１，０００以上）のそのようなセル２０が、典型
的にはＮ×Ｍのマトリックス状に１つの集積回路チップ
上に設けられ、かつチップ全体の電力要求が１つのセル
２０のＮ×Ｍ倍であることが理解されるべきである。
【００３７】図１に見られるように、フラッシュＥＥＰ
ＲＯＭセル２０は、Ｎ＋ドレイン領域２４と、Ｎ型二重
拡散ソース領域２６と、ドレイン領域２４と二重拡散ソ
ース領域２６との間に位置決めされるチャネル領域２８
とが中に埋込まれたＰ型基板２２上に形成され得る。二
重拡散ソース領域２６は、二重拡散接合（ＤＤＪ）とし
て通常知られている、深く拡散されるが軽くドープされ
たＮウェル３０（リンドープ）と、ＤＤＪ３０内に埋込
まれた、より重くドープされるがより浅いＮ＋ウェル３
２（ヒ素ドープ）とから形成される。ＤＤＪ３０は、浅
いウェル３２から、二重拡散の長さ、すなわち図１で示
されるＬDD、の２倍である大きさまで外側に拡散する。
比較的薄いゲート絶縁層３６（すなわち、約１００オン
グストロームの厚さの酸化物）は、基板２２の表面と導
電性ポリシリコンフローティングゲート３８との間に置
かれる。ポリシリコン制御ゲート４０は、層間絶縁層４
２によりフローティングゲート３８の上に絶縁してサポ
ートされる。ドレイン端子５０、ソース端子５２、制御
ゲート端子５４、および基板端子５６は、電圧を受ける
ために、ドレイン領域２４、ソース領域２６、制御ゲー
ト４０、およびＰ基板２２にそれぞれ結合される。
ＲＯＭセル２０は、Ｎ＋ドレイン領域２４と、Ｎ型二重
拡散ソース領域２６と、ドレイン領域２４と二重拡散ソ
ース領域２６との間に位置決めされるチャネル領域２８
とが中に埋込まれたＰ型基板２２上に形成され得る。二
重拡散ソース領域２６は、二重拡散接合（ＤＤＪ）とし
て通常知られている、深く拡散されるが軽くドープされ
たＮウェル３０（リンドープ）と、ＤＤＪ３０内に埋込
まれた、より重くドープされるがより浅いＮ＋ウェル３
２（ヒ素ドープ）とから形成される。ＤＤＪ３０は、浅
いウェル３２から、二重拡散の長さ、すなわち図１で示
されるＬDD、の２倍である大きさまで外側に拡散する。
比較的薄いゲート絶縁層３６（すなわち、約１００オン
グストロームの厚さの酸化物）は、基板２２の表面と導
電性ポリシリコンフローティングゲート３８との間に置
かれる。ポリシリコン制御ゲート４０は、層間絶縁層４
２によりフローティングゲート３８の上に絶縁してサポ
ートされる。ドレイン端子５０、ソース端子５２、制御
ゲート端子５４、および基板端子５６は、電圧を受ける
ために、ドレイン領域２４、ソース領域２６、制御ゲー
ト４０、およびＰ基板２２にそれぞれ結合される。
【００３８】プログラムの場合、メモリチップ上に与え
られる他のメモリセルのプログラムを禁止しながら、特
定の行および列の特定の１つのメモリセル２０をプログ
ラムすることが望ましい。プログラムの間に、プログラ
ムされるべきメモリセルのソース領域２６および基板２
２は、それぞれ端子５２および端子５６を介して接地に
接続され、ドレイン領域２４は、端子５０を介して比較
的高い電圧（たとえば、＋５Ｖから＋９Ｖ）に結合さ
れ、かつ制御ゲート４０は、端子５４を介して比較的高
い電圧レベル（たとえば、＋１０Ｖ）に接続される。電
子はソース領域２６からドレイン領域２４に加速され、
いわゆる「熱電子」がドレイン領域２４の近くで発生さ
れる。熱電子のいくつかは、比較的薄いゲート絶縁層３
６（Ｄｉｅｌ−１）を通って注入され、かつフローティ
ングゲート（ＦＧ）３８にトラップされ、それによりＦ
Ｇ３８に負電位を与える。このプログラムモードは、オ
フチップ電源から比較的多い電流を必要とする。
られる他のメモリセルのプログラムを禁止しながら、特
定の行および列の特定の１つのメモリセル２０をプログ
ラムすることが望ましい。プログラムの間に、プログラ
ムされるべきメモリセルのソース領域２６および基板２
２は、それぞれ端子５２および端子５６を介して接地に
接続され、ドレイン領域２４は、端子５０を介して比較
的高い電圧（たとえば、＋５Ｖから＋９Ｖ）に結合さ
れ、かつ制御ゲート４０は、端子５４を介して比較的高
い電圧レベル（たとえば、＋１０Ｖ）に接続される。電
子はソース領域２６からドレイン領域２４に加速され、
いわゆる「熱電子」がドレイン領域２４の近くで発生さ
れる。熱電子のいくつかは、比較的薄いゲート絶縁層３
６（Ｄｉｅｌ−１）を通って注入され、かつフローティ
ングゲート（ＦＧ）３８にトラップされ、それによりＦ
Ｇ３８に負電位を与える。このプログラムモードは、オ
フチップ電源から比較的多い電流を必要とする。
【００３９】消去の間、高い正電圧ＶS ＝＋１２Ｖがソ
ース端子５２を介してソース領域２６に印加される。接
地電位ＶG ＝０Ｖが、制御端子５４を介して制御ゲート
４０に印加される。接地電位ＶSub ＝０Ｖが、基板端子
５６を介して基板２２に印加される。ドレイン領域２４
の電圧ＶD は、フローティング状態とされる。このモー
ドでは、プログラムの間にフローティングゲート３８に
先にストアされた電子６０は、制御ゲート４０とソース
領域２６との間に確立された電界（ＶGS＝−１２Ｖ）の
結果として、ファウラー−ノルドハイムトンネリングに
よりフローティングゲート−ソースの重なり合い領域６
２を通り、かつソース領域２６に移動する。典型的に
は、すべてのセルは、一括消去が開始される前にプログ
ラムされる。
ース端子５２を介してソース領域２６に印加される。接
地電位ＶG ＝０Ｖが、制御端子５４を介して制御ゲート
４０に印加される。接地電位ＶSub ＝０Ｖが、基板端子
５６を介して基板２２に印加される。ドレイン領域２４
の電圧ＶD は、フローティング状態とされる。このモー
ドでは、プログラムの間にフローティングゲート３８に
先にストアされた電子６０は、制御ゲート４０とソース
領域２６との間に確立された電界（ＶGS＝−１２Ｖ）の
結果として、ファウラー−ノルドハイムトンネリングに
よりフローティングゲート−ソースの重なり合い領域６
２を通り、かつソース領域２６に移動する。典型的に
は、すべてのセルは、一括消去が開始される前にプログ
ラムされる。
【００４０】ソース領域２６は、ソース端子５２に印加
された正電圧＋１２Ｖの結果として、消去モードの間に
Ｐ型基板２２に対して逆バイアスされる。高エネルギ正
孔６４は、主にいわゆるアバランシェ効果の結果とし
て、かつより少ない程度でいわゆるバンド間導電効果の
結果として、基板表面のトンネリング領域６２に発生さ
れ、かつこれらの正孔６４は、薄いゲート絶縁層３６
（Ｄｉｅｌ−１）にトラップされる。
された正電圧＋１２Ｖの結果として、消去モードの間に
Ｐ型基板２２に対して逆バイアスされる。高エネルギ正
孔６４は、主にいわゆるアバランシェ効果の結果とし
て、かつより少ない程度でいわゆるバンド間導電効果の
結果として、基板表面のトンネリング領域６２に発生さ
れ、かつこれらの正孔６４は、薄いゲート絶縁層３６
（Ｄｉｅｌ−１）にトラップされる。
【００４１】約＋１２Ｖの高電圧レベルでソース領域２
６を、かつ０Ｖで基板２２を動作させることから、いく
つかの不利な点が生じる。この高電圧は、アバランシェ
効果により引起こされる、多数の熱正孔６４の発生の原
因である。セル２０が消去されないとき（データ保持時
間）に負電荷（電子）を保持するフローティングゲート
３８の能力は、トラップされた正孔により劣化する。こ
れらのトラップされた正孔は、フローティングゲート３
８に移動しかつその中の負電荷を中和する傾向があるた
めである。そのようなセルの大きいＮ×Ｍのアレイのセ
ル２０の各々を消去するために必要とされるソース電流
および対応する電力の大きさは、アバランシェ現象のた
めにかなり増大する。したがって、各々がかなりの電流
および／または電力供給能力を有する２つの別個の電
源、すなわち＋５Ｖおよび＋１２Ｖの電源が、プログラ
ムおよび一括消去モードで集積化メモリ回路を動作させ
るために必要である。
６を、かつ０Ｖで基板２２を動作させることから、いく
つかの不利な点が生じる。この高電圧は、アバランシェ
効果により引起こされる、多数の熱正孔６４の発生の原
因である。セル２０が消去されないとき（データ保持時
間）に負電荷（電子）を保持するフローティングゲート
３８の能力は、トラップされた正孔により劣化する。こ
れらのトラップされた正孔は、フローティングゲート３
８に移動しかつその中の負電荷を中和する傾向があるた
めである。そのようなセルの大きいＮ×Ｍのアレイのセ
ル２０の各々を消去するために必要とされるソース電流
および対応する電力の大きさは、アバランシェ現象のた
めにかなり増大する。したがって、各々がかなりの電流
および／または電力供給能力を有する２つの別個の電
源、すなわち＋５Ｖおよび＋１２Ｖの電源が、プログラ
ムおよび一括消去モードで集積化メモリ回路を動作させ
るために必要である。
【００４２】先に説明したように、ソース消去技術の他
の欠点は、メモリセルの大きさを望ましくなく増大する
二重拡散ソース構造が必要であることと、ソース領域で
の移動度の低下を引起こす、ソース領域への電子の注入
とである。
の欠点は、メモリセルの大きさを望ましくなく増大する
二重拡散ソース構造が必要であることと、ソース領域で
の移動度の低下を引起こす、ソース領域への電子の注入
とである。
【００４３】図２を参照すると、消去のために負電位ゲ
ート消去技術を用いるフラッシュＥＥＰＲＯＭアレイの
同様のメモリセル７０の断面図が示される。同じ参照符
号が、図１について既に説明した同じ素子を示すために
図２で用いられる。メモリセル７０のプログラムモード
は、上で説明したメモリセル２０のものと同じである。
ート消去技術を用いるフラッシュＥＥＰＲＯＭアレイの
同様のメモリセル７０の断面図が示される。同じ参照符
号が、図１について既に説明した同じ素子を示すために
図２で用いられる。メモリセル７０のプログラムモード
は、上で説明したメモリセル２０のものと同じである。
【００４４】消去の間、正電圧ＶS ＝＋５Ｖが、ソース
端子５２を介してソース領域２６に印加される。負電位
ＶG ＝−１０Ｖが、制御端子５４を介して制御ゲート４
０に印加される。接地電位ＶSub ＝０Ｖが、基板端子５
６を介して基板２２に印加される。ドレイン領域２４の
電圧ＶD は、フローティング状態とされる。このモード
では、プログラムの間にフローティングゲート３８に先
にストアされた電子６０は、制御ゲート４０とソース領
域２６との間に確立された電界（ＶGS＝−１５Ｖ）の結
果として、ファウラー−ノルドハイムトンネリングとし
てフローティングゲート−ソースの重なり合い領域６２
を通り、かつソース領域２６に移動する。
端子５２を介してソース領域２６に印加される。負電位
ＶG ＝−１０Ｖが、制御端子５４を介して制御ゲート４
０に印加される。接地電位ＶSub ＝０Ｖが、基板端子５
６を介して基板２２に印加される。ドレイン領域２４の
電圧ＶD は、フローティング状態とされる。このモード
では、プログラムの間にフローティングゲート３８に先
にストアされた電子６０は、制御ゲート４０とソース領
域２６との間に確立された電界（ＶGS＝−１５Ｖ）の結
果として、ファウラー−ノルドハイムトンネリングとし
てフローティングゲート−ソースの重なり合い領域６２
を通り、かつソース領域２６に移動する。
【００４５】上述したように、負電位ゲート消去技術の
欠点は、メモリセルの大きさを好ましくなく増大する二
重拡散ソース構造が必要であるかもしれないことと、＋
３Ｖの電源電圧の動作のために消去の間に負電荷（−１
０Ｖ）および正電荷（＋５Ｖ）のチャージポンプが必要
であることと、より広い消去後のＶｔ分布とを含む。
欠点は、メモリセルの大きさを好ましくなく増大する二
重拡散ソース構造が必要であるかもしれないことと、＋
３Ｖの電源電圧の動作のために消去の間に負電荷（−１
０Ｖ）および正電荷（＋５Ｖ）のチャージポンプが必要
であることと、より広い消去後のＶｔ分布とを含む。
【００４６】図３を参照すると、消去のためにチャネル
消去技術を用いるフラッシュＥＥＰＲＯＭアレイの同様
のメモリセル８０の断面図が示される。同じ参照符号
が、図１について既に説明した同じ素子を示すために図
３で用いられる。メモリセル８０のプログラムモード
は、上述したメモリセル２０ものと同じである。
消去技術を用いるフラッシュＥＥＰＲＯＭアレイの同様
のメモリセル８０の断面図が示される。同じ参照符号
が、図１について既に説明した同じ素子を示すために図
３で用いられる。メモリセル８０のプログラムモード
は、上述したメモリセル２０ものと同じである。
【００４７】消去の間に、高い正電圧ＶSub ＝＋１２Ｖ
が基板端子５６を介して基板領域２２に印加される。接
地電位ＶG ＝０Ｖが制御端子５４を介して制御ゲート４
０に印加される。ドレイン領域２４の電圧ＶD とソース
領域２６′の電圧ＶS とは、フローティング状態とされ
る。このモードでは、プログラムの間にフローティング
ゲート３８に先にストアされた電子６０は、制御ゲート
４０とソース領域２６との間に確立された電界（ＶGS＝
−１２Ｖ）の結果として、ファウラー−ノルドハイムト
ンネリングとしてフローティングゲート−チャネルの重
なり合い領域６４を通り、かつ基板領域２２に移動す
る。
が基板端子５６を介して基板領域２２に印加される。接
地電位ＶG ＝０Ｖが制御端子５４を介して制御ゲート４
０に印加される。ドレイン領域２４の電圧ＶD とソース
領域２６′の電圧ＶS とは、フローティング状態とされ
る。このモードでは、プログラムの間にフローティング
ゲート３８に先にストアされた電子６０は、制御ゲート
４０とソース領域２６との間に確立された電界（ＶGS＝
−１２Ｖ）の結果として、ファウラー−ノルドハイムト
ンネリングとしてフローティングゲート−チャネルの重
なり合い領域６４を通り、かつ基板領域２２に移動す
る。
【００４８】先に説明したように、チャネル消去技術
が、ＤＤＪの除去を可能にし、これが、長さがより短い
チャネル２８′と、したがってより小さいメモリセル８
０とをもたらすにもかかわらず、この技術と関連するい
くつかの欠点がある。メモリセルのチャネルの欠陥に対
する動作の感度に起因する歩留りの問題と、他の従来の
消去方法と比較して最も広い、消去後のＶｔ分布とが、
チャネル消去技術の主な欠点である。これらの欠点のた
めに、チャネル消去技術は望ましくない。
が、ＤＤＪの除去を可能にし、これが、長さがより短い
チャネル２８′と、したがってより小さいメモリセル８
０とをもたらすにもかかわらず、この技術と関連するい
くつかの欠点がある。メモリセルのチャネルの欠陥に対
する動作の感度に起因する歩留りの問題と、他の従来の
消去方法と比較して最も広い、消去後のＶｔ分布とが、
チャネル消去技術の主な欠点である。これらの欠点のた
めに、チャネル消去技術は望ましくない。
【００４９】図４を参照すると、すべてがこの発明に従
って構成される、動作回路２１０により駆動されるべき
フラッシュＥＥＰＲＯＭセル２１２が示される。同じ参
照符号が、図１について既に説明した同じ素子を示すた
めに図４で用いられる。
って構成される、動作回路２１０により駆動されるべき
フラッシュＥＥＰＲＯＭセル２１２が示される。同じ参
照符号が、図１について既に説明した同じ素子を示すた
めに図４で用いられる。
【００５０】大きい数、Ｎ×Ｍ（すなわち、１，０００
以上）のそのようなセル２１２は、典型的には、Ｎ×Ｍ
マトリックス形式で１つの集積化メモリ回路チップの各
セクタ上に与えられることが理解されるべきである。典
型的には、各メモリ回路は、４から１６のセクタを含み
得る。メモリチップ２５０（図５に示される）全体の電
力要求は、セクタの数×シングルセル２１２の電力のＮ
×Ｍ倍に等しい。
以上）のそのようなセル２１２は、典型的には、Ｎ×Ｍ
マトリックス形式で１つの集積化メモリ回路チップの各
セクタ上に与えられることが理解されるべきである。典
型的には、各メモリ回路は、４から１６のセクタを含み
得る。メモリチップ２５０（図５に示される）全体の電
力要求は、セクタの数×シングルセル２１２の電力のＮ
×Ｍ倍に等しい。
【００５１】図４に見られるように、フラッシュＥＥＰ
ＲＯＭセル２１２は、Ｎ＋ドレイン領域２４およびＮ＋
単一拡散ソース領域２６′が中に埋込まれたＰ型の第１
の基板２２′上に形成され得る。Ｐ型の第１の基板２
２′は、深いＮウェル２２２の上に形成される。この実
施例では、メモリチップ２５０（図５）は複数個のセク
タを含む。この場合、各セクタには１つの深いＮウェル
２２２があり、それぞれのセクタにメモリセルのＮ×Ｍ
のマトリックスのすべてを収容する。深いＮウェル２２
２は、Ｐ型の第２の基板２２上に形成される。
ＲＯＭセル２１２は、Ｎ＋ドレイン領域２４およびＮ＋
単一拡散ソース領域２６′が中に埋込まれたＰ型の第１
の基板２２′上に形成され得る。Ｐ型の第１の基板２
２′は、深いＮウェル２２２の上に形成される。この実
施例では、メモリチップ２５０（図５）は複数個のセク
タを含む。この場合、各セクタには１つの深いＮウェル
２２２があり、それぞれのセクタにメモリセルのＮ×Ｍ
のマトリックスのすべてを収容する。深いＮウェル２２
２は、Ｐ型の第２の基板２２上に形成される。
【００５２】二重拡散ソース領域が必要とされないの
で、チャネル２８′の長さを縮小することができ、これ
はより小さいメモリセル２１２を可能にし、同時に、少
なくとも１つの注入ステップおよび１つの重大なマスク
ステップをなくすことにより製造プロセスを簡単にし、
かつ費用を減少する。制御ゲート４０、フローティング
ゲート３８、ならびに絶縁層３６および４２（Ｄｉｅｌ
−１およびＤｉｅｌ−２）の構成は、図１で説明された
ものと同じである。
で、チャネル２８′の長さを縮小することができ、これ
はより小さいメモリセル２１２を可能にし、同時に、少
なくとも１つの注入ステップおよび１つの重大なマスク
ステップをなくすことにより製造プロセスを簡単にし、
かつ費用を減少する。制御ゲート４０、フローティング
ゲート３８、ならびに絶縁層３６および４２（Ｄｉｅｌ
−１およびＤｉｅｌ−２）の構成は、図１で説明された
ものと同じである。
【００５３】図５は、セクタの複数個のＮ×Ｍ（たとえ
ば、１，０００、１，０００，０００など）のフラッシ
ュＥＥＰＲＯＭメモリセルが、どのように、メモリチッ
プ２５０のそれらの駆動回路に対して位置決めされるか
を図示する。メモリセル２１２は、規則的なマトリック
ス状の態様で配置される。図５に示されるように、制御
ゲート４０を形成する、上のポリシリコン層は、水平に
延びるＭ本のワード線（ＷＬ）を規定するようにパター
ニングされる。絶縁されたかつ上の金属層（ｍｅｔａｌ
−１層）は、セルアドレス格子を規定するように、水平
に延びるＭ本のワード線（ＷＬ）と交差する、垂直に延
びるＮ本のビット線（ＢＬ）を形成するようにパターニ
ングされる。アレイのメモリセル２１２の各々は、ワー
ド線（ＷＬ）とビット線（ＢＬ）との交差部に位置決め
される。各メモリセルの制御ゲート（ＣＧ）４０は、上
のワード線（ＷＬ）により規定され、一方ドレイン領域
２４は、上のビット線（ＢＬ）に接続される。共通のソ
ース線（基板に拡散された導電経路により形成される）
は、すべてのメモリセル２１２のソース領域２６′の各
々を次に隣接するものへ結合する。
ば、１，０００、１，０００，０００など）のフラッシ
ュＥＥＰＲＯＭメモリセルが、どのように、メモリチッ
プ２５０のそれらの駆動回路に対して位置決めされるか
を図示する。メモリセル２１２は、規則的なマトリック
ス状の態様で配置される。図５に示されるように、制御
ゲート４０を形成する、上のポリシリコン層は、水平に
延びるＭ本のワード線（ＷＬ）を規定するようにパター
ニングされる。絶縁されたかつ上の金属層（ｍｅｔａｌ
−１層）は、セルアドレス格子を規定するように、水平
に延びるＭ本のワード線（ＷＬ）と交差する、垂直に延
びるＮ本のビット線（ＢＬ）を形成するようにパターニ
ングされる。アレイのメモリセル２１２の各々は、ワー
ド線（ＷＬ）とビット線（ＢＬ）との交差部に位置決め
される。各メモリセルの制御ゲート（ＣＧ）４０は、上
のワード線（ＷＬ）により規定され、一方ドレイン領域
２４は、上のビット線（ＢＬ）に接続される。共通のソ
ース線（基板に拡散された導電経路により形成される）
は、すべてのメモリセル２１２のソース領域２６′の各
々を次に隣接するものへ結合する。
【００５４】図４を参照して、各メモリセルを動作させ
るための回路２１０をここで説明する。動作回路２１０
は、ソース共通線を介してすべてのセル２１２のソース
領域２６′に接続されるソーススイッチング回路ＳＷ−
Ｓを含む。ゲートスイッチング回路ＳＷ−Ｇは、メモリ
セルの対応する行を駆動するために、水平に延びるワー
ド線（ＷＬ）の各々に設けられる。ドレインスイッチン
グ回路ＳＷ−Ｄは、メモリセル２１２の対応する列を駆
動するために、垂直に延びるビット線（ＢＬ）の各々に
設けられる。１つのセクタにつき１つの基板スイッチン
グ回路ＳＷ−Ｓｕｂがあり、これは、第１の基板２２′
に作動的に結合され、それぞれ対応のセクタのすべての
メモリセル２１２により共有される。
るための回路２１０をここで説明する。動作回路２１０
は、ソース共通線を介してすべてのセル２１２のソース
領域２６′に接続されるソーススイッチング回路ＳＷ−
Ｓを含む。ゲートスイッチング回路ＳＷ−Ｇは、メモリ
セルの対応する行を駆動するために、水平に延びるワー
ド線（ＷＬ）の各々に設けられる。ドレインスイッチン
グ回路ＳＷ−Ｄは、メモリセル２１２の対応する列を駆
動するために、垂直に延びるビット線（ＢＬ）の各々に
設けられる。１つのセクタにつき１つの基板スイッチン
グ回路ＳＷ−Ｓｕｂがあり、これは、第１の基板２２′
に作動的に結合され、それぞれ対応のセクタのすべての
メモリセル２１２により共有される。
【００５５】３つのスイッチング回路ＳＷ−Ｓ、ＳＷ−
ＧおよびＳＷ−Ｄは、図４では各々が５つのスイッチン
グ位置を有するように示される。これらの５つのスイッ
チング位置は、セルプログラムモードを示すために
「Ｐ」、行または列プログラム禁止モードを示すために
「ＰＩ」、セル読出モードを示すために「Ｒ」、行また
は列読出禁止モードを示すために「ＲＩ」、およびセル
消去モードを示すために「Ｅ」とそれぞれ表記される。
スイッチング回路ＳＷ−Ｓｕｂは、図４では２つのスイ
ッチング位置を有するように示される。これらの２つの
スイッチング位置は、セル消去モードを示すために
「Ｅ」、およびセル消去モード以外のモードを示すため
に「ＮＥ」とそれぞれ表記される。
ＧおよびＳＷ−Ｄは、図４では各々が５つのスイッチン
グ位置を有するように示される。これらの５つのスイッ
チング位置は、セルプログラムモードを示すために
「Ｐ」、行または列プログラム禁止モードを示すために
「ＰＩ」、セル読出モードを示すために「Ｒ」、行また
は列読出禁止モードを示すために「ＲＩ」、およびセル
消去モードを示すために「Ｅ」とそれぞれ表記される。
スイッチング回路ＳＷ−Ｓｕｂは、図４では２つのスイ
ッチング位置を有するように示される。これらの２つの
スイッチング位置は、セル消去モードを示すために
「Ｅ」、およびセル消去モード以外のモードを示すため
に「ＮＥ」とそれぞれ表記される。
【００５６】プログラムの間、メモリチップ上に設けら
れた他のメモリセルのプログラムを禁止しながら、特定
の行および列の特定の１つのメモリセル２１２をプログ
ラムすることが望ましい。プログラムされるべきでない
行および列の動作スイッチＳＷ−Ｓ、ＳＷ−Ｇ、および
ＳＷ−Ｄは、プログラム禁止（ＰＩ）位置に各々が設定
される。プログラムされるべきであるセル２１２の行お
よび列の動作スイッチＳＷ−Ｓ、ＳＷ−Ｇ、およびＳＷ
−Ｄは、セルプログラム位置（Ｐ）に差動的に設定され
る。セクタのすべてのメモリセルに結合される動作スイ
ッチＳＷ−Ｓｕｂは、ＮＥに設定される。このプログラ
ム位置（Ｐ）では、プログラムされるべきメモリセルの
ソース２６′が接地に接続され、ドレイン２４が比較的
高い電圧（たとえば、＋４Ｖから＋９Ｖ）に接続され、
制御ゲート４０が比較的高い電圧レベル（たとえば、＋
１２Ｖ）に接続され、かつＰ型基板２２′が０Ｖの接地
電圧に接続される。電子は、ソース２６′からドレイン
２４に加速され、そのためドレイン領域２４の近くでい
わゆる「熱電子」が発生される。熱電子のいくつかは、
比較的薄いゲート絶縁層３６（Ｄｉｅｌ−１）を通って
注入され、かつフローティングゲート（ＦＧ）３８にト
ラップされ、それによりＦＧ３８に負電位を与える。
れた他のメモリセルのプログラムを禁止しながら、特定
の行および列の特定の１つのメモリセル２１２をプログ
ラムすることが望ましい。プログラムされるべきでない
行および列の動作スイッチＳＷ−Ｓ、ＳＷ−Ｇ、および
ＳＷ−Ｄは、プログラム禁止（ＰＩ）位置に各々が設定
される。プログラムされるべきであるセル２１２の行お
よび列の動作スイッチＳＷ−Ｓ、ＳＷ−Ｇ、およびＳＷ
−Ｄは、セルプログラム位置（Ｐ）に差動的に設定され
る。セクタのすべてのメモリセルに結合される動作スイ
ッチＳＷ−Ｓｕｂは、ＮＥに設定される。このプログラ
ム位置（Ｐ）では、プログラムされるべきメモリセルの
ソース２６′が接地に接続され、ドレイン２４が比較的
高い電圧（たとえば、＋４Ｖから＋９Ｖ）に接続され、
制御ゲート４０が比較的高い電圧レベル（たとえば、＋
１２Ｖ）に接続され、かつＰ型基板２２′が０Ｖの接地
電圧に接続される。電子は、ソース２６′からドレイン
２４に加速され、そのためドレイン領域２４の近くでい
わゆる「熱電子」が発生される。熱電子のいくつかは、
比較的薄いゲート絶縁層３６（Ｄｉｅｌ−１）を通って
注入され、かつフローティングゲート（ＦＧ）３８にト
ラップされ、それによりＦＧ３８に負電位を与える。
【００５７】予め定められた行および列の所望のセルが
読出されるべきであるとき、すべての他の行および列の
動作スイッチＳＷ−Ｓ、ＳＷ−Ｇ、およびＳＷ−Ｄは、
読出禁止位置（ＲＩ）に配置され、かつ読出されるべき
セルの行および列の動作スイッチＳＷ−Ｓ、ＳＷ−Ｇ、
およびＳＷ−Ｄは、読出位置（Ｒ）に配置される。ま
た、セクタのすべてのメモリセルに結合される動作スイ
ッチＳＷ−Ｓｕｂは、ＮＥに設定される。
読出されるべきであるとき、すべての他の行および列の
動作スイッチＳＷ−Ｓ、ＳＷ−Ｇ、およびＳＷ−Ｄは、
読出禁止位置（ＲＩ）に配置され、かつ読出されるべき
セルの行および列の動作スイッチＳＷ−Ｓ、ＳＷ−Ｇ、
およびＳＷ−Ｄは、読出位置（Ｒ）に配置される。ま
た、セクタのすべてのメモリセルに結合される動作スイ
ッチＳＷ−Ｓｕｂは、ＮＥに設定される。
【００５８】セクタの消去の間、セクタのすべてのメモ
リセルのすべての動作スイッチは、セル消去位置（Ｅ）
に配置される。比較的高い正電圧ＶS ＝＋１２Ｖがソー
ス領域２６′の各々に印加される。接地電位ＶG ＝０Ｖ
が制御ゲート４０の各々に印加される。各メモリセルの
Ｐ型の第１の基板電圧ＶSub1は、フローティング状態、
すなわち高インピーダンス（Ｈｉ−Ｚ）とされる。ドレ
イン領域２４の各々の電圧ＶD は、フローティング状態
とされる。このモードでは、プログラムの間にフローテ
ィングゲート３８に先にストアされた電子６０は、制御
ゲート４０とソース領域２６′との間に確立された電界
（ＶGS＝−１２Ｖ）の結果として、ファウラー−ノルド
ハイムトンネリングによりフローティングゲート−ソー
スの重なり合い領域６２を通り、かつソース領域２６′
に移動する。
リセルのすべての動作スイッチは、セル消去位置（Ｅ）
に配置される。比較的高い正電圧ＶS ＝＋１２Ｖがソー
ス領域２６′の各々に印加される。接地電位ＶG ＝０Ｖ
が制御ゲート４０の各々に印加される。各メモリセルの
Ｐ型の第１の基板電圧ＶSub1は、フローティング状態、
すなわち高インピーダンス（Ｈｉ−Ｚ）とされる。ドレ
イン領域２４の各々の電圧ＶD は、フローティング状態
とされる。このモードでは、プログラムの間にフローテ
ィングゲート３８に先にストアされた電子６０は、制御
ゲート４０とソース領域２６′との間に確立された電界
（ＶGS＝−１２Ｖ）の結果として、ファウラー−ノルド
ハイムトンネリングによりフローティングゲート−ソー
スの重なり合い領域６２を通り、かつソース領域２６′
に移動する。
【００５９】Ｐ型の第１の基板２２′をフローティング
状態にすることにより、消去の間のソース電流が、非常
に減少する。ＤＣ電流経路が制御ゲート４０とソース領
域２６′との間だけにあるためである。この電流は、セ
ルを消去するために用いられるファウラー−ノルトハイ
ム電流である。ソース電流が小さいので、二重拡散ソー
ス領域は必要でない。ソース領域２６′が単一拡散であ
るとき、二重拡散の重なり合いの距離ＬDDはもはや存在
しない。したがって、ソース領域を形成するのに必要な
基板上の領域は、二重拡散ソース領域を形成するのに必
要なものより小さく、それによりセルの大きさは、代わ
りに単一拡散ソース領域を用いることにより、減少され
得る。約１０％のセルの大きさの減少が実現され得る。
さらに、これは、フラッシュＥＥＰＲＯＭセルアレイの
製造プロセスを簡単にする。少なくとも１つの注入ステ
ップおよび１つの臨界的なマスクステップが除去され、
製造プロセスを簡単にしかつ費用を少なくするためであ
る。
状態にすることにより、消去の間のソース電流が、非常
に減少する。ＤＣ電流経路が制御ゲート４０とソース領
域２６′との間だけにあるためである。この電流は、セ
ルを消去するために用いられるファウラー−ノルトハイ
ム電流である。ソース電流が小さいので、二重拡散ソー
ス領域は必要でない。ソース領域２６′が単一拡散であ
るとき、二重拡散の重なり合いの距離ＬDDはもはや存在
しない。したがって、ソース領域を形成するのに必要な
基板上の領域は、二重拡散ソース領域を形成するのに必
要なものより小さく、それによりセルの大きさは、代わ
りに単一拡散ソース領域を用いることにより、減少され
得る。約１０％のセルの大きさの減少が実現され得る。
さらに、これは、フラッシュＥＥＰＲＯＭセルアレイの
製造プロセスを簡単にする。少なくとも１つの注入ステ
ップおよび１つの臨界的なマスクステップが除去され、
製造プロセスを簡単にしかつ費用を少なくするためであ
る。
【００６０】さらに、消去動作の間のソース電流が小さ
いので、オフチップ（外部）電源２６２を用いて、＋３
Ｖほどの低い電源電圧でオンチップチャージポンプ２６
０により、ソース領域２６′に＋１２Ｖの高い正電圧が
発生され得る。したがって１つの外部電源だけが、消去
モードの間にチップに電力を供給するのに必要である。
これは、多くのフラッシュＥＥＰＲＯＭチップが配置さ
れるべきであるメモリボードの設計を簡単にする。
いので、オフチップ（外部）電源２６２を用いて、＋３
Ｖほどの低い電源電圧でオンチップチャージポンプ２６
０により、ソース領域２６′に＋１２Ｖの高い正電圧が
発生され得る。したがって１つの外部電源だけが、消去
モードの間にチップに電力を供給するのに必要である。
これは、多くのフラッシュＥＥＰＲＯＭチップが配置さ
れるべきであるメモリボードの設計を簡単にする。
【００６１】さらに、消去動作のための負電圧要求がな
いので、負電荷のチャージポンプが必要ではない。これ
は、フラッシュＥＥＰＲＯＭの設計を簡単にする。
いので、負電荷のチャージポンプが必要ではない。これ
は、フラッシュＥＥＰＲＯＭの設計を簡単にする。
【００６２】さらに、メモリセル２１０の信頼性が向上
される。なぜなら、消去の間の基板電流が、Ｐ型の第１
の基板２２′の電位がフローティング状態になるのを可
能にすることにより、かなり減少するからである。これ
は、高エネルギ正孔の形成を非常に抑制する。
される。なぜなら、消去の間の基板電流が、Ｐ型の第１
の基板２２′の電位がフローティング状態になるのを可
能にすることにより、かなり減少するからである。これ
は、高エネルギ正孔の形成を非常に抑制する。
【００６３】さらに、消去の間に＋１２Ｖの高い正電圧
がソース領域２６′に印加されるので、メモリセル２１
０の消去後のＶｔ分布が狭くなる。
がソース領域２６′に印加されるので、メモリセル２１
０の消去後のＶｔ分布が狭くなる。
【００６４】さらに、深いＮウェル２２２の上のＰ型の
第１の基板２２′にフラッシュＥＥＰＲＯＭメモリセル
を形成することにより、プログラムの間に、または過消
去されたビットのＶｔ修正として通常知られている、消
去後の、過消去されたビットのＶｔ修正の間に、約０Ｖ
から−５Ｖの範囲の負電圧（たとえば、−３Ｖ）がＰ型
の第１の基板２２′に印加され得る。これは、プログラ
ムおよび過消去されたビットのＶｔ修正の間に、（通常
「基板効果」として知られているものに起因して）Ｖｔ
を増大しかつドレイン接合の電界を増大し、これは、プ
ログラムおよび／または過消去されたビットのＶｔ修正
の間に、電流を減少し（したがってチャージポンプ設計
の最小電流要求を容易にし）、速度を増し、および／ま
たは電圧を減少するという利点を与える。
第１の基板２２′にフラッシュＥＥＰＲＯＭメモリセル
を形成することにより、プログラムの間に、または過消
去されたビットのＶｔ修正として通常知られている、消
去後の、過消去されたビットのＶｔ修正の間に、約０Ｖ
から−５Ｖの範囲の負電圧（たとえば、−３Ｖ）がＰ型
の第１の基板２２′に印加され得る。これは、プログラ
ムおよび過消去されたビットのＶｔ修正の間に、（通常
「基板効果」として知られているものに起因して）Ｖｔ
を増大しかつドレイン接合の電界を増大し、これは、プ
ログラムおよび／または過消去されたビットのＶｔ修正
の間に、電流を減少し（したがってチャージポンプ設計
の最小電流要求を容易にし）、速度を増し、および／ま
たは電圧を減少するという利点を与える。
【００６５】最後に、チャネル２８の欠陥に対する歩留
りの感度の問題がない。なぜなら、消去動作の間に、電
子６０は、チャネル消去動作の場合のようにチャネル２
８を通るのではなく、ソース領域２６′と制御ゲート４
０との間の重なり合い領域６２を通るからである。
りの感度の問題がない。なぜなら、消去動作の間に、電
子６０は、チャネル消去動作の場合のようにチャネル２
８を通るのではなく、ソース領域２６′と制御ゲート４
０との間の重なり合い領域６２を通るからである。
【００６６】上述の実施例は、この発明を単に例示する
ものである。上の開示が読まれると、当業者にはさまざ
まな代替の設計が明らかになるであろう。たとえば、こ
の発明は、ファウラー−ノルドハイム消去がソース領域
ではなくドレインを介して行なわれる、いわゆる分割ゲ
ートトランジスタに適用され得る。この発明の範囲が上
述の実施例だけに限定されないことが理解されるべきで
ある。
ものである。上の開示が読まれると、当業者にはさまざ
まな代替の設計が明らかになるであろう。たとえば、こ
の発明は、ファウラー−ノルドハイム消去がソース領域
ではなくドレインを介して行なわれる、いわゆる分割ゲ
ートトランジスタに適用され得る。この発明の範囲が上
述の実施例だけに限定されないことが理解されるべきで
ある。
【図１】消去のためにソース消去技術を用いるフラッシ
ュＥＥＰＲＯＭアレイのメモリセルの断面図である。
ュＥＥＰＲＯＭアレイのメモリセルの断面図である。
【図２】消去のために負電位ゲート消去技術を用いるフ
ラッシュＥＥＰＲＯＭアレイのメモリセルの断面図であ
る。
ラッシュＥＥＰＲＯＭアレイのメモリセルの断面図であ
る。
【図３】消去のためにチャネル消去技術を用いるフラッ
シュＥＥＰＲＯＭアレイのメモリセルの断面図である。
シュＥＥＰＲＯＭアレイのメモリセルの断面図である。
【図４】この発明に従う、消去のためにソース消去技術
を用いるフラッシュＥＥＰＲＯＭアレイのメモリセルの
断面図である。
を用いるフラッシュＥＥＰＲＯＭアレイのメモリセルの
断面図である。
【図５】どのように、セクタの複数個のフラッシュＥＥ
ＰＲＯＭメモリセルが、この発明に従うフラッシュＥＥ
ＰＲＯＭメモリチップのそれらの駆動回路に対して位置
決めされるかを示す、チップレイアウト図である。
ＰＲＯＭメモリセルが、この発明に従うフラッシュＥＥ
ＰＲＯＭメモリチップのそれらの駆動回路に対して位置
決めされるかを示す、チップレイアウト図である。
２２ Ｐ型の第２の基板 ２２′ Ｐ型の第１の基板 ２４ ドレイン領域 ２６′ ソース領域 ３８ フローティングゲート ４０ 制御ゲート ２１２ メモリセル
フロントページの続き (72)発明者 ジアン・チェン アメリカ合衆国、95129 カリフォルニア 州、サン・ホーゼイ、キャッスル・グレ ン・アベニュ、5476 (72)発明者 ナダー・ラジー アメリカ合衆国、94033 カリフォルニア 州、パロ・アルト、グリーア・ロード、 614
Claims (48)
- 【請求項１】 基板上に形成されたメモリセルを消去す
る方法であって、前記メモリセルは、フローティングゲ
ートと、フローティングゲートの上に位置決めされる制
御ゲートと、ソース領域と、ドレイン領域とを有し、前
記方法は、 （ａ） 第１の電圧をソース領域に印加するステップ
と、 （ｂ） 第２の電圧を制御ゲートに印加するステップ
と、 （ｃ） 基板をフローティング状態とするステップとを
含む、メモリセルを消去する方法。 - 【請求項２】 ドレイン領域をフローティング状態とす
るステップをさらに含む、請求項１に記載のメモリセル
を消去する方法。 - 【請求項３】 前記第１の電圧は正電圧である、請求項
１に記載のメモリセルを消去する方法。 - 【請求項４】 前記第１の電圧は、約＋５ボルトから＋
１２ボルトの範囲である、請求項３に記載のメモリセル
を消去する方法。 - 【請求項５】 前記第２の電圧は、０ボルト以下であ
る、請求項１に記載のメモリセルを消去する方法。 - 【請求項６】 前記第２の電圧は、約０ボルトから−１
０ボルトの範囲である、請求項５に記載のメモリセルを
消去する方法。 - 【請求項７】 基板上に形成されたメモリセルを消去す
る方法であって、前記メモリセルは、フローティングゲ
ートと、フローティングゲートの上に位置決めされる制
御ゲートと、ソース領域と、ドレイン領域とを有し、ソ
ース領域は単一拡散であり、前記方法は、 （ａ） 第１の電圧をソース領域に印加するステップ
と、 （ｂ） 第２の電圧を制御ゲートに印加するステップ
と、 （ｃ） 基板をフローティング状態とするステップとを
含む、メモリセルを消去する方法。 - 【請求項８】 消去のためにファウラー−ノルドハイム
トンネリングを用いてフラッシュＥＥＰＲＯＭメモリセ
ルを制御する方法であって、メモリセルは、基板上に形
成され、メモリセルは、ソース領域と、チャネル領域
と、ドレイン領域と、チャネル領域の上に位置決めされ
るフローティングゲートと、フローティングゲートの上
に位置決めされる制御ゲートとを有し、ソース領域は、
チャネル領域の長さを最小にするように単一拡散であ
り、前記方法は、メモリセルの消去の間に、 （ａ） 第１の正電圧をソース領域に印加するステップ
と、 （ｂ） 第２の正でない電圧を制御ゲートに印加するス
テップと、 （ｃ） 基板をフローティング状態とするステップとを
含む、フラッシュＥＥＰＲＯＭメモリセルを制御する方
法。 - 【請求項９】 前記ドレイン領域をフローティング状態
にするのを可能にするステップをさらに含む、請求項８
に記載のフラッシュＥＥＰＲＯＭメモリセルを制御する
方法。 - 【請求項１０】 前記第１の正電圧は、約＋５ボルトか
ら＋１２ボルトの範囲である、請求項８に記載のフラッ
シュＥＥＰＲＯＭメモリセルを制御する方法。 - 【請求項１１】 前記第２の正でない電圧は、約０ボル
トから−１０ボルトの範囲である、請求項１０に記載の
フラッシュＥＥＰＲＯＭメモリセルを制御する方法。 - 【請求項１２】 狭い、消去後のしきい値電圧分布を得
るように、過消去されたビットのＶｔ修正を行なうステ
ップをさらに含み、前記過消去されたビットのＶｔ修正
のステップは、 （ａ） 第３の電圧をソース領域に印加するステップ
と、 （ｂ） 第４の電圧を制御ゲートに印加するステップ
と、 （ｃ） 第５の電圧を基板に印加するステップと、 （ｄ） 第６の電圧をドレイン領域に印加するステップ
とを含む、請求項８に記載のフラッシュＥＥＰＲＯＭメ
モリセルを制御する方法。 - 【請求項１３】 前記第３の電圧、前記第４の電圧、お
よび前記第５の電圧は、約０ボルトであり、かつ前記第
６の電圧は約＋５ボルトである、請求項１２に記載のフ
ラッシュＥＥＰＲＯＭメモリセルを制御する方法。 - 【請求項１４】 熱電子注入を用いてメモリセルをプロ
グラムするステップをさらに含み、前記プログラムステ
ップは、 （ａ） 第７の電圧を前記ソース領域に印加するステッ
プと、 （ｂ） 第８の電圧を前記制御ゲートに印加するステッ
プと、 （ｃ） 第９の電圧を前記基板に印加するステップと、 （ｄ） 第１０の電圧を前記ドレイン領域に印加するス
テップとを含む、請求項８に記載のフラッシュＥＥＰＲ
ＯＭメモリセルを制御する方法。 - 【請求項１５】 前記第７の電圧は約０ボルトであり、
前記第８の電圧は約＋１２ボルトであり、前記第９の電
圧は０ボルト以下であり、かつ前記第１０の電圧は約＋
６ボルトから＋９ボルトの範囲である、請求項１４に記
載のフラッシュＥＥＰＲＯＭメモリセルを制御する方
法。 - 【請求項１６】 前記第９の電圧は約０ボルトから−５
ボルトの範囲である、請求項１５に記載のフラッシュＥ
ＥＰＲＯＭメモリセルを制御する方法。 - 【請求項１７】 ファウラー−ノルドハイムトンネリン
グを用いて、フラッシュＥＥＰＲＯＭアレイ内のメモリ
セルを消去する方法であって、各セルは、第１の型の複
数個の第１の基板の１つの上に規定され、前記第１の型
の複数個の第１の基板は、第２の型の深いウェル上に形
成され、前記第２の型の深いウェルは、第１の型の第２
の基板上に形成され、各セルは、第２の型のソース領域
と、第２の型のドレイン領域と、第１の基板上に形成さ
れる第１の型のチャネルとを含み、前記チャネルは、ソ
ース領域とドレイン領域との間に位置決めされ、各セル
は、チャネルの上に位置決めされるフローティングゲー
トと、このフローティングゲートの上に位置決めされる
制御ゲートとをさらに含み、各ソース領域は、チャネル
の長さを最小にするように単一拡散であり、前記方法
は、 （ａ） 第１の電圧をソース領域に印加するステップを
含み、前記第１の電圧は約＋５ボルトから＋１２ボルト
の範囲であり、さらに（ｂ） 第２の電圧を制御ゲート
に印加するステップを含み、前記第２の電圧は約０ボル
トから−１０ボルトの範囲であり、さらに（ｃ） 第１
の基板をフローティング状態とするステップを含む、フ
ラッシュＥＥＰＲＯＭアレイ内のメモリセルを消去する
方法。 - 【請求項１８】 メモリセルのための狭い、消去後のし
きい値電圧分布を得るように、過消去されたビットのＶ
ｔ修正を行なうステップをさらに含み、前記過消去され
たビットのＶｔ修正のステップは、 （ａ） 第３の電圧をソース領域に印加するステップを
含み、前記第３の電圧は約０ボルトであり、さらに
（ｂ） 第４の電圧を制御ゲートに印加するステップを
含み、前記第４の電圧は約０ボルトであり、さらに
（ｃ） 第５の電圧を第１の基板に印加するステップを
含み、前記第５の電圧は０ボルト以下であり、さらに
（ｄ） 第６の電圧をドレイン領域に印加するステップ
を含み、前記第６の電圧は約＋５ボルトである、請求項
１７に記載のフラッシュＥＥＰＲＯＭアレイ内のメモリ
セルを消去する方法。 - 【請求項１９】 プログラムステップをさらに含み、プ
ログラムステップは、 （ａ） 第７の電圧を前記ソース領域に印加するステッ
プを含み、前記第７の電圧は約０ボルトであり、さらに
（ｂ） 第８の電圧を制御ゲートに印加するステップを
含み、前記第８の電圧は約＋１２ボルトであり、さらに
（ｃ） 第９の電圧を第１の基板に印加するステップを
含み、前記第９の電圧は０ボルト以下であり、さらに
（ｄ） 第１０の電圧をドレイン領域に印加するステッ
プを含み、前記第１０の電圧は約＋６ボルトから＋９ボ
ルトの範囲である、請求項１７に記載のフラッシュＥＥ
ＰＲＯＭアレイ内のメモリセルを消去する方法。 - 【請求項２０】 前記第９の電圧は約０ボルトから−５
ボルトの範囲である、請求項２０に記載のフラッシュＥ
ＥＰＲＯＭアレイ内のメモリセルを消去する方法。 - 【請求項２１】 消去のためにファウラー−ノルドハイ
ムトンネリング、およびプログラムのために熱電子注入
を用いて、フラッシュＥＥＰＲＯＭメモリアレイ内のメ
モリセルの動作を制御する方法であって、各セルは、複
数個の第１のＰ型基板の１つの上に規定され、複数個の
第１のＰ型基板は、深いＮ型ウェル上に形成され、深い
Ｎ型ウェルは、第２のＰ型基板上に形成され、各セル
は、Ｎ型ソース領域と、Ｎ型ドレイン領域と、第１の基
板上に形成されるＰ型チャネルとを含み、チャネルは、
ソース領域とドレイン領域との間に位置決めされ、各セ
ルは、チャネルの上に位置決めされるフローティングゲ
ートと、フローティングゲートの上に位置決めされる制
御ゲートとをさらに含み、各ソース領域は、チャネルの
長さを最小にするように単一拡散であり、前記方法は、 （ａ） 第１の電圧をソース領域に印加する、消去ステ
ップを含み、前記第１の電圧は約＋５ボルトから＋１２
ボルトの範囲であり、さらに（ｂ） 第２の電圧を制御
ゲートに印加する、消去ステップを含み、前記第２の電
圧は約０ボルトから−１０ボルトの範囲であり、さらに
（ｃ） 前記第１の基板をフローティング状態にする、
消去ステップを含む、フラッシュＥＥＰＲＯＭメモリア
レイ内のメモリセルの動作を制御する方法。 - 【請求項２２】 メモリセルのための狭い、消去後のし
きい値電圧分布を得るように、過消去されたビットのＶ
ｔ修正を行なうステップをさらに含み、前記過消去され
たビットのＶｔ修正のステップは、 （ａ） 第３の電圧をソース領域に印加するステップを
含み、前記第３の電圧は約０ボルトであり、さらに
（ｂ） 第４の電圧を制御ゲートに印加するステップを
含み、前記第４の電圧は約０ボルトであり、さらに
（ｃ） 第５の電圧を第１の基板に印加するステップを
含み、前記第５の電圧は０ボルト以下であり、さらに
（ｄ） 第６の電圧をドレイン領域に印加するステップ
を含み、前記第６の電圧は約＋５ボルトである、請求項
２１に記載のフラッシュＥＥＰＲＯＭメモリアレイ内の
メモリセルの動作を制御する方法。 - 【請求項２３】 （ａ） 第７の電圧をソース領域に印
加する、プログラムステップを含み、前記第７の電圧は
約０ボルトであり、さらに（ｂ） 第８の電圧を制御ゲ
ートに印加する、プログラムステップを含み、前記第８
の電圧は約＋１２ボルトであり、さらに（ｃ） 第９の
電圧を第１の基板に印加する、プログラムステップを含
み、前記第９の電圧は０ボルト以下であり、さらに
（ｄ） 第１０の電圧をドレイン領域に印加する、プロ
グラムステップを含み、前記第１０の電圧は約＋４ボル
トから＋９ボルトの範囲である、請求項２１に記載のフ
ラッシュＥＥＰＲＯＭメモリアレイ内のメモリセルの動
作を制御する方法。 - 【請求項２４】 前記第９の電圧は約０ボルトから−５
ボルトの範囲である、請求項２３に記載のフラッシュＥ
ＥＰＲＯＭメモリアレイ内のメモリセルの動作を制御す
る方法。 - 【請求項２５】 プログラム可能かつ消去可能であるメ
モリセルであって、 第１の型の第１の基板と、 前記第１の基板上に形成される第２の型のソース領域
と、 前記第１の基板上に形成される前記第２の型のドレイン
領域と、 前記第１の基板上に形成される前記第１の型のチャネル
とを含み、前記チャネルは、前記ソース領域と前記ドレ
イン領域との間に位置決めされ、前記ソース領域は、前
記チャネルの長さを最小にするように単一拡散であり、
さらに前記チャネルの上に位置決めされるフローティン
グゲートと、 フローティングゲートの上に位置決めされる制御ゲート
とを含む、メモリセル。 - 【請求項２６】 前記第１の型の第２の基板と、 前記第２の基板上に形成される前記第２の型の深いウェ
ルとをさらに含み、前記第１の基板は、前記深いウェル
上に形成される、請求項２５に記載のメモリセル。 - 【請求項２７】 前記第１の型はＰ型半導体であり、か
つ前記第２の型はＮ型半導体である、請求項２６に記載
のメモリセル。 - 【請求項２８】 消去の間、前記第１の基板をフローテ
ィング状態とする手段をさらに含む、請求項２５に記載
のメモリセル。 - 【請求項２９】 フラッシュＥＥＰＲＯＭであって、 プログラム可能かつ消去可能なメモリセルのアレイを含
み、メモリセルは、行および列に配列され、メモリセル
の各々は、 第１の型の第１の基板と、 前記第１の基板上に形成される第２の型のソース領域
と、 前記第１の基板上に形成される前記第２の型のドレイン
領域と、 前記第１の基板上に形成される前記第１の型のチャネル
とを有し、前記チャネルは、前記ソース領域と前記ドレ
イン領域との間に位置決めされ、前記ソース領域は、前
記チャネルの長さを最小にするように単一拡散であり、
前記メモリセルの各々は、 前記チャネルの上に位置決めされるフローティングゲー
トと、 前記フローティングゲートの上に位置決めされる制御ゲ
ートとをさらに有し、前記フラッシュＥＥＰＲＯＭは、 複数個のビット線をさらに含み、各々は、前記アレイの
セルの前記列の１つの前記ドレインに結合され、前記フ
ラッシュＥＥＰＲＯＭは、 複数個のワード線をさらに含み、各々は、前記アレイの
セルの前記行の１つの前記ゲートに結合される、フラッ
シュＥＥＰＲＯＭ。 - 【請求項３０】 前記第１の型の第２の基板と、 前記第２の基板上に形成される前記第２の型の深いウェ
ルとをさらに含み、前記第１の基板は前記深いウェル上
に形成される、請求項２９に記載のフラッシュＥＥＰＲ
ＯＭ。 - 【請求項３１】 前記第１の型はＰ型半導体であり、か
つ前記第２の型はＮ型半導体である、請求項３０に記載
のフラッシュＥＥＰＲＯＭ。 - 【請求項３２】 消去の間に前記第１の基板をフローテ
ィング状態とする手段をさらに含む、請求項２９に記載
のフラッシュＥＥＰＲＯＭ。 - 【請求項３３】 プログラムの間、第１の電圧を前記第
１の基板に与える手段をさらに含み、前記第１の電圧は
０ボルト以下である、請求項３２に記載のフラッシュＥ
ＥＰＲＯＭ。 - 【請求項３４】 前記第１の電圧は約０ボルトから−５
ボルトの範囲である、請求項３３に記載のフラッシュＥ
ＥＰＲＯＭ。 - 【請求項３５】 フラッシュＥＥＰＲＯＭであって、 プログラム可能かつ消去可能なメモリセルのアレイを含
み、メモリセルは、行および列に配列され、メモリセル
の各々は、 第１の型の第１の基板と、 前記第１の基板上に形成される第２の型のソース領域
と、 前記第１の基板上に形成される前記第２の型のドレイン
領域と、 前記第１の基板上に形成される前記第１の型のチャネル
とを有し、前記チャネルは、前記ソース領域と前記ドレ
イン領域との間に位置決めされ、前記ソース領域は、前
記チャネルの長さを最小にするように単一拡散であり、
前記メモリセルの各々は、 前記チャネルの上に位置決めされるフローティングゲー
トと、 前記フローティングゲートの上に位置決めされる制御ゲ
ートとをさらに有し、前記フラッシュＥＥＰＲＯＭは、 複数個のビット線をさらに含み、各々は、前記アレイの
セルの前記列の１つの前記ドレインに結合され、前記フ
ラッシュＥＥＰＲＯＭは、 複数個のワード線をさらに含み、各々は、前記アレイの
セルの前記行の１つの前記ゲートに結合され、前記フラ
ッシュＥＥＰＲＯＭは、 プログラムおよび消去のために複数個の電圧を前記メモ
リセルに与える論理回路手段をさらに含む、フラッシュ
ＥＥＰＲＯＭ。 - 【請求項３６】 前記第１の型の第２の基板と、 前記第２の基板上に形成される前記第２の型の深いウェ
ルとをさらに含み、前記第１の基板は前記深いウェル上
に形成される、請求項３５に記載のフラッシュＥＥＰＲ
ＯＭ。 - 【請求項３７】 前記第１の型はＰ型半導体であり、か
つ前記第２の型はＮ型半導体である、請求項３６に記載
のフラッシュＥＥＰＲＯＭ。 - 【請求項３８】 前記論理回路手段は、 消去の間に第１の電圧を発生しかつ各メモリセルのソー
スに供給する、ソース電圧供給手段と、 消去の間に第２の電圧を発生しかつ各メモリセルの前記
制御ゲートに供給する、制御ゲート電圧供給手段と、 消去の間に前記第１の基板をフローティング状態にする
のを可能にする、基板電圧供給手段とを含む、請求項３
５に記載のフラッシュＥＥＰＲＯＭ。 - 【請求項３９】 前記第１の電圧は約＋５ボルトから＋
１２ボルトの範囲である、請求項３８に記載のフラッシ
ュＥＥＰＲＯＭ。 - 【請求項４０】 前記第２の電圧は約０ボルトから−１
０ボルトの範囲である、請求項３９に記載のフラッシュ
ＥＥＰＲＯＭ。 - 【請求項４１】 前記基板電圧供給手段は、プログラム
の間、前記第１の基板に第３の電圧を供給し、前記第３
の電圧は０ボルト以下である、請求項３８に記載のフラ
ッシュＥＥＰＲＯＭ。 - 【請求項４２】 前記第３の電圧は約０ボルトから−５
ボルトの範囲である、請求項４１に記載のフラッシュＥ
ＥＰＲＯＭ。 - 【請求項４３】 フラッシュＥＥＰＲＯＭであって、 プログラム可能かつ消去可能なメモリセルのアレイを含
み、メモリセルは、行および列に配列され、メモリセル
の各々は、 Ｐ型の第１の基板と、 前記第１の基板上に形成されるＮ型ソース領域と、 前記第１の基板上に形成されるＮ型ドレイン領域と、 前記第１の基板上のＰ型チャネルとを有し、前記チャネ
ルは、前記ソース領域と前記ドレイン領域との間に位置
決めされ、前記ソース領域は、前記チャネルの長さを最
小にするように単一拡散であり、前記メモリセルの各々
は、 前記チャネルの上に位置決めされるフローティングゲー
トと、 前記フローティングゲートの上に位置決めされる制御ゲ
ートとをさらに有し、前記フラッシュＥＥＰＲＯＭは、 Ｐ型の第２の基板と、 前記第２の基板上に形成されるＮ型の深いウェルとをさ
らに含み、前記第１の基板は前記深いウェル上に形成さ
れ、前記フラッシュＥＥＰＲＯＭは、 複数個のビット線をさらに含み、各々は、前記アレイの
セルの前記列の１つの前記ドレインに結合され、前記フ
ラッシュＥＥＰＲＯＭは、 複数個のワード線をさらに含み、各々は、前記アレイの
セルの前記行の１つの前記ゲートに結合され、前記フラ
ッシュＥＥＰＲＯＭは、 プログラムおよび消去のために前記メモリセルに複数個
の電圧を与える論理回路手段をさらに含み、前記論理回
路手段は、 消去の間に第１の電圧を発生しかつ各メモリセルのソー
スに供給する、ソース電圧供給手段を含み、前記第１の
電圧は約＋５ボルトから＋１２ボルトの範囲であり、前
記論理回路手段は、 消去の間に第２の電圧を発生しかつ各メモリセルの前記
制御ゲートに供給する、制御ゲート電圧供給手段をさら
に含み、前記第２の電圧は約０ボルトから−１０ボルト
の範囲であり、前記論理回路手段は、 消去の間、前記第１の基板をフローティング状態とす
る、基板電圧供給手段をさらに含む、フラッシュＥＥＰ
ＲＯＭ。 - 【請求項４４】 前記基板電圧供給手段は、プログラム
の間に第１の基板に第３の電圧を供給し、前記第３の電
圧は０ボルト以下である、請求項４３に記載のフラッシ
ュＥＥＰＲＯＭ。 - 【請求項４５】 前記第３の電圧は約０ボルトから−５
ボルトの範囲である、請求項４４に記載のフラッシュＥ
ＥＰＲＯＭ。 - 【請求項４６】 フラッシュＥＥＰＲＯＭであって、 プログラム可能かつ消去可能なメモリセルのアレイを含
み、メモリセルは、行および列に編成され、メモリセル
の各々は、 Ｐ型の第１の基板と、 前記第１の基板上に形成されるＮ型ソース領域と、 前記第１の基板上に形成されるＮ型ドレイン領域と、 前記第１の基板上のＰ型チャネルとを有し、前記チャネ
ルは、前記ソース領域と前記ドレイン領域との間に位置
決めされ、前記ソース領域は、前記チャネルの長さを最
小にするように単一拡散であり、前記メモリセルの各々
は、 前記チャネルの上に位置決めされるフローティングゲー
トをさらに有し、前記フローティングゲートは、電荷キ
ャリアをストアし、前記メモリセルの各々は、 前記フローティングゲートの上に位置決めされる制御ゲ
ートと、 電荷キャリアが前記フローティングゲートから前記ソー
ス領域にトンネリングし得るように、前記フローティン
グゲートを前記ソース領域から分離する薄い絶縁層とを
さらに有し、前記フラッシュＥＥＰＲＯＭは、 Ｐ型の第２の基板と、 前記第２の基板上に形成されるＮ型の深いウェルとをさ
らに含み、前記第１の基板は、前記深いウェル上に形成
され、前記フラッシュＥＥＰＲＯＭは、 複数個のビット線をさらに含み、各々は、前記アレイの
セルの前記列の１つの前記ドレインに結合され、前記フ
ラッシュＥＥＰＲＯＭは、 複数個のワード線をさらに含み、各々は、前記アレイの
セルの前記行の１つの前記ゲートに結合され、前記フラ
ッシュＥＥＰＲＯＭは、 前記第２の基板に規定される共通のソース線をさらに含
み、前記共通のソース線は、前記ソース領域に結合さ
れ、前記フラッシュＥＥＰＲＯＭは、 前記第２の基板上に規定され、消去の間、前記共通のソ
ース線を第１の電圧レベルに充電して、ストアされた電
荷キャリアを前記セルの前記フローティングゲートから
それぞれ対応のソース領域にトンネリングさせる、第１
の電圧供給手段と、 前記第２の基板上に規定され、消去の間、前記ワード線
を第２の電圧レベルに充電して、さらに、ストアされた
電荷キャリアを前記セルの前記フローティングゲートか
らそれぞれ対応のソース領域へトンネリングさせる、第
２の電圧供給手段と、 前記第１の基板に作動的に結合され、消去の間、前記第
１の基板をフローティング状態とし、かつプログラムの
間、約０ボルトから−５ボルトの範囲の電圧に結合され
る様に前記第１の基板を選択的に結合する、基板スイッ
チング手段とをさらに含む、フラッシュＥＥＰＲＯＭ。 - 【請求項４７】 各セルの前記ドレイン領域は、前記チ
ャネル領域の長さをさらに最小にするように単一拡散で
ある、請求項４６に記載のフラッシュＥＥＰＲＯＭ。 - 【請求項４８】 前記薄い絶縁層は、前記チャネル領域
をカバーし、かつ前記チャネル領域の上の均一な厚さで
ある、請求項４６に記載のフラッシュＥＥＰＲＯＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26772694A | 1994-06-28 | 1994-06-28 | |
| US08/267726 | 1994-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845292A true JPH0845292A (ja) | 1996-02-16 |
Family
ID=23019908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16056395A Withdrawn JPH0845292A (ja) | 1994-06-28 | 1995-06-27 | メモリセル、フラッシュｅｅｐｒｏｍ、メモリセルを消去する方法、およびフラッシュｅｅｐｒｏｍメモリセルを制御する方法 |
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| Country | Link |
|---|---|
| US (2) | US5598369A (ja) |
| EP (1) | EP0690452A3 (ja) |
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