JP2000307563A

JP2000307563A - フレーム同期検出回路

Info

Publication number: JP2000307563A
Application number: JP11351599A
Authority: JP
Inventors: Norio Suzuki; 典生鈴木
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-04-21
Filing date: 1999-04-21
Publication date: 2000-11-02
Anticipated expiration: 2019-04-21
Also published as: JP3592131B2

Abstract

(57)【要約】（修正有）【課題】全ビットサーチを行うと共にメモリ容量が減少
するか、メモリ容量が少なく且つ低速のアクセス時間の
メモリを用いて情報記憶部が構成できるフレーム同期検
出回路の提供する。【解決手段】フレーム同期が分散して含まれるシリアル
データを同期パターンが連続するように直列並列変換す
る直並列変換部１と、並列信号の連続する複数のビット
を検索ブロックとして、ブロック並列信号と同期パター
ンとの一致の有無の検出を行い、フレーム同期の引き込
み判定の処理を行い、新たな検索ブロック毎の判定情報
を出力するフレーム検出処理部４と、検索ブロック毎の
判定情報を１フレームの範囲記憶する情報記憶部５を備
えたフレーム同期検出回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフレーム同期検出回
路、特にシリアルデータ伝送におけるフレーム同期引き
込みを高速化するフレーム同期検出回路に関する。

【０００２】

【従来の技術】ＣＣＩＴＴ／Ｈ２６１勧告に基づくＴＶ
会議等のオーディオビジュアル（ＡＶ）サービス用符号
化方式において、端末の伝送速度は６４Ｋｂｐｓを基本
とし、そのＰ倍のビットレートとしている。基本のレー
トのフレーム構成は、８Ｋ周期のフレームで８ビット×
８０オクテットとなっている。この中で、第８ビット番
号の第１〜第８オクテット番号がフレーム周期信号ＦＡ
Ｓ（Frame AlignmentSignal）で、更に偶数（０）と奇
数（１）の２フレームでＨ２２１のフレームを構成し１
６フレーム（０〜１５）で１マルチフレームを構成す
る。

【０００３】図１５にＴ１（１．５Ｍｂｐｓ）の８Ｋの
フレームにおける６４Ｋｂｐｓの基本ｃｈ（チャンネ
ル）の多種化（ｃｈ１〜ｃｈ２４）の並びを示す。ま
た、図１６は、１．５Ｍに６４Ｋｂｐｓのｃｈが２４ｃ
ｈ多重化された際の各ｃｈのビットの並びを示す。ｃｈ
１は、正規の並びである。第８ビット目の第１〜弟１６
オクテット番号にＦＡＳ及びＢＡＳ（Bit-rate Alloca
tion Signal）信号が多重化されている。ｃｈ２４の表
示は、伝送の途中でこのｃｈについてのデータ遅延が発
生し、ビット番号４とオクテット番号３だけ位置がずれ
た場合を示す。

【０００４】Ｈ２２１の同期パターンは、偶数フレーム
のＦＡＳの第２ビットから第８ビット（ＦＡＳの１ワー
ドは「Ｘ００１１０１１」）及び奇数フレームのＦＡＳ
の第２ビット（ＦＡＳの１ワードは「Ｘ１ＸＸＸＸＸ
Ｘ」）の２フレームによりフレーム同期パターンが構成
されている。

【０００５】上述した勧告に基づくテレビ会議装置を用
いて多地点会議を行う場合、多地点制御装置（ＭＣＵ）
では、各地点からの信号を受けて、音声の合成や画面の
切替等を行う。しかし、各端末からの信号に対して、Ｈ
２２１のフレーム同期をとってから信号を分離して処理
を行う必要がある。例えば、端末が６４Ｋｂｐｓで符号
化した場合、ＩＳＤＮ（サービス総合デジタル網）回線
等を経由して信号がＭＣＵの設置地点へ送られてくる。
ＩＳＤＮの回線が１．５Ｍの場合、途中の交換局で多重
化できれば、１．５Ｍの回線に１ｃｈが６４Ｋｂｐｓの
レートで２４ｃｈの信号が多重化してＭＣＵへ伝送され
てくる。１．５Ｍが３本では７２ｃｈ分となり、シリア
ルデータとしては４．６Ｍｂｐｓの速度となる。

【０００６】ＭＣＵの制御処理を時間遅れなく行うに
は、複数（例えば６４地点）の参加地点について会議設
定が迅速に行えるように、フレーム位相が異なる各ｃｈ
のフレーム同期を全ｃｈ（６４ｃｈ）分についてできる
限り早く各フレーム同期を確立させる必要がある。

【０００７】従来のフレーム同期検出回路として、サー
チ時間を短縮する技術として、例えば特願昭６１−２４
３１０２号及び特願平３−３３８４０７号の同期検出回
路がある。前者では、１フレーム周期分の各ビットの検
出状態（１ビット）を保存できるメモリを設け、各フレ
ーム毎に変化する同期ビットと入力データをビット毎に
比較して、比較結果をメモリに保存している。次のフレ
ームでは、フレームの同期ビットとの判定結果と、メモ
リに書き込んだ１フレーム前の判定結果を読出したもの
とから判定を行い、その結果をメモリに書込む。これを
順次繰り返して、結果的に同期パターンと一致する位置
だけがメモリ上に示されるので、その場所が同期の場所
であることが判る。この技法では、ビット毎の引込み過
程の情報をメモリに書込むことにより、全ビットに対す
るサーチが並行して行え、検出時間が短縮できる。

【０００８】また、後者の従来例では、１フレーム分の
各ビットの検出状態（複数ビット）が保存できるメモリ
を用意する。フレームパターンとの一致検出部の比較を
行って、その検出結果とメモリに記憶された１フレーム
前の情報とから新たな情報を一致回数、不一致回数、同
期確立情報として更新してメモリに書込むよう構成して
いる。これにより、全ビットに対するサーチ結果を保存
し、全サーチの検出が行え、検出時間が短縮できる。

【０００９】図１７に従来のフレーム同期検出回路のブ
ロック図を示す。このフレーム同期検出回路は、シリア
ルデータが入力される直並列変換部１７１の後段に順次
接続されたパターン検出カウンタ部１７２、パターン検
出部１７３、フレーム検出処理部１７４及び情報記憶部
（メモリ）１７５を有する。また、直並列変換部１７
１、パターン検出カウンタ部１７２及び情報記憶部１７
５には、シリアルクロックが入力される。パターン検出
部１７３は、シリアルデータと同期パターンとを比較し
て一致及び不一致の信号を出力する。フレーム検出カウ
ンタ部１７２は、一致及び不一致の値のカウントを行
う。カウント前の値は、フレーム情報記憶部１７５から
供給される１フレーム前の一致及び不一致の値をもと
に、一致及び不一致のカウントを行い、得られた一致カ
ウンタ値、確立結果をフレーム情報記憶部１７５に供給
する。このフレーム情報記憶部１７５では、供給された
一致カウンタ値及び不一致カウンタ値をメモリの所定の
アドレスの書込み、１フレーム後に読出す。フレーム毎
に全ビットのパターン一致／不一致情報を記憶保持する
ことによりフレーム同期引込み時間を短縮する。

【００１０】

【発明が解決しようとする課題】従来方式では、一致／
不一致情報をフレーム毎に全ビットについて記憶する為
に、多重化するｃｈ数が増加し、シリアルデータの速度
が高くなった場合には、記憶する為のメモリ容量が大き
くなるという欠点があった。また、シリアルクロックが
高速となると、それに比例して高速でメモリをアクセス
する必要があり、高速アクセスのメモリを用いるか、複
数相に展開してアクセス時間を稼ぐ必要があり、メモリ
が多くなり、コストが上昇するという欠点がある。

【００１１】本発明の目的は、全ビットサーチを行うと
共にメモリ容量（アドレス及びビット数）が減少する
か、メモリ容量が少なく且つ低速のアクセス時間のメモ
リを用いて情報記憶部が構成できるフレーム同期検出回
路を提供することである。また、従来と同じメモリ容量
とスピード（速度）のメモリの場合には、従来技術に比
して高速のシリアルデータ（即ち、より多くのｃｈ数の
シリアルデータ）から各ｃｈのフレーム同期を高速に検
出できるフレーム同期検出回路を提供することである。

【００１２】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるフレーム同期検出回路は、次のような
特徴的な構成を採用している。

【００１３】（１）フレーム同期が分散して含まれるシ
リアルデータを、同期パターンが連続するように直並列
変換する直並列変換部と、並列信号の連続する複数ビッ
トを検索ブロックとして、該検索ブロックの全位相につ
いて同期パターンの一致が比較可能な長さのブロック並
列信号を前記並列信号から取込むレジスタと、前記ブロ
ック並列信号及び前記同期パターンの一致の有無を前記
検索ブロック内で検出し、該検索ブロック毎に一致の有
無と一致が検出された位置を示す検出情報を得るパター
ン検出部と、該パターン検出部で得られた検出情報と情
報記憶部から読出した１フレーム前の判定情報を用い、
フレーム同期引込み判定処理を行い、新たな検索ブロッ
ク毎の判定情報を出力するフレーム検出処理部と、前記
検索ブロック毎の判定情報を１フレーム分記憶する前記
情報記憶部とを備えるフレーム同期検出回路。

【００１４】（２）前記直並列変換部は、入力シリアル
データをオクテット番号順となるように並べ替えて書込
むメモリを有し、ワード単位でオクテット番号順に読出
す上記（１）のフレーム同期検出回路。

【００１５】（３）前記直並列変換部として、入力シリ
アルデータに対してオクテット番号周期毎に遅延して、
ブロック並列信号のビット幅のタップ数の遅延出力を得
る上記（１）のフレーム同期検出回路。

【００１６】（４）前記ブロック並列信号の取込み周期
が略均一になるように検索ブロックの配置を１フレーム
のビット配列位置で予め設定し、予め定めたタイミング
で取込む上記（１）のフレーム同期検出回路。

【００１７】（５）前記検索ブロックの長さを、同期パ
ターンの長さ以下で１ｃｈの１フレームのオクテック数
が割り切れる数に設定する上記（１）のフレーム同期検
出回路。

【００１８】（６）ブロック並列信号から前記検索ブロ
ック内で同期パターンの検出を行う為に複数個の検出回
路を備え、並列でパターン一致検出を行う上記（１）の
フレーム同期検出回路。

【００１９】（７）前記パターン検出部は、フレーム同
期パターンが複数のフレームパターンで構成されたデー
タに対し、複数のフレームパターンにつき比較し、一致
が検出されたフレームパターン番号を示す情報を出力す
る上記（１）のフレーム同期検出回路。

【００２０】（８）前記判定情報として位置情報、同期
確立情報及び状態情報を含む上記（１）のフレーム同期
検出回路。

【００２１】（９）前記フレーム同期パターンが複数の
フレームパターンで構成される場合に、前記フレームパ
ターンの何番目までが連続して一致検出したかを示すパ
ターン番号情報を、前記判定情報に付加し、１フレーム
内の情報記憶で複数フレームにわたる同期パターンの一
致を検出する上記（１）のフレーム同期検出回路。

【００２２】（１０）前記検索ブロックのビット数に比
し同期パターンのビット数が少なく、１検索ブロックで
複数位置の同期パターンの一致が検出されるとき、複数
の一致検出が発生したことを示す複数一致情報を前記判
定情報に付加する上記（１）のフレーム同期検出回路。

【００２３】（１１）前記フレーム検出処理部では、複
数ｃｈの同期検出を行う場合に、各ｃｈが引込み状態に
入っているか否かを示すフレーム同期状態情報をｃｈ毎
に設ける上記（１）のフレーム同期検出回路。

【００２４】（１２）前記検索ブロックの長さを８ビッ
ト、前記同期パターンが２フレームで構成され、１フレ
ームの長さが７ビットの場合に、前記判定情報は、位置
情報に３ビット、同期確立情報に１ビット、状態情報に
２ビット、複数一致情報に１ビット、フレームパターン
番号情報に１ビットの合計８ビットのワードで前記情報
記憶部に記憶する上記（１）のフレーム同期検出回路。

【００２５】

【発明の実施の形態】以下、本発明のフレーム同期検出
回路の好適実施形態例を添付図１乃至図１４を参照して
詳細に説明する。

【００２６】先ず、図１は、本発明のフレーム同期検出
回路の第１実施形態例の全体的なブロック図である。こ
のフレーム同期検出回路は、シリアルデータが入力され
る直並列変換部１、その出力側に順次接続されたレジス
タ２、パターン検出部３、フレーム検出処理部４及び情
報記憶部（ＩＭＦＦ）５及びシリアルクロックが入力さ
れるパルス発生器（ＰＧ）６により構成される。シリア
ルクロックは、パルス発生器（ＰＧ）６及び直並列変換
部１に入力され、パルス発生器６の出力パルス（分周ク
ロック）は、直並列変換部１、レジスタ２及び情報記憶
部５に入力される。

【００２７】次に、図１のフレーム同期検出回路の動作
を説明する。直並列変換部１に入力されたシリアルデー
タは、１ワード８ビットのメモリに記憶され、シリアル
データに含まれる同期ビットが連続した同期パターンと
して検出できるように、ｃｈのデータがオクテット番号
順に並ぶように、入力のシリアルデータをパラレルデー
タに変換する。シリアルデータは、１ｃｈが６４Ｋｂｐ
ｓの速度で６４ｃｈが多重化されている場合には、シリ
アルデータの速度は約４．１Ｍｂｐｓである。

【００２８】シリアル入力信号の並びをＨ２２１の１フ
レームの信号の多重化信号としてＸ（ｉ、ｊ、ｋ）で示
すと、ｉ＝１〜８ビット番号、ｊ＝１〜６４ｃｈ番号、
ｋ＝１〜８０オクテット番号で示せる。１フレーム分記
憶して変換する場合には、直並列変換部１のメモリの大
きさＸＭ（ｉ、ｊ、ｋ／８０）は、８×６４×１０の大
きさのアドレスが必要となる。ＸＭ（ｉ、ｊ、ｋ１）
（ここでＫ１は１〜１０）のアドレスのメモリにはＫ＝
（Ｋ１−１）×８＋１〜（Ｋ１−１）×８＋８迄のオク
テット番号の８ビットが１ワードとして書込まれる。パ
ターン検出を行う検索ブロックの決め方によっては、せ
いぜい１６オクテットの数倍程度の範囲、従って８×６
４×２の倍数のアドレスがあればよい。

【００２９】パルス発生器６は、シリアルクロックを１
／８分周した分周クロック、必要なパルス及び制御信号
を各部へ供給する。この分周クロックが入力される直並
列変換部１は、１／８周期毎にオクテット方向に番号
（Ｋ）が連続する２ワード（１〜１６オクテットの１６
ビット）のデータを読出して、レジスタ２へ供給する。
直並列変換部１の変換メモリＸＭのアドレスとしては、
ＭＸ（ｉ、ｊ、ｋ１）とＸＭ（ｉ、ｊ、ｋ１＋１）のデ
ータが読出される。ブロック並列信号は、オクテット順
に並んだ１６ビットの信号となる。

【００３０】レジスタ２は、直並列変換部１で変換され
たパラレルデータのタイミングをとり直してパターン検
出部３へ供給する。直並列変換部１から読出した信号の
ままで後読のパターン検出部３での処理時間が十分間に
あえば、特にレジスタ２を設けてタイミングをとり直す
必要はない。

【００３１】次に、パターン検出部３では、同期パター
ンが８ビットであるので、検索ブロックも８ビットの範
囲とし、同期パターン検出回路は、位相を０〜７ずらし
た８回路が並列に存在する。即ち、このパターン検出部
３では、第１〜第８オクテットの８ビット、第２〜第９
オクテットの８ビット１…、第８〜第１５オクテットの
８ビットに対してそれぞれ８ビットの同期パターンと一
致するか否かを判定する。パターン検出部３は、一致か
否かを示す一致情報の他に、一致した場合は、一致した
同期パターンの先頭のオクテット位置を示す番号（位相
情報）を求める。フレーム周期パターンが８ビットの場
合には、並列の８個の検出回路で、一致するのは１か所
である為に、検出の情報としては一致情報（１ビット）
と位置情報（３ビット）があればよく、これを検出情報
としてフレーム検出処理部４へ供給する。

【００３２】フレーム検出処理部４では、情報記憶部５
から同じ位置の前のフレームの引込み判定状態を示す判
定情報を読出し、パターン検出部３から検出情報と読出
した判定情報から引込み状態の判定を行う。新たな判定
情報を発生し、これを情報記憶部５へ供給する。判定情
報としては、引込み確立を示す確立情報、引込み情態を
示す状態情報、同期が検出された位置を示す位置情報が
必要である。引込み判定を前方３段後方２段で行う場合
には、引込みの遷移状態を示す状態情報（２ビット）、
引込み確立を示す確立情報（１ビット）及び先頭位置を
示す位置情報（３ビット）の合計６ビットの判定情報が
情報記憶部５に記憶される。

【００３３】情報記憶部５のメモリ（ＩＭ）は、１ワー
ドのデータが８ビットであればよく状態情報メモリＩＭ
（ｉ、ｊ、ｋ１）のアドレスの大きさは、８×６４×１
０の容量が必要となる。従来の場合には、この１０倍の
アドレスが必要であった。その他の情報として、複数ｃ
ｈが引込み状態に入った場合の優先付けを行う為に、各
ｃｈが引込状態に入っているか否かを示す情報が必要で
ある。番号ｊのｃｈがフレーム引込み状態を示す情報を
フレーム同期状態情報メモリＦＦ（ｊ）に記憶すること
とすると、ｊは６４の大きさとなる。これも情報記憶部
５で記憶することにする。

【００３４】次に、図１のフレーム同期検出回路を構成
する直並列変換部１の具体的構成例を図２に示す。この
直並列変換部１の具体例は、セレクタ２１、２５、メモ
リ２２、デコーダ２３及び制御回路２４により構成され
る。セレクタ２１には、入力データが入力され、その出
力はメモリ２２を介して図１のレジスタ２に入力され
る。また、セレクタ２５には、図１のパルス発生器（Ｐ
Ｇ）６を介して１／８分周されたクロックが入力され
る。

【００３５】セレクタ２１は、２入力１出力の８回路で
構成され、３ビットのデコーダ２３で指定されたアドレ
スのみは入力データを選択し、他はメモリ２２の出力を
レジスタ２を介して選択して再度メモリ２２に供給す
る。制御回路２４は、オクテット番号Ｋの値から下位３
ビットを選択しｍｋとしてデコーダ２３に供給する。残
りの上位ビットは、Ｋ／８の値として、セレクタ２５へ
供給される。

【００３６】パルス発生器（ＰＧ）６は、入力されるシ
リアルクロックから３倍のクロックを発生して各種タイ
ミングを発生し、メモリ２２のＲ／Ｗ（読出し／書込
み）のタイミング、シリアルクロックの１／８周期のク
ロック、レジスタ２のクロック等を出力する。

【００３７】セレクタ２５は、ＰＧ６からの制御信号で
メモリ２２のアドレスを切替え制御する。シリアルクロ
ック周期にある３タイムスロットの割り振りは、第１タ
イムスロットは直並列変換の為のメモリ２２からの読出
し、第２スロットはセレクタ２１の出力をメモリ２２へ
書込む。第３タイムスロットは、シリアルクロックの１
／８周期毎に、連続するオクテット方向の２ワードを読
出す。読出された信号は、レジスタ２へ供給される。レ
ジスタ２は、３倍のクロックで動作する。直並列変換部
１の出力としては、レジスタ２の出力８ビットと、メモ
リ２２からの直接出力８ビットの合計１６ビットであ
る。

【００３８】次に、図３は、図１のフレーム同期検出回
路を構成するパターン検出部３の具体的構成図である。
このパターン検出部３は、論理回路３１及びデコーダ３
２より構成される。論理回路３１は、１６ビット入力の
オクテット番号順に並んだブロック並列信号を上から順
番に１ビットずつシフトして、各８ビットずつ取出し
て、各８ビットと８ビットの同期パターンとが一致する
かを比較する。パターンが「０」のビットは反転した信
号とし、「１」のビットはそのままの信号で、これら８
信号を論理積（ＡＮＤ）すれば、入力信号が同期パター
ンと一致したときには論理積値は「１」となる。一致し
なければ「０」となる。位相の異なる８組の比較回路の
出力は、エンコーダ３２へ供給される。エンコーダ３２
は、８ビットの比較出力の信号を３ビットのオクテット
番号の位置を示す位置信号（位相情報）ｎに変換して出
力する。不一致の場合の位置信号の値は０とする。ま
た、検索ブロック内での一致の有無を示す１ビットの一
致信号ＳＤ（＝１又は０）を出力する。

【００３９】図４に、図１のフレーム同期検出回路を構
成するフレーム検出処理部４の具体的な構成例を示す。
このフレーム検出処理部４は、状態判定回路４１とフレ
ームタイミング発生回路４２とにより構成される。状態
判定回路４１には、パターン検出部３から位置信号Ｎと
一致信号ＳＤが供給される。また、情報記憶部５から
は、前のフレームの検出情報として、位置信号Ｎ、同期
確立信号ＦＥ、状態信号Ｐｎが読出されて供給される。
更にまた、フレーム同期状態信号ＦＦもメモリ（情報記
憶部）５から読出されて供給される。これらの入力に基
づいて、状態判定回路４１は、図５に示す判定を行い、
位置信号Ｎ、同期確立信号ＦＦ、状態信号Ｐｎ及びフレ
ーム同期状態信号ＦＦを出力する。

【００４０】図５のＰｎの設定は、前方３段後方２段の
保護の場合である。引込み状態となる場合のＰｎ値は、
同期の検出（ＳＤ＝１）が連続して発生すると、０、
１、２と増加する。連続して同期が検出されなければ、
引込み状態はリセット（Ｐｎ＝０）される。２回連続し
て検出され（Ｐｎ＝２）たとき、ＦＥ＝０ならば、同期
確立と判定し、ＦＥ＝１及びＰｎ＝３に設定する。同期
確立状態から同期外れ（ＳＤ＝０）が発生すると、Ｐｎ
の値を１ずつ下げる。途中で同期が検出されると（ＳＤ
＝１）、Ｐｎ＝３に再設定する。同期外れが３回連続し
て発生し、Ｐｎ＝０となると、同期確立が崩れたと判定
し、ＦＥ＝０、ＦＦ＝０に設定する。フレーム同期状態
信号ＦＦ（ｊ）は、各ｃｈに１ビットあり、ｃｈがｊの
確立信号ＦＦ（ｉ、ｊ、ｋｘ）が１又は０に変化したと
き、ＦＦ（ｊ）を１又は０に書換えが行われる。

【００４１】フレームタイミング回路４２は、直並列変
換部１へ供給されるデータＸ（ｉ、ｊ、ｋ）のアドレス
とパターン検出時のアドレス（ｉ、ｊ、ｋ／８）及び位
置信号Ｎと同期確立信号ＦＥが供給される。同期確立状
態信号ＦＥが「１」となったとき、フレーム同期が確立
されたことになり、その位置は、パターン検出時のアド
レスが（ｉ、ｊ、ｋｘ）の場合には、入力データＸ
（ｉ、ｊ、ｎ＋８＊ｋｘ）に相当するアドレスの場所が
フレーム同期の先頭となる。直並列変換処理等で入力さ
れるデータのフレーム位相と検出されたフレーム同期の
位置は変換方法に依存してアドレスがずれるので、入力
信号に対応したフレームパルスを出すには、両者の差を
補正して出力する。

【００４２】次に、図６及び図７を参照して、本発明の
フレーム同期検出回路の第２実施形態例を説明する。図
６は全体のブロック図であり、図７は、図６のフレーム
同期検出回路を構成する直並列変換部６１の具体的構成
（ブロック）図である。

【００４３】上述した第１実施形態例のフレーム同期検
出回路では、メモリ（情報記憶部）への書込みがオクテ
ット順になるように書込む為に、入力データの書込みア
ドレスと読出しアドレスが異なる関係となるようにして
並列データを読出してブロック並列信号を得てフレーム
同期検出処理を行った。この技法では、シリアルクロッ
クの１／８周期で均一に処理を行える。しかし、直並列
変換処理でメモリへのＲ／Ｗアクセルが合計３回（Ｒ、
Ｗ、Ｒの処理）必要となる為に、アクセス時間がシリア
ルクロック周期の１／３以下である高速メモリが必要で
あった。そこで、この第２実施形態例では、入力データ
の書込みアドレスと読出しアドレスを一致するように即
ちメモリをシフトレジスタ的に構成して直並列変換を構
成するようにして、ブロック並列データを得る為に、メ
モリのＲとＷのアクセスが２回ですみ、メモリのアクセ
ス時間はシリアルクロックの１／２の速度でよい。これ
により、直並列変換部の構成が簡単で、メモリのアクセ
ス時間も大きくてよくなる。Ｒ／Ｗが同時に行えるメモ
リの場合には、シリアルクロックの周期以下のアクセス
速度でよい。

【００４４】図６に示す如く、この第２実施形態例のフ
レーム同期検出回路は、直並列変換部６１を除き第１実
施形態例のフレーム同期検出回路と同じ構成であるの
で、同一参照符号を使用する。この直並列変換部６１の
具体的構成は、図７に示す如くメモリ７０とレジスタ７
１でシフトレジスタを構成する。メモリ７０に入力され
るシリアルデータＸ（ｉ、ｊ、ｋ）は、そのまま出力さ
れると共にメモリ７０の上位ビットに供給（入力）さ
れ、書込まれる。メモリ７０は、１４ビットであり、各
ビットは（ｉ、ｊ）の最大アドレス８×２４＝１９２の
アドレス深さを有する。メモリ７０は、シリアルクロッ
クの周期でＲ／Ｗの２つのタイミングで動作を行う。指
定されたアドレスに対して、先のタイミングで読出し、
次のタイミングでメモリ７０に書込む。メモリ７０の各
ビットの出力信号は、レジスタ７１に供給される。レジ
スタ７１の出力は１ビットずつずらしてメモリ７０の入
力ニットに供給する。レジスタ７１の各ビット出力に
は、各ビット入力から１９２ビット遅れた信号、換言す
ると１オクテット周期前の信号が出力される。即ち、入
力がＸ（ｉ、ｊ、ｋ）のとき、その出力にはＸ（ｉ、
ｊ、ｋ−１）の信号が得られる。信号は順次シフトさ
れ、出力にはオクテット番号順に並んだ１５ビットの信
号が得られる。

【００４５】図６及び図７を参照して動作を説明する。
直並列変換部６１は、図７に示す如くメモリであり、１
５タップのシフトレジスタを構成し、サンプリングクロ
ック毎にそのアドレスを先頭にオクテット方向に並んだ
１５ビットの信号を並列出力する。８ビットの周期パタ
ーンの場合には、０〜７ビットまで位相シフトして比較
するのに１６ビット（２ワード）は必要なく、１５ビッ
トあればよい。パルス発生器（又は制御回路）６’は、
シリアルクロック毎に出力される１５ビットの並列信号
から所定のタイミングでデータを取込んで同期検出処理
が行えるように制御信号を発生する。

【００４６】レジスタ２は、パルス発生器６’からの制
御信号に従って所定のタイミングで例えばオクテット番
号が８の整数倍の場合のみ、レジスタにデータを取込み
ブロック並列信号を得る。レジスタ２の出力には、オク
テット番号が８の整数倍を先頭に０〜１４まで１ずつオ
クテット番号が増加した１５ビットのブロック並列信号
が出力される。オクテット番号が８の整数倍の期間に
は、シリアルデータの周期毎にレジスタ２の取込みが行
われ、オクテット番号が８の整数倍でない期間には、デ
ータの取込みは行われない。従って、パターン検出部
３、フレーム検出処理部４及び情報記憶部５の処理速度
は、シリアルクロック周期で検出処理が行えることが必
要となる。情報記憶部５のメモリ容量は、オクテット番
号が８の整数倍のときのみ処理をして記憶すればよく、
１／８の容量でよいこととなる。

【００４７】このように、第２実施形態例のフレーム同
期検出回路によると、パターン検出部３、フレーム検出
処理部４及び情報記憶部５の処理速度は上がるが、基本
的な処理機能は図１の第１実施形態例の場合と同じであ
る。

【００４８】図１１に１ｃｈが６４Ｋｂｐｓで、２４ｃ
ｈが多重化された１．５Ｍｂｐｓのシリアルデータのデ
ータ配列におけるブロック並列データのレジスタ２への
取込み位置を示す。図中、○印がデータ取込み位置（位
相）を示す。

【００４９】次に、図８に本発明のフレーム同期検出回
路の第３実施形態例の構成（ブロック）図を示す。この
実施形態例は、図６の第２実施形態例を類似するが、パ
ルス発生器（又は制御回路）６’’が相違する。第２実
施形態例にあっては、フレーム同期検出の処理時間がバ
ースト的であったが、第３実施形態例のパルス発生器
６’’は、処理時間ができる限り均一にるように、ブロ
ック並列信号の取込み制御を行う。即ち、図１２に示す
如く、同一オクテット番号は１／８周期で間引き、オク
テット番号が変わるときには１／７に、オクテット番号
が８の整数倍であるときは１／１５周期で並列データの
取込みを行う。この場合には、処理時間は、シリアルデ
ータの１／７周期の速度があればよく、低速処理が可能
である。パルス発生器６’’は、所定タイミングでデー
タを取込むようにタイミングパルスを出力する。

【００５０】次に、図９を参照して本発明のフレーム同
期検出回路の第４実施形態例を説明する。この実施形態
例は、フレーム同期がＨ２２１の場合である。Ｈ２２１
のフレームは、２フレームから構成され、偶数フレーム
と奇数フレームとでフレーム同期のパターンが異なる。

【００５１】図９のブロック図は、図１の第１実施形態
例のブロック図と同様であり、直並列変換部８１、レジ
スタ８２、パターン検出部８３、フレーム検出処理部８
４、情報記憶部８５及びパルス発生器８６より構成され
る。しかし、直並列変換部８１からは、並列１６ビット
の他に１フレーム前の１６ビットを合わせてブロック並
列信号として合計３２ビットを出力する。パターン検出
部８３は、偶数フレームと奇数フレームのフレーム同期
パターンを合わせて行う比較回路（実際には、７ビット
＋１ビット＝８ビットの論理積回路）が８組用意され、
２フレームの同期を検出する。パルス発生器（制御部）
８６は、２フレームのパターン検出を行う為の制御信号
を発生する。

【００５２】偶数フレームの有効同期パターンは７ビッ
ト、奇数フレームの有効同期パターンは第２ビット目が
「１」となっているので、フレームパターンとして複数
個の位置でパターン一致が発生する可能性がある。偶数
フレームのパターンに対してビット長が７ビットである
ので、最大で２か所（０と７の位相）で一致の検出を行
う。フレーム検出処理部８４では、複数検出された場合
の処理を以下のように対応する。複数個に対応するよう
に情報記憶部８５を設けると、メモリ容量が増加する為
である。

【００５３】先の例では、情報記憶する判定情報ＩＭ
は、６ビットであったので、１ワードの中の残りの未使
用のビットを用いて対応できるようにする。同時に２か
所で検出されたことを示す情報を複数一致情報として１
ビット付加する。検出された信号をｄｄ、情報記憶部８
５のメモリの記憶情報をＤＤとする。上記表で示した判
定に機能追加する。ＤＤはｄｄと前のＤＤ値の積として
更新する。ｄｄ＝１の場合のｎの値は、０と７のうち０
を優先させてｎ＝０とする。ｄｄ＝０、ＤＤ＝１で、ｎ
＝７の場合には、Ｎ＝０を７に置換して判定処理を行
う。フレーム同期パターンが２フレーム（複数フレー
ム）の場合には、判定結果の情報を記憶しておくところ
は１フレームの範囲でなく、２フレームの範囲必要であ
り、２倍となる。

【００５４】本発明のフレーム同期検出回路の第５実施
形態例は、図８と同様構成であるが、パルス発生器
６’’が相違する。この場合のブロック並列信号の取込
み位置を図１３に示す。第４実施形態では、同期パター
ンが７ビットで検索ブロック８ビットとなっている為に
最大２か所で検出が発生した。検索ブロックを同期パタ
ーンと同じ７ビット（オクテット番号で７）又はそれ以
下のｍビットとすれば、２か所で同期検出されることは
なくなる。この場合には、メモリへのアドレス等の制御
信号の発生が少し複雑になる。モジュロー「８」の演算
は簡単であるが、モジュロー「ｍ」の演算は、ｍ＝２、
４、８等の場合以外の例えばｍ＝７の場合には簡単でな
い。オクテット番号が割り切れない場合、最後の部分
は、周期を早めて特殊な処理を行う必要がある。処理を
簡単にするには、割り切れる数を用いる。ｍ＝５とする
と、８０／５＝１６で割り切れる。ｍ＝５の場合には、
情報記憶部のメモリ容量が８／５倍に増加する。しか
し、１フレームの１／５でよく、従来の１フレーム必要
な方式に比較すると非常に小容量でよい。

【００５５】次に、図１０を参照して本発明のフレーム
同期検出回路の第６実施形態例を説明する。図１０のブ
ロック図は、図１と同様であり、直並列変換部９１、レ
ジスタ９２、パターン検出部９３、フレーム検出処理部
９４、情報記憶部９５及びパルス発生器（制御回路）９
６を有する。この第６実施形態例は、上述した第４実施
形態例で情報記憶部８５のメモリが２フレーム分になる
のを改善するものである。第６実施形態例では、フレー
ムパターンが複数フレームで構成される場合に、そのま
ま比較結果をメモリに蓄えると、複数フレーム分の範囲
のメモリ容量を必要とする。そこで、フレームメモリは
１フレーム分のままで、記憶する判定情報としてパター
ン番号情報ＥＥを付加する。読出し判定情報と検出情報
と１フレーム目の何フレーム目のパターンに一致したか
を示す情報ｅｅとから判定を行う。これにより連続検出
されているフレームパターンの番号を示すパターン番号
情報ＥＥを得る。

【００５６】パターン検出部９３は、複数フレームのパ
ターンについて、フレーム番号毎のフレームパターンの
一致を回路を並列に設け、フレーム検索ブロックの範囲
で各々並列に比較する。一致が検出されたフレームパタ
ーン番号ｅｅとシフト数ｎ、複数一致の有無ｄｄ、同期
検出の有無ＳＤの検出結果を検出情報としてフレーム検
出処理部９４へ供給する。

【００５７】フレーム検出処理部９４は、これら検出結
果の検出情報と情報記憶部９５から読出した判定情報に
より、フレーム同期検出の判定処理を行って、判定結果
を判定情報として出力する。フレームパターン番号情報
が設けられ、情報記憶部９５にもパターン番号情報ＥＥ
として記憶される。フレームパターンの何番目まで一致
検出が行われているかを、この情報ＥＥで情報記憶部９
５のメモリに記憶させることにより、情報記憶部９５の
メモリ容量は１フレームの範囲の検索ブロック数のアド
レス数に抑えることができる。

【００５８】上述したＥＥは、通常０であり、第１番目
のパターンの一致が検出されたときＥＥ＝１に更新して
情報記憶部９５に記憶する。連続して検出されない場合
には０にリセットする。最後のパターンまで連続して一
致が検出されると、複数フレームの全パターン一致が検
出されたことになり、複数フレーム同期が検出されたこ
とになる。同期一致検出として状態情報ＥＥ、Ｐｎの処
理を行い、更新した値を出力する。ＥＥの値は０に更新
して出力する。Ｈ２２１のフレームは２フレームのパタ
ーンであるので、パターン番号の表示は１ビットでよ
い。

【００５９】この特定実施形態例の場合には、情報記憶
部のメモリ容量は、全フレーム記憶すると、オクテット
順にワード単位で１／８に複数フレームパターンの番号
状態を記憶することにより、２フレームパターンの場合
には１／２になり、合計１／１６アドレス容量でよいこ
とになる。Ｈ２２１の場合には、端末の伝送速度はＰ×
６４Ｋで設定でき、これを１ｃｈとすると、６４Ｋのｃ
ｈ単位ではフレーム同期がつけられない場合がある。し
かし、区別なく６４Ｋの１ｃｈ単位で処理を行えば、ｊ
のｃｈ数の中でｐ毎に１つのｊのアドレスでフレーム同
期引込みが行われる。該当のフレーム同期状態情報ＦＦ
（ｊ）が「１」になるので、各端末の伝送速度で判定方
法を区別しなくても同期検出が可能である。

【００６０】ここで、フレーム構成はＨ２２１の場合に
つき説明したが、これに限定するものではない。Ｈ２２
１でフレーム同期ワードが順番に並ぶオクテット周期の
意味も、一般的にはフレームパターンが順番に並ぶ周期
の意味を示す。

【００６１】以上、本発明のフレーム同期検出回路の種
々の実施形態例の構成及び動作を詳述した。しかし、本
発明の要旨を逸脱することなく種々の変形変更が可能で
あることが当業者には容易に理解できよう。また、本発
明は、シリアルデータのフレーム同期検出に幅広く応用
できることは明らかである。

【００６２】

【発明の効果】上述の説明から理解される如く、本発明
のフレーム同期検出回路は、次の如き顕著な効果を有す
る。

【００６３】先ず、検索ブロック毎に判定情報を情報記
憶部に記憶すればよいので、メモリ容量が検索ブロック
長分の１に減少できる。その理由は、フレーム同期パタ
ーンのビット数を検索ブロックとすると、検索ブロック
の範囲では、同期パターンの一致検出は１か所でしか発
生しない為である。

【００６４】次に、複数フレームの同期パターンの場合
でも、１フレームの範囲のメモリでよい。その理由は、
フレームパターン番号の情報をメモリに記憶することに
より、どの状態まで同期パターンを検出しているかを判
定できる為である。

【００６５】また、シフトレジスタ的なシリアルパラレ
ル（直並列）変換の場合でも、ブロック並列信号を得る
周期を略均一になるように取込みタイミングを調整する
ことにより、検出処理の時間及びメモリのアクセス時間
の余裕を平均で、検索ブロック長倍大きくとることがで
きる。

【図面の簡単な説明】

【図１】本発明のフレーム同期検出回路の第１実施形態
例のブロック図である。

【図２】図１のフレーム同期検出回路の直並列変換部の
具体的詳細構成例である。

【図３】図１のフレーム同期検出回路のパターン検出部
の詳細構成例である。

【図４】図１のフレーム同期検出回路のフレーム検出処
理部の具体的詳細構成例である。

【図５】状態判定回路における判定を示す図である。

【図６】本発明のフレーム同期検出回路の第２実施形態
例のブロック図である。

【図７】図６のフレーム同期検出回路の直並列変換部の
具体的構成例である。

【図８】本発明のフレーム同期検出回路の第３実施形態
例のブロック図である。

【図９】本発明のフレーム同期検出回路の第４実施形態
例のブロック図である。

【図１０】本発明のフレーム同期検出回路の第６実施形
態例のブロック図である。

【図１１】図６のフレーム同期検出回路におけるブロッ
ク並列信号の取込みタイミング図である。

【図１２】図８のフレーム同期検出回路におけるブロッ
ク並列信号の取込みタイミング図である。

【図１３】本発明の第５実施例におけるブロック並列信
号の取込みタイミング図である。

【図１４】フレーム同期パターンと入力データの一致間
隔の説明図である。

【図１５】Ｔ１の８Ｋフレームでのｃｈとビット列の説
明図である。

【図１６】６４Ｋａｃｈが２４ｃｈ多重化された場合の
Ｈ２２１のフレーム構成図である。

【図１７】従来のフレーム同期検出回路のブロック図で
ある。

【符号の説明】

１、６１、８１、９１直並列変換部２、８２、９２レジスタ３、８３、９３パターン検出部４、８４、９４フレーム検出処理部５、８５、９５情報記憶部６、６’、６’’、８６、９６パルス発生器（制御
回路）

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5C059 KK00 MA00 RE01 SS07 UA24 UA38 5K028 AA07 EE03 KK01 KK03 KK12 MM18 NN01 NN02 NN07 NN12 5K047 AA16 CC01 DD02 HH01 HH02 HH03 HH14 HH21 HH45 LL05 MM24 MM27 MM28 MM36 MM62

Claims

【特許請求の範囲】

【請求項１】フレーム同期が分散して含まれるシリアル
データを、同期パターンが連続するように直並列変換す
る直並列変換部と、並列信号の連続する複数ビットを検
索ブロックとして、該検索ブロックの全位相について同
期パターンの一致が比較可能な長さのブロック並列信号
を前記並列信号から取込むレジスタと、前記ブロック並
列信号及び前記同期パターンの一致の有無を前記検索ブ
ロック内で検出し、該検索ブロック毎に一致の有無と一
致が検出された位置を示す検出情報を得るパターン検出
部と、該パターン検出部で得られた検出情報と情報記憶
部から読出した１フレーム前の判定情報を用い、フレー
ム同期引込み判定処理を行い、新たな検索ブロック毎の
判定情報を出力するフレーム検出処理部と、前記検索ブ
ロック毎の判定情報を１フレーム分記憶する前記情報記
憶部とを備えることを特徴とするフレーム同期検出回
路。
【請求項２】前記直並列変換部は、入力シリアルデータ
をオクテット番号順となるように並べ替えて書込むメモ
リを有し、ワード単位でオクテット番号順に読出すこと
を特徴とする請求項１に記載のフレーム同期検出回路。
【請求項３】前記直並列変換部として、入力シリアルデ
ータに対してオクテット番号周期毎に遅延して、ブロッ
ク並列信号のビット幅のタップ数の遅延出力を得ること
を特徴とする請求項１に記載のフレーム同期検出回路。
【請求項４】前記ブロック並列信号の取込み周期が略均
一になるように検索ブロックの配置を１フレームのビッ
ト配列位置で予め設定し、予め定めたタイミングで取込
むことを特徴とする請求項１に記載のフレーム同期検出
回路。
【請求項５】前記検索ブロックの長さを、同期パターン
の長さ以下で１ｃｈの１フレームのオクテック数が割り
切れる数に設定することを特徴とする請求項１に記載の
フレーム同期検出回路。
【請求項６】ブロック並列信号から前記検索ブロック内
で同期パターンの検出を行う為に複数個の検出回路を備
え、並列でパターン一致検出を行うことを特徴とする請
求項１に記載のフレーム同期検出回路。
【請求項７】前記パターン検出部は、フレーム同期パタ
ーンが複数のフレームパターンで構成されたデータに対
し、複数のフレームパターンにつき比較し、一致が検出
されたフレームパターン番号を示す情報を出力すること
を特徴とする請求項１に記載のフレーム同期検出回路。
【請求項８】前記判定情報として位置情報、同期確立情
報及び状態情報を含むことを特徴とする請求項１に記載
のフレーム同期検出回路。
【請求項９】前記フレーム同期パターンが複数のフレー
ムパターンで構成される場合に、前記フレームパターン
の何番目までが連続して一致検出したかを示すパターン
番号情報を、前記判定情報に付加し、１フレーム内の情
報記憶で複数フレームにわたる同期パターンの一致を検
出することを特徴とする請求項１に記載のフレーム同期
検出回路。
【請求項１０】前記検索ブロックのビット数に比し同期
パターンのビット数が少なく、１検索ブロックで複数位
置の同期パターンの一致が検出されるとき、複数の一致
検出が発生したことを示す複数一致情報を前記判定情報
に付加することを特徴とする請求項１に記載のフレーム
同期検出回路。
【請求項１１】前記フレーム検出処理部では、複数ｃｈ
の同期検出を行う場合に、各ｃｈが引込み状態に入って
いるか否かを示すフレーム同期状態情報をｃｈ毎に設け
ることを特徴とする請求項１に記載のフレーム同期検出
回路。
【請求項１２】前記検索ブロックの長さを８ビット、前
記同期パターンが２フレームで構成され、１フレームの
長さが７ビットの場合に、前記判定情報は、位置情報に
３ビット、同期確立情報に１ビット、状態情報に２ビッ
ト、複数一致情報に１ビット、フレームパターン番号情
報に１ビットの合計８ビットのワードで前記情報記憶部
に記憶することを特徴とする請求項１に記載のフレーム
同期検出回路。