JP2000310793A

JP2000310793A - 液晶素子

Info

Publication number: JP2000310793A
Application number: JP12118299A
Authority: JP
Inventors: Katsumi Komiyama; 克美小宮山; Takashi Enomoto; 隆榎本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-04-28
Filing date: 1999-04-28
Publication date: 2000-11-07

Abstract

(57)【要約】【課題】自発分極を有する液晶をアクティブマトリク
ス方式により駆動する液晶素子において、上下基板での
ショートや配向性の劣化を生じない大きな容量値の補助
容量を設ける。【解決手段】画素電極３と面積がほぼ等しい補助容量
電極２を、画素電極３下に形成することにより、画素電
極内に段差が発生するのを防止し、さらに、セルギャッ
プの制御を、画素間に設けた隔壁１８によって行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータのディスプレイ等に用いられる液晶素子に関し、
特に、スイッチング素子を用いたアクティブマトリクス
方式の液晶素子に関する。

【０００２】

【従来の技術】液晶表示装置に用いられる液晶として
は、ネマチック液晶、スメクチック液晶、高分子分散型
液晶等、様々な液晶材料が用いられているが、アクティ
ブマトリクス方式の液晶素子で実用化されているものの
ほとんどは、ネマチック液晶を用いたＴＮ（ツイステッ
ドネマチック）モードを用いている。

【０００３】図８は従来のアクティブマトリクス方式の
ＴＮ型液晶素子の１画素の構成を模式的に示す断面図で
ある。図中、１ａ及び１ｂは基板、２は補助容量電極、
３は画素電極、４はパッシベーション膜、５ａ及び５ｂ
は配向膜、６は対向電極、１０は薄膜トランジスタ（Ｔ
ＦＴ）、１０１はＴＮ液晶、１０２はスペーサである。
ＴＦＴ１０は、ゲート電極１１と、ゲート絶縁膜１２
と、ｉ型半導体層１３と、ブロッキング層１４と、オー
ミックコンタクト層１５と、ソース電極１６と、ドレイ
ン電極１７とから構成されている。

【０００４】基板１ａ側はアクティブマトリクス基板で
あり、二次元状にマトリクス配置した画素毎に、画素電
極３とＴＦＴ１０とが形成されている。また、画素電極
３に部分的に対向して補助容量電極２がゲート絶縁層１
２を介して形成され、ＴＮ液晶１０１と並列に補助容量
が接続されている。

【０００５】また、基板１ｂ側は対向基板で、全画素共
通或いは走査ライン毎に共通の対向電極６が形成されて
いる。

【０００６】上記アクティブマトリクス基板と対向基板
はそれぞれ対向面にラビング等の配向処理が施された配
向膜５ａ、５ｂが形成され、スペーサ１０２を介して対
向配置してＴＮ液晶１０２を挟持し、周囲を不図示のシ
ール材で封止して構成される。また、当該液晶素子の外
側にはそれぞれ偏光板を配置して用いる。

【０００７】ＴＮモードは、その応答速度が低いことと
視野角特性が狭いために、画質上の問題があった。そこ
で、強誘電性或いは反強誘電性液晶などのスメクチック
液晶の高速で且つ広い視野角特性を生かして、アクティ
ブマトリクスで駆動する液晶素子の研究がなされてき
た。

【０００８】

【発明が解決しようとする課題】図８に示した従来のア
クティブマトリクス方式のＴＮ型液晶素子においては、
補助容量を形成する補助容量電極２は、ＴＦＴ１０のゲ
ート電極１１のオン・オフ時に容量結合により生じるレ
ベル変動を画像に影響しない範囲に抑え、液晶抵抗によ
る電荷の低減を実際上問題のないレベルに低減するため
に形成される。よって、通常、補助容量は液晶容量の４
倍程度であり、画素面積Ｓの１／２０程度の面積の補助
容量電極で形成することができるため、画素電極３の一
部か或いは該電極とは重ならない領域に形成されてい
た。

【０００９】しかしながら、自発分極を有する強誘電性
液晶や反強誘電性液晶の場合、当該自発分極値に応じた
補助容量が必要となる。自発分極を有する液晶の場合、
液晶のスイッチングに伴って自発分極の反転による反転
電流が発生し、該電流によって液晶容量に供給された電
荷が消費される。

【００１０】例えば強誘電性液晶のスイッチングに必要
な電荷量Ｑを、液晶に印加される電圧をＶ、画素電極面
積をＳ、液晶の自発分極をＰｓとすると、Ｑ＝Ｖ・Ｃ_lc＋２Ｐｓ・Ｓである。一方、ＴＮ液晶の場合はＱ＝Ｖ・Ｃ_lcであるの
で、強誘電性液晶の場合には自発分極に応じた電荷量が
余分に必要となる。アクティブマトリクス方式で駆動す
る場合には、ＴＦＴのオン期間に必要な電荷量が供給さ
れない場合には、所望の表示ができなくなる。従って強
誘電性液晶をアクティブマトリクス方式で駆動する場合
には、短時間で大量の電荷を蓄積するために、大きな充
電能力を持ったＴＦＴが必要となる。

【００１１】ＴＮ液晶と強誘電性液晶で必要な補助容量
電極の面積を表１に示す。表１においては、ＴＮ液晶も
強誘電性液晶１〜４も比誘電率εを５、液晶に印加され
る最大駆動電圧を５Ｖ、画素電極面積Ｓ＝１００μｍ×
３００μｍとし、容量の異なる補助容量に対して、画素
電極面積の何倍の補助容量電極が必要かを示した。。

【００１２】

【表１】

【００１３】強誘電性液晶においては、自発分極の反転
によって発生する反転電流で消費される電荷＝２Ｐｓ・
Ｓを合わせて補助容量に蓄積することになる。従って、
自発分極の大きな液晶でεが５〜２０程度の絶縁膜を用
いた場合には、表１に示すように、画素電極面積に近い
面積の補助容量電極を形成し、画素電極内に補助容量を
形成する必要がある。しかしながら、画素電極内に大き
な補助容量を形成した場合には、次のような問題点があ
った。

【００１４】（１）画素電極下に補助容量電極を形成す
るために、その上層に形成された画素電極の平面平滑性
が低下し、液晶配向性が劣る。具体的には、画素電極の
一部に補助容量による段差が生じると、容量の作り込み
方法にもよるが、ＩＴＯ層一層で１０００〜２０００
Å、二層では４０００Åに近い段差が生じてしまい、配
向乱れを生じてしまう。

【００１５】（２）大きな容量を作るために、薄い絶縁
膜を大面積で用いるため、上下ショートを起こし易い。

【００１６】（３）スメクチック液晶の最適ギャップ
は、ＴＮ液晶の約６μｍ程度に比べ、１〜２μｍと狭い
ため、ギャップが出しにくく、ギャップ材を分散してセ
ル組立を行なうとギャップ材のダメージによって、補助
容量にショートやリークが発生する場合があった。

【００１７】（４）図８の構成の液晶素子のＴＮ液晶１
０１にかわってスメクチック液晶を用いた場合、ＴＮ液
晶では問題のなかった最適ギャップを形成しようとする
と、ＴＦＴ１０部が最も厚くその高さが画素電極３部よ
りも高いために、ＴＦＴ１０部がギャップを決める要因
となってしまう。液晶セルのギャップを出すためには、
セル内にはスペーサ１０２が配置されるが、ギャップを
出すために基板１ａ及び１ｂに力を加えすぎると、スペ
ーサ１０２がＴＦＴ１０を損傷する、画素電極３のＩＴ
Ｏ膜を損傷して上下ショートを発生させる、或いは、補
助容量に上下ショートを発生させる、スペーサ１０２自
体が割れて配向不良を発生させる、などの問題を生じ
る。その結果、表示むらやコントラスト低下の原因とな
っていた。

【００１８】このような狭いギャップで生じる問題を解
決するために、ＴＦＴや画素電極上に平坦化膜を形成す
ることも行なわれているが、ＴＦＴ上に厚い平坦化膜を
形成すると画素電極と液晶との間隔が広くなり、平坦化
膜による電圧降下のために、液晶に印加される電圧が相
対的に低下するので、駆動電圧を高くしなければならな
い。また、このような構成において焼き付き現象を引き
起こすことも報告されている。

【００１９】本発明の目的は、自発分極を有し、大きな
補助容量が必要な液晶をアクティブマトリクス方式によ
って駆動する液晶素子において、良好な配向性を有し、
上下ショートを防止した信頼性の高い素子を提供するこ
とにある。

【００２０】

【課題を解決するための手段】本発明は、一対の基板間
に自発分極を有する液晶を挟持してなり、二次元状に配
置した画素毎にスイッチング素子と画素電極を配し、該
スイッチング素子により各画素電極への信号印加を制御
するアクティブマトリクス方式の液晶素子であって、上
記画素毎に、画素電極と面積が略等しく且つ該画素電極
に重なる補助容量電極を絶縁層を介して該画素電極の基
板側に形成し、該画素電極下に補助容量を形成したこと
を特徴とする液晶素子である。

【００２１】

【発明の実施の形態】本発明においては、補助容量電極
を画素電極と略同じにすることで、画素電極内における
段差をなくし、配向性を低下させることなく大きな容量
の補助容量を形成することができる。また、本発明にお
いては、画素電極下に平坦化膜を形成することにより、
大面積の補助容量に対して外力に対するバリアーとする
ことができるため、上下ショートを低減することができ
る。同時に、該平坦化膜によって平滑化した上に画素電
極を形成することにより、配向性を向上させることがで
きる。

【００２２】さらに本発明においては、隔壁によってセ
ルギャップを形成することにより、大きな補助容量を形
成したことによる上下ショートや画素電極のダメージを
防止することができると同時に、上下基板の固定を強固
にすることができ、耐衝撃性に劣るスメクチック液晶に
おいても耐衝撃性を改善することができる。

【００２３】以下に具体的な実施形態を示し、本発明を
詳細に説明する。

【００２４】［実施形態１］図１に本発明の液晶素子の
一実施形態の構成を模式的に示す断面図を示す。図１の
（ａ）は１画素分の断面図であり、（ｂ）は（ａ）の矢
印Ａ点の紙面に垂直な方向の断面図である。図１中、先
に説明した図８と同じ部材には同じ符号を付す。図１に
おいて、７は自発分極を有する液晶、１８は隔壁であ
る。

【００２５】また、図２には当該実施形態の電気的な等
価回路を示す図であり、便宜上４×４画素について記載
している。図２中、２１は補助容量、２２は液晶容量、
２３は走査信号線、２４は情報信号線、２５は補助容量
を形成する補助容量電極を接地するための引き出し線で
ある。

【００２６】本発明の液晶素子は、アクティブマトリク
ス方式で駆動するもので、図１に示すように、平行に配
置された一対の基板１ａ、１ｂとの間に液晶７を挟持し
てなり、通常、不図示の偏光板をそれぞれの基板１ａ、
１ｂの外側に配置して用いる。

【００２７】基板１ａ、１ｂは絶縁性基板で、通常、ガ
ラス板が用いられるが、必要な透明性と強度が得られれ
ば、プラスチック基板も用いることができる。基板１ａ
（アクティブマトリクス基板）には、複数の画素が二次
元状にマトリクス配置し、各画素毎にＩＴＯ等の透明導
電膜材料からなる画素電極３と、該画素電極３にドレイ
ン電極１７を接続されたＴＦＴ１０とが配列形成されて
いる。各画素のＴＦＴ１０のゲート電極１１は走査信号
線２３に、ソース電極１６は情報信号線２４にそれぞれ
接続され、外部よりコントロールされる。

【００２８】図１に示すように、ＴＦＴ１０及び画素電
極３上には、パッシベーション膜４が形成されている
が、この膜は、本実施形態では保護膜として機能する
が、後述の実施形態では絶縁層と兼用の平坦化膜として
形成される。

【００２９】本発明においては、各画素毎に、画素電極
３と面積が略等しい補助容量電極２が形成され、補助容
量２を形成している。補助容量２は、液晶容量３と並列
に接続されることになる。これらの上にパッシベーショ
ン膜１７として、ＳｉＮ、ＳｉＯ₂ などによる層が全面
に形成され、さらにその上に、ポリイミドなどからなり
表面にラビング処理などの配向処理が施された配向膜５
ａが形成されている。

【００３０】一方、基板１ｂ（対向基板）には、画素電
極３に対して一定の基準電圧が印加される透明な対向電
極６が形成され、その上には表面に配向処理が施された
配向膜５ｂが形成されている。

【００３１】上記アクティブマトリクス基板と対向基板
は、外周部において枠状のシール材（不図示）を介して
接着され、両基板とシール材に囲まれた領域に液晶７が
封入される。液晶７としては、強誘電性や反強誘電性を
示すスメクチック液晶など、自発分極を有する液晶が用
いられる。これらの液晶を、その螺旋ピッチよりも小さ
いセルギャップで封入することにより、液晶によって、
単安定や２安定、３安定、或いはヒステリシス特性のな
い、いわゆる無しきい値の電気光学特性を持たせること
ができる。セルギャップは、隔壁１８によって一定に保
たれる。隔壁１８は、例えば図１（ｂ）に示されるよう
に、画素電極間を走査信号線に沿ってストライプ状に形
成される。

【００３２】図１に示されるように、本実施形態では補
助容量電極２を画素電極３と同じ面積で形成したため、
画素電極３内に段差がなく、配向性が良い。また、スペ
ーサを用いず、隔壁１８を隣接する画素電極間に形成し
たことにより、スペーサによる画素電極３の損傷や、補
助容量電極とのショート、上下電極間でのショートが防
止される。また、隔壁１８自体が上下基板の圧力でつぶ
れることもなく、素子の耐衝撃性が向上する。

【００３３】本実施形態では、補助容量電極２を画素電
極３の下に全面に形成しているため、パッシベーション
膜４を平坦化膜として厚くすることなく、２０００〜４
０００Å程度存在するＴＦＴ１０と画素電極３との高さ
の差を低減することができ、その結果、セルギャップの
安定性を高めることができる。

【００３４】次に本実施形態の液晶素子の製造方法の一
例を説明する。

【００３５】先ず、ガラス基板１ａ上に全面にＣｒ、Ａ
ｌなどの金属膜をスパッタ膜により５００〜２０００Å
形成し、この金属膜をフォトリソグラフィによってパタ
ーニングしてゲート電極１１と走査信号線２３を形成す
る。

【００３６】次に、上記基板全面にＩＴＯを１５００Å
スパッタ法により成膜し、パターニングして補助容量電
極２を形成する。

【００３７】さらに、上記基板全面に厚さ２０００〜４
０００Åのシリコン窒化膜（ＳｉＮ）等からなるゲート
絶縁膜１２をＣＶＤ等によって形成する。このゲート絶
縁膜１２は、全てのＴＦＴに共通に形成される。ゲート
絶縁膜１２上にｉ型（真性）半導体層（例えばｉ型アモ
ルファスシリコン層或いはｉ型ポリシリコン層）１３を
３００〜７００Å堆積し、その上に、基板全面に厚さ１
０００〜２０００Åのシリコン窒化膜層を形成し、これ
をパターニングしてｉ型半導体層１３のチャネル領域を
エッチングから保護するためのブロッキング層１４を形
成する。次に、厚さ３００〜１０００Åのｎ型の高濃度
シリコン層を形成し、これをパターニングしてオーミッ
クコンタクト層１５を形成する。

【００３８】続いて、画素電極３となるＩＴＯを全面に
７００Åの厚みにスパッタ法で形成し、これをパターニ
ングして画素電極３を形成する。基板全面に厚さ３００
〜７００ÅのＣｒ層と１５００〜２５００ÅのＡｌ層を
順次堆積し、パターニングしてソース電極１６とドレイ
ン電極１７、及びソース電極１６が接続した情報信号線
２４を形成する。

【００３９】次に、ＣＶＤにより、パッシベーション膜
４を５０００Å形成した後、ポリイミド等を印刷により
４００Å程度の厚さに塗布して２００〜２５０℃の温度
で焼成し、ラビング等によって配向処理を施して配向膜
５ａを形成する。

【００４０】ＴＦＴ１０と画素電極３のそれぞれの領域
での高低差は、従来であれば、５００〜２０００Å（ゲ
ート電極１１）＋３００〜７００Å（ｉ型半導体層）＋
１０００〜２０００Å（ブロッキング層１４）＋３００
〜１０００Å（オーミックコンタクト層）＋１８００〜
３２００Å（ソース電極１６、ドレイン電極１７）−７
００Å（画素電極３）＝３２００〜８２００Åとなると
ころが、でき上がり寸法で約８００〜１３００Å程度に
低減できる。

【００４１】上記基板上に、アクリル系フォトポリマー
等有機材料を全面スピンコートで塗布した後、マスク露
光、現像を行ない、画素間に隔壁１８を形成する。尚、
隔壁１８は、配向膜５ａの形成前に形成することも可能
である。また、無機系或いは有機系のギャップ材を１〜
１０重量％程度混入して用いることが好ましいもう一方
のガラス基板１ｂにも、ＩＴＯ等透明導電膜を５００〜
１０００Å堆積してパターニングし、対向電極６を形成
し、その上に配向膜５ａと同様に配向膜５ｂを形成して
ラビング等の配向処理を施す。

【００４２】上記両基板を、外周に描画したシール材と
隔壁１８を介して接着固定し、真空注入法により液晶７
を注入する。

【００４３】本発明においては、各部材の材質や厚さ、
形状、製法は特に上記したものに限定されず、本発明の
効果が得られる範囲で従来の液晶素子の技術をそのまま
適用することが可能である。また、本実施形態及び後述
の実施形態では、スイッチング素子としてＴＦＴを用い
た構成を示しているが、当該構成以外にもチャネルエッ
チ型のＴＦＴや、ＭＩＭ等のデバイスを用いることがで
きる。

【００４４】［実施形態２］図３に本発明の別の実施形
態の構成を示す。尚、対向基板は図１と同じであるの
で、アクティブマトリクス基板のみを示す。

【００４５】本実施形態では、補助容量を形成する絶縁
膜として、ゲート絶縁膜１２にＴａＯ_x のような高誘電
率無機膜からなるパッシベーション膜４を加えた複合膜
構成としたものである。このパッシベーション膜４は、
ソース電極１６及びゲート電極１７の形成後にスパッタ
等で形成され、厚さは３０００Å程度に形成される。Ｔ
ａＯ_x 膜は、比誘電率εが２０程度であるため、膜厚が
厚くなっても容量値の低減は少ない。当該パッシベーシ
ョン膜４を形成後、エッチングによりコンタクトホール
を形成し、ＩＴＯをスパッタで１５００Åの厚さに形成
し、パターニングして画素電極３を形成する。その後の
配向膜５ａの形成以降は実施形態１と同じである。

【００４６】［実施形態３］図４に本発明第３の実施形
態のアクティブマトリクス基板の構成を示す。本実施形
態では、ソース電極１６とドレイン電極１７を形成した
後に、ゲート絶縁膜１２上に補助容量電極２を厚さ１０
００ÅのＩＴＯで形成し、ＴａＯ_x からなるパッシベー
ション膜４を３０００Åの厚さに堆積し、フォトレジス
トを用いてドライエッチングによりコンタクトホールを
形成し、フォトレジストを除去してＩＴＯを１０００Å
堆積し、パターニングして画素電極３を形成するもので
ある。配向膜５ａの形成以降は実施形態１と同じであ
る。

【００４７】［実施形態４］図５に本発明第４の実施形
態のアクティブマトリクス基板の構成を示す。本実施形
態は、実施形態１と同様にオーミックコンタクト層１５
を形成した後に、基板全面に厚さ７００ÅのＩＴＯ膜を
形成後、パターニングして、第２の補助容量電極２ｂを
形成し、その後にＴＦＴ１０のソース電極１６、ドレイ
ン電極１７をスパッタリングとエッチングで形成し、ド
レイン電極１７と第２の補助容量電極２ｂを接続する。
続いて、Ｓｉ（ＯＨ）₄ 溶液をスピンコートし、平坦化
膜を兼ねたパッシベーション膜４を補助容量電極２ｂ上
で厚さ０．７〜１μｍになるように形成し、コンタクト
ホールを形成してＩＴＯからなる画素電極３を形成す
る。配向膜５ａの形成以降は実施形態１と同じである。
尚、２ａは第１の補助容量電極で、実施例１の補助容量
電極２と同様にして形成する。

【００４８】［実施形態５］図６の本発明第５の実施形
態のアクティブマトリクス基板の構成を示す。本実施形
態では、ゲート絶縁層１２上に第１の補助容量電極２ａ
をＩＴＯで１０００Åの膜厚で形成した後、補助容量の
絶縁膜となるＴａＯ_x をスパッタにより３０００Å堆積
して第１のパッシベーション膜４ａを形成し、続いてＩ
ＴＯを１０００Å堆積、パターニングして補助容量電極
２ｂを形成し、さらにＳｉ（ＯＨ）₄溶液をスピンコー
トして第２のパッシベーション膜４ａを形成し、コンタ
クトホールを形成してＩＴＯからなる厚さ１０００Åの
画素電極３を形成する。配向膜５ａの形成以降は実施形
態１と同じである。

【００４９】

【実施例】［実施例１］本発明第１の実施例として前記
実施形態１の液晶素子を作製した。その工程を下記に説
明する。

【００５０】厚さ１．１ｍｍのガラス基板１ａ全面に、
モリブデンをスパッタにより２０００Åの厚さに堆積
し、フォトリソグラフィによってパターニングしてゲー
ト電極１１と走査信号線を形成した。

【００５１】次に、基板全面にＩＴＯをスパッタにより
１５００Åの厚さに堆積し、パターニングして補助容量
電極２を形成した。

【００５２】上記基板全面にＣＶＤによってＳｉＮから
なるゲート絶縁膜１２を厚さÅになるように堆積し、ア
モルファスＳｉを厚さ３０００Å堆積してｉ型半導体層
１３を形成し、基板全面にＳｉＮを厚さ３０００Åに堆
積し、パターニングしてブロッキング層１４を形成し
た。さらに、ｎ型高濃度シリコンを１０００Å堆積して
パターニングし、オーミックコンタクト層１５を形成し
た。

【００５３】次に、画素電極３となるＩＴＯを基板全面
に７００Åの厚さにスパッタで堆積し、パターニングし
た。続いて、Ｃｒを１０００ÅとＡｌを３０００Å順次
堆積し、パターニングしてソース電極１６とドレイン電
極１７及び情報信号線を形成した。

【００５４】引き続き、ＣＶＤによりＳｉＮを３０００
Å堆積してパッシベーション膜４を形成し、その上にポ
リイミドをオフセット印刷機によって厚さ４００Åにな
るように塗布し、２００℃で焼成した後、表面をラビン
グ処理して配向膜５ａを形成した。

【００５５】上記基板の画素電極間隙に、アクリル系フ
ォトポリマーを用いて隔壁１８を形成した。隔壁は高さ
が１．２μｍ、幅が１２μｍ、ピッチが２８０μｍで、
走査信号線に平行に形成した。

【００５６】もう一方のガラス基板１ｂには、ＩＴＯを
１０００Åの厚さに堆積し、パターニングして対向電極
６を形成した上に、配向膜５ａと同様にして配向膜５ｂ
を形成した。

【００５７】上記両基板を外周にシール材を描画してか
ら、ラビング方向が略平行になるように対向して貼りあ
わせ、真空注入法により下記組成の液晶組成物を注入し
た。

【００５８】

【化１】

【００５９】得られた液晶素子のセルギャップ偏差は、
基板全面において１．２±０．０２μｍであり、ＩＴＯ
電極面の押さえつけによるクラックや、補助容量でのシ
ョートやリークがなかった。また、上下基板間でのショ
ートや、配向欠陥も防止され、しきい値むらの少ない画
質の優れた液晶素子であった。本実施例の液晶素子は、
画素電極下全面に補助容量を設けたことで、基板表面の
平坦性が高く、液晶の配向性そのものが向上すること、
平坦な部分をラビングするため、ラビングむらが起こり
にくいこと、加えて、隔壁によってセルギャップを維持
し、スペーサを用いていないことで、画素電極のダメー
ジがないこと、液晶注入の均一性も高いことから、従来
よりも上下ショートのない良好な画像が得られた。結果
として、従来の構成ではコントラストが６０程度であっ
たものが１２０以上に向上した。

【００６０】本実施例の液晶素子の補助容量を形成する
絶縁膜は厚さ３０００ÅのＳｉＮ膜であるから、補助容
量の容量値は約６．２ｐＦ（比誘電率ε＝７、Ｓ＝１０
０μｍ×３００μｍとして）であり、５Ｖでの駆動では
約３０ｐＣの電荷を蓄積することができ、Ｐｓ＝５０の
液晶まで良好に駆動することが可能である（画素サイズ
で１００μｍ×２８０μｍに相当）。

【００６１】［実施例２］本発明第２の実施例として、
実施形態２の液晶素子を作製した。

【００６２】実施例１と同様にして、オーミックコンタ
クト層１５まで形成し、Ｔｉを１０００Å、Ａｌを３０
００Å堆積してエッチングして、ソース電極１６、ドレ
イン電極１７、情報信号線を形成した。続いて、スパッ
タ装置を用いてＴａＯ_x を３０００Å堆積してパッシベ
ーション膜４を形成し、ドライエッチングによりコンタ
クトホールを形成した後、スパッタによりＩＴＯを１５
００Å堆積し、エッチングして画素電極３を形成した。
以降の工程は実施例１と同じである。

【００６３】本実施例の液晶素子は、パッシベーション
膜４にＴａＯ_x （ε＝２０、Ｓ＝１００μｍ×３００μ
ｍとして）を用いているので、補助容量の絶縁膜の膜厚
が厚くなっても、実施例１に比較して補助容量の容量値
の低減はない。

【００６４】また本実施例の液晶素子のコントラストは
１５０であった。本実施例の液晶素子は実施例１よりも
さらにショート発生率が低減され、また、ショートに至
らないリークも低下しているので、保持時間を（１／６
０）×１００ｓｅｃより長くするテストにおいても、
白、黒のレベル変動が少なく、画素によるむらが少なか
った。

【００６５】［実施例３］本発明第３の実施例として実
施形態３の液晶素子を作製した。

【００６６】補助容量電極２を形成しない以外は実施例
１と同様にしてオーミックコンタクト層１５まで形成
し、Ｃｒを１０００Å、Ａｌを３０００Å堆積してエッ
チングし、ソース電極１６、ドレイン電極１７、情報信
号線を形成した後、ＩＴＯを１０００Å堆積してパター
ニングし、ゲート絶縁膜１２上に補助容量電極２を形成
した。その後、ＴａＯ_x をスパッタにより３０００Å堆
積してパッシベーション膜４を形成し、フォトレジスト
を用いたドライエッチングによりコンタクトホールを形
成した。その上に、ＩＴＯを１０００Å堆積し、画素パ
ターンマスクを用いたフォトリソグラフィによりパター
ニングして画素電極３を形成した。実施例１と同様にし
て配向膜５ａを形成した上に、直径１．３μｍのシリカ
ビーズを１．５重量％添加したアクリル系ポリマーを用
いてスピン塗布、露光、現像し、隔壁を形成して実施例
１と同様にして形成した対向基板と貼りあわせ、液晶を
注入した。

【００６７】スピン塗布後の隔壁の高さは１．４５μｍ
であったが、セル組立後は１．２±０．０２μｍで、ギ
ャップ均一性の高い素子であった。また、液晶注入後の
コントラストは１５０であり、極めて高いコントラスト
が得られた。

【００６８】本実施例の液晶素子の補助容量は１８ｐＦ
で、５Ｖでの充電時の電荷量は９０ｐＣであり、Ｐｓ＝
１００の液晶まで駆動することができる（画素サイズで
１００μｍ×２８０μｍに相当）。

【００６９】［実施例４］本発明第４の実施例として実
施形態４の液晶素子を作製した。

【００７０】実施例１と同様にしてオーミックコンタク
ト層１５まで形成した後、基板全面にＩＴＯを１０００
Åの厚さに堆積し、パターニングして第２の補助容量電
極２ｂを形成した。この後、実施例１と同様にしてソー
ス電極１６、ドレイン電極１７、情報信号線をスパッタ
とエッチングで形成し、Ｓｉ（ＯＨ）₄ 溶液をスピンコ
ートして補助容量電極２ｂ上で厚さが約１μｍとなるよ
うにパッシベーション膜４を形成した。その後、フォト
レジストを用いたドライエッチングでコンタクトホール
を形成した。以降の工程は実施例１と同様にして液晶素
子を得た。

【００７１】得られた液晶素子はほとんどショートがな
く、優れた絶縁特性が得られた。また、コントラストも
１８０と極めて高かった。これは、Ｓｉ（ＯＨ）₄ 溶液
で形成したパッシベーション膜の平坦化能が高いため、
ＴＦＴの凸部を埋め、画素電極下を高めて全体的に平坦
化できたことにより、画素電極が補助容量部の膜表面の
凹凸の影響を受けなくなるため、極めて平坦な表面形状
を達成することができるためである。また、隔壁の存在
に加えて厚い平坦化膜によって、外部からの力が該平坦
化膜で吸収されるため、機械的なストレスも防止するこ
とができ、結果的にショートが防止されたものと考えら
れる。

【００７２】本実施例の液晶素子の補助容量は、絶縁膜
が厚さ３０００ÅのＳｉＮ膜であるため、容量値が約
６．２ｐＦ（ε＝７、Ｓ＝１００μｍ×３００μｍとし
て）であった。これは、５Ｖ駆動では約３０ｐＣの電荷
を蓄積することができるため、Ｐｓ＝５０の液晶まで駆
動することが可能である（画素サイズで１００μｍ×２
８０μｍに相当）。

【００７３】［実施例５］ＴｉＯ_x ＋ＳｉＯ_x 粒子の混
合物のペーストインキ（触媒化学社製「ＲＦ４Ａ１
６」）をオフセット印刷機を用いて厚さ３０００Åに印
刷し、２５０℃のホットプレートで焼成してＴｉＯ_x ＋
ＳｉＯ_x 粒子膜からなるパッシベーション膜４を形成
し、実施例１の隔壁を用いる以外は実施例２と同様にし
て本発明第５の実施例の液晶素子を作製した。

【００７４】本実施例の液晶素子においては、ＴｉＯ_x
＋ＳｉＯ_x 粒子膜からなるパッシベーション膜が、ＣＶ
Ｄやスパッタ等の真空成膜法によるものに比べて平坦化
性が高いため、でき上がりの膜の平坦性が極めて高い。
よって、実施例１よりもショート発生率が低減した。ま
た、ショートに至らないリークも低下しているので、保
持時間を（１／６０）×１００ｓｅｃよりも長くするテ
ストでも、白、黒のレベル変動が少なく、画素によるむ
らが少なかった。

【００７５】本実施例の液晶素子の補助容量の絶縁膜
は、厚さ３０００ÅのＳｉＮ膜と３０００ÅのＴｉＯ_x
＋ＳｉＯ_x 粒子膜の複合膜であるため、その容量値は約
４．７ｐＦ（ε＝８．５、Ｓ＝１００μｍ×３００μｍ
として）である。これは５Ｖ駆動では、約２３ｐＣの電
荷を蓄積できるため、Ｐｓ＝１０の液晶まで駆動するこ
とが可能である（画素サイズで１００μｍ×２８０μ
ｍ）。

【００７６】［実施例６］ＭｏＴａ微粒子の印刷ペース
ト（触媒化学社製）をオフセット印刷によって厚さ３０
００Åに形成し、ホットプレート上で２５０℃で焼成し
てパッシベーション膜とし、実施例１と同じ隔壁を用い
る以外は、実施例３と同様にして液晶素子を作製した。

【００７７】得られた液晶素子のコントラストは１５０
で、上下ショートも極めて少なく、実用的な液晶素子で
あった。また、補助容量としては１７ｐＦ程度の容量が
得られたが、リークレベルが比較的大きかった。しかし
ながら、１フレームが１／６０ｓｅｃの駆動では、全く
問題のない特性が得られた。

【００７８】本発明の液晶素子の補助容量には５Ｖ駆動
で約８５ｐＣの電荷を蓄積することができるので、Ｐｓ
＝１００の液晶まで駆動することができる（画素サイズ
で１００μｍ×２８０μｍに相当）。

【００７９】［実施例７］本発明第７の実施例として実
施形態５の液晶素子を作製した。

【００８０】実施例３と同様にして、オーミックコンタ
クト層１５を形成した後に、ソース電極１６とドレイン
電極１７及び情報信号線を形成し、ゲート絶縁膜１２上
にＩＴＯを１０００Å堆積、パターニングして補助容量
電極２ａを形成し、ＴａＯ_xを厚さ３０００Å堆積して
第１のパッシベーション膜４ａを形成し、さらにＩＴＯ
を１０００Å堆積してパターニングし、第２の補助容量
電極２ｂを形成した。その上に、Ｓｉ（ＯＨ）₄ 溶液を
スピンコートし、レジストを用いたドライエッチングに
よってコンタクトホールを形成し、ＩＴＯを１０００Å
の厚さに堆積してパターニングし、画素電極３を形成し
た。以降の工程は実施例１と同様にして液晶素子を得
た。

【００８１】得られた液晶素子の補助容量は絶縁膜が厚
さ３０００ÅのＴａＯ_x 膜であるため、容量値は約１８
ｐＦ（ε＝２０、Ｓ＝１００μｍ×３００μｍとして）
で、５Ｖ駆動では約９０ｐＣの電荷を蓄積できるため、
Ｐｓ＝１００の液晶まで駆動することができる（画素サ
イズで１００μｍ×２８０μｍに相当）。

【００８２】本実施例においても、得られた液晶素子は
良好な配向性を示すと同時に、上下ショート、ギャップ
不良のない、極めて歩留の高い液晶素子であった。ま
た、コントラストは１６０と良好であった。

【００８３】本実施例の液晶素子を、高温高湿の連続通
電テストに投入したが、腐食、しきい値シフトなどによ
る画像劣化もなく、耐久後も高品質な画像を維持でき
た。

【００８４】上記実施例１〜７の各液晶素子の補助容量
とコントラストを図７に示す。各実施例とも６素子ずつ
作製した。上記した各実施例の説明におけるコントラス
トの値は当該結果の平均値である。尚、ここで示す従来
例とは、補助容量を形成しない以外は実施例１と同様に
して作製した液晶素子である。

【００８５】

【発明の効果】以上説明したように、本発明によれば、
画素電極内に補助容量による段差がなく配向性が向上
し、コントラストの高い表示が実現する。

【００８６】本発明においてはさらに、隔壁を用いてセ
ルギャップを制御することによって、スペーサによる画
素電極の損傷や該損傷による上下基板のショートを防止
し、さらに配向性を向上することができる。また、本発
明においては、平坦化膜を用いて画素電極下の凹凸を平
坦化することにより、より配向性を向上すると同時に、
該平坦化膜によって外力を吸収し、上下基板でのショー
トを防止することができる。その結果、よりコントラス
トが高く、高信頼性で衝撃耐久に強い液晶素子を歩留良
く提供することが可能となる。

【図面の簡単な説明】

【図１】本発明第１の実施形態の液晶素子の構成を模式
的に示す断面図である。

【図２】本発明第１の実施形態の液晶素子の電気的な等
価回路を示す図である。

【図３】本発明第２の実施形態の液晶素子の構成を模式
的に示す断面図である。

【図４】本発明第３の実施形態の液晶素子の構成を模式
的に示す断面図である。

【図５】本発明第４の実施形態の液晶素子の構成を模式
的に示す断面図である。

【図６】本発明第５の実施形態の液晶素子の構成を模式
的に示す断面図である。

【図７】本発明の実施例の液晶素子の補助容量とコント
ラストを示す図である。

【図８】従来の液晶素子の一例の構成を模式的に示す断
面図である。

【符号の説明】

１ａ，１ｂ基板２，２ａ，２ｂ補助容量電極３画素電極４，４ａ，４ｂパッシベーション膜５ａ，５ｂ配向膜７液晶１０ＴＦＴ１１ゲート電極１２ゲート絶縁膜１３ｉ型半導体層１４ブロッキング層１５オーミックコンタクト層１６ソース電極１７ドレイン電極１８隔壁２１補助容量２２液晶容量２３走査信号線２４情報信号線１０１ＴＮ液晶１０２スペーサ

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Claims

【特許請求の範囲】

【請求項１】一対の基板間に自発分極を有する液晶を
挟持してなり、二次元状に配置した画素毎にスイッチン
グ素子と画素電極を配し、該スイッチング素子により各
画素電極への信号印加を制御するアクティブマトリクス
方式の液晶素子であって、上記画素毎に、画素電極と面
積が略等しく且つ該画素電極に重なる補助容量電極を絶
縁層を介して該画素電極の基板側に形成し、該画素電極
下に補助容量を形成したことを特徴とする液晶素子。
【請求項２】上記画素電極下にスイッチング素子を含
めて基板全体を覆う平坦化膜を有する請求項１記載の液
晶素子。
【請求項３】上記平坦化膜が、有機膜と無機膜との積
層構造である請求項２記載の液晶素子。
【請求項４】上記スイッチング素子が薄膜トランジス
タである請求項１記載の液晶素子。
【請求項５】上記補助容量が、上記スイッチング素子
に接続した第２の補助容量電極と、該第２の補助容量電
極とは絶縁層を介して対向する第１の補助容量電極とで
形成されている請求項１記載の液晶素子。
【請求項６】上記一対の基板が、両基板に接着された
隔壁構造によって所定の距離を保持する請求項１記載の
液晶素子。
【請求項７】上記液晶が強誘電性液晶または反強誘電
性液晶である請求項１記載の液晶素子。