JPH0895062A - 液晶表示素子 - Google Patents
液晶表示素子Info
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- JPH0895062A JPH0895062A JP25607194A JP25607194A JPH0895062A JP H0895062 A JPH0895062 A JP H0895062A JP 25607194 A JP25607194 A JP 25607194A JP 25607194 A JP25607194 A JP 25607194A JP H0895062 A JPH0895062 A JP H0895062A
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- film
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Abstract
(57)【要約】
【目的】 液晶を乱れの少ない良好な状態に配向させる
ことができ、低電圧で液晶を駆動することができる液晶
表示素子を提供することである。 【構成】 液晶表示素子のＴＦＴ形成用の基板１１に窪
み部３１を形成し、窪み部３１内にＴＦＴ１４を形成す
る。基板１１の主面上にアクティブ素子１４に接続され
た画素電極１３を形成する。窪み部３１を充填し、か
つ、アクティブ素子１４と画素電極１３の上に平坦化膜
１７を形成し、その上に配向膜１８を形成する。配向膜
１８の表面の凸凹による最大傾斜角φを強誘電性液晶２
３のコーンアングルθより小さくし、凸凹による配向の
乱れを最小限に抑える。
ことができ、低電圧で液晶を駆動することができる液晶
表示素子を提供することである。 【構成】 液晶表示素子のＴＦＴ形成用の基板１１に窪
み部３１を形成し、窪み部３１内にＴＦＴ１４を形成す
る。基板１１の主面上にアクティブ素子１４に接続され
た画素電極１３を形成する。窪み部３１を充填し、か
つ、アクティブ素子１４と画素電極１３の上に平坦化膜
１７を形成し、その上に配向膜１８を形成する。配向膜
１８の表面の凸凹による最大傾斜角φを強誘電性液晶２
３のコーンアングルθより小さくし、凸凹による配向の
乱れを最小限に抑える。
Description
【０００１】
【産業上の利用分野】この発明は強誘電性を有する強誘
電性液晶表示素子（反強誘電性液晶表示素子を含む）に
関し、特に、配向の乱れが少なく且つ製造が容易なアク
ティブマトリクス型強誘電性液晶表示素子に関する。
電性液晶表示素子（反強誘電性液晶表示素子を含む）に
関し、特に、配向の乱れが少なく且つ製造が容易なアク
ティブマトリクス型強誘電性液晶表示素子に関する。
【０００２】
【従来の技術】図８は従来のアクティブマトリクス方式
の強誘電性液晶表示素子の一部を示す。この液晶表示素
子は、ＴＦＴ基板１と、ＴＦＴ基板１に対向して配置さ
れた対向基板２と、ＴＦＴ基板１と対向基板２との間に
封止された強誘電性液晶３と、これらを挟んで配置され
た偏光板４、５と、より構成される。
の強誘電性液晶表示素子の一部を示す。この液晶表示素
子は、ＴＦＴ基板１と、ＴＦＴ基板１に対向して配置さ
れた対向基板２と、ＴＦＴ基板１と対向基板２との間に
封止された強誘電性液晶３と、これらを挟んで配置され
た偏光板４、５と、より構成される。
【０００３】ＴＦＴ基板１には、画素電極６とＴＦＴ
（薄膜トランジスタ）７とがマトリクス状に配列されて
形成されている。対向基板２には、画素電極６と対向す
る対向電極８が形成されている。
（薄膜トランジスタ）７とがマトリクス状に配列されて
形成されている。対向基板２には、画素電極６と対向す
る対向電極８が形成されている。
【０００４】ＴＦＴ基板１と対向基板２にはそれぞれ配
向膜９、１０が形成されており、配向膜９、１０の対向
面にはラビング等の配向処理が施されている。このよう
な構成の強誘電性液晶表示素子は、通常使用されている
ＴＮ液晶表示素子等と比較して、高速応答性を有し、視
野角が広いという特徴を有する。
向膜９、１０が形成されており、配向膜９、１０の対向
面にはラビング等の配向処理が施されている。このよう
な構成の強誘電性液晶表示素子は、通常使用されている
ＴＮ液晶表示素子等と比較して、高速応答性を有し、視
野角が広いという特徴を有する。
【０００５】
【発明が解決しようとする課題】図８の構成において
は、ＴＦＴ７が厚いため、配向膜９の強誘電性液晶３に
接する面にＴＦＴ７に対応する凸部が形成される。凸部
の近傍の強誘電性液晶の液晶分子はこの凸状の配向膜９
の表面を基準として配向する。このため、凸部の近傍に
おいて強誘電性液晶３の配向状態が乱れてしまう。凸部
付近での配向の乱れは、その周囲の液晶の配向にも波及
する。このため、強誘電性液晶３の配向構造に欠陥がで
き、これが表示むらやコントラスト低下の原因となる。
特に、強誘電性液晶の場合、液晶がスメクティック相の
層構造を有しており、配向の乱れにより、層構造自体に
欠陥が生じ、表示むらやコントラスト低下の原因となる
虞がある。
は、ＴＦＴ７が厚いため、配向膜９の強誘電性液晶３に
接する面にＴＦＴ７に対応する凸部が形成される。凸部
の近傍の強誘電性液晶の液晶分子はこの凸状の配向膜９
の表面を基準として配向する。このため、凸部の近傍に
おいて強誘電性液晶３の配向状態が乱れてしまう。凸部
付近での配向の乱れは、その周囲の液晶の配向にも波及
する。このため、強誘電性液晶３の配向構造に欠陥がで
き、これが表示むらやコントラスト低下の原因となる。
特に、強誘電性液晶の場合、液晶がスメクティック相の
層構造を有しており、配向の乱れにより、層構造自体に
欠陥が生じ、表示むらやコントラスト低下の原因となる
虞がある。
【０００６】このような問題を解決するため、ＴＦＴ７
及び画素電極６と配向膜９との間に配向膜９と強誘電性
液晶３との界面を平坦化するための膜（平坦化膜）を形
成することも行われている。しかし、平坦化膜自体にＴ
ＦＴ７の形状に応じた凸凹が生ずるため、配向膜９の表
面をほぼ平坦にするためには、非常に厚い平坦化膜が必
要となってしまう。また、画素電極６の上に厚い平坦化
膜が形成されるため、画素電極６と強誘電性液晶３との
間隔が広くなり、平坦化膜での電圧降下により、強誘電
性液晶３に印加される電圧が相対的に小さくなり、駆動
電圧が高くなってしまう。
及び画素電極６と配向膜９との間に配向膜９と強誘電性
液晶３との界面を平坦化するための膜（平坦化膜）を形
成することも行われている。しかし、平坦化膜自体にＴ
ＦＴ７の形状に応じた凸凹が生ずるため、配向膜９の表
面をほぼ平坦にするためには、非常に厚い平坦化膜が必
要となってしまう。また、画素電極６の上に厚い平坦化
膜が形成されるため、画素電極６と強誘電性液晶３との
間隔が広くなり、平坦化膜での電圧降下により、強誘電
性液晶３に印加される電圧が相対的に小さくなり、駆動
電圧が高くなってしまう。
【０００７】この発明は、上記実状に鑑みてなされたも
ので、液晶を乱れの少ない良好な状態に配向させること
ができる液晶表示素子を提供することを目的とする。ま
た、この発明は、低電圧で液晶を駆動することができる
液晶表示素子を提供することを目的とする。
ので、液晶を乱れの少ない良好な状態に配向させること
ができる液晶表示素子を提供することを目的とする。ま
た、この発明は、低電圧で液晶を駆動することができる
液晶表示素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、この発明の液晶表示素子は、一主面に窪み部が形成
された第１の基板と、前記第１の基板の前記窪み内に少
なくとも一部が形成され、マトリクス状に配置されたア
クティブ素子と、マトリクス状に配置され、対応する前
記アクティブ素子に接続された画素電極と、前記アクテ
ィブ素子及び前記画素電極の上に形成され、前記窪み及
び前記アクティブ素子に対応する凸凹が形成された第１
の配向膜と、前記第１の基板に対向して配置された第２
の基板と、前記第２の基板の前記第１の基板に対向する
面に形成され、前記画素電極に対向する対向電極と、前
記対向電極上に形成された第２の配向膜と、前記第１と
第２の配向膜の間に、螺旋構造を有して封止されたカイ
ラルスメクティック相の液晶と、を備え、前記第１の配
向膜は、その表面の前記螺旋構造の螺旋の軸に対する最
大傾斜角が、前記螺旋の軸と液晶分子のダイレクタの成
す角度よりも小さくなるように形成されている、ことを
特徴とする。
め、この発明の液晶表示素子は、一主面に窪み部が形成
された第１の基板と、前記第１の基板の前記窪み内に少
なくとも一部が形成され、マトリクス状に配置されたア
クティブ素子と、マトリクス状に配置され、対応する前
記アクティブ素子に接続された画素電極と、前記アクテ
ィブ素子及び前記画素電極の上に形成され、前記窪み及
び前記アクティブ素子に対応する凸凹が形成された第１
の配向膜と、前記第１の基板に対向して配置された第２
の基板と、前記第２の基板の前記第１の基板に対向する
面に形成され、前記画素電極に対向する対向電極と、前
記対向電極上に形成された第２の配向膜と、前記第１と
第２の配向膜の間に、螺旋構造を有して封止されたカイ
ラルスメクティック相の液晶と、を備え、前記第１の配
向膜は、その表面の前記螺旋構造の螺旋の軸に対する最
大傾斜角が、前記螺旋の軸と液晶分子のダイレクタの成
す角度よりも小さくなるように形成されている、ことを
特徴とする。
【０００９】
【作用】上記構成によれば、アクティブ素子に対応する
凸凹を有する第１の配向膜の最大傾斜角を前記螺旋の軸
と液晶分子のダイレクタの成す角度（コーンアングル）
よりも小さく形成する。このような構成によれば、第１
の配向膜の表面の傾きによる配向の乱れを、第１の配向
膜に接する液晶の分子１層分の螺旋構造の歪みで吸収す
ることができる。従って、配向の乱れが広い範囲に波及
することがなく、狭い範囲に限定される。従って、配向
の乱れが少ない液晶素子を提供できる。
凸凹を有する第１の配向膜の最大傾斜角を前記螺旋の軸
と液晶分子のダイレクタの成す角度（コーンアングル）
よりも小さく形成する。このような構成によれば、第１
の配向膜の表面の傾きによる配向の乱れを、第１の配向
膜に接する液晶の分子１層分の螺旋構造の歪みで吸収す
ることができる。従って、配向の乱れが広い範囲に波及
することがなく、狭い範囲に限定される。従って、配向
の乱れが少ない液晶素子を提供できる。
【００１０】
【実施例】以下、この発明の実施例にかかる強誘電性液
晶表示素子を図面を参照して説明する。 （第１実施例）まず、この発明の第１実施例にかかる強
誘電性液晶表示素子全体の構成を図１、図２を参照して
説明する。図１は第１実施例の液晶表示素子の全体断面
図、図２は画素電極と薄膜トランジスタを形成した透明
基板（ＴＦＴ基板）の平面図である。
晶表示素子を図面を参照して説明する。 （第１実施例）まず、この発明の第１実施例にかかる強
誘電性液晶表示素子全体の構成を図１、図２を参照して
説明する。図１は第１実施例の液晶表示素子の全体断面
図、図２は画素電極と薄膜トランジスタを形成した透明
基板（ＴＦＴ基板）の平面図である。
【００１１】この液晶表示素子は、アクティブマトリク
ス方式のものであり、図１に示すように、対向して平行
に配置された一対の絶縁性透明基板（例えば、ガラス基
板）１１、１２と、透明基板１１と１２との間に配置さ
れた液晶２３とより構成される液晶セル２７と、液晶セ
ル２７を挟んで配置された偏光板２５、２６と、から構
成される。
ス方式のものであり、図１に示すように、対向して平行
に配置された一対の絶縁性透明基板（例えば、ガラス基
板）１１、１２と、透明基板１１と１２との間に配置さ
れた液晶２３とより構成される液晶セル２７と、液晶セ
ル２７を挟んで配置された偏光板２５、２６と、から構
成される。
【００１２】図１、図２に示すように、透明基板（ＴＦ
Ｔ基板）１１にはＩＴＯ等の透明導電材料からなる画素
電極１３と画素電極１３に接続されたＴＦＴ（薄膜トラ
ンジスタ）１４とがマトリクス状に配列形成されてい
る。図３に示すように、ＴＦＴ基板１１は、格子状に溝
３１が形成されており、ＴＦＴ１４は溝３１内に埋め込
まれて形成されている。
Ｔ基板）１１にはＩＴＯ等の透明導電材料からなる画素
電極１３と画素電極１３に接続されたＴＦＴ（薄膜トラ
ンジスタ）１４とがマトリクス状に配列形成されてい
る。図３に示すように、ＴＦＴ基板１１は、格子状に溝
３１が形成されており、ＴＦＴ１４は溝３１内に埋め込
まれて形成されている。
【００１３】画素電極１３の行間にゲートライン１５が
配線され、画素電極１３の列間にデータライン１６が配
線されている。各ＴＦＴ１４のゲート電極は対応するゲ
ートライン１５に接続され、ドレイン電極は対応するデ
ータライン１６に接続され、ソース電極は対応する画素
電極１３に接続されている。ゲートライン１５とデータ
ライン１６もＴＦＴ基板１１に形成された溝３１内に埋
設されている。
配線され、画素電極１３の列間にデータライン１６が配
線されている。各ＴＦＴ１４のゲート電極は対応するゲ
ートライン１５に接続され、ドレイン電極は対応するデ
ータライン１６に接続され、ソース電極は対応する画素
電極１３に接続されている。ゲートライン１５とデータ
ライン１６もＴＦＴ基板１１に形成された溝３１内に埋
設されている。
【００１４】画素電極１３、ＴＦＴ１４、ゲートライン
１５、データライン１６等の上には、ＳｉＯ2等からな
る平坦化膜１７が形成されている。また、平坦化膜１７
はＴＦＴ基板１１に形成された溝３１内にも充填されて
いる。平坦化膜１７の上には、ポリイミド等から構成さ
れる第１の配向膜１８が形成されている。第１の配向膜
１８の表面には、ラビング処理等の配向処理が施されて
いる。
１５、データライン１６等の上には、ＳｉＯ2等からな
る平坦化膜１７が形成されている。また、平坦化膜１７
はＴＦＴ基板１１に形成された溝３１内にも充填されて
いる。平坦化膜１７の上には、ポリイミド等から構成さ
れる第１の配向膜１８が形成されている。第１の配向膜
１８の表面には、ラビング処理等の配向処理が施されて
いる。
【００１５】透明基板（対向基板）１２の内面には、各
画素電極１３と対向し、一定の基準電圧が印加されてい
る透明な対向電極２０が形成されている。対向電極２０
の上には、第２の配向膜２１が形成されている。第２の
配向膜２１の表面にも配向処理が施されている。
画素電極１３と対向し、一定の基準電圧が印加されてい
る透明な対向電極２０が形成されている。対向電極２０
の上には、第２の配向膜２１が形成されている。第２の
配向膜２１の表面にも配向処理が施されている。
【００１６】ＴＦＴ基板１１と対向基板１２は、その外
周縁部において枠状のシール材２２を介して接着されて
いる。ＴＦＴ基板１１、対向基板１２、シール材２２で
囲まれた領域には液晶２３が封入されている。液晶２３
は、例えば、カイラルスメクティックＣ相の螺旋ピッチ
がセルギャップより小さく、螺旋構造を有した状態で液
晶セル内に封止され、カイラルスメクティックＣ相の螺
旋構造が印加電圧により歪む性質を有するＤＨＦ（Defo
rmed Helix Ferroelectric）液晶が望ましい。ＴＦＴ基
板１１と対向基板１２との間隔（より正確には、第１の
配向膜１８と第２の配向膜２１の間隔＝液晶層厚ｄ）
は、ギャップ材２４により一定値に保持される。
周縁部において枠状のシール材２２を介して接着されて
いる。ＴＦＴ基板１１、対向基板１２、シール材２２で
囲まれた領域には液晶２３が封入されている。液晶２３
は、例えば、カイラルスメクティックＣ相の螺旋ピッチ
がセルギャップより小さく、螺旋構造を有した状態で液
晶セル内に封止され、カイラルスメクティックＣ相の螺
旋構造が印加電圧により歪む性質を有するＤＨＦ（Defo
rmed Helix Ferroelectric）液晶が望ましい。ＴＦＴ基
板１１と対向基板１２との間隔（より正確には、第１の
配向膜１８と第２の配向膜２１の間隔＝液晶層厚ｄ）
は、ギャップ材２４により一定値に保持される。
【００１７】上記構成の液晶表示素子によれば、ＴＦＴ
１４がＴＦＴ基板１１の溝３１内に形成されている、即
ち、ＴＦＴ基板１１に埋め込まれて形成されている。さ
らに、溝３１を充填して、ＴＦＴ１４及び画素電極１３
の上に平坦化膜１７が形成され、さらにその上に第１の
配向膜１８が形成されている。従って、溝３１が形成さ
れていない場合に比して、より容易に、第１の配向膜１
８の表面を十分に平坦化することができる。
１４がＴＦＴ基板１１の溝３１内に形成されている、即
ち、ＴＦＴ基板１１に埋め込まれて形成されている。さ
らに、溝３１を充填して、ＴＦＴ１４及び画素電極１３
の上に平坦化膜１７が形成され、さらにその上に第１の
配向膜１８が形成されている。従って、溝３１が形成さ
れていない場合に比して、より容易に、第１の配向膜１
８の表面を十分に平坦化することができる。
【００１８】しかし、第１の配向膜１８の表面を完全に
平坦化するためには、非常に厚い平坦化膜１７が必要で
あり、実用的には製造が困難である。一方、ＤＨＦ（De
formed Helical Ferroelectric）液晶２３の分子は、図
５に模式的に示すように、スメクティック相の有する層
構造の層毎に液晶分子の長軸方向（ダイレクタ）が一定
角度ずつ回転していき、全体として螺旋構造を形成す
る。この螺旋構造は、固定的なものではなく、外部から
印加される電界、磁界、接触面の傾き等に応じて、適宜
歪んだ状態で配向を維持しうる。
平坦化するためには、非常に厚い平坦化膜１７が必要で
あり、実用的には製造が困難である。一方、ＤＨＦ（De
formed Helical Ferroelectric）液晶２３の分子は、図
５に模式的に示すように、スメクティック相の有する層
構造の層毎に液晶分子の長軸方向（ダイレクタ）が一定
角度ずつ回転していき、全体として螺旋構造を形成す
る。この螺旋構造は、固定的なものではなく、外部から
印加される電界、磁界、接触面の傾き等に応じて、適宜
歪んだ状態で配向を維持しうる。
【００１９】そこで、図４に示すように、液晶分子の螺
旋軸（又は平行に配置されている透明基板１１と１２の
内面）に対する第１の配向膜１８の表面の最大傾斜角φ
を液晶分子の螺旋軸に対する角度（コーン角）θ以下と
すれば、図６に模式的に示すように、第１の配向膜１８
の表面の傾きによる配向の乱れを液晶分子１層分の螺旋
構造の歪みで抑えることができ、配向の乱れが広い領域
に波及する事態を防止できる。
旋軸（又は平行に配置されている透明基板１１と１２の
内面）に対する第１の配向膜１８の表面の最大傾斜角φ
を液晶分子の螺旋軸に対する角度（コーン角）θ以下と
すれば、図６に模式的に示すように、第１の配向膜１８
の表面の傾きによる配向の乱れを液晶分子１層分の螺旋
構造の歪みで抑えることができ、配向の乱れが広い領域
に波及する事態を防止できる。
【００２０】図４に示す構成の場合、ＴＦＴ１４を溝３
１内に形成するので、ＴＦＴ１４による第１の配向膜１
８の凸凹を比較的小さく抑えることができる。さらに、
第１の配向膜１８の表面を完全に平坦化する必要がない
ので、平坦化膜１７の厚さを薄くすることができ、液晶
表示素子の特性を向上することができる。
１内に形成するので、ＴＦＴ１４による第１の配向膜１
８の凸凹を比較的小さく抑えることができる。さらに、
第１の配向膜１８の表面を完全に平坦化する必要がない
ので、平坦化膜１７の厚さを薄くすることができ、液晶
表示素子の特性を向上することができる。
【００２１】次に、上記構成の液晶表示素子の製造方法
を図３、図４を参照して説明する。初めに、ＴＦＴ基板
１１側の製造工程を説明する。まず、ガラス等からなる
ＴＦＴ基板１１にエキシマレーザ或いはフッ酸系エッチ
ング液を用いて図３に平面で、図４に断面で示すように
溝３１を形成する。溝３１が形成されたＴＦＴ基板１１
の全面に厚さ５０ｎｍ〜２００ｎｍ程度のクロム、アル
ミニウム等の金属膜をスパッタリング等により形成し、
この金属膜をフォトリソグラフィー法等を用いてパター
ニングしてゲート電極３３とゲートライン１５を溝３１
内に形成する。
を図３、図４を参照して説明する。初めに、ＴＦＴ基板
１１側の製造工程を説明する。まず、ガラス等からなる
ＴＦＴ基板１１にエキシマレーザ或いはフッ酸系エッチ
ング液を用いて図３に平面で、図４に断面で示すように
溝３１を形成する。溝３１が形成されたＴＦＴ基板１１
の全面に厚さ５０ｎｍ〜２００ｎｍ程度のクロム、アル
ミニウム等の金属膜をスパッタリング等により形成し、
この金属膜をフォトリソグラフィー法等を用いてパター
ニングしてゲート電極３３とゲートライン１５を溝３１
内に形成する。
【００２２】ＴＦＴ基板１１全面に厚さ２００ｎｍ〜４
００ｎｍのシリコン窒化膜（ＳｉＮ）等からなるゲート
絶縁膜３４をＣＶＤ等により形成する。このゲート絶縁
膜３４はＴＦＴ基板１１の主面１１Ａ上にも堆積され、
全てのＴＦＴ１４に共通に形成される。ゲート絶縁膜３
４上にｉ型（真性）半導体層（例えば、真性アモルファ
スシリコン層或いは真性ポリシリコン層）３５を堆積
し、これを各ＴＦＴ１４の素子形状にパターニングす
る。
００ｎｍのシリコン窒化膜（ＳｉＮ）等からなるゲート
絶縁膜３４をＣＶＤ等により形成する。このゲート絶縁
膜３４はＴＦＴ基板１１の主面１１Ａ上にも堆積され、
全てのＴＦＴ１４に共通に形成される。ゲート絶縁膜３
４上にｉ型（真性）半導体層（例えば、真性アモルファ
スシリコン層或いは真性ポリシリコン層）３５を堆積
し、これを各ＴＦＴ１４の素子形状にパターニングす
る。
【００２３】ＴＦＴ基板１１全面に厚さ１００ｎｍ〜２
００ｎｍのシリコン窒化膜を形成し、これをパターニン
グして、ｉ型半導体層３５のチャネル領域をエッチング
から保護するためのブロッキング層３６を形成する。次
に、ｎ型高濃度シリコン層を形成し、これをパターニン
グしてオーミックコンタクト層３７を形成する。
００ｎｍのシリコン窒化膜を形成し、これをパターニン
グして、ｉ型半導体層３５のチャネル領域をエッチング
から保護するためのブロッキング層３６を形成する。次
に、ｎ型高濃度シリコン層を形成し、これをパターニン
グしてオーミックコンタクト層３７を形成する。
【００２４】ＩＴＯ等の透明導電膜をスパッタリング等
により形成し、これをパターニングしてオーミックコン
タクト層３７に接続された画素電極１３を形成する。次
に、ＴＦＴ基板１１全面に厚さ３０ｎｍ〜７０ｎｍのク
ロム層３８と１５０ｎｍ〜２５０ｎｍのアルミニウム層
３９を順次堆積する。次に、クロム層３８とアルミニウ
ム層３９をパターニングして、画素電極１３とオーミッ
クコンタクト層３７に接続されたソース電極ＳＥ、ドレ
イン電極ＤＥ、ドレイン電極ＤＥと一体に形成されたデ
ータライン１６を形成する。
により形成し、これをパターニングしてオーミックコン
タクト層３７に接続された画素電極１３を形成する。次
に、ＴＦＴ基板１１全面に厚さ３０ｎｍ〜７０ｎｍのク
ロム層３８と１５０ｎｍ〜２５０ｎｍのアルミニウム層
３９を順次堆積する。次に、クロム層３８とアルミニウ
ム層３９をパターニングして、画素電極１３とオーミッ
クコンタクト層３７に接続されたソース電極ＳＥ、ドレ
イン電極ＤＥ、ドレイン電極ＤＥと一体に形成されたデ
ータライン１６を形成する。
【００２５】次に、スピンコータなどを用いて、Ｓｉ−
（ＯＨ）4等をＴＦＴ基板１１面全体に塗布し、加熱し
て、ＳｉＯ2からなる平坦化膜１７を形成する。ＣＶ
Ｄ，スパッタリング等と異なり、スピンコート法を用い
ることにより、溝３１内を充填し、表面が比較的平坦な
平坦化膜膜１７を形成できる。なお、平坦化膜１７は、
ポリイミド等をスピンコートして形成してもよい。ま
た、印刷等により形成してもよい。平坦化膜１７の表面
は完全に平坦である必要はなく、後で形成される第１の
配向膜１８の表面の最大傾斜角φが液晶分子の螺旋軸
（又はＴＦＴ基板１１の表面）に対する角度（コーンア
ングル）θ以下となる程度に選定する。
（ＯＨ）4等をＴＦＴ基板１１面全体に塗布し、加熱し
て、ＳｉＯ2からなる平坦化膜１７を形成する。ＣＶ
Ｄ，スパッタリング等と異なり、スピンコート法を用い
ることにより、溝３１内を充填し、表面が比較的平坦な
平坦化膜膜１７を形成できる。なお、平坦化膜１７は、
ポリイミド等をスピンコートして形成してもよい。ま
た、印刷等により形成してもよい。平坦化膜１７の表面
は完全に平坦である必要はなく、後で形成される第１の
配向膜１８の表面の最大傾斜角φが液晶分子の螺旋軸
（又はＴＦＴ基板１１の表面）に対する角度（コーンア
ングル）θ以下となる程度に選定する。
【００２６】次に、平坦化膜１７の上に芳香族系ポリア
ミック酸等の溶液をスピンコータ等を用いて塗布し、１
００〜３５０℃で加熱して、ポリイミド系高分子被膜を
形成する。形成されたポリイミド系高分子被膜にラビン
グ等の配向処理を施し、凸凹を有し、表面の最大傾斜角
φが液晶分子の螺旋軸に対する角度θ以下である第１の
配向膜１８を完成する。
ミック酸等の溶液をスピンコータ等を用いて塗布し、１
００〜３５０℃で加熱して、ポリイミド系高分子被膜を
形成する。形成されたポリイミド系高分子被膜にラビン
グ等の配向処理を施し、凸凹を有し、表面の最大傾斜角
φが液晶分子の螺旋軸に対する角度θ以下である第１の
配向膜１８を完成する。
【００２７】一方、対向基板１２については、ＩＴＯ等
の透明導電層を堆積してパターニングして対向電極２０
を形成し、次に、対向電極２０上に第２の配向膜２１を
形成し、これにラビング等の配向処理を施す。
の透明導電層を堆積してパターニングして対向電極２０
を形成し、次に、対向電極２０上に第２の配向膜２１を
形成し、これにラビング等の配向処理を施す。
【００２８】その後、両透明基板１１、１２をシール材
２２、スペーサ２４を介して接合し、透明基板１１と１
２の間に真空注入法等を用いて液晶２３を注入すること
により液晶セル２７を形成する。
２２、スペーサ２４を介して接合し、透明基板１１と１
２の間に真空注入法等を用いて液晶２３を注入すること
により液晶セル２７を形成する。
【００２９】図４に示す構成においては、溝３１は、Ｔ
ＦＴ１４の頂点とゲート絶縁膜３４の高さがほぼ等しく
なる程度の深さ、即ち、ＴＦＴ１４の高さからゲート絶
縁膜３４の厚さを引いた程度の深さであることが望まし
い。また、溝３４内にＴＦＴ１４とゲートライン１５と
データライン１６とを形成したが、ＴＦＴ１４形成用の
孔をマトリクス状に形成し、ＴＦＴ１４を該孔内に形成
し、ゲートライン１５とデータライン１６とをＴＦＴ基
板１１の表面上に配置するようにしてもよい。また、
溝、孔等の窪み部の形状、形成方法等は任意である。
ＦＴ１４の頂点とゲート絶縁膜３４の高さがほぼ等しく
なる程度の深さ、即ち、ＴＦＴ１４の高さからゲート絶
縁膜３４の厚さを引いた程度の深さであることが望まし
い。また、溝３４内にＴＦＴ１４とゲートライン１５と
データライン１６とを形成したが、ＴＦＴ１４形成用の
孔をマトリクス状に形成し、ＴＦＴ１４を該孔内に形成
し、ゲートライン１５とデータライン１６とをＴＦＴ基
板１１の表面上に配置するようにしてもよい。また、
溝、孔等の窪み部の形状、形成方法等は任意である。
【００３０】（第２実施例）第１実施例においては、画
素電極１３の上に平坦化膜１７が形成されており、画素
電極１３と液晶２３との間隔が大きいため、平坦化膜１
７での電圧降下が大きくなり、駆動電圧が高くなってし
まう。
素電極１３の上に平坦化膜１７が形成されており、画素
電極１３と液晶２３との間隔が大きいため、平坦化膜１
７での電圧降下が大きくなり、駆動電圧が高くなってし
まう。
【００３１】そこで、例えば、図７に示すように、平坦
化膜１７の上に画素電極１３を形成することにより、平
坦化膜１７での電圧降下を除去し、駆動電圧を低くする
ことができる。画素電極１３は、平坦化膜１７に形成さ
れたコンタクトホール４１を介してＴＦＴ１４のソース
電極ＳＥに接続され、平坦化膜１７と画素電極１３上に
第１の配向膜１８が形成される。この場合、画素電極１
３の上に第１の配向膜１８が直接形成されるので、第１
の配向膜１８に画素電極１３の端部に対応する凸凹がで
きやすくなる。このため、例えば、画素電極１３の端部
をテーパー状に形成し、第１の配向膜１８の表面の最大
傾斜角φが液晶２３のコーンアングルθ以下となるよう
に形成する。
化膜１７の上に画素電極１３を形成することにより、平
坦化膜１７での電圧降下を除去し、駆動電圧を低くする
ことができる。画素電極１３は、平坦化膜１７に形成さ
れたコンタクトホール４１を介してＴＦＴ１４のソース
電極ＳＥに接続され、平坦化膜１７と画素電極１３上に
第１の配向膜１８が形成される。この場合、画素電極１
３の上に第１の配向膜１８が直接形成されるので、第１
の配向膜１８に画素電極１３の端部に対応する凸凹がで
きやすくなる。このため、例えば、画素電極１３の端部
をテーパー状に形成し、第１の配向膜１８の表面の最大
傾斜角φが液晶２３のコーンアングルθ以下となるよう
に形成する。
【００３２】以上説明したように、上記実施例では、Ｔ
ＦＴ基板１１に形成した溝（窪み部）３１内にＴＦＴ１
４を形成し、ＴＦＴ１４と画素電極１３上に平坦化膜１
７を形成しているので、平坦化膜１７が比較的薄くて
も、平坦化膜１７の上に形成される第１の配向膜１８の
表面はほとんど平坦になる。従って、液晶２３の配向の
乱れを防止できる。また、画素電極１３がＴＦＴ基板１
１の平坦部（主面）１１Ａに形成されているので、画素
電極１３と液晶２３の距離が小さく、駆動電圧を低くす
ることができる。なお、平坦化膜１７は、必要に応じて
配置すればよい。例えば、第１の配向膜１８を構成する
ポリイミドが溝３１を充填し、かつ、その表面の最大傾
斜角φがコーンアングルθ以下になるならば、平坦化膜
１７を配置する必要はない。
ＦＴ基板１１に形成した溝（窪み部）３１内にＴＦＴ１
４を形成し、ＴＦＴ１４と画素電極１３上に平坦化膜１
７を形成しているので、平坦化膜１７が比較的薄くて
も、平坦化膜１７の上に形成される第１の配向膜１８の
表面はほとんど平坦になる。従って、液晶２３の配向の
乱れを防止できる。また、画素電極１３がＴＦＴ基板１
１の平坦部（主面）１１Ａに形成されているので、画素
電極１３と液晶２３の距離が小さく、駆動電圧を低くす
ることができる。なお、平坦化膜１７は、必要に応じて
配置すればよい。例えば、第１の配向膜１８を構成する
ポリイミドが溝３１を充填し、かつ、その表面の最大傾
斜角φがコーンアングルθ以下になるならば、平坦化膜
１７を配置する必要はない。
【００３３】ＴＦＴ１４の構造及び形状は、第１及び第
２実施例に示すものに限定されない。例えば、チャネル
ブロッキング膜を用いないチャネルエッチ型のＴＦＴを
使用してもよい。また、ＴＦＴに代えてＭＩＭ等のアク
ティブ素子を窪み内に形成してもよい。また、第１及び
第２実施例では、液晶２３として、ＤＨＦ液晶を使用し
たが、メモリ性を有していないＳＢＦ（Short pitch Bi
stable Ferroelectric）液晶等の強誘電性液晶、強誘電
相と反強誘電相を有する反強誘電性液晶等等を使用して
もよい。その他、この発明は実施例に限定されず、種々
の変形、応用が可能である。
２実施例に示すものに限定されない。例えば、チャネル
ブロッキング膜を用いないチャネルエッチ型のＴＦＴを
使用してもよい。また、ＴＦＴに代えてＭＩＭ等のアク
ティブ素子を窪み内に形成してもよい。また、第１及び
第２実施例では、液晶２３として、ＤＨＦ液晶を使用し
たが、メモリ性を有していないＳＢＦ（Short pitch Bi
stable Ferroelectric）液晶等の強誘電性液晶、強誘電
相と反強誘電相を有する反強誘電性液晶等等を使用して
もよい。その他、この発明は実施例に限定されず、種々
の変形、応用が可能である。
【００３４】
【発明の効果】以上説明したように、この発明によれ
ば、アクティブ素子が形成された基板側の配向膜の表面
を容易に平坦化することができる。さらに、配向膜の表
面を完全に平坦にする必要がないので、配向膜の製造が
容易であり、しかも、配向の乱れを抑えて高品質の画像
を表示できる。
ば、アクティブ素子が形成された基板側の配向膜の表面
を容易に平坦化することができる。さらに、配向膜の表
面を完全に平坦にする必要がないので、配向膜の製造が
容易であり、しかも、配向の乱れを抑えて高品質の画像
を表示できる。
【図１】この発明の第１実施例にかかる液晶表示素子の
断面図である。
断面図である。
【図２】画素電極と薄膜トランジスタを形成した透明基
板の平面図である。
板の平面図である。
【図３】ＴＦＴ形成用の溝を説明するための平面図であ
る。
る。
【図４】ＴＦＴ形成部の拡大断面図である。
【図５】ＤＨＦ液晶の液晶分子の螺旋構造を説明するた
めの模式図である。
めの模式図である。
【図６】配向膜に傾きが存在する場合において、配向膜
近傍のＤＨＦ液晶の配向状態を模式的に示す図である。
近傍のＤＨＦ液晶の配向状態を模式的に示す図である。
【図７】ＴＦＴ形成部の拡大断面図である。
【図８】従来のアクティブマトリクス型液晶表示素子の
構成を説明するための断面図である。
構成を説明するための断面図である。
１１・・・ＴＦＴ基板、１２・・・対向基板、１３・・・画素電
極、１４・・・ＴＦＴ（薄膜トランジスタ）、１５・・・ゲー
トライン、１６・・・データライン、１７・・・平坦化膜、１
８・・・第１の配向膜、２０・・・対向電極、２１・・・第２の
配向膜、２２・・・シール材、２３・・・液晶、２４・・・ギャ
ップ材、２５・・・偏光板、２６・・・偏光板、２７・・・液晶
セル、３１・・・溝、３３・・・ゲート電極、３４・・・ゲート
絶縁膜、３５・・・ｉ型半導体層、３６・・・ブロッキング
層、３７・・・オーミックコンタクト層、３８・・・クロム
層、３９・・・アルミニウム層、４１・・・コンタクトホー
ル、ＳＥ・・・ソース電極、ＤＥ・・・ドレイン電極
極、１４・・・ＴＦＴ（薄膜トランジスタ）、１５・・・ゲー
トライン、１６・・・データライン、１７・・・平坦化膜、１
８・・・第１の配向膜、２０・・・対向電極、２１・・・第２の
配向膜、２２・・・シール材、２３・・・液晶、２４・・・ギャ
ップ材、２５・・・偏光板、２６・・・偏光板、２７・・・液晶
セル、３１・・・溝、３３・・・ゲート電極、３４・・・ゲート
絶縁膜、３５・・・ｉ型半導体層、３６・・・ブロッキング
層、３７・・・オーミックコンタクト層、３８・・・クロム
層、３９・・・アルミニウム層、４１・・・コンタクトホー
ル、ＳＥ・・・ソース電極、ＤＥ・・・ドレイン電極
Claims (6)
- 【請求項１】一主面に窪み部が形成された第１の基板
と、 前記第１の基板の前記窪み内に少なくとも一部が形成さ
れ、マトリクス状に配置されたアクティブ素子と、 マトリクス状に配置され、対応する前記アクティブ素子
に接続された画素電極と、 前記アクティブ素子及び前記画素電極の上に形成され、
前記窪み及び前記アクティブ素子に対応する凸凹が形成
された第１の配向膜と、 前記第１の基板に対向して配置された第２の基板と、 前記第２の基板の前記第１の基板に対向する面に形成さ
れ、前記画素電極に対向する対向電極と、 前記対向電極上に形成された第２の配向膜と、 前記第１と第２の配向膜の間に、螺旋構造を有して封止
されたカイラルスメクティック相の液晶と、を備え、 前記第１の配向膜は、その表面の前記螺旋構造の螺旋の
軸に対する最大傾斜角が、前記螺旋の軸と液晶分子のダ
イレクタの成す角度よりも小さくなるように形成されて
いる、 ことを特徴とする液晶表示素子。 - 【請求項２】前記窪み部は溝から形成され、溝内に複数
の前記アクティブ素子に接続されたラインが形成されて
いる、ことを特徴とする請求項１に記載の液晶表示素
子。 - 【請求項３】第１の基板と、 前記第１の基板にマトリクス状に配置され、少なくとも
一部が前記第１の基板に少なくとも一部が埋め込まれて
形成されたアクティブ素子と、 前記第１の基板上にマトリクス状に配置され、対応する
前記アクティブ素子に接続された画素電極と、 前記アクティブ素子及び前記画素電極の上に形成され、
少なくとも一部が傾斜を有して形成された第１の配向膜
と、 前記第１の基板に対向して配置された第２の基板と、 前記第２の基板の前記第１の基板に対向する面に形成さ
れ、前記画素電極に対向する対向電極と、 前記対向電極上に形成された第２の配向膜と、 前記第１と第２の配向膜の間に、螺旋構造を有して封止
されたカイラルスメクティック相の液晶と、を備え、 前記第１の配向膜は、前記螺旋の軸に対する最大傾斜角
が、前記螺旋の軸と液晶分子のダイレクタの成す角度よ
りも小さく形成されている、 ことを特徴とする液晶表示素子。 - 【請求項４】前記液晶は、電圧の印加に応じてカイラル
スメクティック相の液晶分子の螺旋構造が歪む強誘電性
を有する液晶材料から構成されていることを特徴とする
請求項１、２又は３に記載の液晶表示素子。 - 【請求項５】前記アクティブ素子と前記画素電極の上
に、前記液晶と前記第１の配向膜の接触面を平坦化する
ための平坦化膜が形成されており、 前記第１の配向膜は前記平坦化膜の上に形成されてい
る、 ことを特徴とする請求項１、２、３又は４に記載の液晶
表示素子。 - 【請求項６】前記アクティブ素子と前記画素電極の上
に、前記液晶と前記第１の配向膜の接触面を平坦化する
ための平坦化膜が形成されており、 前記画素電極は前記平坦化膜の上に形成され、前記平坦
化膜に形成されたコンタクトホールを介して前記アクテ
ィブ素子に接続されている、 ことを特徴とする請求項１、２、３又は４に記載の液晶
表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25607194A JPH0895062A (ja) | 1994-09-27 | 1994-09-27 | 液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25607194A JPH0895062A (ja) | 1994-09-27 | 1994-09-27 | 液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895062A true JPH0895062A (ja) | 1996-04-12 |
Family
ID=17287498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25607194A Pending JPH0895062A (ja) | 1994-09-27 | 1994-09-27 | 液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895062A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11218781A (ja) * | 1998-01-30 | 1999-08-10 | Seiko Epson Corp | 液晶装置及びその製造方法並びに電子機器 |
| JP2002139743A (ja) * | 2000-11-06 | 2002-05-17 | Yotaro Hatamura | 液晶表示装置 |
| US6611301B2 (en) | 1997-12-19 | 2003-08-26 | Seiko Epson Corporation | Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same |
| JP2003262881A (ja) * | 2003-01-16 | 2003-09-19 | Seiko Epson Corp | 液晶装置及びその製造方法並びに電子機器 |
| US7081642B2 (en) | 2002-03-28 | 2006-07-25 | Kabushiki Kaisha Toshiba | Active matrix substrate display device |
| JP2015005735A (ja) * | 2013-05-20 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8981374B2 (en) | 2013-01-30 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2020065962A1 (ja) * | 2018-09-28 | 2020-04-02 | シャープ株式会社 | 表示装置 |
-
1994
- 1994-09-27 JP JP25607194A patent/JPH0895062A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611301B2 (en) | 1997-12-19 | 2003-08-26 | Seiko Epson Corporation | Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same |
| US6897932B2 (en) | 1997-12-19 | 2005-05-24 | Seiko Epson Corporation | Electro-optical device having a concave recess formed above a substrate in correspondence with a plurality of wirings and an electro-optical apparatus having same |
| JPH11218781A (ja) * | 1998-01-30 | 1999-08-10 | Seiko Epson Corp | 液晶装置及びその製造方法並びに電子機器 |
| JP2002139743A (ja) * | 2000-11-06 | 2002-05-17 | Yotaro Hatamura | 液晶表示装置 |
| US7223632B2 (en) | 2002-03-28 | 2007-05-29 | Kabushiki Kaisha Toshiba | Active matrix substrate, method of manufacturing the same, and display device |
| US7081642B2 (en) | 2002-03-28 | 2006-07-25 | Kabushiki Kaisha Toshiba | Active matrix substrate display device |
| JP2003262881A (ja) * | 2003-01-16 | 2003-09-19 | Seiko Epson Corp | 液晶装置及びその製造方法並びに電子機器 |
| US8981374B2 (en) | 2013-01-30 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9177969B2 (en) | 2013-01-30 | 2015-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9331108B2 (en) | 2013-01-30 | 2016-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9659977B2 (en) | 2013-01-30 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9917116B2 (en) | 2013-01-30 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2015005735A (ja) * | 2013-05-20 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2020065962A1 (ja) * | 2018-09-28 | 2020-04-02 | シャープ株式会社 | 表示装置 |
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