JP2000310979A

JP2000310979A - マトリクス型表示パネル及びこれを用いるマトリクス型表示装置

Info

Publication number: JP2000310979A
Application number: JP2000006180A
Authority: JP
Inventors: Koji Nakamura; 耕治中村; Yoshihiro Tsubaki; 善博椿
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-02-24
Filing date: 2000-01-11
Publication date: 2000-11-07
Anticipated expiration: 2020-01-11
Also published as: JP5061403B2; US6603454B1

Abstract

(57)【要約】【目的】走査電極（走査線）の走査タイミングがずれ
ている領域をできるだけ小さくするように表示パネルの
構成に工夫を凝らし、ラインスクロール現象を見えなく
するようにしたマトリクス型表示パネル及びこれを用い
るマトリクス型表示装置を提供する。【解決手段】各走査電極Ｙｎである透明導電膜１６
は、帯状共通膜部１６ａと、この共通膜部１６ａから交
互に突出形成した各矩形状導電膜部１６ｂ、１６ｃとに
より構成されている。各導電膜部１６ｂは、共通膜部１
６ａから図３にて図示下方へ突出形成され、一方、各導
電膜部１６ｃは、共通膜部１６ａから図３にて図示上方
へ突出形成されている。走査電極Ｙ１である透明導電膜
１６の各両隣接導電膜部１６ｂの間には、走査電極Ｙ２
である透明導電膜１６の各導電膜部１６ｃがそれぞれ位
置している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、単純マトリクス型
やアクティブマトリクス型の液晶パネル等のマトリクス
型表示パネル及びこの表示パネルを用いるマトリクス型
表示装置に関するものである。

【０００２】

【従来の技術】従来、例えば、マトリクス型液晶表示装
置としては、ｎ条の走査電極とこれらに交叉して位置す
るｍ条の信号電極を有する単純マトリクス型液晶パネル
を備え、この液晶パネルを各走査電極及び各信号電極を
介してマトリクス駆動するようにしたものがある。

【０００３】

【発明が解決しようとする課題】ところで、上記マトリ
クス型液晶表示装置においては、その駆動装置が走査電
極即ち走査線を飛び越しながら走査するようにしたもの
がある。

【０００４】このように、走査線を飛び越しながら走査
する場合、飛び越し本数をｐとすると、隣接する両走査
線を選択するタイミングが、一フレーム期間中で全走査
電極を走査する期間Ｔｖを（ｐ＋１）で割った値だけず
れることになる。

【０００５】従って、（ｐ＋１）本の走査線を纏めて見
ると、走査の周波数は、見かけ上、（ｐ＋１）倍とな
り、ちらつき（フリッカ）を見えにくくすることができ
る。

【０００６】しかし、走査線（ｐ＋１）本という単位が
眼で十分に見える大きさであるときに、走査の周波数が
低いと、水平方向の縞が上方向又は下方向に移動して見
えるラインスクロール現象が発生するという不具合を招
く。

【０００７】そこで、本発明は、このようなことに対処
するため、行電極の走査タイミングがずれている領域を
できるだけ小さくするように表示パネルの構成に工夫を
凝らし、ラインスクロール現象を見えなくするようにし
たマトリクス型表示パネル及びこれを用いるマトリクス
型表示装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題の解決にあた
り、請求項１に記載の発明によれば、マトリクス型表示
パネルは、電気光学部材（１０ｃ）、ｎ条の互いに並行
な行電極（１６、Ｙ１乃至Ｙｎ）及びこれら行電極に交
差するｍ条の互いに並行な列電極（Ｘ１乃至Ｘｍ）によ
りｎ×ｍ個の画素（Ｇｍ，ｎ）を形成してなる。

【０００９】そして、ｎ条の行電極は、それぞれ、共通
配線部（１６ａ、ｙ１乃至ｙｎ、１９）と、この共通配線
部に接続されてｍ条の列電極の各々に対応する複数の電
極部（１６ｂ、１６ｃ、１８）を備える。

【００１０】また、ｎ条の行電極のうち両隣接行電極毎
に、一方の走行電極の各電極部のうち奇数番目の各列電
極に対応する電極部と他方の行電極の各電極部のうち偶
数番目の各列電極に対応する電極部とは、一表示ライン
に沿う各画素を交互に構成する。

【００１１】これにより、ｎ条の行電極を１本飛び越し
で走査するとき各両隣接行電極に書き込み電圧を印加す
るタイミングである走査タイミングの間隔が行電極毎に
一表示ライン上の各画素を構成する場合に比べて、走査
タイミングの周期を短くできる表示パネルの提供が可能
となる。その結果、行電極を１本飛び越しで走査したと
きに生ずるちらつき、ひいてはラインスクロール現象の
視認を防止できる表示パネルの提供が可能となる。

【００１２】また、請求項２に記載の発明のように、請
求項１に記載の発明において、両隣接行電極毎に、一方
の行電極の各電極部（１６ｂ、１６ｃ）のうち奇数番目
の各列電極に対応する電極部は他方の行電極に向けてそ
れぞれ突出され、他方の行電極の各電極部のうち偶数番
目の各列電極に対応する電極部は一方の行電極に向けて
それぞれ突出されて、前記一表示ラインの各画素を構成
するようにしても、請求項１に記載の発明と同様の作用
効果を達成できる。

【００１３】また、請求項３に記載の発明によれば、請
求項１に記載の発明において、ｎ条の行電極が、それぞ
れ、互いに並行な両行電極部（１６Ａ、１６Ｂ）から構
成されており、当該両行電極部が、それぞれ、共通配線部
（１６ｄ）と、この共通配線部に接続されてｍ条の列電
極の各々に対応する複数の電極部（１６ｅ、１６ｆ）を
有している。

【００１４】また、両隣接行電極毎に、一方の行電極で
ある両行電極部の各両電極部のうち奇数番目の各列電極
に対応する両電極部と他方の行電極である両行電極部の
各両電極部のうち偶数番目の各列電極に対応する両電極
部とは、一表示ラインに沿う各画素を交互に構成する。

【００１５】これにより、請求項１に記載の発明の作用
効果を達成できるのは勿論のこと、正極性の部分と負極
性の部分が１画素内にあるので、両極性に対する特性が
同じでない場合でもちらつきを生じることなく、また、
例えば、Ｒ、Ｇ、Ｂの各カラーフィルタ層をそれぞれ独
立の一単位としての１画素に対応させるように構成すれ
ば、Ｒ、Ｇ、Ｂの各カラーフィルタ層をまとめて一単位
として一信号電極に対応させて単一の画素を構成するよ
うにした場合に比べて、平均の画素の単位を小さくでき
るような表示パネルの提供が可能となる。

【００１６】また、請求項４に記載の発明のように、請
求項３に記載の発明において、両隣接行電極毎に、一方
の行電極である両行電極部の各両電極部のうち奇数番目
の各列電極に対応する両電極部は他方の行電極である両
行電極部に向けてそれぞれ突出され、他方の行電極であ
る両行電極部の各両電極部のうち偶数番目の各列電極に
対応する両電極部は一方の行電極である両行電極部に向
けてそれぞれ突出されて、一表示ラインに沿う各画素を
構成するようにしてもよい。これによっても、請求項３
に記載の発明と同様の作用効果を達成できる。

【００１７】また、請求項５に記載の発明によれば、マ
トリクス型表示パネルは、電気光学部材（１０ｃ）、ｎ
条の互いに並行な行電極（Ｙ１乃至Ｙｎ、１６Ｃ）及び
これら行電極に交差するｍ条の互いに並行な列電極（Ｘ
１乃至Ｘｍ）によりｎ×ｍ個の画素（Ｇｍ，ｎ）を形成
してなる。

【００１８】また、ｎ条の行電極は、それぞれ、共通配
線部（１６ｇ、ｙ１乃至ｙｎ＋１）と、この共通配線部に
接続されてｍ条の列電極の３つおきの各列電極に対応す
る第１電極部（１６ｈ、１８）と、各両隣接第１電極部
の間に位置する列電極のうち１つおきの列電極に対応す
る第２電極部（１６ｉ、１８）と、残りの各列電極に対
応する第３電極部（１６ｊ、１８）とを有して、ｎ条の
行電極のうちｎ＝ｋ条目の行電極の各第１電極部、（ｋ
ー１）条目の行電極の各第２電極部及び（ｋー２）条目
の行電極の各第３電極部は、一表示ラインに沿う各画素
を順次構成する。

【００１９】これにより、請求項１に記載の発明のよう
に行電極を１本飛び越しで走査するのに代えて２本飛び
越しで走査する場合でも、請求項１に記載の発明と実質
的に同様の作用効果を達成できる表示パネルの提供が可
能となる。

【００２０】また、請求項６に記載の発明に係るマトリ
クス型表示パネルは、電気光学部材（１０ｃ）、ｎ条の
互いに並行な行電極（Ｙ１乃至Ｙｎ、１６Ｃ）及びこれ
ら行電極に交差するｍ条の互いに並行な列電極（Ｘ１乃
至Ｘｍ）によりｎ×ｍ個の画素（Ｇｍ，ｎ）を形成して
なる。

【００２１】そして、このマトリクス型表示パネルにお
いて、ｎ条の行電極のうちその１条目側からｎ条目側に
かけて順次隣接する各Ｌ条（２≦Ｌ＜ｎ）の行電極は、
それぞれ、一表示ラインに沿う各画素を順次構成するよ
うに、ｍ条の列電極のうちその１条目側からｍ条目側に
かけて順次隣接するＬ条の各列電極に対応して電極部
（１６ｂ、１６ｃ、１６ｈ、１６ｉ、１６ｊ）を有す
る。

【００２２】これによっても、請求項５に記載の発明と
実質的に同様の作用効果を達成できる。但し、行電極の
飛び越し走査数は請求項５に記載の場合に限られない。

【００２３】また、請求項７に記載の発明によれば、マ
トリクス型表示装置は、請求項１又は２に記載の表示パ
ネル（１０）と、この表示パネルのｎ条の行電極を飛び
越し本数１本ずつ飛び越しながら走査しつつ、当該各行
電極に、行電極上の画素に画像データを書き込む書き込
み電圧、行電極上の画素の状態を保持する保持電圧及び
画像データを消去する消去電圧を順次走査電圧として印
加するように、各行電極を駆動制御する行電極駆動制御
手段（６０、７０、４０）と、この行電極駆動制御手段
による走査と同期して、ｍ条の列電極に対し画像データ
を信号電圧として印加するように当該ｍ条の列電極を駆
動制御する列電極駆動制御手段（５０、２０、３０、４
０）とを備え、行電極駆動制御手段及び列電極駆動制御
手段による両制御駆動に応じてｎ×ｍ個の画素によりマ
トリクス表示する。

【００２４】このように、請求項１又は２に記載の表示
パネルを用いることで、当該表示パネルで得られる上記
作用効果のもと、ラインスクロール現象の視認を確実に
防止できる。

【００２５】また、請求項８に記載の発明によれば、マ
トリクス型表示装置は、請求項３又は４に記載の表示パ
ネル（１０）と、この表示パネルのｎ条の行電極を飛び
越し本数１本ずつ飛び越しながら走査しつつ、当該各行
電極である両行電極部の各々に、行電極上の画素に画像
データを書き込む逆極性の書き込み電圧、行電極上の画
素の状態を保持する保持電圧及び画像データを消去する
消去電圧を順次走査電圧として印加するように、各行電
極である両行電極部を駆動制御する行電極駆動制御手段
（６０、７０、４０）と、この行電極駆動制御手段によ
る走査と同期して、ｍ条の列電極に対し画像データを信
号電圧として印加するように当該ｍ条の列電極を駆動制
御する列電極駆動制御手段（５０、２０、３０、４０）
とを備え、行電極駆動制御手段及び列電極駆動制御手段
による両制御駆動に応じてｎ×ｍ個の画素によりマトリ
クス表示する。

【００２６】このように、請求項３又は４に記載の表示
パネルを用いることで、当該表示パネルで得られる上記
作用効果のもと、ラインスクロール現象の視認を確実に
防止できる。

【００２７】また、請求項９に記載の発明によれば、マ
トリクス型表示装置は、請求項５又は６に記載の表示パ
ネル（１０）と、この表示パネルのｎ条の行電極を飛び
越し本数２本ずつ飛び越しながら走査しつつ、当該各行
電極に、行電極上の画素に画像データを書き込む書き込
み電圧、行電極上の画素の状態を保持する保持電圧及び
画像データを消去する消去電圧を順次走査電圧として印
加するように、各行電極を駆動制御する行電極駆動制御
手段（６０Ａ、７０、４０Ａ）と、この行電極駆動制御
手段による走査と同期して、ｍ条の列電極に対し画像デ
ータを信号電圧として印加するように当該ｍ条の列電極
を駆動制御する列電極駆動制御手段（４０Ａ、５０、２
０、３０）とを備え、行電極駆動制御手段及び列電極駆
動制御手段による両制御駆動に応じてｎ×ｍ個の画素に
よりマトリクス表示する。

【００２８】このように、請求項５又は６に記載の表示
パネルを用いることで、当該表示パネルで得られる上記
作用効果のもと、ラインスクロール現象の視認を確実に
防止できる。

【００２９】また、請求項１０に記載の発明によれば、
マトリクス型表示装置は、電気光学部材が反強誘電性液
晶である液晶パネルでもって構成される請求項１又は２
に記載の表示パネルと、液晶パネルのｎ条の行電極を線
順次走査しつつ、当該各行電極に、行電極上の画素に画
像データを書き込む書き込み電圧、行電極上の画素の状
態を保持する保持電圧及び画像データを消去する消去電
圧を順次走査電圧として書き込み電圧の極性を反転させ
ながら印加するように、各行電極を駆動制御する行電極
駆動制御手段（６０、７０、４０Ｂ）と、この行電極駆
動制御手段による走査と同期して、ｍ条の列電極に対し
画像データを信号電圧として印加するように当該ｍ条の
列電極を駆動制御する列電極駆動制御手段（５０、２
０、３０、４０Ｂ）とを備え、行電極駆動制御手段及び
列電極駆動制御手段による両制御駆動に応じてｎ×ｍ個
の画素によりマトリクス表示する。

【００３０】これにより、例えば、行電極の線順次走査
のもとで反強誘電性液晶の光学応答特性が正負の印加電
圧に対し非対称であっても、液晶パネルの行電極構造を
請求項１又は２に記載の表示パネルの行電極構造と同様
とすることで、上記反強誘電性液晶の光学応答性の非対
称に起因するちらつきの発生、ひいては、これに起因す
るラインスクロール現象の視認を確実に防止できる。

【００３１】また、請求項１１に記載の発明によれば、
請求項１に記載のマトリクス型表示パネルにおいて、複
数の電極部の各々は画素電極（１８）であり、各共通配
線部は、走査側配線（ｙ１乃至ｙｎ）と、ｍ条の列電極の
うち対応の列電極と対応の画素電極との間に接続した半
導体スイッチング素子（１９）とを備えており、各走査
側配線のうち両隣接走査側配線毎に、当該両隣接走査側
配線間に位置する各半導体スイッチング素子は、そのゲ
ートにて、ｍ条の列電極のうち隣接する３条の列電極毎
に対応して、両隣接走査側配線の一方及び他方に交互に
接続されている。

【００３２】このように表示パネルがアクティブマトリ
クス型のものであっても、上述のように各半導体スイッ
チング素子のゲートを接続することで、請求項１に記載
の発明と同様の作用効果を達成できる。

【００３３】また、請求項１２に記載の発明によれば、
請求項１に記載のマトリクス型表示パネルにおいて、ｍ
条の列電極は、それぞれ、互いに並行な両列電極部（Ｘ１
−１乃至Ｘｍ−１、Ｘ１−２乃至Ｘｍ−２）から構成さ
れており、ｎ条の行電極が、それぞれ、複数の電極部とし
て、各列電極部に対応する各画素電極を有しており、各共
通配線部は、走査側配線（ｙ１乃至ｙｎ）と、各列電極の
うち対応の列電極と対応の画素電極との間に接続した半
導体スイッチング素子（１９）とを備えており、各走査
側配線のうち両隣接走査側配線毎に、当該両隣接走査側
配線間に位置する各半導体スイッチング素子は、そのゲ
ートにて、各両列電極部毎に対応して、両隣接走査側配線
の一方及び他方に交互に接続されている。

【００３４】このように表示パネルが、互いに並行な両
列電極部を有するｍ条の列電極を備えたアクティブマト
リクス型のものであっても、上述のように各半導体スイ
ッチング素子のゲートを、各両列電極部毎に対応して、両
隣接走査側配線の一方及び他方に交互に接続すること
で、請求項３に記載の発明と実質的に同様の作用効果を
達成できる。

【００３５】また、請求項１３に記載の発明によれば、
請求項５に記載のマトリクス型表示パネルにおいて、第
１乃至第３の電極部は、第１乃至第３の画素電極（１
８）であり、共通配線部は、走査側配線（ｙ１乃至ｙｎ）
と、ｍ条の列電極のうち対応の列電極と対応の第１乃至
第３の画素電極の各々との間にそれぞれ接続した第１乃
至第３の半導体スイッチング素子（１９）とを備えてお
り、第１乃至第３の半導体スイッチング素子は、その各ゲ
ートにて、対応の走査側配線に接続されている。

【００３６】このように表示パネルが上述のような構成
のアクティブマトリクス型のものであっても、請求項５
に記載の発明と実質的に同様の作用効果を達成できる。

【００３７】また、請求項１４に記載の発明に係るマト
リクス型表示装置は、請求項１１に記載の表示パネル
（１０Ａ）と、この表示パネルのｎ条の行電極を飛び越
し本数１本ずつ飛び越しながら走査するように対応の各
半導体スイッチング素子をオンしつつ、当該各行電極
に、行電極上の画素に画像データを書き込むタイミング
と画像データを消去するタイミングで各半導体スイッチ
ング素子をオンするような電圧を順次走査電圧として印
加するように、各行電極を駆動制御する行電極駆動制御
手段（６０Ｂ、４０Ｃ）と、この行電極駆動制御手段に
よる走査と同期して、ｍ条の列電極に対し画像データを
信号電圧として印加するように当該ｍ条の列電極を駆動
制御する列電極駆動制御手段（５０、２０、３０、４０
Ｃ）とを備え、行電極駆動制御手段及び列電極駆動制御
手段による両制御駆動に応じてｎ×ｍ個の画素によりマ
トリクス表示する。

【００３８】このように、請求項１１に記載の表示パネ
ルのようなアクティブマトリクス型表示パネルであって
も、当該表示パネルで得られる作用効果のもと、上述し
たｎ条の行電極を飛び越し本数１本ずつ飛び越し走査で
もって、ラインスクロール現象の視認を確実に防止でき
る。

【００３９】また、請求項１５に記載の発明に係るマト
リクス型表示装置は、請求項１２に記載の表示パネル
（１０Ａ）と、この表示パネルのｎ条の行電極を飛び越
し本数１本ずつ飛び越しながら走査するように対応の各
半導体スイッチング素子をオンしつつ、当該各行電極で
ある両行電極部の各々に、行電極上の画素に画像データ
を書き込むタイミングと画像データを消去するタイミン
グで各半導体スイッチング素子をオンするような電圧を
順次走査電圧として印加するように、各行電極である両
行電極部を駆動制御する行電極駆動制御手段（６０Ｂ、
４０Ｃ）と、この行電極駆動制御手段による走査と同期
して、隣接するｍ条の列電極に対し画像データを互いに
逆極性となる信号電圧として印加するように当該ｍ条の
列電極を駆動制御する列電極駆動制御手段（５０、２
０、３０、４０Ｃ）とを備え、行電極駆動制御手段及び
列電極駆動制御手段による両制御駆動に応じてｎ×ｍ個
の画素によりマトリクス表示する。

【００４０】このように、請求項１２に記載の表示パネ
ルのようなアクティブマトリクス型表示パネルであって
も、当該表示パネルで得られる作用効果のもと、上述し
た各行電極である両行電極部の各々を飛び越し本数１本
ずつ飛び越し走査でもって、ラインスクロール現象の視
認を確実に防止できる。

【００４１】また、請求項１６に記載の発明に係るマト
リクス型表示装置は、請求項１３に記載の表示パネル
（１０Ａ）と、この表示パネルのｎ条の行電極を飛び越
し本数２本ずつ飛び越しながら走査するように対応の各
半導体スイッチング素子をオンしつつ、当該各行電極
に、行電極上の画素に画像データを書き込むタイミング
と画像データを消去するタイミングで各半導体スイッチ
ング素子をオンするような電圧を順次走査電圧として印
加するように、各行電極を駆動制御する行電極駆動制御
手段（６０Ｃ、４０Ｃ）と、この行電極駆動制御手段に
よる走査と同期して、ｍ条の列電極に対し画像データを
信号電圧として印加するように当該ｍ条の列電極を駆動
制御する列電極駆動制御手段（４０Ｃ、５０、２０、３
０）とを備え、行電極駆動制御手段及び列電極駆動制御
手段による両制御駆動に応じてｎ×ｍ個の画素によりマ
トリクス表示するようにした。

【００４２】このように、請求項１３に記載の表示パネ
ルのようなアクティブマトリクス型表示パネルであって
も、当該表示パネルで得られる作用効果のもと、上述し
た各行電極を飛び越し本数２本ずつ飛び越し走査でもっ
て、ラインスクロール現象の視認を確実に防止できる。

【００４３】

【発明の実施の形態】以下、本発明の各実施形態を図面
に基づいて説明する。（第１実施形態）図１乃至図１９は、本発明に係るマト
リクス型液晶表示装置の一実施形態を示している。

【００４４】図１は当該液晶表示装置の全体回路構成を
示している。この液晶表示装置は単純マトリクス型液晶
表示装置であって、当該液晶表示装置は液晶パネル１０
を備えている。この液晶パネル１０は、図２にて示すご
とく、両電極基板１０ａ、１０ｂの間に反強誘電性液晶
１０ｃを封入するとともに、両電極基板１０ａ、１０ｂ
の各外表面に各偏光板１０ｄ、１０ｅを貼り付けて構成
されている。

【００４５】電極基板１０ａは、透明なガラス基板１１
を有しており、このガラス基板１１の内表面には、ｍ条
のカラーフィルタ１２、ｍ条の透明導電膜１３及び配向
膜１４が順次形成されている。一方、電極基板１０ｂ
は、透明なガラス基板１５を有しており、このガラス基
板１５の内表面には、ｎ条の透明導電膜１６及び配向膜
１７が順次形成されている。なお、各カラーフィルタ１
２は、それぞれ、赤色、緑色及び青色のカラーフィルタ
層（以下、各カラーフィルタ層Ｒ、Ｇ、Ｂという）によ
り構成されている（図３参照）。

【００４６】但し、ｍ条の透明導電膜１３が、図１にて
示すｍ条の信号電極Ｘｍに相当し、一方、ｎ条の透明導
電膜１６が、図１にて示すｎ条の走査電極Ｙｎに相当す
る。本第１実施形態では、ｍ条の信号電極Ｘ１乃至Ｘ１
２８０及びｎ条の走査電極Ｙ１乃至Ｙ１０２５の各々
が、各カラーフィルタ層Ｒ、Ｇ、Ｂに対応する３本の透
明導電膜１３により構成されている。以下、走査電極は
行電極ともいう。また、信号電極は列電極ともいう。

【００４７】ここで、ｎ条の走査電極Ｙｎであるｎ条の
透明導電膜１６の各々の構成について図３を参照して説
明する。なお、各透明導電膜１６は共に同一の構成を有
するので、走査電極Ｙ１である透明導電膜１６を例にと
りその構成につき説明する。

【００４８】透明導電膜１６は、図３にて示すごとく、
帯状共通膜部１６ａと、この共通膜部１６ａから交互に
突出形成した各矩形状導電膜部１６ｂ、１６ｃとにより
構成されている。各導電膜部１６ｂは、共通膜部１６ａ
から図３にて図示下方へ突出形成され、一方、各導電膜
部１６ｃは、共通膜部１６ａから図３にて図示上方へ突
出形成されている。また、各両導電膜部１６ｂ、１６ｃ
は、互いに隣接し合う各３本の透明導電膜１３（各信号
電極）に対応して位置している。

【００４９】次に、走査電極Ｙ１である透明導電膜１６
と走査電極Ｙ２である透明導電膜１６との間の関係につ
き説明すると、走査電極Ｙ１である透明導電膜１６の各
両隣接導電膜部１６ｂの間には、走査電極Ｙ２である透
明導電膜１６の各導電膜部１６ｃがそれぞれ位置してい
る。また、このような関係は、走査電極Ｙ２である透明
導電膜１６と走査電極Ｙ３である透明導電膜１６との
間、一般的には、図３にて図示上側の走査電極とその直
下の走査電極との間において、同様に成立する。

【００５０】これにより、互いに隣接し合う両透明導電
膜１６のうち、図３にて図示上側に位置する透明導電膜
１６の各導電膜部１６ｂ及び当該透明導電膜１６の図３
に図示直下に位置する透明導電膜１６の各導電膜部１６
ｃが、当該両隣接透明導電膜１６の各共通膜部１６ａの
間にてこれらに並行に列状に配列され、液晶パネル１０
の水平方向表示ラインＳを構成する。この水平方向表示
ラインＳについて例示すれば、Ｓ＝１が両走査電極Ｙ
１、Ｙ２の各共通膜部１６ａの間にてこれらに並行に位
置し、Ｓ＝２が両走査電極Ｙ２、Ｙ３の各共通膜部１６
ａの間にてこれらに並行に位置する。

【００５１】また、ｍ条の信号電極Ｘｍ（それぞれ３本
の透明導電膜１３からなる）及びｎ条の走査電極Ｙｎ
は、反強誘電性液晶１０ｃと共に、図３にて例示するよ
うなｍ×ｎ個の画素Ｇ１，１、Ｇ１，２、…、Ｇｍ，ｎ
を形成するように、互いに交差して配置されている。な
お、以下、必要に応じて、Ｇｍ，ｎをＧ（ｍ、ｎ）で表
すことがある。

【００５２】ここで、例えば、画素Ｇ１，１には、走査
電極Ｙ１の図３にて図示左端の導電膜部１６ｂが対応
し、画素Ｇ１，２には、走査電極Ｙ２の図３にて図示左
端の導電膜部１６ｃが対応する。

【００５３】なお、両偏光板１０ｄ、１０ｅは、その各
光軸をクロスニコルの位置に設定するように、貼り付け
られている。これにより、反強誘電性液晶１０ｃは、閾
値電圧以下の反強誘電状態にて消光し、閾値電圧以上の
電圧印加により電圧に応じた明るさとなる。電圧ＶＥ
（図１７参照）を基準として正の電圧を印加した透光状
態を正の強誘電状態また、負の電圧を印加した透光状態
を負の強誘電状態とする。両電極基板１０ａ、１０ｂの
間隔は、図示しない多数のスペーサにより、例えば、２
μｍに均一に維持されている。

【００５４】また、反強誘電性液晶１０ｃとしては、例
えば、特開平５−１１９７４６号公報に記載されている
ような４−（１−トリフルオロメチルヘプトキシカルボ
ニルフェニル）−４′−オクチルオキシカルボニルフェ
ニル−４−カルボキシレートといったものを採用する。
なお、この種の反強誘電性液晶としては、これらの反強
誘電性液晶を複数混合した混合液晶、或いは少なくとも
１種の反強誘電性液晶を含む混合液晶を採用してもよ
い。

【００５５】また、液晶表示装置は、コントロール回路
４０を備えており、このコントロール回路４０は、外部
回路から同期信号（垂直同期信号ＶＳＹＣ及び水平同期
信号ＨＳＹＣ）を受けて、ＤＰ信号、ＳＩＯ１信号、Ｓ
ＩＯ２信号、ＳＣＣ信号、ＳＣＫ信号、ＥＮ信号、ＡＤ
３信号、ＡＣＫ信号、ＣＬ１信号、ＣＬ２信号、ＣＬ３
信号、ＣＬ４信号、ＷＥＮ信号、ＲＥＮ信号、ＡＤ１信
号及びＡＤ２信号を出力する。

【００５６】なお、ＤＰ信号、ＳＩＯ１信号、ＳＩＯ２
信号、ＳＣＣ信号及びＡＣＫ信号は、走査電極駆動回路
６０に出力され、また、ＣＬ１信号及びＳＣＫ信号は信
号電極駆動回路５０に出力される。ＣＬ２信号、ＣＬ３
信号、ＷＥＮ信号、ＲＥＮ信号、ＡＤ１信号及びＡＤ２
信号はフレームメモリ回路２０に出力される。ＤＰ信
号、ＣＬ４信号、ＡＤ３信号及びＥＮ信号は映像データ
変換回路３０に出力される。

【００５７】ここで、ＳＩＯ１及びＳＩＯ２信号は、走
査電極Ｙ１乃至Ｙｎの状態を規定する信号である。本第
１実施形態では、ＳＩＯ１信号及びＳＩＯ２信号が、
Ｌ、Ｌのとき、Ｈ（ハイレベル）、Ｈ、Ｈのとき、Ｌ
（ローレベル）のとき、及びＬ、Ｈのとき、消去期間、
選択期間、保持期間及び消去パルス印加期間の各状態に
それぞれ対応する。

【００５８】電源回路７０は、７種類の電圧ＶＷＰ、Ｖ
ＲＰ、ＶＨＰ、ＶＥ、ＶＨＮ、ＶＲＮ、ＶＷＮ（図１参
照）を出力する。

【００５９】外部より入力される映像データ信号Ｒ
₀（赤の映像データを表す）、映像データ信号Ｇ₀（緑
の映像データを表す）及び映像データ信号Ｂ₀（青の映
像データを表す）は、フレームメモリ回路２０へ一旦格
納される。なお、映像データ信号Ｒ₀、映像データ信号
Ｇ₀及び映像データ信号Ｂ₀をまとめて映像データ信号
Ｒ ₀Ｇ₀Ｂ₀という。

【００６０】フレームメモリ回路２０は、図４に示すご
とく、Ｒ₀用、Ｇ₀用及びＢ₀用の３つのフレームメモ
リ２１、２２及び２３で構成されている。しかして、フ
レームメモリ回路２０は、外部より入力される映像デー
タ信号Ｒ₀、映像データ信号Ｇ₀及び映像データ信号Ｂ
₀を垂直同期信号ＶＳＹＣ及び水平同期信号ＨＳＹＣに
同期して、各フレームメモリ２１、２２及び２３にそれ
ぞれ格納する（図５参照）。

【００６１】具体的には、コントロール回路４０からの
書き込み信号ＷＥＮがハイレベル（Ｈ）のとき、各フレ
ームメモリ２１、２２、２３は、各映像データ信号
Ｒ₀、映像データ信号Ｇ₀及び映像データ信号Ｂ₀を受
けて、コントロール回路４０からのクロック信号ＣＬ２
に同期してコントロール回路４０からのアドレス信号Ａ
Ｄ１により指定される領域に映像データＲ₀、映像デー
タＧ₀及び映像データＢ₀をそれぞれ１画面分（図５で
は、Ｋ画面目分）記憶する。

【００６２】本第１実施形態における液晶パネル１０の
構造の場合、各フレームメモリ２１乃至２３には、水平
方向表示ライン（以下、走査線ともいう）の数よりも２
本分多い１０２６ライン分の記憶が必要である。これに
伴い、アドレス信号ＡＤ１により、図１０においてＨ＝
０乃至Ｈ＝１０２５の各行には常に＆Ｈ００（１６進
数）のデータが格納され、Ｈ＝１乃至Ｈ＝１０２４の各
行には映像データＤ_i,jが図１０にて示すごとく格納さ
れるようになっている。なお、Ｈ＝０及びＨ＝１０２５
の各行では、格納データＤ_i,jはすべて零である。

【００６３】ここで、映像データ信号Ｒ₀Ｇ₀Ｂ₀と各
データＤ_i,jとの関係をフレームメモリへの書き込みタ
イミングを考慮して説明する。

【００６４】図５は映像データ信号をフレームメモリへ
書き込むタイミングチャートであり、Ｋ画面目を例にと
ったものである。Ｋ画面目のデータは、垂直同期信号Ｖ
ＳＹＣの立ち上がりから始まり、当該垂直同期信号ＶＳ
ＹＣが立ち上がるまで続く。映像データ信号Ｒ₀、映像
データ信号Ｇ₀或いは映像データ信号Ｂ₀は、画素Ｇ
（１、１）のデータを先頭として、各画素Ｇ（２、
１）、Ｇ（３、１）、・・・、Ｇ（１２８０、１）、Ｇ
（１、２）、Ｇ（２、２）、Ｇ（３、２）、・・・、Ｇ
（１、３）、Ｇ（２、３）、・・・、Ｇ（１２７９、１
０２３）、Ｇ（１２８０、１０２３）、Ｇ（１、１０２
４）、Ｇ（２、１０２４）、Ｇ（３、１０２４）、・・
・、Ｇ（１２７９、１０２４）、Ｇ（１２８０、１０２
４）のデータの順にデータＤ_1,1、・・・、データＤ
_1280,1024としてフレームメモリ２１、２２或いは２３
に送られてくる。

【００６５】送られてきたデータＤ_1,1、・・・、デー
タＤ_1280,1024は、アドレス信号ＡＤ１に指定された領
域にクロック信号ＣＬ２に同期して順次フレームメモリ
２１、２２或いは２３に記憶される。

【００６６】このようにしてフレームメモリ２１、２２
或いは２３に転送されたデータのうち、アドレス信号Ａ
Ｄ２により指定されたアドレスに格納されているデータ
は、図７にて示すように、ＲＥＮ信号がハイレベルのと
き、クロック信号ＣＬ３に同期してフレームメモリ２
１、２２或いは２３から読み出される。

【００６７】このようにして読み出されたデータは、図
８にて示すように、映像データ補正回路３０の各Ｒ
₁用、Ｇ₁用、Ｂ₁用のラインメモリ３１ａ、３２ａ、
３３ａのアドレス信号ＡＤ３で指定されるアドレスにク
ロック信号ＣＬ４に同期して書き込まれる。このとき、
ＥＮ信号はローレベルになっている。ＥＮ信号がローレ
ベルの期間とＲＥＮ信号がハイレベルの期間は同期して
いる。従って、各フレームメモリ２１、２２、２３の所
定のアドレスからデータが読み出されると同時に各ライ
ンメモリ３１ａ、３２ａ、３３ａの所定のアドレスにデ
ータが書き込まれることになる。

【００６８】本第１実施形態においては、走査線である
走査電極は、上述したように、１画素（導電膜部１６ａ
及び１６ｂの一方とこれに対応する３本の透明導電膜１
３及び３本のカラーフィルタ層Ｒ、Ｇ、Ｂとに対応す
る）毎に、図３に示すごとく、上下に導電膜部１６ａ、
１６ｂを突出させている。

【００６９】このため、映像データ信号Ｒ₀Ｇ₀Ｂ₀の
各映像データは、ｊ番目（ｊは１乃至１０２４の自然
数）の走査線が選択されたとき表示される必要がある。
具体的には、例えば、水平方向（ｊ番目の走査線につな
がっている方向）の１画素目ではデータＤ_1,j、２画素
目ではデータＤ_2,j+1、３画素目ではデータＤ_3,j、４
画素目ではデータＤ_4,j+1というように、交互にｊ番目
とｊ＋１番目の水平ライン上の映像データを表示する必
要がある。

【００７０】これに対応するために、フレームメモリ回
路２０から各データＤ_1,1、Ｄ_2,0、Ｄ_3,1、Ｄ_4,0、
・・・、Ｄ_1279,1、Ｄ_1280,0を読み出して、映像データ
変換回路３０の各ラインメモリ３１ａ乃至３２ｃのアド
レス１乃至１２８０に書き込む。

【００７１】ここで、各フレームメモリ２１乃至２３、
各ラインメモリ３１ａ乃至３２ｃへ書き込まれたデータ
をマップで表すと、それぞれ、図１０及び図１１のよう
になる。なお、図１０において、Ｈ＝０及びＨ＝１０２
５の各行では、Ｖ＝１乃至Ｖ＝１２８０に亘り、各デー
タＤは１６進数表示にて零をとる。また、Ｈ＝１乃至Ｈ
＝１０２４の範囲では、各行において、各データＤはそ
れぞれの映像データを１６進数表示にて表す。

【００７２】次に、ＥＮ信号がハイレベルの期間に各ラ
インメモリ３１ａ乃至３２ｃのアドレス１乃至１２８０
に格納されているデータはクロック信号ＣＬ４に同期し
て順次各ラインメモリ３１ａ乃至３１ｃから読み出され
ていく。なお、ＥＮ信号がハイレベルの期間はＳＣＫ信
号がローレベルにある期間と同じである。また、本実施
形態では、１パルスのＳＣＣ信号が印加される毎に２パ
ルスのＳＣＫ信号が印加される。

【００７３】各ラインメモリ３１ａ、３２ａ、３３ａか
ら読み出されたデータは、各Ｄ−Ａ変換器３１ｂ、３２
ｂ、３３ｂ（図６参照）により所定の振幅を持つアナロ
グ信号（図１にて符号Ｒ２、Ｇ２、Ｂ２参照）に変換さ
れる。なお、本実施形態では、図９に示すように、各Ｄ
−Ａ変換器３１ｂ、３２ｂ、３３ｂの出力アナログ信号
のレベルは、当該各Ｄ−Ａ変換器３１ｂ、３２ｂ、３３
ｂの入力データであるデジタルデータに対し直線的に変
化する。

【００７４】続いて、各Ｄ−Ａ変換器３１ｂ、３２ｂ、
３３ｂの出力アナログ信号は、各アナログスイッチ３１
ｃ、３２ｃ、３３ｃを通して信号電極駆動回路５０に出
力される。ここで、各アナログスイッチ３１ｃ、３２
ｃ、３３ｃは、ＤＰ信号がローレベルのときは、各出力
アナログ信号をそのまま信号電極駆動回路５０に出力
し、また、ＤＰ信号がハイレベルのときは各出力アナロ
グ信号を反転して信号電極駆動回路５０に出力する。

【００７５】信号電極回路５０は、図１２にて示すごと
く、シフトレジスタ５０ａと、２段のサンプルホールド
回路５１、５２からなるサンプルホールド回路５０ｂと
により構成されている。

【００７６】映像データ変換回路３０でレベル変換され
た各アナログ信号（映像データ信号Ｒ₂Ｇ₂Ｂ₂に対応
する）は、クロック信号ＣＬ１に同期してＳＣＫ信号が
ローレベルのときに初段のサンプルホールド回路５１の
各サンプルホールド部ＳＨ１１Ｒ、ＳＨ１１Ｇ、ＳＨ１
１Ｂ、ＳＨ１２Ｒ、・・・、ＳＨ１ｍＢ（ｍ＝１２８
０）によりラッチされ１行分の信号としてホールドされ
る。このようにして初段のサンプルホールド回路５１に
ホールドされた信号は、ＳＣＫ信号の立ち上がりに同期
して次段のサンプルホールド回路５２の各サンプルホー
ルド部ＳＨ２１Ｒ、ＳＨ２１Ｇ、ＳＨ２１Ｂ、ＳＨ２２
Ｒ、・・・、ＳＨ２ｍＢ（ｍ＝１２８０）にラッチさ
れ、各信号電極Ｘｍに映像データ信号として出力され
る。そして、信号電極駆動回路５０は、上記動作を繰り
返すことで、図１３に示すような駆動波形を発生する。
このことは、信号電極駆動回路５０がＳＣＫ信号に同期
して映像データ信号Ｒ₀Ｇ₀Ｂ₀に対応するＲＧＢのデ
ータ信号を出力することを意味する。

【００７７】走査電極駆動回路６０は、コントロール回
路４０からのＤＰ信号、ＳＩＯ１信号、ＳＩＯ２信号、
ＳＣＣ信号及びＡＣＫ信号に基づき、電源回路７０から
の７種類の電圧を選択して、消去、選択、保持、消去パ
ルス印加の各状態に対応した各電圧を、走査電極Ｙｎ
に、１走査電極の飛び越しをしながら順次印加するとと
もに、これら走査電極Ｙｎを交流駆動するため選択期間
毎に電圧極性を正又は負に切り換える。

【００７８】ここで、走査電極駆動回路６０の動作を、
図１７を参照しつつ、走査電極Ｙ１を例にとり説明す
る。

【００７９】消去期間には、電圧ＶＥが走査電極に印加
されてこの走査電極Ｙ１上の全画素表示を消去する。選
択期間は、２つの期間に分かれており、正の選択期間に
おいては、その第１期間には負の選択電圧ＶＷＮが走査
電極Ｙ１に印加され、その第２期間には正の選択電圧Ｖ
ＷＰが当該走査電極Ｙ１に印加される。この場合、上記
印加電圧と各信号電極に印加される映像データに対応し
た電圧波形との組み合わせにより、走査電極Ｙ１上の画
素に表示が書き込まれる。

【００８０】正の保持期間には、電圧ＶＨＰが走査電極
Ｙ１に印加されて表示内容を保持する。正の保持期間終
了後、負の消去パルスが走査電極Ｙ１に印加される。負
の消去パルス印加期間には電圧ＶＲＮが走査電極Ｙ１に
所定の期間印加される。

【００８１】消去期間を経て次の交流駆動を行うため、
先の選択と逆極性の負の選択期間になり、走査電極Ｙ１
に対し、第１期間には正の選択電圧ＶＷＰが印加され、
第２期間には負の選択電圧ＶＷＮが印加される。ここ
で、上記印加選択電圧と各信号電極に印加される映像デ
ータに対応した電圧波形との組み合わせにより、走査電
極Ｙ１上の画素に表示内容が書き込まれる。なお、負の
保持期間には、電圧ＶＨＮが走査電極Ｙ１に印加されて
表示内容を保持する。この負の保持期間終了後、正の消
去パルスが走査電極Ｙ１に印加される。正の消去パルス
印加期間には電圧ＶＲＰが走査電極Ｙ１に所定の期間印
加される。

【００８２】また、上述した飛び越し走査はつぎのよう
にして行う。即ち、走査電極Ｙ１から走査電極Ｙ１０２
５にかけてこれら走査電極を１本づつ飛び越しながら走
査する。走査する順番はＹ１、Ｙ３、Ｙ５、・・・、Ｙ
１０２３、Ｙ１０２５、Ｙ２、Ｙ４、Ｙ６、・・・、Ｙ
１０２２、Ｙ１０２４の順に走査する。

【００８３】走査電極Ｙ３以後に選択される走査電極に
は、選択期間分ずらした波形にて電圧が印加される。そ
の際、表示のちらつきを防止するため、例えば、走査電
極Ｙ１が正、走査電極Ｙ３が負、走査電極Ｙ５が正、・
・・、Ｙ１０２３が負、Ｙ１０２５が正、Ｙ２が負、Ｙ
４が正、Ｙ６が負、Ｙ１０２２が負、Ｙ１０２４が正、
走査電極Ｙ１が負、・・・というように、走査電極を１
本飛び越す毎に電圧極性が反転するようになっている
（図３参照）。

【００８４】ここで、走査電極駆動回路６０の具体的回
路構成につき、図１４を参照して説明する。この走査電
極駆動回路６０は、１０２５個の２ｂｉｔレジスタＲＹ
_1,1乃至ＲＹ_1025,1と、１０２５個のデコーダ回路ＤＹ
１乃至ＤＹ１０２５、１０２５個のレベルシフタＳＹ１
乃至ＳＹ１０２５、１０２５個のアナログスイッチ回路
ＷＹ１乃至ＷＹ１０２５とを有し、コントロール回路４
０から５種類の信号を受けて上記動作をするように構成
されている。

【００８５】２ｂｉｔレジスタＲＹ_1,1乃至ＲＹ_1025,1
は、ＳＩＯ１及びＳＩＯ２信号を、ＡＣＫ信号の立ち上
がりに同期して順次取り込み、ＳＣＣ信号の立ち上がり
に同期して２ｂｉｔデータ（ｂｉｔ１、ｂｉｔ２）をデ
コーダ回路ＤＹ１乃至ＤＹｎに出力する。

【００８６】ここで、２ｂｉｔレジスタＲＹ_1,1乃至Ｒ
Ｙ_1025,1の具体的構成につき２ｂｉｔレジスタＲＹ_1,1
及びＲＹ_2,1を例にとり、図１５を参照して説明する。
２ｂｉｔレジスタＲＹ_1,1は、１ｂｉｔを構成する一対
のＤ型フリップフロップＦａ、Ｆｂと、他の１ｂｉｔを
構成する一対のＤ型フリップフロップＦｃ、Ｆｄとを備
える。

【００８７】両フリップフロップＦｂ、Ｆｄは、ＡＣＫ
信号の立ち上がりに同期してＳＩＯ１及びＳＩＯ２信号
を取り込み、各Ｑ端子から両フリップフロップＦａ、Ｆ
ｃにそれぞれ出力する。両フリップフロップＦａ、Ｆｃ
は、ＳＣＣ信号の立ち上がりに同期して、両フリップフ
ロップＦｂ、Ｆｄの各Ｑ端子からの出力をそれぞれ取り
込み、２ｂｉｔデータ（ｂｉｔ１、ｂｉｔ２）としてデ
コーダ回路ＤＹ１に出力する。

【００８８】また、２ｂｉｔレジスタＲＹ_2,1は、２ｂ
ｉｔレジスタＲＹ_1,1と同様に、各一対のＤ型フリップ
フロップＦａ、Ｆｂ及びＦｃ、Ｆｄを備える。この２ｂ
ｉｔレジスタＲＹ_2,1では、両フリップフロップＦｂ、
Ｆｄは、ＡＣＫ信号の立ち上がりに同期して、ＳＩＯ１
及びＳＩＯ２信号に代わる２ｂｉｔレジスタＲＹ_1,1の
両フリップフロップＦｂ、Ｆｄの各Ｑ端子からの出力を
取り込み、各Ｑ端子から両フリップフロップＦａ、Ｆｃ
にそれぞれ出力する。

【００８９】これら両フリップフロップＦａ、Ｆｃは、
ＳＣＣ信号の立ち上がりに同期して両フリップフロップ
Ｆｂ、Ｆｄの各Ｑ端子からの出力をそれぞれ取り込み、
２ｂｉｔデータ（ｂｉｔ１、ｂｉｔ２）としてデコーダ
回路ＤＹ２に出力する。

【００９０】なお、残りの２ｂｉｔレジスタＲＹ_3,1乃
至ＲＹ_1025,1も２ｂｉｔレジスタＲＹ_2,1と同様の構成
を有しており、これら２ｂｉｔレジスタＲＹ_3,1乃至Ｒ
Ｙ₁₀ _25,1は、それぞれ、２ｂｉｔレジスタＲＹ_2,1乃至
ＲＹ_1024,1と同様に作動して２ｂｉｔデータをデコーダ
回路ＤＹ３乃至ＤＹ１０２５に出力する。

【００９１】デコーダ回路ＤＹ１乃至ＤＹ１０２５は、
２ｂｉｔレジスタＲＹ_1,1乃至ＲＹ _1025,1からの２ｂｉ
ｔデータ及びコントロール回路４０からの一方のＤＰ信
号により、アナログスイッチ回路ＷＹ１乃至ＷＹ１０２
５の各アナログスイッチを切り換えるに要する７種類の
信号を作成するようになっている。

【００９２】デコーダ回路ＤＹ１乃至ＤＹ１０２５は、
共に、図１６に示す回路構成を有している。そこで、デ
コーダ回路ＤＹ１を例にとり説明する。論理回路５１
は、図１６にて示すように複数の論理ゲート素子により
構成されており、この論理回路５１は、２ｂｉｔレジス
タＲＹ_1,1からの両データｂｉｔ１、ｂｉｔ２をデコー
ドして、切り換え信号としての役割を果たすＤＥＥ信
号、ＤＷＷ信号、ＤＲＲ信号及びＤＨＨ信号に変換す
る。

【００９３】ここで、消去期間のとき（ＳＩＯ１信号及
びＳＩＯ２信号がＬ、Ｌのとき）、ＤＥＥ信号のみがＨ
となり、選択期間のとき（ＳＩＯ１信号及びＳＩＯ２信
号がＨ、Ｌのとき）、ＤＷＷ信号のみがＨとなり、消去
パルス印加期間のとき（ＳＩＯ１信号及びＳＩＯ２信号
がＬ、Ｈのとき）、ＤＲＲ信号のみがＨとなり、保持期
間のとき（ＳＩＯ１信号及びＳＩＯ２信号がＨ、Ｈのと
き）、ＤＨＨ信号のみがＨとなる。

【００９４】論理回路５２は、図１６にて示すように複
数の論理ゲート素子５２ａ乃至５２ｆにより構成されて
おり、この論理回路５２は、ＤＷＷ信号がＨのときリセ
ットされ、ＤＲＲ信号の立ち上がりに同期してＯＲゲー
ト５２ｇの出力を反転させる。

【００９５】論理回路５３は、図１６にて示すように複
数の論理ゲート素子５３ａ乃至５３ｄにより構成されて
おり、この論理回路５３は、論理回路５１からのＤＷＷ
信号及び一方のＤＰ信号に基づき論理回路５４を論理制
御する。論理回路５４は、ＤＷＷ信号がＨのとき一方の
ＤＰ信号を論理回路５３から受けてそのまま出力し、Ｄ
ＷＷ信号がＬのとき論理回路５３からの一方のＤＰ信号
をラッチする。

【００９６】このようにして合成された７種類の制御信
号のうち、ＤＥＥ信号が、電源回路７０の電圧ＶＥの出
力端子に接続されたアナログスイッチ（図１４参照）を
レベルシフタを通じて制御し、ＤＷＰ信号が、電源回路
７０の電圧ＶＷＰの出力端子に接続されたアナログスイ
ッチ（図１４参照）をレベルシフタを通じて制御する。
また、ＤＷＮ信号が、電源回路７０の電圧ＶＷＮの出力
端子に接続されたアナログスイッチ（図１４参照）をレ
ベルシフタを通じて制御し、ＤＲＰ信号が、電源回路７
０の電圧ＶＲＰの出力端子に接続されたアナログスイッ
チ（図１４参照）をレベルシフタを通じて制御する。

【００９７】また、ＤＲＮ信号が、電源回路７０の電圧
ＶＲＮの出力端子に接続されたアナログスイッチ（図１
４参照）をレベルシフタを通じて制御し、ＤＨＰ信号
が、電源回路７０の電圧ＶＨＰの出力端子に接続された
アナログスイッチ（図１４参照）をレベルシフタを通じ
て制御し、ＤＨＮ信号が、電源回路７０の電圧ＶＨＮの
出力端子に接続されたアナログスイッチ（図１４参照）
をレベルシフタを通じて制御する。そして、各電圧がＨ
のとき、対応するアナログスイッチがオンとなり、この
アナログスイッチを通して電源回路７０の電圧が出力さ
れる。

【００９８】上述した論理回路５４は、両論理回路５
２、５３の各出力の排他論理和をＤＰＰ信号として論理
回路５５に出力する。ここで、ＤＷＷ信号がＨの期間の
間、論理回路５２はリセットされてその出力がＬとな
り、論理回路５３は論理回路５２の出力をそのまま出力
するため、ＤＰＰ信号は一方のＤＰ信号と一致し、電圧
極性は一方のＤＰ信号により制御される。ＤＷＷ信号が
Ｌになると、論理回路５３は、ラッチ機能を発揮するた
め、ＤＰＰ信号は一方のＤＰ信号とは無関係となる。論
理回路５２の論理出力は、ＤＲＲ信号の立ち上がりに同
期して反転するため、ＤＰＰ信号はＤＲＲ信号の立ち上
がりの度に論理が反転し、電圧極性は消去パルス印加期
間時に反転する。

【００９９】論理回路５５は、論理回路５１からの各信
号及び論理回路５４からのＤＰＰ信号に基づき、電圧極
性を切り換える。この場合、ＤＷＷ信号がＨのとき、Ｄ
ＰＰ信号がＨであればＤＷＰ信号がＨとなり、ＤＰＰ信
号がＬであればＤＷＮ信号がＨとなる。ＤＲＲ信号がＨ
のとき、ＤＰＰ信号がＨならばＤＲＰ信号がＨになり、
ＤＰＰ信号がＬならばＤＲＮ信号がＨになる。また、Ｄ
ＨＨ信号がＨのとき、ＤＰＰ信号がＨならばＤＨＰ信号
がＨになり、ＤＰＰ信号がＬならばＤＨＮ信号がＨにな
る。

【０１００】従って、ＡＣＫ信号、ＳＣＣ信号、ＳＩＯ
１信号、ＳＩＯ２信号、及び一方のＤＰ信号に基づき、
所定波形の電圧が走査電極Ｙ１乃至Ｙｎに出力される
（図１４及び図１７参照）。

【０１０１】本第１実施形態では、上述したように、１
パルスのＳＣＣ信号に対して２パルスのＡＣＫ信号が対
応している（図１７参照）ので、選択期間は、電圧が、
ＳＩＯ１信号、ＳＩＯ２信号の両信号によって、走査電
極を１本ずつ飛び越して順次走査電極に印加される。

【０１０２】その結果、図１７にて示すようなタイミン
グにて、走査電極駆動波形が各走査電極に印加される。
図１７では、Ｓ＋は正の選択期間を示し、Ｓ−は負の選
択期間を示す。Ｒ＋は正の消去パルス印加期間を示し、
Ｒ−は負の消去パルス印加期間を示す。Ｈ＋は正の保持
期間を示し、Ｈ−は負の保持期間を示す。ＲＳは消去期
間を示す。

【０１０３】このように構成した本第１実施形態におい
て、１画面表示周期が、３０Ｈｚ（１画面表示期間３
３．３３３ｍｓ、１水平ライン走査時間１Ｈ＝３２．５
μｓ）、走査電極の数１０２５本、信号電極の数１２８
０本（透明導電膜１３の数３８４０本に対応する）、走
査デューティ１／Ｎ（Ｎ＝１０２５）、消去パルス印加
期間３２．５μｓ（１Ｈ）、消去期間１９５１．２μｓ
（６０Ｈ）とした場合の液晶表示装置としての作動につ
いて説明する。

【０１０４】従来の線順次駆動方法と画素構造では、図
１９にて画素の輝度変化と時間との関係により示すよう
に、画素Ｇｍ，ｎ＝Ｇｉ，ｊと画素Ｇｍ，ｎ＝Ｇｉ＋
１，ｊの走査タイミング及び輝度変化波形は、駆動周波
数３０Ｈｚのもと、同一である。

【０１０５】従って、両画素Ｇｉ，ｊと画素Ｇｉ＋１，
ｊの平均の輝度変化と時間との関係では、当該平均の輝
度変化は駆動周波数と同じ３０Ｈｚとなる。このため、
各画素の輝度変化にしろ平均の輝度変化にしろ、各画素
には、図１９に示すような輝度の時間的変化により、駆
動周波数である３０Ｈｚのちらつきが発生する。

【０１０６】これに対し、本第１実施形態によれば、各
画素Ｇｉ，ｊ、Ｇｉ＋１，ｊの走査タイミング及び輝度
波形は、図１８にて画素の輝度変化と時間との関係によ
り示すようになる。

【０１０７】ここで、本第１実施形態では、液晶パネル
１０の各走査電極は各信号電極及び各カラーフィルタ１
２との関係において上述のごとく構成されている（図３
参照。しかも、各画素Ｇｉ，ｊ、Ｇｉ＋１，ｊは１本飛
び越し走査のもとに走査される。このため、画素Ｇｉ＋
１，ｊの走査タイミング及び輝度波形は、画素Ｇｉ，ｊ
の走査タイミングの走査タイミング及び輝度波形に対し
（１／６０Ｈｚ）即ち半周期だけずれる。

【０１０８】従って、両画素Ｇｉ，ｊ、Ｇｉ＋１，ｊの
平均の輝度変化と時間との関係は、図１８にて示すよう
になり、輝度の時間変化の周期は半分になる。このた
め、ちらつき周波数は駆動周波数の２倍の６０Ｈｚとな
る。

【０１０９】一般に、３０Ｈｚのちらつきは人間が見た
場合非常に感度が高いため、表示の視認性を著しく低下
させ、見る者に疲労感や不快感を与える。ちらつきは、
周波数が高くなるにつれて人間が見た場合の感度が低下
し、６０Ｈｚになると人間の目にはほとんど感じられな
い。

【０１１０】しかし、従来の駆動方法と画素構造の組み
合わせではちらつき周波数は、上述のごとく、駆動周波
数と同じ３０Ｈｚなので、不快なちらつきが視認されて
しまっていた。これに対し、本第１実施形態による駆動
方法と画素構造（図３参照）の場合、ちらつき周波数は
駆動周波数の２倍の６０Ｈｚとなるので人間には殆ど感
じられない。その結果、ラインスクロール現象が見る人
によって視認されることがない。

【０１１１】また、本第１実施形態では隣接の２画素で
の平均となるので、表示面にかなり近づいても平均の輝
度効果がある。このため、ラインスクロール現象の視認
がより一層防止され得る。さらに、平均の輝度変化にお
いて、輝度の落ち込みが図１９にて示すものに比べて半
分になるので、ちらつきが一層防止される。

【０１１２】また、本第１実施形態では、上述したよう
な各カラーフィルタ層Ｒ、Ｇ、Ｂをまとめた単位（即ち
カラーフィルタ１２毎）のもとに、隣接画素の走査順を
ずらせているので、動画像を表示したときも色ずれを生
じることが無い。

【０１１３】図２０乃至図２２は、上記第１実施形態の
変形例を示している。この変形例においては、他の走査
電極駆動回路６０が、上記第１実施形態にて述べた走査
電極駆動回路６０に加え、図２０にて示すごとく、液晶
パネル１０に接続されている。また、当該他の走査電極
駆動回路６０にも、電源回路７０の出力及びコントロー
ル回路４０から上記第１実施形態にて述べた走査電極駆
動回路６０への出力が入力される。

【０１１４】また、本変形例での液晶パネル１０におい
ては、上記第１実施形態にて述べた複数の透明導電膜１
３の各々が、上記第１実施形態にて述べた信号電極Ｘｍ
に代わる信号電極Ｘ３ｍとして用いられる。これに伴
い、各カラーフィルタ層Ｒ、Ｇ、Ｂが、上記第１実施形
態にて述べたように画素毎に１単位としてまとめて用い
られるのではなく、信号電極Ｘ３ｍの各々に対応するよ
うに、別々に用いられる（図２１参照）。

【０１１５】また、本変形例での液晶パネル１０におい
ては、各一対の走査電極Ｙｎ−１、Ｙｎ−２が、上記第
１実施形態にて述べた各走査電極Ｙｎに代えて採用され
ている。

【０１１６】ここで、各走査電極Ｙｎ−１と、各走査電
極Ｙｎ−２とは、互いに逆の極性となっている。また、
各走査電極Ｙｎ−１は、図１にて図示右側の走査電極駆
動回路６０に接続され、一方、各走査電極Ｙｎ−２は、
図２０にて図示左側の走査電極駆動回路６０に接続され
ている。

【０１１７】また、一対の走査電極Ｙ１−１、Ｙ１−２
を例にとりその構造について説明すると、走査電極Ｙ１
−１は、透明導電膜１６Ａにより構成されており、この
透明導電膜１６Ａは、図２１にて示すごとく、共通膜部
１６ｄから両矩形状導電膜部１６ｅ、１６ｆを交互に突
出形成して構成されており、各導電膜部１６ｅは、共通
膜部１６ｄから図２１にて図示上方へ突出形成され、一
方、各導電膜部１６ｆは、共通膜部１６ｄから図２１に
て図示下方へ突出形成されている。なお、共通膜部１６
ｄは画面の大きさにより低抵抗の材料を使うこともあ
る。図２１中、二点鎖線で囲んだ領域が各水平方向表示
ラインを形成する。

【０１１８】一方、走査電極Ｙ１−２は、透明導電膜１
６Ｂにより構成されており、この透明導電膜１６Ｂは、
図２１にて示すごとく、透明導電膜１６Ａと同様に構成
されている。

【０１１９】また、透明導電膜１６Ａの各導電膜部１６
ｅは、透明導電膜１６Ｂの対応の各導電膜部１６ｅと共
に、図２１にて第１行目の水平方向表示ライン上の図示
上下の位置にて、各信号電極Ｘ１、Ｘ３、Ｘ５、・・
・、Ｘ３×１２８０−１にそれぞれ対応して位置する。

【０１２０】また、透明導電膜１６Ａの各導電膜部１６
ｆは、透明導電膜１６Ｂの対応の各導電膜部１６ｆと共
に、図２１にて第２行目の水平方向表示ライン上の図示
上下の位置において、各信号電極Ｘ２、Ｘ４、Ｘ６、・
・・、Ｘ３×１２８０−２、Ｘ３×１２８０にそれぞれ
対応して位置する。残りの各対の走査電極Ｙ２−１、Ｙ
２−２、・・・・、Ｙｎ−１、Ｙｎ−２も、一対の走査
電極Ｙ１−１、Ｙ１−２と実質的に同様に構成されてい
る。

【０１２１】ちなみに、一方極性の走査電極Ｙ１−１の
駆動波形及び信号電極の駆動波形は、図２２（ａ）にて
示す波形となる。また、他方極性の走査電極Ｙ１−２の
駆動波形及び信号電極の駆動波形は、図２２（ｂ）にて
示す波形となる。その他の構成は上記第１実施形態と同
様である。

【０１２２】このように構成した本変形例においては、
上述のごとく、上記第１実施形態のように各カラーフィ
ルタ層Ｒ、Ｇ、Ｂをまとめて一単位としての１画素に対
応させるのではなく、各カラーフィルタ層Ｒ、Ｇ、Ｂ
が、それぞれ、独立の一単位としての１画素に対応させ
るようにしてある。このため、平均の画素の単位が上記
第１実施形態よりも小さくなる。従って、表示画像とし
て動画特性を重視しない場合にちらつきを防止する効果
が高くなる（図２２（ｃ）参照）。その結果、ラインス
クロール現象を見えなくする効果が高くなる。

【０１２３】また、モノクロ表示の場合も画素を単位と
するほうが効果が高い。また、図２１では１画素を２つ
の領域に分けて互いに逆の極性で両走査電極駆動回路６
０により駆動している。このため、反強誘電性液晶１０
ｃの正と負の特性の違いや正の透光状態と負の透光状態
を斜めから見たときに生じる分光透過率の違いに起因す
るちらつきをも防いでおり、水平方向の２画素での平均
効果と組み合わさり、ちらつきを抑える効果は著しく高
い。その他の作用効果は上記第１実施形態と同様であ
る。（第２実施形態）次に、本発明の第２実施形態を図２３
乃至図３５に基づき説明する。この第２実施形態では、
コントロール回路４０Ａ及び走査電極駆動回路６０Ａ
が、上記第１実施形態にて述べたコントロール回路４０
及び走査電極駆動回路６０に代えて、図２３にて示すご
とく、採用されている。

【０１２４】コントロール回路４０Ａは、上記コントロ
ール回路４０の各出力信号のうちＳＩ０１信号及びＳＩ
０２信号に代えて、ＳＩ０１ａ信号及びＳＩ０２ａ信号
（図２７及び図２９参照）を出力し、かつ、当該コント
ロール回路４０の各出力信号に加え、ＤＲ信号をも出力
するようになっている。

【０１２５】即ち、コントロール回路４０Ａは、外部回
路から垂直同期信号ＶＳＹＣ及び水平同期信号ＨＳＹＣ
を受け、ＤＰ信号、ＤＲ信号、ＳＩＯ１ａ信号、ＳＩＯ
２ａ信号、ＳＣＣ信号、ＡＣＫ信号、ＣＬ１信号、ＣＬ
２信号、ＣＬ３信号、ＣＬ４信号、ＷＥＮ信号、ＲＥＮ
信号、ＡＤ１信号、及びＡＤ２信号を出力する。

【０１２６】なお、ＤＰ信号、ＤＲ信号、ＳＩＯ１ａ信
号、ＳＩＯ２ａ信号、ＳＣＣ信号及びＡＣＫ信号は、走
査電極駆動回路６０Ａに出力され、また、ＣＬ１信号及
びＳＣＣ信号は信号電極駆動回路５０に出力される。Ｃ
Ｌ２信号、ＣＬ３信号、ＷＥＮ信号、ＲＥＮ信号及びＡ
Ｄ１信号はフレームメモリ回路２０に出力される。ＤＰ
信号、ＣＬ４信号及びＡＤ３信号は映像データ変換回路
３０に出力される。

【０１２７】ここで、本第２実施形態のＳＩＯ１ａ信号
及びＳＩＯ２ａ信号は、図２９にて示すごとく、上記第
１実施形態にて述べたＳＩＯ１及びＳＩＯ２信号とはパ
ルス波形が異なるものの、これらＳＩＯ１信号及びＳＩ
Ｏ２信号と同様に、走査電極Ｙｎの状態を規定する役割
を果たす。

【０１２８】また、本第２実施形態では、ＳＩＯ１ａ信
号及びＳＩＯ２ａ信号がＬ、Ｌのとき、Ｈ、Ｌのとき、
Ｈ、Ｈのとき、及びＬ、Ｈのとき、消去期間、選択期
間、保持期間及び回復期間（リフレッシュ期間）の各状
態にそれぞれ対応する。

【０１２９】走査電極駆動回路６０Ａは、コントロール
回路４０ＡからのＤＰ信号、ＤＲ信号、ＳＩＯ１ａ信
号、ＳＩＯ２ａ信号、ＡＣＫ信号及びＳＣＣ信号に基づ
き、上記第１実施形態にて述べた電源回路７０からの７
種類の電圧ＶＷＰ、ＶＲＰ、ＶＨＰ、ＶＥ、ＶＨＮ、Ｖ
ＲＮ、ＶＷＮ（図２３参照）を選択して、消去、選択、
保持、回復（リフレッシュ）の各状態に対応した各電圧
を走査電極Ｙｎに２本づつ飛び越しながら印加するとと
もに、これら走査電極Ｙｎを交流駆動するため選択期間
の度毎に電圧極性を正又は負に切り換える（図２９参
照）。

【０１３０】ここで、このような走査電極駆動回路６０
Ａの動作を図２９に基づき走査電極Ｙ１を例にとり説明
する。選択期間は、三つの期間に分かれており、正の選
択期間においては、走査電極に対し、第１期間には電圧
ＶＥが印加され、第２期間には電圧ＶＨＰが印加され、
第３期間には電圧ＶＷＰが印加される。この電圧ＶＷＰ
と信号電極に印加される画像データに対応した電圧波形
との組み合わせにより、走査電極Ｙ１上の画素に表示が
書き込まれる。正の保持期間には、電圧ＶＨＰが走査電
極に印加されて表示内容を保持する。

【０１３１】回復期間は二つの期間に分かれている。負
の回復期間においては、走査電極に対し、第１期間に電
圧ＶＲＮが印加される。この期間は、信号電極駆動回路
５０が後述のごとく電圧ＶＧを出力する期間と一致して
おり、表示内容を保持したまま電圧極性を反転させる。
第２期間には、電圧ＶＨＮが走査電極に印加される（図
２９の走査電極Ｙ１上の符号Ｒ−参照）。次の負の保持
期間には、電圧ＶＨＮが走査電極に印加されて表示内容
を保持する。続いて、正の回復期間及び正の保持期間と
なる。

【０１３２】正の回復期間においては、走査電極に対
し、第１期間に電圧ＶＲＰが印加される。この期間は、
信号電極駆動回路５０が後述のごとく電圧ＶＧを出力す
る期間と一致しており、表示内容を保持したまま電圧極
性を反転させる。第２期間には、電圧ＶＨＰが走査電極
に印加される。次の正の保持期間には、電圧ＶＨＰが走
査電極に印加されて表示内容を保持する。

【０１３３】負の消去期間では、第１期間に電圧ＶＷＮ
が走査電極に印加された後電圧ＶＥが走査電極に印加さ
れてこの走査電極上の全画素表示を消去する。消去期間
を経て次の交流駆動を行うため、先の選択と逆極性の負
の選択期間になり、走査電極に対し、第１期間には電圧
ＶＥが印加され、第２期間には電圧ＶＨＮが印加され、
続いて、第３期間には負の選択電圧ＶＷＮが印加され
る。ここで、上記電圧と信号電極に印加される画像デー
タに対応した電圧波形との組み合わせにより画素に表示
内容が書き込まれる。負の保持期間には、電圧ＶＨＮが
走査電極に印加されて表示内容を保持する。

【０１３４】続いて、正の回復期間、正の保持期間、負
の回復期間及び負の保持期間となり以後同様に繰り返さ
れる。最後の保持期間の後に正の消去期間となる。正の
消去期間では、第１期間に電圧ＶＷＰが走査電極に印加
された後電圧ＶＥが走査電極に印加されてこの走査電極
上の全画素表示を消去する。

【０１３５】また、本第２実施形態では、走査電極Ｙ１
から走査電極Ｙ１０２５にかけてこれら走査電極を飛び
越し数２にて飛び越しながら走査する。このため、図３
０に示すごとく、走査電極Ｙ１、Ｙ４、Ｙ７、・・・の
ように２本づつ飛び越しながら選択期間分ずらした波形
にて電圧が印加される。画面の最下部まで走査した後、
Ｙ２、Ｙ５、Ｙ８、・・・のように２本づつ飛び越しな
がら選択期間分ずらした波形にて電圧が印加される。

【０１３６】同様に、液晶パネル１０の最下部まで走査
した後、Ｙ３、Ｙ６、Ｙ９、・・・のように２本ずつ飛
び越しながら選択期間分ずらした波形にて電圧が印加さ
れ、１画面の走査が終わる。その後、極性を反転して同
様に飛び越しながら画面の走査をする。また、上記走査
にあたっては、表示のちらつきを防止するため、例え
ば、走査電極Ｙ１が正、走査電極Ｙ２が負、走査電極Ｙ
３が正、・・・というように、走査電極毎に電圧極性が
反転するようになっている。

【０１３７】ここで、走査電極駆動回路６０Ａの具体的
回路構成につき、図２７を参照して説明する。この走査
電極駆動回路６０Ａは、上記第１実施形態にて述べた走
査電極駆動回路６０において、１０２５個の２ｂｉｔレ
ジスタＲＹ_1,1乃至ＲＹ₁₀₂₅ _,1にＳＩ０１信号及びＳＩ
０２信号に代えてＳＩ０１ａ信号及びＳＩ０２ａ信号を
入力し、上記第１実施形態にて述べたｎ個のデコーダ回
路ＤＹ１乃至ＤＹ１０２５に代わる１０２５個のデコー
ダ回路ＤＹ１ａ乃至ＤＹ１０２５ａ（図２８参照）にさ
らにＤＲ信号を入力するようにした構成となっている。

【０１３８】２ｂｉｔレジスタＲＹ１１乃至ＲＹ１０２
５，１は、ＳＩＯ１ａ及びＳＩＯ２ａ信号を、ＡＣＫ信
号の立ち上がりに同期して順次取り込み、ＳＣＣ信号の
立ち上がりに同期して２ｂｉｔデータ（ｂｉｔ１、ｂｉ
ｔ２）をデコーダ回路ＤＹ１乃至ＤＹ１０２５に出力す
る。

【０１３９】デコーダ回路ＤＹ１乃至ＤＹ１０２５は、
２ｂｉｔレジスタＲＹ１乃至ＲＹ１０２５からの２ｂｉ
ｔデータ及びコントロール回路４０Ａからの一方のＤＰ
信号及びＤＲ信号により、アナログスイッチ回路ＷＹ１
乃至ＷＹ１０２５の各アナログスイッチを切り換えるに
要する７種類の信号を作成するようになっている。

【０１４０】デコーダ回路ＤＹ１ａ乃至ＤＹ１０２５ａ
は、上記第１実施形態にて述べたデコーダ回路ＤＹ１乃
至ＤＹ１０２５において、両論理回路５１、５６の間に
論理回路５５を接続した構成となっている。

【０１４１】そこで、本第２実施形態におけるデコーダ
回路ＤＹ１ａを例にとり説明する。論理回路５１は、上
記第１実施形態にて述べたと実質的に同様である。ここ
で、消去期間のとき（ＳＩＯ１ａ信号及びＳＩＯ２ａ信
号がＬ、Ｌのとき）、ＤＤＥ信号のみがＨとなり、選択
期間のとき（ＳＩＯ１ａ信号及びＳＩＯ２ａ信号がＨ、
Ｌのとき）、ＤＤＷ信号のみがＨとなり、回復期間のと
き（ＳＩＯ１ａ信号及びＳＩＯ２ａ信号がＬ、Ｈのと
き）、ＤＤＲ信号のみがＨとなり、保持期間のとき（Ｓ
ＩＯ１ａ信号及びＳＩＯ２ａ信号がＨ、Ｈのとき）、Ｄ
ＤＨ信号のみがＨとなる。

【０１４２】論理回路５５は、ＤＲ信号に基づき論理回
路５１からＳＩＯ１ａ信号及びＳＩＯ２ａ信号との関連
で生ずる各切り換え信号を制御して、ＤＥＥ信号、ＤＷ
Ｗ信号、ＤＲＲ信号及びＤＨＨ信号を出力する。

【０１４３】なお、確認のため、各信号のレベルの関係
を述べると、ＤＤＥ信号がＨのときにはＤＥＥ信号のみ
がＨとなる。ＤＤＷ信号がＨのときには、ＤＲ信号がＨ
の期間の間ＤＥＥ信号のみがＨとなり、ＤＲ信号がＬの
期間の間ＤＷＷ信号のみがＨとなる。ＤＤＲ信号がＨの
とき、ＤＲ信号がＨの期間の間ＤＲＲ信号のみＨとな
り、ＤＲ信号がＬの期間の間ＤＨＨ信号のみＨとなる。
ＤＤＨ信号がＨのときＤＨＨ信号のみＨとなる。

【０１４４】各論理回路５２、５４の作動は、上記第１
実施形態と同様である。論理回路５６は、論理回路５５
からの各信号及び論理回路５４からのＤＰＰ信号に基づ
き、電圧極性を切り換える。この場合、ＤＷＷ信号がＨ
のとき、ＤＰＰ信号がＨであればＤＷＰ信号がＨとな
り、ＤＰＰ信号がＬであればＤＷＮ信号がＨとなる。Ｄ
ＲＲ信号がＨのとき、ＤＰＰ信号がＨならばＤＲＰ信号
がＨになり、ＤＰＰ信号がＬならばＤＲＮ信号がＨにな
る。また、ＤＨＨ信号がＨのとき、ＤＰＰ信号がＨなら
ばＤＨＰ信号がＨになり、ＤＰＰ信号がＬならばＤＨＮ
信号がＨになる。

【０１４５】従って、図２９にて示すように、ＡＣＫ信
号、ＳＣＣ信号、ＳＩＯ１ａ信号、ＳＩＯ２ａ信号、一
方のＤＰ信号及びＤＲ信号に基づき、所定波形の電圧が
走査電極Ｙ１乃至Ｙｎに出力される。

【０１４６】本第２実施形態では、１パルスのＳＣＣ信
号に対して３パルスのＡＣＫ信号（図２９参照）が対応
するので、選択期間は、ＳＩＯ１ａ信号、ＳＩＯ２ａ信
号の両信号によって、走査電極を２本ずつ飛び越して順
次走査電極に印加される。

【０１４７】その結果、図３０にて示すようなタイミン
グにて、走査電極駆動波形が各走査電極に印加される。
図３０では、Ｓ＋は正の選択期間を示し、Ｓ−は負の選
択期間を示す。Ｒ＋は正の回復期間を示し、Ｒ−は負の
回復期間を示す。Ｈ＋は正の保持期間を示し、Ｈ−は負
の保持期間を示す。ＲＳ＋は正の消去期間を示し、ＲＳ
−は負の消去期間を示す。

【０１４８】上記第１実施形態にて述べた信号電極駆動
回路５０は、上述のごとく、上記第１実施形態にて述べ
たコントロール回路４０に代えて、コントロール回路４
０Ａからの出力に基づき駆動制御される。

【０１４９】ここで、上記第１実施形態では、１水平ラ
イン選択時間（１表示ライン選択期間）に２個の振幅が
同じで極性が異なるパルスを信号電極に印加していた
が、本第２実施形態では、１水平ライン選択時間に３個
パルスを信号電極に印加する。３つのパルスのうち第１
パルスの期間で電圧ＶＧが信号電極に印加され、第２第
３パルスの期間では映像データに応じて振幅が同じで極
性が異なるパルスが信号電極に印加される。

【０１５０】この場合、コントロール回路４０Ａからア
ドレス信号ＡＤ２信号が上記第１実施形態とは異なり、
図２５に示すようになる。即ち、第１パルスは常に各デ
ータＤ_0,0、Ｄ_1,0、Ｄ_2,0、・・・、Ｄ₁₂₇₉、₀、Ｄ
_1280,0が１６進数にて出力される。第２、第３パルスの
各期間には、それぞれ該当する画素の映像データが出力
される。

【０１５１】また、本第２実施形態での液晶パネル１０
においては、各走査電極Ｙ１、・・・・、Ｙ１０２５
が、図２４にて示すような構成となっている。

【０１５２】ここで、走査電極Ｙ１を例にとりその構造
について説明すると、走査電極Ｙ１は、透明導電膜１６
Ｃにより構成されており、この透明導電膜１６Ｃは、図
２４にて示すごとく、共通膜部１６ｇから各矩形状導電
膜部１６ｈ、１６ｉ、１６ｊを交互に突出形成して構成
されている。

【０１５３】各導電膜部１６ｈは、共通膜部１６ｇから
図２４にて図示上方へ突出形成され、各導電膜部１６ｉ
は、共通膜部１６ｄから図示上下両側へ突出形成され、
また、各導電膜部１６ｊは、共通膜部１６ｇから図示下
方へ突出形成されている。

【０１５４】また、導電膜部１６ｈは、第１行目の水平
方向表示ライン上にて図２４にて図示左端の信号電極Ｘ
１に対応して位置し、かつ画素Ｇ１１に対応する。導電
膜部１６ｉは、第２行目の水平方向表示ライン上にて信
号電極Ｘ２に対応して位置し、かつ、画素Ｇ２２に対応
して位置する。また、導電膜部１６ｊは、第３行目の水
平方向表示ライン上にて信号電極Ｘ３に対応して位置
し、かつ画素Ｇ３３に対応して位置する。

【０１５５】また、各両導電膜部１６ｈ、１６ｉは、各
導電膜部１６ｊを基準にジグザグ状に位置する。このこ
とは、走査電極Ｘ１に基づき、斜めに位置する３つの画
素がジグザグに配列した構造になっていることを意味す
る。

【０１５６】このような画素構成と走査ラインを２ライ
ン飛び越しながら走査するため、フレームメモリ回路２
０からは図２５、図２６に示すように、各データ
Ｄ_1,0、Ｄ _2,0、Ｄ_3,1、Ｄ_4,0、Ｄ_5,0、Ｄ_6,0、Ｄ
_7,1、Ｄ_8,0、・・・、Ｄ_1279,0、Ｄ_1280,1、Ｄ_1,1、
Ｄ_2,3、Ｄ_3,4、Ｄ_4,3、Ｄ_5,2、Ｄ_6,3、Ｄ_7,4、Ｄ
_8,3、・・・、Ｄ_1279,3、Ｄ_1280,4、Ｄ_1,5、Ｄ_2,6、
Ｄ_3,7、Ｄ_4,6、Ｄ_5,5、Ｄ _6,6、Ｄ_7,7、Ｄ_8,6、・
・・Ｄ_1279,6、Ｄ_1280,7、・・・、Ｄ_1,1024、
Ｄ_2,10 ₂₅、Ｄ_3,1025、Ｄ_4,1025、Ｄ_5,1024、Ｄ_6,1025、
Ｄ_7,1025、Ｄ_8j1025、・・・Ｄ _1279,1025、Ｄ
_1280,1025の順で読み出される。その後、このように読
み出された各データは、上記第１実施形態にて述べたと
同様にＤ−Ａ変換器３１ｂ、３２ｂ、３３ｂにて所定の
振幅を持つアナログ信号に変換される。

【０１５７】続いて、これらアナログ信号は、上記第１
実施形態にて述べたと同様に各アナログスイッチ３１
ｃ、３２ｃ、３３ｃを通り信号電極駆動回路５０に出力
される。その他の構成は上記第１実施形態と同様であ
る。

【０１５８】このように構成した本第２実施形態におい
て、１画面表示周期が、上記第１実施形態とは異なり、
２０Ｈｚ（１画面表示期間５０ｍｓ）、走査電極の数１
０２４本、信号電極の数３８４０本、走査デューティ１
／Ｎ（Ｎ＝５１２）、リセット期間Ｒ（Ｒ＝１２）とし
た場合における液晶表示装置としての作動について説明
する。

【０１５９】画素に印加される駆動電圧は、図２９にて
示すように、選択期間（正フィールドに対してはＳ＋、
負フィールドに対してはＳ−にて示す）、回復期間（Ｒ
＋又はＲ−にて示す）保持期間（Ｈ＋又はＨ−にて示
す）、消去期間（正フィールドに対してはＲＳ＋、負フ
ィールドに対してはＲＳ−にて示す）の電圧で構成され
る。ここで、回復期間と保持期間は３０Ｈｚ以上の周期
で極性を反転させている。また、極性が反転する度に輝
度を回復させるための電圧ＶＲＰ又はＶＲＮが印加され
ている。

【０１６０】正フィールドの場合、選択期間では、パル
ス幅ｔ１（ｔ１＝３２．６μｓ）の電圧ＶＥに続いて、
パルス幅ｔ２（ｔ２＝３２．６μｓ）の電圧ＶＨＰが印
加され、さらに、パルス幅ｔ２の電圧ＶＷＰが印加され
る。

【０１６１】これに続く保持期間では、電圧ＶＨＰの保
持電圧が印加され、選択期間の先頭から９９Ｈ（本第２
実施形態では９．７ｍｓ）後に電圧ＶＲＮにてパルス幅
ｔ１のリフレッシュパルス電圧が印加され、電圧ＶＨＮ
にてパルス幅２ｔ２の電圧が印加され、電圧ＶＨＮの保
持電圧がリフレッシュパルス電圧の先頭から数えて９９
Ｈ（９．７ｍｓ）後まで印加される。なお、本第２実施
形態において、１Ｈは、ハイレベル又はローレベルにお
ける１走査電極の走査時間をいい、９．７ｍｓ／９９に
等しい。

【０１６２】次に、電圧ＶＲＰでパルス幅ｔ１のリフレ
ッシュパルス電圧が印加され、電圧ＶＨＰでパルス幅２
ｔ２の電圧が印加され、続いて電圧ＶＨＰの保持電圧が
リフレッシュパルス電圧の先頭から数えて９９Ｈ（９．
７ｍｓ）後まで印加される。以後、第Ｐ保持期間（Ｐ＝
５）まで、９．８ｍｓ毎にリフレッシュパルス電圧と保
持電圧が極性反転しながら選択期間の先頭から数えて
（Ｎ−Ｒ）×（ｔ１＋２ｔ２）時間印加される。さら
に、電圧ＶＷＮでパルス幅ｔ１のパルスが印加された
後、｛Ｒ×（ｔ１＋２ｔ２）−ｔ１｝の間、電圧ＶＥが
消去期間の電圧として印加される。

【０１６３】正フィールドに続く負フィールドも同様
に、選択期間、回復期間、保持期間、消去期間で構成さ
れており極性が正フィールドと全く逆となっている。

【０１６４】信号電極に印加される信号電圧の映像波形
は、走査電圧の波形の選択期間が３パルスの電圧で構成
されているのに合わせて、パルス幅ｔ１、ｔ２、ｔ２の
３パルス電圧で構成されている。３パルス構成にするた
めに信号電極駆動回路は図３３に示すように上記第１実
施形態とは異なるＳＣＫ信号を用いた。フレームメモリ
回路２０からの読み出しタイミングを図３３に、映像デ
ータ変換回路３０の各ラインメモリへの書き込み、これ
ら各ラインメモリからの読み出しタイミングを図３４に
示す。本第２実施形態では、１パルスのＳＣＣ信号が印
加される毎に３パルスのＳＣＫ信号が印加される。な
お、信号電極駆動回路５０の動作は上記第１実施形態実
施例１と同様で、図３５に示すように、クロック信号Ｃ
Ｌ１に同期して各ラインメモリからデータを読み出して
ホールドし、ＳＣＫ信号の立ち上がりに同期して信号電
極へ出力する。

【０１６５】しかして、第１フィールドにて明を表示す
る場合、パルス幅ｔ１の電圧ＶＧに続いてパルス幅ｔ２
の電圧ＶＳが印加され、さらに、パルス幅ｔ２の電圧−
ＶＳが印加される。第１フィールドにて暗を表示する場
合、パルス幅ｔ１の電圧ＶＧに続いて、パルス幅ｔ２の
電圧−ＶＳが印加され、さらに、パルス幅ｔ２の電圧Ｖ
Ｓが印加される。

【０１６６】第２フィールドにて明を表示する場合、パ
ルス幅ｔ１の電圧ＶＧに続いて、パルス幅ｔ２の電圧−
ＶＳが印加され、さらに、パルス幅ｔ２の電圧ＶＳが印
加される。第２フィールドにて暗を表示する場合、パル
ス幅ｔ１の電圧ＶＧに続いて、パルス幅ｔ２のパルス電
圧ＶＳが印加され、さらに、パルス幅ｔ２の電圧−ＶＳ
が印加される。以上の映像波形は、走査波形の選択期間
との組み合わせで画素の表示状態を決定する。

【０１６７】中間調を表示する場合は、−ＶＳからＶＳ
の間の電圧、及び第1 パルスである電圧ＶＧを組み合わ
せて映像電極に印加する。走査電圧の波形の回復期間に
おけるリフレッシュパルス電圧は、信号電圧が電圧ＶＧ
である期間と同期してそれぞれ印加される。

【０１６８】以上のような構成とすることにより、明を
表示する信号電圧の映像波形、暗を表示する信号電圧の
映像波形のどちらの映像波形と組み合わさっても、画素
には常に電圧ＶＲＰ又はＶＲＮでパルス幅ｔ１の電圧が
印加される。

【０１６９】従って、リフレッシュされる画素では、そ
の画素の映像電極上の他の画素の表示状態を決定する映
像波形の影響を受けることなく、極性が逆で明るさが同
じ表示状態とすることが可能となる。この場合、電圧Ｖ
Ｇに限ることなく、信号電圧をその変化の基準レベルに
相当する電圧にて上記複数条の信号電極に印加するよう
にして実施しても、実質的に同様の作用効果を達成でき
る。

【０１７０】なお、駆動電圧は、視認角度特性を改善す
るために隣り合う走査電極又は複数の走査電極毎に互い
に極性が反転する構成としている。

【０１７１】上記説明における駆動波形では、消去期間
を１２Ｈ（１．２ｍｓ）設けている。

【０１７２】一般に、消去期間では、白から黒或いは中
間調から黒へ明るさが変化する。この明るさの変化は、
１フィールドの平均的な明るさに対して２％程度である
ので、飛び越し走査をしない線順次走査ではちらつき
（２０Ｈｚ成分）として視認される。

【０１７３】これに対して、本第２実施形態では、図２
４に示す様な画素構成と走査電極を２本づつ飛び越しな
がら走査することによって消去に伴い明るさが変化する
周波数を６０Ｈｚまで高周波数化することで、ちらつき
を実質視認不能としている。

【０１７４】即ち、図３２（ａ）に示すように、従来の
線順次走査では平均的な明るさの変化はフレーム周波数
と同じ２０Ｈｚである。従って、ちらつきを感じ易い周
波数となっている。このため、ちらつきとして視認され
る。

【０１７５】一方、本第２実施形態にて示す飛び越し走
査では、飛び越し数２の場合、図３２（ｂ）にて示すよ
うに、水平方向の画素３個単位で平均される。このた
め、平均的な明るさの変化はフレーム周波数の３倍の６
０Ｈｚとなる。この場合、平均する画素の単位が小さい
ため目視では十分な平均化効果が得られる。６０Ｈｚの
ちらつきに対する人間の視覚の感度は低いのでちらつき
は視認されない。その結果、ラインスクロール現象が視
認されることがない。

【０１７６】また、本第２実施形態では、上述のごと
く、保持期間中に極性を高周波数で切り換えているの
で、正の強誘電状態と負の強誘電状態を斜め方向から見
たときの分光透過率の差に起因するちらつきも抑えられ
ている。

【０１７７】以上のようにして、本第２実施形態によれ
ば、表示のちらつき、ひいてはラインスクロール現象を
視認させることなく、所望の映像を良好に表示すること
ができる。なお、液晶表示装置の温度が４０℃の場合、
４０以上の高コントラスト表示が得られている。

【０１７８】また、本第２実施形態の駆動波形の場合に
は、水平方向３画素で平均するため飛び越し数２本とし
たが、フレーム周波数が更に低い場合は水平方向に平均
する画素あるいは画素の数を増やし、飛び越し数を２本
より増やすことによりちらつきを抑えることができる。
なお、フレーム周波数や回復期間の回数が異なる場合
は、最適な飛び越し数を決めればちらつきを効果的に防
止することができる。（第３実施形態）次に、本発明の第３実施形態を図３６
乃至図４５に基づき説明する。この第３実施形態は、液
晶パネル１０の反強誘電性液晶の正と負の特性の違いや
正の透光状態と負の透光状態を斜めから見たときに生じ
る分光透過率の違いに起因するちらつき、ひいてはこれ
に起因するラインスクロール現象の視認を防ぐことを目
的としている。この目的を達するため、本第３実施形態
は、以下に述べるように、図３７に示す画素構成、走査
順および極性順を実現できるように構成してある。

【０１７９】本第３実施形態では、コントロール回路４
０Ｂが、上記第１実施形態にて述べたコントロール回路
４０に代えて、図３６にて示すごとく、採用されてい
る。

【０１８０】コントロール回路４０Ｂは、上記コントロ
ール回路４０の各出力信号のうちＳＩ０１信号及びＳＩ
０２信号に代えて、ＳＩ０１ｂ信号及びＳＩ０２ｂ信号
（図４３参照）を出力するようになっている。

【０１８１】即ち、コントロール回路４０Ｂは、外部回
路から垂直同期信号ＶＳＹＣ及び水平同期信号ＨＳＹＣ
を受け、両ＤＰ信号、ＳＩＯ１ｂ信号、ＳＩＯ２ｂ信
号、ＳＣＣ信号、ＳＣＫ信号、ＡＣＫ信号、ＣＬ１信
号、ＣＬ２信号、ＣＬ３信号、ＣＬ４信号、ＷＥＮ信
号、ＲＥＮ信号、ＡＤ１信号、及びＡＤ２信号を出力す
る。

【０１８２】なお、両ＤＰ信号の一方、ＤＲ信号、ＳＩ
Ｏ１ｂ信号、ＳＩＯ２ｂ信号、ＳＣＣ信号及びＡＣＫ信
号は、走査電極駆動回路６０Ｂに出力され、また、ＣＬ
１信号及びＳＣＣ信号は信号電極駆動回路５０に出力さ
れる。ＣＬ２信号、ＣＬ３信号、ＷＥＮ信号、ＲＥＮ信
号及びＡＤ１信号はフレームメモリ回路２０に出力され
る。他方のＤＰ信号、ＣＬ４信号及びＡＤ３信号は映像
データ変換回路３０に出力される。

【０１８３】ここで、本第３実施形態のＳＩＯ１ｂ信号
及びＳＩＯ２ｂ信号は、図４３にて示すごとく、上記第
１実施形態にて述べたＳＩＯ１信号及びＳＩＯ２信号と
はパルス波形が異なるものの、これらＳＩＯ１信号及び
ＳＩＯ２信号と同様に、走査電極Ｙ１乃至Ｙｎの状態を
規定する役割を果たす。なお、ＳＩＯ１ｂ信号及びＳＩ
Ｏ２ｂ信号は、その各レベル（Ｌ又はＨ）に応じて、図
４３にて示すごとく、消去期間、選択期間、保持期間及
び消去パルス印加期間の各状態に対応する。

【０１８４】本第３実施形態では、走査電極駆動回路６
０は、上記第１実施形態にて述べた走査電極駆動回路６
０と同様の動作を行うもので、この走査電極駆動回路６
０は、コントロール回路４０Ｂからの一方のＤＰ信号、
ＤＲ信号、ＡＣＫ信号、ＳＣＣ信号、並びにＳＩＯ１ａ
信号及びＳＩＯ２ａ信号に代わるＳＩＯ１ｂ信号及びＳ
ＩＯ２ｂ信号に基づき、上記第１実施形態にて述べた電
源回路７０からの７種類の電圧ＶＷＰ、ＶＲＰ、ＶＨ
Ｐ、ＶＥ、ＶＨＮ、ＶＲＮ、ＶＷＮ（図２３参照）を選
択して、消去、選択、保持、消去パルス印加の各状態に
対応した各電圧を走査電極Ｙ１乃至Ｙｎに線順次走査方
式により順次印加するとともに、これら走査電極Ｙ１乃
至Ｙｎを交流駆動するため選択期間の度毎に電圧極性を
正又は負に切り換える（図３７及び図４３参照）。

【０１８５】本第３実施形態では、液晶パネル１０の信
号電極に印加される信号電圧の映像波形は、走査電圧の
波形の選択期間が２パルスの電圧で構成されているのに
合わせて、２パルスの電圧で構成されている。これに伴
い、図３７で示す画素構成（図３の画素構成と同じ）、
走査順および極性順に対応して、上記第１実施形態にて
述べたフレームメモリ回路２０からのデータの読み出し
を図３８に示すタイミングとし、映像データ変換回路３
０の各ラインメモリへの書き込み、当該各ラインメモリ
からの読み出しを図３９に示すタイミングとした。

【０１８６】本第３実施形態では、上記第１実施形態と
同様に、１パルスのＳＣＣ信号に対し２パルスのＳＣＫ
信号が対応する。このため、信号電極駆動回路５０の動
作は上記第１実施形態と同様で、図４２に示すように、
クロック信号ＣＬ１に同期して映像データ変換回路３０
の各ラインメモリからデータを読み出してホールドし、
ＳＣＫ信号の立ち上がりに同期して信号電極へ出力す
る。

【０１８７】また、走査電圧は、図３７で示す走査順お
よび極性順に対応して、図４３に示すようなタイミング
で各走査電極へ印加される。すなわち、選択期間が１水
平ライン選択時間だけずれながら各走査電極へ印加され
る。なお、走査電極を選択する毎に極性を反転してい
る。その他の構成は上記第１実施形態と同様である。

【０１８８】このように構成した本第３実施形態におい
て、１画面表示周期が、６０Ｈｚ（１画面表示期間１
６．６６６ｍｓ、１水平ライン走査時間１Ｈ＝１６．
２６μｓ）、走査電極の数１０２５本、信号電極の数１
２８０本、走査デューティ１／Ｎ（Ｎ＝１０２５）、消
去パルス印加期間１６．２６μｓ（１Ｈ）、消去期間９
７５．６μｓ（６０Ｈ）とした場合の液晶表示装置とし
ての作動について説明する。

【０１８９】従来の線順次駆動方法と画素構造では、図
４５にて示すように、画素の輝度変化と時間との関係に
よれば、画素Ｇｉ，ｊ及び画素Ｇｉ＋１，ｊの走査タイ
ミングにおける輝度波形の極性は同じである。従って、
これら両画素の平均の輝度の変化と時間との関係（図４
５参照）によれば、駆動周波数６０Ｈｚの半分である３
０Ｈｚのちらつきと駆動周波数である６０Ｈｚのちらつ
きとが発生する。このため、上記第１実施形態でも述べ
たように、駆動周波数６０Ｈｚの半分である３０Ｈｚの
ちらつきについては人間の目には感じやすく、不快感や
疲労感を与える。

【０１９０】これに対し、本第３実施形態によれば、各
画素Ｇｉ，ｊ、Ｇｉ＋１，ｊの走査タイミング及び輝度
波形は、図４４にて画素の輝度変化と時間との関係によ
り示すようになる。従って、各画素Ｇｉ，ｊ、Ｇｉ＋
１，ｊには、駆動周波数６０Ｈｚの半分である３０Ｈｚ
のちらつきと駆動周波数である６０Ｈｚのちらつきとが
発生する。

【０１９１】ここで、駆動周波数６０Ｈｚの半分である
３０Ｈｚのちらつきは、反強誘電性液晶の正と負の特性
の違いや正の透光状態と負の透光状態とを斜めから見た
ときに生ずる分光透過率の違いに起因するちらつきであ
る。

【０１９２】然るに、図４４にて示す画素の輝度変化と
時間との関係によれば、画素Ｇｉ，ｊ及び画素Ｇｉ＋
１，ｊの走査タイミングにおける輝度波形の極性は相互
に逆極性である。従って、両画素の平均の輝度の変化と
時間との関係は図４４に示すようになり、輝度の時間変
化の周期は駆動周波数と同じになる。これにより、ちら
つき周波数は駆動周波数の６０Ｈｚのみとなる。このた
め、反強誘電性液晶の極性反転に起因するちらつき、ひ
いてはこれに起因するラインスクロール現象は人間には
殆ど感じられないので、不快感や疲労感を与えることが
無い。

【０１９３】また、本第３実施形態では、画素を分割す
ることなく極性を代えて駆動するようになっているか
ら、画素を分割して極性を変えて駆動する場合のよう
に、走査電極駆動回路や信号電極駆動回路の増加や、画
素の分割に伴い必要とされる電極間の間隔の起因した液
晶パネルとしての開口率の低下を招くことなく、上記ち
らつきを防ぐ効果を得ることができる。（第４実施形態）図４６乃至図５３は、本発明に係る液
晶表示装置の第４実施形態を示している。図４６は当該
液晶表示装置の全体回路構成を示しており、この液晶表
示装置は、上記第１実施形態とは異なりアクティブマト
リクス型液晶表示装置として採用されている。

【０１９４】本第４実施形態における液晶表示装置は、
上記第１実施形態にて述べた液晶表示装置において、液
晶パネル１０、コントロール回路４０、走査電極駆動回
路６０に代えて、液晶パネル１０Ａ、コントロール回路
４０Ｃ及びゲート電極駆動回路６０Ｂを採用した構成と
なっている。なお、ゲート電極駆動回路６０Ｂが走査電
極駆動回路６０に対応し行電極駆動回路６０Ｂともい
う。また、上記第１実施形態にて述べた電源回路７０は
本実施形態では廃止されている。

【０１９５】液晶パネル１０Ａは、図４７にて示すごと
く、上記第１実施形態にて述べた液晶パネル１０（図２
参照）において、両電極基板１０ａ、１０ｂに代えて、
両電極基板１０ｆ、１０ｇを採用した構成となってい
る。

【０１９６】電極基板１０ｆは、上記電極基板１０ｂに
おいて、ｍ条の透明導電膜１３に代えて、一枚の共通導
電膜１３ａ及び絶縁膜１４ａをｍ条のカラーフィルタ１
２と配向膜１４との間に設けた構成となっている。な
お、共通導電膜１３ａの電位は基準電圧ＶＥである。こ
こで、絶縁膜１４ａは共通導電膜１３ａと配向膜１４と
の間に介装されている。また、カラーフィルタ１２は、
着色層１２ａと遮光層１２ｂとを交互に配列して構成さ
れている。なお、着色層１２ａは上記第１実施形態にて
述べたカラーフィルタ層Ｒ（以下、カラーフィルタ層１
２ａ（Ｒ）ともいう）、カラーフィルタ層Ｇ（以下、カ
ラーフィルタ層１２ａ（Ｇ）ともいう）、カラーフィル
タ層Ｂ（以下、カラーフィルタ層１２ａ（Ｂ）ともい
う）のいずれかに該当する。

【０１９７】一方、電極基板１０ｇは、上記第１実施形
態にて述べた電極基板１０ｂにおいて、ｎ条の透明導電
膜１６に代えて、絶縁膜１５ａ、複数の画素電極１８、
複数の薄膜トランジスタ１９（以下、ＴＦＴ１９とい
う）及び絶縁膜１７ａを、ガラス基板１５と配向膜１７
との間に設けた構成となっている。

【０１９８】絶縁膜１７ａはゲート絶縁膜（以下、ゲー
ト絶縁膜１７ａともいう）としてガラス基板１５の内表
面に沿い形成されている。複数の画素電極１８は、図４
８にて示すようなマトリクス状の配列にて、ゲート絶縁
膜１７ａの内表面に設けられており、これら各画素電極
１８はカラーフィルタ層１２ａ（Ｒ）、１２ａ（Ｇ）或
いは１２ａ（Ｂ）に対応するように位置している（図４
７参照）。

【０１９９】複数のＴＦＴ１９は、図４８にて示すよう
なマトリクス状の配列にて、絶縁膜１７ａとガラス基板
１５との間に設けられており、これら各ＴＦＴ１９は、
その配設位置に対するゲート絶縁膜１５ａの各対応部分
と共に薄膜トランジスタ構造をそれぞれ構成する。ＴＦ
Ｔ１９は、図４７にて示すごとく、ゲート電極１９ａ、
ドレイン電極１９ｂ、ソース電極１９ｃ及びアモルファ
スシリコン膜１９ｄを備えている。

【０２００】また、電極基板１０ｇは、図４８にて示す
ごとく、ｎ状の走査側配線ｙ１、・・・、ｙ１０２５
と、ｍ条の信号側配線Ｘ１、・・・、Ｘ３８４０を備え
ており、各配線ｙ１乃至ｙ１０２５は、各配線Ｘ１乃至
Ｘ３８４０に対し直交するように配列されている。本第
４実施形態では、各配線ｙ１乃至ｙ１０２５は、これら
各配線に接続した各ＴＦＴ１９（後述する）及びこれら
各ＴＦＴ１９に接続した各画素電極１８（後述する）と
共に、上記第１実施形態にて述べた各走査電極Ｙ１乃至
Ｙ１０２５に対応する。

【０２０１】従って、本第４実施形態では、例えば、配
線ｙ１、この配線に接続した各ＴＦＴ１９及びこれら各
ＴＦＴ１９に接続した各画素電極１８を走査電極Ｙ１
（行電極Ｙ１或いはゲートラインＹ１ともいう）ともい
う。このことは、残りの配線ｙ２乃至ｙ１０２５につい
ても同様である。また、各配線Ｘ１乃至Ｘ３８４０は、
上記第１実施形態にて述べた各信号電極Ｘ１乃至Ｘ３８
４０（以下、列電極Ｘ１乃至Ｘ３８４０或いはソースラ
インＸ１、・・・、Ｘ３８４０ともいう）に対応する。

【０２０２】但し、カラーフィルタ１２では上記第１実
施形態とは異なり一条ずつのカラーフィルタ層が両隣接
配線Ｘｉ−１とＸｉとの間に位置している。従って、各
配線ｙ１乃至ｙ１０２５と各配線Ｘ１乃至Ｘ３８４０と
により形成される３８４０×１０２５個の画素Ｇｍ，ｎ
が各画素電極１８により構成される（図４８、図４９参
照）。

【０２０３】また、マトリクス状に配列したＴＦＴ１９
の各々が対応の各画素電極１８を駆動するように当該対
応の各画素電極１８と共に対応の各画素Ｇｍ，ｎの領域
にて対応の各配線ｙ１乃至ｙ１０２５、各配線Ｘ１乃至
Ｘ３８４０に接続されている。

【０２０４】例えば、画素Ｇ１，１に対応するＴＦＴ１
９は、そのゲート電極１９ａにて、走査側配線ｙ１に接
続され、そのドレイン電極１９ｂにて、信号側配線Ｘ１
に接続され、そのソース電極１９ｃにて、画素Ｇ１，１
に対応する画素電極１８に接続されている。画素Ｇ２，
１に対応するＴＦＴ１９は、そのゲート電極１９ａに
て、走査側配線ｙ１に接続され、そのドレイン電極１９
ｂにて、信号側配線Ｘ２に接続され、そのソース電極１
９ｃにて、画素Ｇ２，１に対応する画素電極１８に接続
されている。また、画素Ｇ３，１に対応するＴＦＴ１９
は、そのゲート電極１９ａにて、走査側配線ｙ１に接続
され、そのドレイン電極１９ｂにて、信号側配線Ｘ２に
接続され、そのソース電極１９ｃにて、画素Ｇ３，１に
対応する画素電極１８に接続されている。

【０２０５】画素Ｇ４，１に対応するＴＦＴ１９は、そ
のゲート電極１９ａにて、走査側配線ｙ２に接続され、
そのドレイン電極１９ｂにて、信号側配線Ｘ４に接続さ
れ、そのソース電極１９ｃにて、画素Ｇ４，１に対応す
る画素電極１８に接続されている。画素Ｇ５，１に対応
するＴＦＴ１９は、そのゲート電極１９ａにて、走査側
配線ｙ２に接続され、そのドレイン電極１９ｂにて、信
号側配線Ｘ５に接続され、そのソース電極１９ｃにて、
画素Ｇ５，１に対応する画素電極１８に接続されてい
る。また、画素Ｇ６，１に対応するＴＦＴ１９は、その
ゲート電極１９ａにて、走査側配線ｙ２に接続され、そ
のドレイン電極１９ｂにて、信号側配線Ｘ６に接続さ
れ、そのソース電極１９ｃにて、画素Ｇ６，１に対応す
る画素電極１８に接続されている。以下、同様の交互の
接続が３画素毎になされている。

【０２０６】画素Ｇ１，２に対応するＴＦＴ１９は、そ
のゲート電極１９ａにて、走査側配線ｙ２に接続され、
そのドレイン電極１９ｂにて、信号側配線Ｘ１に接続さ
れ、そのソース電極１９ｃにて、画素Ｇ１，２に対応す
る画素電極１８に接続されている。画素Ｇ２，２に対応
するＴＦＴ１９は、そのゲート電極１９ａにて、走査側
配線ｙ２に接続され、そのドレイン電極１９ｂにて、信
号側配線Ｘ２に接続され、そのソース電極１９ｃにて、
画素Ｇ２，２に対応する画素電極１８に接続されてい
る。また、画素Ｇ３，２に対応するＴＦＴ１９は、その
ゲート電極１９ａにて、走査側配線ｙ２に接続され、そ
のドレイン電極１９ｂにて、信号側配線Ｘ３に接続さ
れ、そのソース電極１９ｃにて、画素Ｇ３，２に対応す
る画素電極１８に接続されている。

【０２０７】画素Ｇ４，２に対応するＴＦＴ１９は、そ
のゲート電極１９ａにて、走査側配線ｙ３に接続され、
そのドレイン電極１９ｂにて、信号側配線Ｘ４に接続さ
れ、そのソース電極１９ｃにて、画素Ｇ４，２に対応す
る画素電極１８に接続されている。画素Ｇ５，２に対応
するＴＦＴ１９は、そのゲート電極１９ａにて、走査側
配線ｙ３に接続され、そのドレイン電極１９ｂにて、信
号側配線Ｘ５に接続され、そのソース電極１９ｃにて、
画素Ｇ５，１に対応する画素電極１８に接続されてい
る。また、画素Ｇ６，２に対応するＴＦＴ１９は、その
ゲート電極１９ａにて、走査側配線ｙ３に接続され、そ
のドレイン電極１９ｂにて、信号側配線Ｘ６に接続さ
れ、そのソース電極１９ｃにて、画素Ｇ６，２に対応す
る画素電極１８に接続されている。以下、同様の交互の
接続が３画素毎になされている。

【０２０８】画素Ｇ１，３に対応するＴＦＴ１９は、そ
のゲート電極１９ａにて、走査側配線ｙ３に接続され、
そのドレイン電極１９ｂにて、信号側配線Ｘ１に接続さ
れ、そのソース電極１９ｃにて、画素Ｇ１，３に対応す
る画素電極１８に接続されている。画素Ｇ２，３に対応
するＴＦＴ１９は、そのゲート電極１９ａにて、走査側
配線ｙ３に接続され、そのドレイン電極１９ｂにて、信
号側配線Ｘ２に接続され、そのソース電極１９ｃにて、
画素Ｇ２，３に対応する画素電極１８に接続されてい
る。また、画素Ｇ３，３に対応するＴＦＴ１９は、その
ゲート電極１９ａにて、走査側配線ｙ３に接続され、そ
のドレイン電極１９ｂにて、信号側配線Ｘ３に接続さ
れ、そのソース電極１９ｃにて、画素Ｇ３，３に対応す
る画素電極１８に接続されている。

【０２０９】画素Ｇ４，３に対応するＴＦＴ１９は、そ
のゲート電極１９ａにて、走査側配線ｙ４に接続され、
そのドレイン電極１９ｂにて、信号側配線Ｘ４に接続さ
れ、そのソース電極１９ｃにて、画素Ｇ４，３に対応す
る画素電極１８に接続されている。画素Ｇ５，３に対応
するＴＦＴ１９は、そのゲート電極１９ａにて、走査側
配線ｙ４に接続され、そのドレイン電極１９ｂにて、信
号側配線Ｘ５に接続され、そのソース電極１９ｃにて、
画素Ｇ５，３に対応する画素電極１８に接続されてい
る。また、画素Ｇ６，３に対応するＴＦＴ１９は、その
ゲート電極１９ａにて、走査側配線ｙ４に接続され、そ
のドレイン電極１９ｂにて、信号側配線Ｘ６に接続さ
れ、そのソース電極１９ｃにて、画素Ｇ６，３に対応す
る画素電極１８に接続されている。以下、同様の交互の
接続が３画素毎になされている。

【０２１０】以上のような構成にて、ゲート電極駆動回
路６０Ｂにより各走査電極は１ライン飛び越しながら走
査される。ゲート電極駆動回路６０Ｂは、図５０にて示
すような回路構成となっている。

【０２１１】このゲート電極駆動回路６０Ｂは、図５０
にて示すごとく、１０２５個のＤ型フリップフロップＦ
１乃至Ｆ１０２５からなるシフトレジスタにより構成さ
れており、これら各Ｄ型フリップフロップＦ１乃至Ｆ１
０２５はそれぞれ各走査側配線ｙ１乃至ｙ１０２５に対
応する。

【０２１２】ここで、１０２５条の走査側配線を１本ず
つ飛び越して走査するように、Ｄ型フリップフロップＦ
１は、そのＱ出力端子にて、配線ｙ１及びＤ型フリップ
フロップＦ３のＤ入力端子に接続されている。Ｄ型フリ
ップフロップＦ３は、そのＱ出力端子にて、配線ｙ３及
びＤ型フリップフロップＦ５のＤ入力端子に接続されて
いる。以下、同様にして、奇数番目の走査側配線は、そ
れぞれ、対応のＤ型フリップフロップのＱ出力端子及び
一つおいたＤ型フリップフロップＦのＤ入力端子に接続
されている。そして、Ｄ型フリップフロップＦ１０２５
は、そのＱ出力端子にて、配線ｙ１０２５及びＤ型フリ
ップフロップＦ２のＤ入力端子に接続されている。

【０２１３】また、Ｄ型フリップフロップＦ２は、その
Ｑ出力端子にて、配線ｙ２及びＤ型フリップフロップＦ
４のＤ入力端子に接続されている。Ｄ型フリップフロッ
プＦ４は、そのＱ出力端子にて、配線ｙ４及びＤ型フリ
ップフロップＦ６のＤ入力端子に接続されている。以
下、同様にして、偶数番目の走査側配線は、それぞれ、
対応のＤ型フリップフロップのＱ出力端子及び一つおい
たＤ型フリップフロップＦのＤ入力端子に接続されてい
る。

【０２１４】このような構成とすることで、ゲート電極
駆動回路６０Ｂは、コントロール回路４０ＣからのＳＩ
０１信号及びＳＣＣ信号（図５１参照）に基づき走査電
極Ｙ１乃至Ｙ１０２５を１本おきに飛び越しながら走査
する。

【０２１５】コントロール回路４０Ｃは、上記第１実施
形態にて述べたコントロール回路４０において、このコ
ントロール回路４０が走査電極駆動回路６０に出力する
信号については、ＳＩ０２信号及びＡＣＫ信号を廃止
し、ＳＣＣ信号及びＳＩ０１信号をゲート電極駆動回路
６０Ｂに出力するようにした構成となっている。

【０２１６】信号電極駆動回路５０は、列電極駆動回路
５０ともいい、図５２にて示すように、１ライン選択時
間の前半に画素データに対応した電圧を出力し、１ライ
ン選択時間の後半には基準レベル（０Ｖ）の電圧を出力
する。上記基準レベルは、上記第１実施形態にて述べた
フレームメモリ回路２０のフレームメモリのアドレス
（０，０）に格納されたデータＤ０，０に対応する。そ
の他の構成は上記第１実施形態と同様である。

【０２１７】図５３は、以上のような構成のもとで、液
晶パネル１０Ａの画素Ｇ２ｍ−１，２ｎ−１及び画素Ｇ
２ｍ，２ｎ−１に印加される駆動波形と反強誘電性液晶
１０ｃの光学的応答波形を示すタイミングチャートであ
る。このタイミングチャートは、画素Ｇ２ｍ−１，２ｎ
−１及び画素Ｇ２ｍ，２ｎ−１のみ白表示で、残りの画
素は黒表示である場合を示すものである。ゲートライン
Ｙ２ｎ−１の電圧はハイレベルになる時点を基準にてｔ
１時間の間ハイレベルの期間を維持し、その後ローレベ
ルになる。当該電圧のハイレベルの期間と同期してソー
スラインＸ２ｍ−１が白電圧（Ｖｗ）になる。なお、上
記ｔ１時間は１水平ライン（１ゲートライン）の選択期
間の半分である。また、表示を消去するため、１フレー
ムの終わりからｔ２時間の時点で再びゲートラインＹ２
ｎ−１の電圧はｔ１時間ハイレベルとなりその後ローレ
ベルとなる。

【０２１８】本第４実施形態では、ｔ２時間は１水平ラ
インの選択時間の９９×ｔ１に設定されている。上記ｔ
１時間のハイレベルの期間に同期してソースラインＸ２
ｍ−１が黒電圧（０Ｖ）になる。なお、１フレームの期
間はｔ１×２０５０である。また、駆動周波数は３０Ｈ
ｚに設定されているからｔ１＝１６．３μｓである。

【０２１９】ゲートラインＹ２ｎの電圧は、ゲートライ
ンＹ２ｎ−１の電圧がハイレベルになった時点を基準に
してｔ１×１０２５時間後からｔ１時間の間ハイレベル
の期間を維持し、その後ローレベルとなる。このｔ１時
間のハイレベルの期間と同期してソースラインＸ２ｍが
白電圧（Ｖｗ）になる。ゲートラインＹ２ｎと同様に、
１フレームの終わりからｔ２時間の時点でゲートライン
Ｙ２ｎ−１の電圧は再びｔ１時間の間ハイレベルになり
その後ローレベルになる。このｔ１時間のハイレベルの
期間と同期してソースラインＸ２ｍが黒電圧（０Ｖ）に
なる。

【０２２０】以上のような動作により、画素には、図５
３（ｅ）、（ｆ）に示すような電圧が印加され、輝度は
図５３（ｇ）、（ｈ）にて示すように変化する。輝度の
変化は半周期だけずれている。従って、上記第１実施形
態と同様に平均のちらつき周波数を６０Ｈｚとすること
ができる。従って、従来は、ちらつき防止のために駆動
周波数を６０Ｈｚに設定しＴＦＴ１９のゲート電極のオ
ン時間が８．１５μｓであったが、ちらつきを生ずるこ
となく３０Ｈｚで駆動できるため、ＴＦＴ１９のゲート
電極のオン時間を２倍の１６．３μｓに広げることがで
き、その結果、画素への充電可能電荷量も約２倍にする
ことを可能としつつ、上記第１実施形態と実質的に同様
にラインスクロール現象を視認不能とし得る。

【０２２１】図５４及び図５５は上記第４実施形態の変
形例を示している。この変形例においては、上記第４実
施形態にて述べた液晶パネル１０Ａにおいて、各ソース
ラインを２分割した構成を採用している。これに伴い、
例えば、上記第４実施形態にて述べたソースラインＸｍ
は両ソースラインＸｍ−１、Ｘｍ−２として構成され
る。このため、上記第４実施形態にて述べた画素Ｇｍ，
ｎは両画素Ｇｍ−１，ｎ、Ｇｍ−２，ｎとして構成さ
れ、画素Ｇｍ，ｎに対応するＴＦＴ１９及び画素電極１
８は、それぞれ、両ＴＦＴ１９−１、１９−２及び両画
素電極１８−１、１８−２として構成される。また、液
晶パネル１０Ａにおいて、上記各着色層１２ａは、各画
素Ｇｍ−１，ｎ及びＧｍ−２，ｎにそれぞれ対応するよ
うに２分割されている。

【０２２２】また、例えば、画素Ｇ１−１，１に対応す
るＴＦＴ１９−１は、そのゲート電極１９ａにて、走査
側配線ｙ１に接続され、そのドレイン電極１９ｂにて、
信号側配線Ｘ１−１に接続され、そのソース電極１９ｃ
にて、画素Ｇ１−１，１に対応する画素電極１８−１に
接続されている。画素Ｇ１−２，１に対応するＴＦＴ１
９−２は、そのゲート電極１９ａにて、走査側配線ｙ１
に接続され、そのドレイン電極１９ｂにて、信号側配線
Ｘ１−２に接続され、そのソース電極１９ｃにて、画素
Ｇ１−２，１に対応する画素電極１８−２に接続されて
いる。

【０２２３】画素Ｇ２−１，１に対応するＴＦＴ１９−
１は、そのゲート電極１９ａにて、走査側配線ｙ２に接
続され、そのドレイン電極１９ｂにて、信号側配線Ｘ２
−１に接続され、そのソース電極１９ｃにて、画素Ｇ２
−１，１に対応する画素電極１８−２に接続されてい
る。画素Ｇ２−２，１に対応するＴＦＴ１９−２は、そ
のゲート電極１９ａにて、走査側配線ｙ２に接続され、
そのドレイン電極１９ｂにて、信号側配線Ｘ２−２に接
続され、そのソース電極１９ｃにて、画素Ｇ２−２，１
に対応する画素電極１８−２に接続されている。以下、
同様にして２画素毎に交互に接続されている。

【０２２４】画素Ｇ１−１，２に対応するＴＦＴ１９−
１は、そのゲート電極１９ａにて、走査側配線ｙ２に接
続され、そのドレイン電極１９ｂにて、信号側配線Ｘ１
−１に接続され、そのソース電極１９ｃにて、画素Ｇ１
−１，２に対応する画素電極１８−１に接続されてい
る。画素Ｇ１−２，２に対応するＴＦＴ１９−２は、そ
のゲート電極１９ａにて、走査側配線ｙ２に接続され、
そのドレイン電極１９ｂにて、信号側配線Ｘ１−２に接
続され、そのソース電極１９ｃにて、画素Ｇ１−２，２
に対応する画素電極１８−２に接続されている。

【０２２５】画素Ｇ２−１，２に対応するＴＦＴ１９−
１は、そのゲート電極１９ａにて、走査側配線ｙ３に接
続され、そのドレイン電極１９ｂにて、信号側配線Ｘ２
−１に接続され、そのソース電極１９ｃにて、画素Ｇ２
−１，２に対応する画素電極１８−１に接続されてい
る。画素Ｇ２−２，２に対応するＴＦＴ１９−２は、そ
のゲート電極１９ａにて、走査側配線ｙ３に接続され、
そのドレイン電極１９ｂにて、信号側配線Ｘ２−２に接
続され、そのソース電極１９ｃにて、画素Ｇ２−２，２
に対応する画素電極１８−２に接続されている。以下、
同様にして２画素毎に交互に接続されている。その他の
配線も上述と同様である。

【０２２６】このような構成のもと、ソースラインで
は、両画素Ｇｍ−１，ｎ及びＧｍ−２，ｎはその各々の
極性を反転させて駆動される。また、上述のように、水
平方向（ゲートライン方向）の画素は両画素Ｇｍ−１，
ｎ及びＧｍ−２，ｎの単位で、奇数のゲートラインと偶
数のゲートラインに交互に接続されている。このため、
反強誘電性液晶１０ｃの応答特性に正と負で差があって
も、その差が両画素Ｇｍ−１，ｎ及びＧｍ−２，ｎで相
殺されるので、ちらつきがさらに少なくなり、上記第４
実施形態にて述べた作用効果をより一層向上できる。な
お、本変形例において、両ソースラインＸｉ−１、Ｘｉ
−２に印加される各電圧の極性は図５５にて示すように
反転したものとなっている。（第５実施形態）本発明に係る液晶表示装置の第５実施
形態を図５６乃至図６１に基づいて説明する。この第５
実施形態では、上記第４実施形態にて述べた液晶パネル
１０Ａにおいて、１０２５条のゲートラインｙ１乃至ｙ
１０２５の構成が図５６にて示すごとくジグザグ状とな
るように変更されている。

【０２２７】これに伴い、上記第４実施形態とは異な
り、例えば、画素Ｇ１，１に対応するＴＦＴ１９は、その
ゲート電極１９ａにて、走査側配線ｙ３に接続され、画
素Ｇ２，１に対応するＴＦＴ１９は、そのゲート電極１
９ａにて、走査側配線ｙ２に接続されている。また、画素
Ｇ３，１に対応するＴＦＴ１９は、そのゲート電極１９
ａにて、走査側配線ｙ１に接続され、画素Ｇ４，１に対
応するＴＦＴ１９は、そのゲート電極１９ａにて、走査
側配線ｙ２に接続され、画素Ｇ５，１に対応するＴＦＴ
１９は、そのゲート電極１９ａにて、走査側配線ｙ３に
接続されている。残りの画素に対応するＴＦＴ１９のゲ
ート電極も同様に変更接続されている。なお、本第５実施
形態では、走査側配線はｙ１０２６までで上記第４実施
形態よりも１本増大している。

【０２２８】また、上記液晶パネル１０Ａの変更にあわ
せて、本第５実施形態では、図５７にて示すゲート電極駆
動回路６０Ｃが、上記第４実施形態にて述べたゲート電
極駆動回路６０Ｂに代えて採用されている。このゲート
駆動回路６０Ｃは、１０２６個のＤ型フリップフロップ
ｆ１乃至ｆ１０２６からなるシフトレジスタにより構成
されており、これら各Ｄ型フリップフロップｆ１乃至ｆ
１０２６はそれぞれ各走査側配線ｙ１乃至ｙ１０２６に
対応する。

【０２２９】ここで、１０２６条の走査側配線を２本ず
つ飛び越して走査するように、Ｄ型フリップフロップｆ
１はそのＱ出力端子にて配線ｙ１及びＤ型フリップフロ
ップｆ４のＤ入力端子に接続されている。Ｄ型フリップ
フロップｆ２はそのＱ出力端子にて配線ｙ２及びＤ型フ
リップフロップｆ５のＤ入力端子に接続されている。以
下、同様にして、残りのＤ型フリップフロップはそのＱ出
力端子にて対応の走査側配線及び二つおきのＤ型フリッ
プフロップのＤ入力端子に接続されている。但し、Ｄ型フ
リップフロップｆ１０２４はそのＱ出力端子にて配線ｙ
１０２４及びＤ型フリップフロップｆ２のＤ入力端子に
接続されている。また、Ｄ型フリップフロップｆ１０２５
はそのＱ出力端子にて配線ｙ１０２５及びＤ型フリップ
フロップｆ３のＤ入力端子に接続されており、Ｄ型フリ
ップフロップｆ１０２６はそのＱ出力端子にて配線ｙ１
０２６に接続されている。なお、ＳＩ０１信号はＤ型フリ
ップフロップｆ１のＤ入力端子に入力され、ＳＣＣ信号
は各Ｄ型フリップフロップのＣＫ端子に入力される。

【０２３０】このような構成とすることで、ゲート電極
駆動回路６０Ｃは、コントロール回路４０ＣからのＳＩ
０１信号及びＳＣＣ信号に基づき、図５８にて示すタイ
ミングチャートに従い走査側配線ｙ１乃至ｙ１０２６を
２本おきに飛び越しながら走査する。ソースラインＸｉ
には、信号電極駆動回路５０により、例えば、図５９にて
示すような電圧が印加される。

【０２３１】図６０及び図６１は、以上のような構成の
もとで、液晶パネル１０ＡのゲートラインＹｎ−２、Ｙ
ｎ−１、Ｙｎ及びソースラインＸ３ｍ−２、Ｘ３ｍ−１、
Ｘ３ｍに印加される電圧、画素Ｇ３ｍ−２，ｎ、Ｇ３ｍ−
１，ｎ、Ｇ３ｍ，ｎに印加される電圧並びにこれら画素
Ｇ３ｍ−２，ｎ、Ｇ３ｍ−１，ｎ、Ｇ３ｍ，ｎの輝度変化
を示す。駆動周波数を２０Ｈｚに設定しても、水平方向
（ゲートライン方向）における３つの画素の輝度変化を
平均すると、平均輝度の周波数は６０Ｈｚを維持できる
ので、ちらつきを防止してラインスクロールを見えなく
しつつＴＦＴ１９のゲートオン時間、即ち充電時間を従
来の約３倍（２４．４μｓ）にすることができる。

【０２３２】なお、本発明の実施にあたり、液晶パネル
１０、１０Ａに用いる液晶としては、反強誘電性液晶に
限ることはなく、強誘電性液晶等のスメクチック液晶や
他の液晶であってもよい。

【０２３３】また、本発明の実施にあたり、液晶表示装
置に限ることなく、ＥＬパネルを用いた単純マトリクス
型或いはアクティブマトリクス型表示装置等の各種のマ
トリックス型表示装置に本発明を適用しても、上記各実
施形態と同様の作用効果を達成できる。

【０２３４】また、本発明の実施にあたっては、上記各
実施形態に限ることなく、保持期間のリフレッシュパル
ス電圧の回数に合わせて、複数条の走査電極のうちの一
走査電極に対応した保持期間における保持電圧の極性
が、上記一走査電極に隣り合う走査電極に対応した保持
期間における保持電圧の極性とは、上記選択期間の繰り
返し周期の半分以上にて異なるようにして実施するよう
にしてもよい。

【０２３５】これにより、保持電圧の極性切り換え周期
を、フィールド反転方式に比べて見かけ上速くすること
ができ、その結果、上記各実施形態にて述べた水平方向
の複数絵素での平均効果とリフレッシュパルス電圧の印
加による作用効果を確保しつつ、保持電圧の極性切り換
え周期に起因する表示のちらつきを防止できる。

【０２３６】また、本発明の実施にあたり、上記実施の
形態のハードロジック構成は、マイクロコンピュータの
フローチャートにより実現するようにしてもよい。

【０２３７】また、本発明の実施にあたり、上記各実施
形態において、電源回路７０の電圧ＶＥ及び電源回路４
０の電圧ＶＧは、零レベルである必要はなく、また、両
電圧ＶＥ、ＶＧは、互いに独立し異なっていてもよい。
これによっても、上記各実施形態にて述べたと同様の作
用効果を達成できる。

【０２３８】また、本発明の実施にあたり、上記各実施
形態では、回復期間にリフレッシュパルス電圧とともに
保持電圧を極性反転させているが、液晶材料の種類或い
は温度によっては、保持電圧の極性反転の際に映像デー
タの影響しないように、例えば、回復期間と同期する他
の選択される画素の映像データが重なって表示される現
象が発生しないように、極性反転時には映像データに依
存しない電圧を印加すれば、リフレッシュパルス電圧の
印加を廃止して保持電圧の極性を反転させるだけでもよ
い。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示すブロック図であ
る。

【図２】図１の液晶パネルの断面図である。

【図３】図１の液晶パネルの走査電極と信号電極との配
置を走査順との関係で示す模式的平面図である。

【図４】図１のフレームメモリ回路の詳細ブロック図で
ある。

【図５】（ａ）、（ｂ）は映像データ信号Ｒ₀Ｇ₀Ｂ₀
を図１のフレームメモリ回路へ書き込むタイミングを示
すタイミングチャートである。

【図６】図１の映像データ変換回路の詳細ブロック図で
ある。

【図７】（ａ）、（ｂ）、（ｃ）は、図１のフレームメ
モリ回路からデータを読み出すタイミングを示すタイミ
ングチャートである。

【図８】（ａ）、（ｂ）、（ｃ）は、図１の映像データ
変換回路の各ラインメモリへデータを書き込み或いは読
み出すタイミングを示すタイミングチャートである。

【図９】図６のＤ−Ａ変換器の入出力特性を示すグラフ
である。

【図１０】図１のフレームメモリ回路への書き込みデー
タを表す図表である。

【図１１】図１の映像データ変換回路の各ラインメモリ
への書き込みデータを表す図表である。

【図１２】図１の信号電極駆動回路の詳細回路図であ
る。

【図１３】図１の信号電極駆動回路の駆動波形を示すタ
イミングチャートである。

【図１４】図１の走査電極駆動回路の詳細回路図であ
る。

【図１５】図１４の各２ｂｉｔレジスタの詳細ブロック
図である。

【図１６】図１４の各デコーダの詳細回路図である。

【図１７】図１４の走査電極駆動回路の動作を説明する
ためのタイミングチャートである。

【図１８】図３の両隣接画素の各輝度の変化及び当該両
隣接画素の平均の輝度変化を時間との関係でそれぞれ示
すタイミングチャートである。

【図１９】従来の液晶パネルの両隣接画素の各輝度の変
化及び当該両隣接画素の平均の輝度変化を時間との関係
でそれぞれ示すタイミングチャートである。

【図２０】上記第１実施形態の変形例を示すブロック図
である。

【図２１】図２０の液晶パネルにおける走査電極と信号
電極との配置を走査順及び極性順との関係で示す模式的
平面図である。

【図２２】（ａ）は、図２１の液晶パネル構成における
正側走査電圧波形及び信号電圧波形を示すタイミングチ
ャートであり、（ｂ）は、当該液晶パネル構成における
負側走査電圧波形及び信号電圧波形を示すタイミングチ
ャートであり、（ｃ）は、当該液晶パネル構成における
画素の輝度の変化を時間との関係で示すタイミングチャ
ートである。

【図２３】本発明の第２実施形態を示すブロック図であ
る。

【図２４】図２３の液晶パネルの走査電極と信号電極と
の配置を走査順及び極性順との関係で示す模式的平面図
である。

【図２５】図２３のフレームメモリ回路への書き込みデ
ータを表す図表である。

【図２６】図２３の映像データ変換回路の各ラインメモ
リへの書き込みデータを表す図表である。

【図２７】図２３の走査電極駆動回路の詳細回路図であ
る。

【図２８】図２７の各デコーダの詳細回路図である。

【図２９】図２７の走査電極駆動回路の動作を説明する
ためのタイミングチャートである。

【図３０】上記第２実施形態において走査電極を飛び越
し数２で飛び越しながら走査する状態を説明するための
タイミングチャートである。

【図３１】図２７の走査電極駆動回路の動作を説明する
ためのタイミングチャートである。

【図３２】（ａ）は従来の画素構造、この画素構造での
線順次走査における光学応答波形での画素の輝度と時間
との関係、及び当該輝度の平均光学応答波形における時
間との関係を示す図であり、（ｂ）は、上記第２実施形
態における飛び越し走査での光学応答波形での画素の輝
度と時間との関係、及び当該輝度の平均光学応答波形に
おける時間との関係を示す図である。

【図３３】（ａ）、（ｂ）、（ｃ）は、図２３のフレー
ムメモリ回路からデータを読み出すタイミングを示すタ
イミングチャートである。

【図３４】（ａ）、（ｂ）、（ｃ）は、図２３の映像デ
ータ変換回路の各ラインメモリへデータを書き込み或い
は読み出すタイミングを示すタイミングチャートであ
る。

【図３５】図２３の信号電極駆動回路の駆動波形を示す
タイミングチャートである。

【図３６】本発明の第３実施形態を示すブロック図であ
る。

【図３７】図３６の液晶パネルの走査電極と信号電極と
の配置を走査順及び極性順との関係で示す模式的平面図
である。

【図３８】図３６のフレームメモリ回路への書き込みデ
ータを表す図表である。

【図３９】図３６の映像データ変換回路の各ラインメモ
リへの書き込みデータを表す図表である。

【図４０】（ａ）、（ｂ）、（ｃ）は、図３６のフレー
ムメモリ回路からデータを読み出すタイミングを示すタ
イミングチャートである。

【図４１】（ａ）、（ｂ）、（ｃ）は、図３６の映像デ
ータ変換回路の各ラインメモリへデータを書き込み或い
は読み出すタイミングを示すタイミングチャートであ
る。

【図４２】図３６の信号電極駆動回路の駆動波形を示す
タイミングチャートである。

【図４３】図３６の走査電極駆動回路の動作を説明する
ためのタイミングチャートである。

【図４４】図３７の両隣接画素の各輝度の変化及び当該
両隣接画素の平均の輝度変化を時間との関係でそれぞれ
示すタイミングチャートである。

【図４５】従来の液晶パネルの両隣接画素の各輝度の変
化及び当該両隣接画素の平均の輝度変化を時間との関係
でそれぞれ示すタイミングチャートである。

【図４６】本発明の第４実施形態を示すブロック図であ
る。

【図４７】図４６の液晶パネルの断面図である。

【図４８】図４６の液晶パネルのゲートラインとソース
ラインとの配置を示す模式的平面図である。

【図４９】図４８の液晶パネルのゲートラインとソース
ラインとの配置を示す部分的拡大平面図である。

【図５０】図４６のゲート電極駆動回路の詳細回路図で
ある。

【図５１】上記第４実施形態におけるゲートラインへの
印加電圧の波形及びＳＣＣ信号の波形を示すタイミング
チャートである。

【図５２】上記第４実施形態におけるソースラインＸｉ
への印加電圧、ＳＣＫ信号、ＲＧＢデータ、ＣＬ１信号、Ｄ
Ｐ信号をゲートラインとの関係で示すタイミングチャー
トである。

【図５３】（ａ）、（ｂ）は上記第４実施形態における
ゲートラインへの印加電圧を示すタイミングチャートで
あり、（ｃ）、（ｄ）はソースラインへの印加電圧を示す
タイミングチャートであり、（ｅ）、（ｆ）は画素への印
加電圧を示すタイミングチャートであり、（ｇ）、（ｈ）
は画素の輝度変化を示すタイミングチャートである。

【図５４】上記第４実施形態の変形例を示す液晶パネル
のゲートラインとソースラインとの配置を示す模式的平
面図である。

【図５５】当該変形例におけるソースラインの駆動波形
を示すタイミングチャートである。

【図５６】本発明の第５実施形態における液晶パネルの
ゲートラインとソースラインとの配置を示す模式的平面
図である。

【図５７】上記第５実施形態におけるゲート電極駆動回
路の詳細回路図である。

【図５８】ゲートラインへの印加電圧、ＳＩ０１信号及
びＳＣＣ信号の波形を示すタイミングチャートである。

【図５９】上記第５実施形態における信号電極駆動回路
の駆動波形を示すタイミングチャートである。

【図６０】（ａ）乃至（ｃ）は上記第５実施形態におけ
るゲートラインへの印加電圧を示すタイミングチャート
であり、（ｄ）乃至（ｆ）はソースラインへの印加電圧
を示すタイミングチャートである。

【図６１】（ａ）乃至（ｃ）は上記第５実施形態におけ
る画素への印加電圧を示すタイミングチャートであり、
（ｄ）乃至（ｆ）は当該画素の輝度変化を示すソタイミ
ングチャートである。

【符号の説明】

Ｇｎ，ｍ…画素、Ｘ１乃至Ｘ１２８０、Ｘ１乃至Ｘ３×
１２８０、Ｘ１−１乃至Ｘ１２８０−１、Ｘ１−２乃至Ｘ
１０２５−２…信号電極、Ｙ１乃至Ｙ１０２５…走査電
極、ｙ１乃至ｙ１０２５…走査側配線、１０、１０Ａ…液晶パネル、１０ｃ…反強誘電性液晶、
１３、１６、１６Ａ、１６Ｂ、１６Ｃ…透明導電膜、１
６ａ、１６ｄ…共通膜部、１６ｂ、１６ｃ、１６ｅ、１
６ｆ…導電膜部、１８…画素電極、１９…ＴＦＴ、２０…フレームメモリ回路、３０…映像
データ変換回路、４０、４０Ａ、４０Ｂ、４０Ｃ…コン
トロール回路、５０…信号電極駆動回路、６０、６０
Ａ、６０Ｂ…走査電極駆動回路、７０…電源回路。

Claims

【特許請求の範囲】

【請求項１】電気光学部材（１０ｃ）、ｎ条の互いに
並行な行電極（１６、Ｙ１乃至Ｙｎ）及びこれら行電極
に交差するｍ条の互いに並行な列電極（１３、Ｘ１乃至
Ｘｍ）によりｎ×ｍ個の画素（Ｇｍ，ｎ）を形成してな
るマトリクス型表示パネルにおいて、前記ｎ条の行電極は、それぞれ、共通配線部（１６ａ、
ｙ１乃至ｙｎ、１９）と、この共通配線部に接続されて前
記ｍ条の列電極の各々に対応する複数の電極部（１６
ｂ、１６ｃ、１８）とを備えて、前記ｎ条の行電極のうち両隣接行電極毎に、一方の行電
極の各電極部のうち奇数番目の各列電極に対応する電極
部と他方の行電極の各電極部のうち偶数番目の各列電極
に対応する電極部とは、一表示ラインに沿う各画素を交
互に構成することを特徴とするマトリクス型表示パネ
ル。
【請求項２】前記両隣接行電極毎に、前記一方の行電
極の各電極部（１６ｂ、１６ｃ）のうち奇数番目の各列
電極に対応する電極部は他方の行電極に向けてそれぞれ
突出され、前記他方の行電極の各電極部（１６ｂ、１６
ｃ）のうち偶数番目の各列電極に対応する電極部は前記
一方の行電極に向けてそれぞれ突出されて、前記一表示
ラインの各画素を構成することを特徴とする請求項１に
記載のマトリクス型表示パネル。
【請求項３】前記ｎ条の行電極が、それぞれ、互いに
並行な両行電極部（１６Ａ、１６Ｂ）から構成されてお
り、当該両行電極部が、それぞれ、共通配線部（１６ｄ）と、
この共通配線部に接続されて前記ｍ条の列電極の各々に
対応する複数の電極部（１６ｅ、１６ｆ）を有してお
り、前記両隣接行電極毎に、一方の行電極である両行電極部
の各両電極部のうち奇数番目の各列電極に対応する両電
極部と他方の行電極である両行電極部の各両電極部のう
ち偶数番目の各列電極に対応する両電極部とは、前記一
表示ラインに沿う各画素を交互に構成することを特徴と
する請求項１に記載のマトリクス型表示パネル。
【請求項４】前記両隣接行電極毎に、前記一方の行電
極である両行電極部の各両電極部のうち奇数番目の各列
電極に対応する両電極部は他方の行電極である両行電極
部に向けてそれぞれ突出され、前記他方の行電極である
両行電極部の各両電極部のうち偶数番目の各列電極に対
応する両電極部は前記一方の行電極である両行電極部に
向けてそれぞれ突出されて、前記一表示ラインに沿う各
画素を構成することを特徴とする請求項３に記載のマト
リクス型表示パネル。
【請求項５】電気光学部材（１０ｃ）、ｎ条の互いに
並行な行電極（Ｙ１乃至Ｙｎ、１６Ｃ）及びこれら行電
極に交差するｍ条の互いに並行な列電極（Ｘ１乃至Ｘ
ｍ）によりｎ×ｍ個の画素（Ｇｍ，ｎ）を形成してなる
マトリクス型表示パネルにおいて、前記ｎ条の行電極は、それぞれ、共通配線部（１６ｇ、
ｙ１乃至ｙｎ＋１）と、この共通配線部に接続されて前
記ｍ条の列電極の３つおきの各列電極に対応する第１電
極部（１６ｈ、１８）と、各両隣接第１電極部の間に位
置する列電極のうち１つおきの列電極に対応する第２電
極部（１６ｉ、１８）と、残りの各列電極に対応する第
３電極部（１６ｊ、１８）とを有して、前記ｎ条の行電
極のうちｎ＝ｋ条目の行電極の各第１電極部、（ｋー
１）条目の行電極の各第２電極部及び（ｋー２）条目の
行電極の各第３電極部は、一表示ラインに沿う各画素を
順次構成することを特徴とするマトリクス型表示パネ
ル。
【請求項６】電気光学部材（１０ｃ）、ｎ条の互いに
並行な行電極（Ｙ１乃至Ｙｎ、１６Ｃ）及びこれら行電
極に交差するｍ条の互いに並行な列電極（Ｘ１乃至Ｘ
ｍ）によりｎ×ｍ個の画素（Ｇｍ，ｎ）を形成してなる
マトリクス型表示パネルにおいて、前記ｎ条の行電極のうちその１条目側からｎ条目側にか
けて順次隣接する各Ｌ条（２≦Ｌ＜ｎ）の行電極は、そ
れぞれ、一表示ラインに沿う各画素を順次構成するよう
に、前記ｍ条の列電極のうちその１条目側からｍ条目側
にかけて順次隣接するＬ条の各列電極に対応して電極部
（１６ｂ、１６ｃ、１６ｈ、１６ｉ、１６ｊ）を有する
ことを特徴とするマトリクス型表示パネル。
【請求項７】請求項１又は２に記載の表示パネル（１
０）と、この表示パネルのｎ条の行電極を飛び越し本数１本ずつ
飛び越しながら走査しつつ、当該各行電極に、行電極上
の画素に画像データを書き込む書き込み電圧、前記行電
極上の画素の状態を保持する保持電圧及び前記画像デー
タを消去する消去電圧を順次走査電圧として印加するよ
うに、前記各行電極を駆動制御する行電極駆動制御手段
（６０、７０、４０）と、この行電極駆動制御手段による走査と同期して、前記ｍ
条の列電極に対し前記画像データを信号電圧として印加
するように当該ｍ条の列電極を駆動制御する列電極駆動
制御手段（５０、２０、３０、４０）とを備え、前記行電極駆動制御手段及び列電極駆動制御手段による
両制御駆動に応じて前記ｎ×ｍ個の画素によりマトリク
ス表示するようにしたマトリクス型表示装置。
【請求項８】請求項３又は４に記載の表示パネル（１
０）と、この表示パネルのｎ条の行電極を飛び越し本数１本ずつ
飛び越しながら走査しつつ、当該各行電極である両行電
極部の各々に、行電極上の画素に画像データを書き込む
逆極性の書き込み電圧、前記行電極上の画素の状態を保
持する保持電圧及び前記画像データを消去する消去電圧
を順次走査電圧として印加するように、前記各行電極で
ある両行電極部を駆動制御する行電極駆動制御手段（６
０、７０、４０）と、この行電極駆動制御手段による走査と同期して、前記ｍ
条の列電極に対し前記画像データを信号電圧として印加
するように当該ｍ条の列電極を駆動制御する列電極駆動
制御手段（５０、２０、３０、４０）とを備え、前記行電極駆動制御手段及び列電極駆動制御手段による
両制御駆動に応じて前記ｎ×ｍ個の画素によりマトリク
ス表示するようにしたマトリクス型表示装置。
【請求項９】請求項５又は６に記載の表示パネル（１
０）と、この表示パネルのｎ条の行電極を飛び越し本数２本ずつ
飛び越しながら走査しつつ、当該各行電極に、行電極上
の画素に画像データを書き込む書き込み電圧、前記走査
電極上の画素の状態を保持する保持電圧及び前記画像デ
ータを消去する消去電圧を順次走査電圧として印加する
ように、前記各行電極を駆動制御する行電極駆動制御手
段（６０Ａ、７０、４０Ａ）と、この行電極駆動制御手段による走査と同期して、前記ｍ
条の列電極に対し前記画像データを信号電圧として印加
するように当該ｍ条の列電極を駆動制御する列電極駆動
制御手段（４０Ａ、５０、２０、３０）とを備え、前記行電極駆動制御手段及び列電極駆動制御手段による
両制御駆動に応じて前記ｎ×ｍ個の画素によりマトリク
ス表示するようにしたマトリクス型表示装置。
【請求項１０】前記電気光学部材が反強誘電性液晶で
ある液晶パネルでもって構成される請求項１又は２に記
載の表示パネルと、前記液晶パネルのｎ条の行電極を線順次走査しつつ、当
該各行電極に、行電極上の画素に画像データを書き込む
書き込み電圧、前記行電極上の画素の状態を保持する保
持電圧及び前記画像データを消去する消去電圧を順次走
査電圧として前記書き込み電圧の極性を反転させながら
印加するように、前記各行電極を駆動制御する行電極駆
動制御手段（６０、７０、４０Ｂ）と、この行電極駆動制御手段による走査と同期して、前記ｍ
条の列電極に対し前記画像データを信号電圧として印加
するように当該ｍ条の列電極を駆動制御する列電極駆動
制御手段（５０、２０、３０、４０Ｂ）とを備え、前記行電極駆動制御手段及び列電極駆動制御手段による
両制御駆動に応じて前記ｎ×ｍ個の画素によりマトリク
ス表示するようにしたマトリクス型表示装置。
【請求項１１】前記複数の電極部の各々は画素電極
（１８）であり、前記各共通配線部は、走査側配線（ｙ１
乃至ｙｎ）と、前記ｍ条の列電極のうち対応の列電極と
対応の画素電極との間に接続した半導体スイッチング素
子（１９）とを備えており、前記各走査側配線のうち両
隣接走査側配線毎に、当該両隣接走査側配線間に位置す
る各半導体スイッチング素子は、そのゲートにて、前記ｍ
条の列電極のうち隣接する３条の列電極毎に対応して、
前記両隣接走査側配線の一方及び他方に交互に接続され
ていることを特徴とする請求項１に記載のマトリクス型
表示パネル。
【請求項１２】前記ｍ条の列電極は、それぞれ、互いに
並行な両列電極部（Ｘ１−１乃至Ｘｍ−１、Ｘ１−２乃
至Ｘｍ−２）から構成されており、前記ｎ条の行電極が、
それぞれ、前記複数の電極部として、前記各列電極部に対
応する各画素電極を有しており、前記各共通配線部は、走
査側配線（ｙ１乃至ｙｎ）と、前記各列電極のうち対応
の列電極と対応の画素電極との間に接続した半導体スイ
ッチング素子（１９）とを備えており、前記各走査側配
線のうち両隣接走査側配線毎に、当該両隣接走査側配線
間に位置する各半導体スイッチング素子は、そのゲート
にて、前記各両列電極部毎に対応して、前記両隣接走査側
配線の一方及び他方に交互に接続されていることを特徴
とする請求項１に記載のマトリクス型表示パネル。
【請求項１３】前記第１乃至第３の電極部は、第１乃
至第３の画素電極（１８）であり、前記共通配線部は、走
査側配線（ｙ１乃至ｙｎ）と、前記ｍ条の列電極のうち
対応の列電極と対応の第１乃至第３の画素電極の各々と
の間にそれぞれ接続した第１乃至第３の半導体スイッチ
ング素子（１９）とを備えており、前記第１乃至第３の
半導体スイッチング素子は、その各ゲートにて、対応の走
査側配線に接続されていることを特徴とする請求項５に
記載のマトリクス型表示パネル。
【請求項１４】請求項１１に記載の表示パネル（１０
Ａ）と、この表示パネルのｎ条の行電極を飛び越し本数
１本ずつ飛び越しながら走査するように対応の各半導体
スイッチング素子をオンしつつ、当該各行電極に、行電
極上の画素に画像データを書き込むタイミングと画像デ
ータを消去するタイミングで各半導体スイッチング素子
をオンするような電圧を順次走査電圧として印加するよ
うに、前記各行電極を駆動制御する行電極駆動制御手段
（６０Ｂ、４０Ｃ）と、この行電極駆動制御手段による走査と同期して、前記ｍ
条の列電極に対し前記画像データを信号電圧として印加
するように当該ｍ条の列電極を駆動制御する列電極駆動
制御手段（５０、２０、３０、４０Ｃ）とを備え、前記行電極駆動制御手段及び列電極駆動制御手段による
両制御駆動に応じて前記ｎ×ｍ個の画素によりマトリク
ス表示するようにしたマトリクス型表示装置。
【請求項１５】請求項１２に記載の表示パネル（１０
Ａ）と、この表示パネルのｎ条の行電極を飛び越し本数１本ずつ
飛び越しながら走査するように対応の各半導体スイッチ
ング素子をオンしつつ、当該各行電極である両行電極部
の各々に、行電極上の画素に画像データを書き込むタイ
ミングと画像データを消去するタイミングで各半導体ス
イッチング素子をオンするような電圧を順次走査電圧と
して印加するように、前記各行電極である両行電極部を
駆動制御する行電極駆動制御手段（６０Ｂ、４０Ｃ）
と、この行電極駆動制御手段による走査と同期して、隣接す
る前記ｍ条の列電極に対し前記画像データを互いに逆極
性となる信号電圧として印加するように当該ｍ条の列電
極を駆動制御する列電極駆動制御手段（５０、２０、３
０、４０Ｃ）とを備え、前記行電極駆動制御手段及び列電極駆動制御手段による
両制御駆動に応じて前記ｎ×ｍ個の画素によりマトリク
ス表示するようにしたマトリクス型表示装置。
【請求項１６】請求項１３に記載の表示パネル（１０
Ａ）と、この表示パネルのｎ条の行電極を飛び越し本数２本ずつ
飛び越しながら走査するように対応の各半導体スイッチ
ング素子をオンしつつ、当該各行電極に、行電極上の画
素に画像データを書き込むタイミングと画像データを消
去するタイミングで各半導体スイッチング素子をオンす
るような電圧を順次走査電圧として印加するように、前
記各行電極を駆動制御する行電極駆動制御手段（６０
Ｃ、４０Ｃ）と、この行電極駆動制御手段による走査と同期して、前記ｍ
条の列電極に対し前記画像データを信号電圧として印加
するように当該ｍ条の列電極を駆動制御する列電極駆動
制御手段（４０Ｃ、５０、２０、３０）とを備え、前記行電極駆動制御手段及び列電極駆動制御手段による
両制御駆動に応じて前記ｎ×ｍ個の画素によりマトリク
ス表示するようにしたマトリクス型表示装置。