JP2000311861A

JP2000311861A - 半導体膜の選択成長方法および半導体装置の製造方法

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Publication number: JP2000311861A
Application number: JP12009899A
Authority: JP
Inventors: Hideki Kimura; 秀樹木村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-04-27
Filing date: 1999-04-27
Publication date: 2000-11-07

Abstract

(57)【要約】【課題】拡散層を形成した後に半導体膜を選択成長さ
せるときにその表面に面荒れが生じるのを防止すること
ができ、半導体膜をその上に形成される金属膜と反応さ
せた場合においても接合リークを十分に低く抑えること
ができる半導体膜の選択成長方法およびこの方法を用い
た半導体装置の製造方法を提供する。【解決手段】シリコン基板５１上にゲート絶縁膜５３
を介してゲート電極５４を形成し、このゲート電極５４
に対して自己整合的にイオン注入により拡散層５６を形
成し、露出したシリコン表面にシリコン膜を選択成長さ
せる場合に、シリコン基板５１の露出した部分の表面層
を除去した後に、シリコン基板５１の露出した表面にの
み選択的にシリコン膜を成長させる。除去する表面層の
厚さは例えば２０ｎｍ程度とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体膜の選択
成長方法および半導体装置の製造方法に関し、特に、シ
リコンの選択成長技術を用いる半導体装置の製造に適用
して好適なものである。

【０００２】

【従来の技術】近年、ＭＯＳＬＳＩにおいては、高速化
および高集積化がますます進展している。このＭＯＳＬ
ＳＩの高速化および高集積化を両立させるために、シリ
コン基板に形成された拡散層上にシリコン膜を選択的に
成長させ、このシリコン膜にソース領域およびドレイン
領域を形成し、その上に金属サリサイドを形成する方法
が提案されている。これは、エレベーティッド（Elevat
ed）・ソース／ドレイン技術と呼ばれており、現在実用
化に向けて検討が行われているものである。

【０００３】

【発明が解決しようとする課題】しかしながら、上述の
従来のエレベーティッド・ソース／ドレイン技術では、
拡散層上に選択成長させたシリコン膜の表面に面荒れが
生じてしまうため、このシリコン膜上に金属膜を形成し
てサリサイド化した場合に接合リークが増加してしまう
という問題があった。

【０００４】したがって、この発明の目的は、拡散層を
形成した後に半導体膜を選択成長させるときにその表面
に面荒れが生じるのを防止することができ、半導体膜を
その上に形成される金属膜と反応させた場合においても
接合リークを十分に低く抑えることができる半導体膜の
選択成長方法およびそのような選択成長方法を用いた半
導体装置の製造方法を提供することにある。

【０００５】

【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく鋭意検討を行った。以下
においてその概要について説明する。

【０００６】絶縁膜のパターンが形成されているシリコ
ン表面を加熱し、ＳｉＨ₄、ＳｉＣｌ₂Ｈ₂、Ｓｉ₂Ｈ
₆、ＧｅＨ₄等のソースガスに加えて、Ｃｌ₂やＨＣｌ
等のエッチングガスを供給すると、絶縁膜で覆われてい
ない部分のシリコン表面にのみシリコンやシリコン−ゲ
ルマニウム混晶が選択的にエピタキシャル成長すること
が知られている。

【０００７】図１に示すように、シリコン基板１に酸化
シリコン膜からなる素子分離領域２を形成し、さらにこ
の素子分離領域２に囲まれた領域に拡散層３を形成した
後、拡散層３上にシリコン膜４を選択的に成長させる
と、その表面の面荒れが生じ、平坦性が不十分となる。
そして、図２に示すように、この表面の平坦性が不十分
なシリコン膜４上に金属膜を形成し、この金属膜のシリ
サイド化を行うことにより金属サリサイド膜５を形成す
ると、この金属サリサイド膜５と拡散層３の接合との距
離が近くなる部分が生じるため、接合リークが増加す
る。したがって、図３に示すように、金属サリサイド膜
５と拡散層３の接合との距離を一定に保ち、接合リーク
を増加させないようにするためには、図４に示すよう
に、シリコン膜４の成長表面を平坦にする必要がある。

【０００８】図５は、シリコン基板１１上にゲート絶縁
膜１２、ゲート電極１３、絶縁膜１４、拡散層１５およ
び絶縁膜からなるサイドウォールスペーサ１６を形成し
た状態を示す。図６に、このシリコン基板１１の露出し
たシリコン表面に実際にシリコン膜１７を選択的に成長
させた場合の模式図を示す。図６に示すように、選択成
長されたシリコン膜１７は、表面が平坦な領域と表面に
凹凸が現れている領域とに大別される。この場合、シリ
コン膜１７のうち拡散層１５上に成長している領域は表
面に凹凸が現れており、それ以外の領域では表面が平坦
となっている。

【０００９】従来は、ゲート電極１３の側壁にサイドウ
ォールスペーサ１６を形成する際のドライエッチングに
よるエッチングダメージが、その後の選択成長シリコン
膜１７の表面の凹凸を誘起すると言われていた。しかし
ながら、図５に示す構造ではゲート電極１３およびサイ
ドウォールスペーサ１６以外の領域の表面全体にエッチ
ングダメージが入っているはずであるから、シリコン膜
１７の表面の凹凸を誘起するのはエッチングダメージだ
けではなく、むしろシリコン膜１７の下地の拡散層１５
の存在が重要な役割を担っていることが推測される。言
い換えれば、拡散層１５をイオン注入により形成する際
に生じるダメージが、シリコン膜１７の表面の凹凸を誘
起するのに大きく寄与していることが推測される。

【００１０】そこで、これを検証すべく、シリコン膜１
７の選択成長前に、エッチングダメージが入らないよう
に注意しつつ、露出した部分のシリコン基板１１の表面
層を図７に示すようにエッチング除去し、その後にシリ
コン膜を選択成長させることを試みた。その結果、シリ
コン基板１１の表面層を厚さ１０ｎｍ除去した場合に
は、図８に示すように選択成長シリコン膜１７の表面の
凹凸はほとんど改善されないが、除去する表面層の厚さ
を１０ｎｍより大きくしていくと表面の凹凸が徐々に改
善され、表面層を１５ｎｍ程度除去すると表面の凹凸は
実用上十分なレベルにまで改善され、表面層を厚さ２０
ｎｍ程度除去した場合には、選択成長シリコン膜１７の
表面は図９に示すようにほぼ完全に平坦とすることがで
きることがわかった。これは、シリコン基板１１の表面
層を厚さ１５〜２０ｎｍ程度除去した場合には、拡散層
１５の部分に生じたイオン注入によるダメージがほぼ完
全に除去されるためであると考えられる。

【００１１】ところで、図５に示す構造において、拡散
層１５は、Ａｓをエネルギー５ｋｅＶ、ドーズ量５×１
０¹⁴／ｃｍ²の条件でイオン注入した後に１０００℃で
１０秒間アニールを行うことにより形成されている。上
述のように、表面が平坦なシリコン膜１７を選択成長さ
せるためには、その下地の表面層を少なくとも１０ｎｍ
より厚く除去する必要がある。この場合、イオン注入の
投影飛程Ｒ_pおよびその標準偏差ΔＲ_pはそれぞれ６．
０ｎｍおよび２．３ｎｍであり、拡散係数Ｄ（＝２．５
×１０^-15ｃｍ²／秒）および拡散時間ｔから求められ
る拡散距離（Ｄｔ）^1/2は１．６ｎｍであるから、不純
物濃度分布がガウス分布であると仮定すると、深さｘで
の不純物濃度Ｃ（ｘ）は次の式から求められる。

【００１２】

【数１】

【００１３】上式から、ｘ＝１０ｎｍのときの対応する
不純物濃度を求めると３×１０²⁰／ｃｍ³となり、ｘ＝
２０ｎｍのときの対応する不純物濃度を求めると１×１
０¹⁸ ／ｃｍ³となる。したがって、ｘ＝１０ｎｍ以上に
対応する不純物濃度は３×１０²⁰／ｃｍ³以下となり、
ｘ＝２０ｎｍ以下に対応する不純物濃度は１×１０¹⁸ ／
ｃｍ³以下となる。

【００１４】先に述べた結果と合わせると、シリコン膜
１７を選択的に成長させようとする表面の不純物濃度
を、下地層の表面層のエッチングにより上記の濃度範囲
に制御すれば、平坦な成長表面が得られることになる。

【００１５】この発明は、本発明者による以上のような
検討に基づいて案出されたものである。

【００１６】すなわち、上記課題を解決するために、こ
の発明の第１の発明は、表面が絶縁膜で部分的に覆われ
た半導体基体の露出した表面にのみ選択的に半導体膜を
成長させるようにした半導体膜の選択成長方法におい
て、半導体基体の露出した部分の表面層を除去した後
に、半導体基体の露出した表面にのみ選択的に半導体膜
を成長させるようにしたことを特徴とするものである。

【００１７】この発明の第２の発明は、表面が絶縁膜で
部分的に覆われた半導体基体の露出した表面にのみ選択
的に半導体膜を成長させる工程を有する半導体装置の製
造方法において、半導体基体の露出した部分の表面層を
除去した後に、半導体基体の露出した表面にのみ選択的
に半導体膜を成長させるようにしたことを特徴とするも
のである。

【００１８】この発明において、典型的には、表面層を
除去する前の半導体基体の露出した表面には不純物がイ
オン注入され、あるいは、イオン注入による拡散層が形
成されている。この表面層を除去する前の半導体基体の
露出した表面は、さらにドライエッチングが行われたも
のであることもある。

【００１９】この発明において、表面層を除去した後の
半導体基体の露出した表面には実質的に欠陥が存在しな
い。言い換えれば、除去すべき表面層の厚さは、この表
面層を除去した後の半導体基体の露出した表面に、後に
選択成長される半導体膜の表面の凹凸の発生を実用上十
分なレベルに抑えることができる程度に、実質的に欠陥
が存在しないように選ばれる。

【００２０】この発明において、除去する表面層の厚さ
は、好適には、１０ｎｍよりも大きく、より好適には１
５ｎｍ以上であり、典型的には、１０ｎｍよりも大き
く、２０ｎｍ以下、あるいは、１５ｎｍ以上、２０ｎｍ
以下である。また、表面層を除去した後の半導体基体の
露出した表面の不純物濃度は通常、３×１０²⁰／ｃｍ³
以下であり、好適には１×１０¹⁸／ｃｍ³以下である。

【００２１】この発明において、半導体膜の厚さは、典
型的には、除去する表面層の厚さよりも大きくする。こ
れは、半導体膜が特にシリコン膜である場合、その上に
金属膜を形成し、シリサイド化反応を行わせて金属サリ
サイド膜を形成する場合に、シリサイド化反応の際の消
費厚さとの兼ね合いで要請されるものである。

【００２２】上述のように構成されたこの発明によれ
ば、半導体膜を選択成長させる前に、半導体基体の露出
した部分の表面層を除去していることにより、半導体基
体の露出した部分の表面にイオン注入による拡散層が形
成されている場合、このイオン注入によるダメージを実
質的に除去することができる。そして、この表面層を除
去した後の半導体基体の露出した表面にのみ選択的に半
導体膜を成長させることにより、半導体膜の表面を凹凸
のない平坦なものとすることができる。

【００２３】

【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。

【００２４】この発明の第１の実施形態においては、ま
ず、図１０に示すように、従来のプロセスと同様のプロ
セスにより、シリコン基板５１に例えばＳｉＯ₂膜から
なる素子分離領域５２を形成し、図示は省略するが、引
き続いてシリコン基板５１の表面への犠牲酸化膜の形
成、所定のウエルの形成、チャネル領域下部へのパンチ
スルーストッパーの形成のためのイオン注入、しきい値
電圧（Ｖ_th）調整のためのチャネル領域表面へのイオン
注入等を行う。次に、素子分離領域５２に囲まれた活性
領域の表面を熱酸化することにより例えばＳｉＯ₂膜か
らなるゲート絶縁膜５３を形成する。次に、例えばＣＶ
Ｄ法により全面に多結晶シリコン膜を堆積させた後、こ
の多結晶シリコン膜に不純物をドープして低抵抗化す
る。次に、例えばスパッタリング法によりこの多結晶シ
リコン膜上に例えばタングステンシリサイド膜を堆積さ
せる。次に、例えばＣＶＤ法によりこのタングステンシ
リサイド膜上にＳｉＯ₂膜のような絶縁膜を形成する。
次に、これらの膜を例えば反応性イオンエッチング（Ｒ
ＩＥ）法でドライエッチングすることによりパターニン
グし、タングステンポリサイド構造のゲート電極５４を
形成する。このゲート電極５４上にはこのゲート電極５
４と同一形状の絶縁膜５５が形成される。

【００２５】次に、ゲート電極５４をマスクとしてシリ
コン基板５１にｎ型不純物、例えばＡｓを低濃度にイオ
ン注入することにより拡散層５６を形成する。このＡｓ
のイオン注入は、例えば、エネルギー５ｋｅＶ、ドーズ
量５×１０¹⁴／ｃｍ²の条件で行う。次に、１０００℃
で１０秒間アニールを行う。

【００２６】次に、例えばＣＶＤ法により全面に窒化シ
リコン膜を例えば６０ｎｍ程度の厚さに形成した後、こ
の窒化シリコン膜を例えばＲＩＥ法によりエッチバック
してゲート電極５４の側壁に窒化シリコンからなるサイ
ドウォールスペーサ５７を形成する。

【００２７】次に、図１１に示すように、シリコン基板
５１に実質的にダメージを与えないエッチング法によ
り、露出したシリコン基板５１の表面層を約２０ｎｍの
厚さエッチングする。このエッチングには、具体的に
は、例えば、いわゆるダウンフロータイプの低ダメージ
のエッチング装置（ラジカルだけでエッチングを行うタ
イプのもの）や、いわゆるリモートプラズマエッチング
装置等を用いる。このときのエッチング条件の一例を下
記に示す。エッチング量に関しては、拡散層５６を形成
するためのイオン注入条件に応じて決める。

【００２８】エッチングガス：ＣＦ₄／Ｏ₂＝６０／２４０ｓｃ
ｃｍ圧力：３０Ｐａ電力：４００Ｗ時間：１２０秒エッチング速度：１０ｎｍ／分次に、図１２に示すように、上述のエッチングにより露
出したシリコン基板５１の表面に、ＣＶＤ法によりシリ
コン膜５８を選択的に成長させる。このときの成長条件
の一例を下記に示す。このシリコン膜５８の成長厚さ
は、（上記のエッチング量＋シリサイド化反応時のシリ
コン消費層の厚さ）程度が必要となる。例えば、後述の
ように、金属サリサイド膜を形成するための金属膜とし
てコバルト膜を用いる場合には、厚さ１０ｎｍのコバル
ト膜に対してシリコン消費層の厚さは３６ｎｍであるか
ら、成長厚さとして２０＋３６＝５６ｎｍ程度以上が必
要である。

【００２９】加熱温度：７００℃ Ｓｉ₂Ｈ₆流量：３０ｓｃｃｍ×６秒Ｃｌ₂流量：１ｓｃｃｍ×１５秒Ｓｉ₂Ｈ₆とＣｌ₂とを交互に５サイクル流す成長厚さ：約６０ｎｍ次に、図１３に示すように、ゲート電極５４およびサイ
ドウォールスペーサ５７をマスクとしてシリコン膜５８
にｎ型不純物、例えばＡｓをイオン注入することにより
ゲート電極５４に対して自己整合的にソース領域５９お
よびドレイン領域６０を形成する。

【００３０】次に、例えばスパッタリング法により基板
全面に金属膜、例えばコバルト膜を堆積させた後、熱処
理を行うことによりこのコバルト膜をシリコン膜５８と
反応させてシリサイド化し、露出したシリコン膜５８上
にコバルトシリサイド膜を自己整合的に形成する。これ
によって、シリコン膜５８上に金属サリサイド膜６１が
形成される。

【００３１】次に、配線形成工程等の所定の工程を経
て、目的とするＭＯＳＬＳＩを完成させる。

【００３２】以上のように、この第１の実施形態によれ
ば、イオン注入により形成された拡散層５６の部分のシ
リコン基板５１の表面層を２０ｎｍ程度の厚さエッチン
グ除去することによりイオン注入によるダメージを実質
的に除去した後、このエッチングにより露出したシリコ
ン基板５１の表面にシリコン膜５８を選択的に成長させ
ていることにより、このシリコン膜５８の表面の面荒れ
を大幅に低減することができる。このため、このシリコ
ン膜５８上に金属サリサイド膜６１を形成した場合、こ
の金属サリサイド膜６１とソース領域５９およびドレイ
ン領域６０の接合との距離を一定に保つことができ、接
合リークを十分に低く抑えることができる。

【００３３】この第１の実施形態による半導体装置の製
造方法は、設計ルール０．１３μｍ以降の高集積・高速
のＭＯＳＬＳＩに特に好適なものである。

【００３４】次に、この発明の第２の実施形態による半
導体装置の製造方法について説明する。

【００３５】第１の実施形態においては、選択成長前に
行うシリコン基板５１の表面層の除去にドライエッチン
グを用いているが、この第２の実施形態においては、シ
リコン基板５１の表面層の除去にウエットエッチングを
用いる。例えば、ＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ系のエ
ッチング液を用いる場合、その組成比は、ＮＨ₄ＯＨを
３ｍｏｌ／ｌ、Ｈ₂Ｏ₂を０．１９ｍｏｌ／ｌとする。
このエッチング液を用いれば、８０℃で２ｎｍ／分程度
のエッチング速度が得られることから、１０分間の処理
で２０ｎｍ程度の厚さのエッチングが可能である。この
第２の実施形態のその他のことは、第１の実施形態と同
様であるので、説明を省略する。

【００３６】この第２の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。

【００３７】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。

【００３８】例えば、上述の二つの実施形態において挙
げた数値、構造、材料、エッチングガス、エッチング
液、原料ガス、イオン種等はあくまでも例に過ぎず、必
要に応じて、これらと異なる数値、構造、材料、エッチ
ングガス、エッチング液、原料ガス、イオン種等を用い
てもよい。

【００３９】具体的には、上述の第２の実施形態におい
て、エッチング液として、フッ硝酸やＫＯＨ等を用いて
もよい。

【００４０】また、上述の二つの実施形態においては、
この発明をＭＯＳＬＳＩの製造に適用した場合について
説明したが、この発明は、表面が絶縁膜で部分的に覆わ
れた半導体基体の露出した表面にのみ選択的に半導体膜
を成長させる工程を有する各種の半導体装置の製造に適
用することが可能である。

【００４１】

【発明の効果】以上説明したように、この発明によれ
ば、半導体基体の露出した部分の表面層を除去した後
に、半導体基体の露出した表面にのみ選択的に半導体膜
を成長させるようにしているので、拡散層を形成した後
に半導体膜を選択成長させるときにその表面に面荒れが
生じるのを防止することができ、半導体膜をその上に形
成される金属膜と反応させた場合においても接合リーク
を十分に低く抑えることができる。

【図面の簡単な説明】

【図１】この発明を案出するに至った経緯を説明するた
めの断面図である。

【図２】この発明を案出するに至った経緯を説明するた
めの断面図である。

【図３】この発明を案出するに至った経緯を説明するた
めの断面図である。

【図４】この発明を案出するに至った経緯を説明するた
めの断面図である。

【図５】この発明を案出するに至った経緯を説明するた
めの斜視図である。

【図６】この発明を案出するに至った経緯を説明するた
めの斜視図である。

【図７】この発明を案出するに至った経緯を説明するた
めの斜視図である。

【図８】この発明を案出するに至った経緯を説明するた
めの断面図である。

【図９】この発明を案出するに至った経緯を説明するた
めの断面図である。

【図１０】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。

【図１１】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。

【図１２】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。

【図１３】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。

【符号の説明】

５１・・・シリコン基板、５２・・・素子分離領域、５
４・・・ゲート電極、５５・・・絶縁膜、５６・・・拡
散層、５７・・・サイドウォールスペーサ、５８・・・
シリコン膜、５９・・・ソース領域、６０・・・ドレイ
ン領域、６１・・・金属サリサイド膜

Claims

【特許請求の範囲】

【請求項１】表面が絶縁膜で部分的に覆われた半導体
基体の露出した表面にのみ選択的に半導体膜を成長させ
るようにした半導体膜の選択成長方法において、上記半導体基体の上記露出した部分の表面層を除去した
後に、上記半導体基体の露出した表面にのみ選択的に上
記半導体膜を成長させるようにしたことを特徴とする半
導体膜の選択成長方法。
【請求項２】上記表面層を除去する前の上記半導体基
体の上記露出した表面には不純物がイオン注入されてい
ることを特徴とする請求項１記載の半導体膜の選択成長
方法。
【請求項３】上記表面層を除去する前の上記半導体基
体の上記露出した表面にはイオン注入による拡散層が形
成されていることを特徴とする請求項１記載の半導体膜
の選択成長方法。
【請求項４】上記表面層を除去した後の上記半導体基
体の露出した表面の不純物濃度は３×１０²⁰／ｃｍ³以
下であることを特徴とする請求項２記載の半導体膜の選
択成長方法。
【請求項５】上記表面層を除去した後の上記半導体基
体の露出した表面の不純物濃度は１×１０¹⁸／ｃｍ³以
下であることを特徴とする請求項２記載の半導体膜の選
択成長方法。
【請求項６】上記表面層を除去した後の上記半導体基
体の露出した表面には実質的に欠陥が存在しないことを
特徴とする請求項１記載の半導体膜の選択成長方法。
【請求項７】上記除去する表面層の厚さは１０ｎｍよ
りも大きいことを特徴とする請求項１記載の半導体膜の
選択成長方法。
【請求項８】上記除去する表面層の厚さは１５ｎｍ以
上であることを特徴とする請求項１記載の半導体膜の選
択成長方法。
【請求項９】上記除去する表面層の厚さは１０ｎｍよ
りも大きく、２０ｎｍ以下であることを特徴とする請求
項１記載の半導体膜の選択成長方法。
【請求項１０】上記除去する表面層の厚さは１５ｎｍ
以上、２０ｎｍ以下であることを特徴とする請求項１記
載の半導体膜の選択成長方法。
【請求項１１】上記半導体膜の厚さは上記除去する表
面層の厚さよりも大きいことを特徴とする請求項１記載
の半導体膜の選択成長方法。
【請求項１２】上記半導体膜はシリコンからなること
を特徴とする請求項１記載の半導体膜の選択成長方法。
【請求項１３】上記半導体基体はシリコンからなるこ
とを特徴とする請求項１記載の半導体膜の選択成長方
法。
【請求項１４】表面が絶縁膜で部分的に覆われた半導
体基体の露出した表面にのみ選択的に半導体膜を成長さ
せる工程を有する半導体装置の製造方法において、上記半導体基体の上記露出した部分の表面層を除去した
後に、上記半導体基体の露出した表面にのみ選択的に上
記半導体膜を成長させるようにしたことを特徴とする半
導体装置の製造方法。
【請求項１５】上記表面層を除去する前の上記半導体
基体の上記露出した表面には不純物がイオン注入されて
いることを特徴とする請求項１４記載の半導体装置の製
造方法。
【請求項１６】上記表面層を除去する前の上記半導体
基体の上記露出した表面にはイオン注入による拡散層が
形成されていることを特徴とする請求項１４記載の半導
体装置の製造方法。
【請求項１７】上記表面層を除去した後の上記半導体
基体の露出した表面の不純物濃度は３×１０²⁰／ｃｍ³
以下であることを特徴とする請求項１５記載の半導体装
置の製造方法。
【請求項１８】上記表面層を除去した後の上記半導体
基体の露出した表面の不純物濃度は１×１０¹⁸／ｃｍ³
以下であることを特徴とする請求項１５記載の半導体装
置の製造方法。
【請求項１９】上記表面層を除去した後の上記半導体
基体の露出した表面には実質的に欠陥が存在しないこと
を特徴とする請求項１４記載の半導体装置の製造方法。
【請求項２０】上記除去する表面層の厚さは１０ｎｍ
よりも大きいことを特徴とする請求項１４記載の半導体
装置の製造方法。
【請求項２１】上記除去する表面層の厚さは１５ｎｍ
以上であることを特徴とする請求項１４記載の半導体装
置の製造方法。
【請求項２２】上記除去する表面層の厚さは１０ｎｍ
よりも大きく、２０ｎｍ以下であることを特徴とする請
求項１４記載の半導体装置の製造方法。
【請求項２３】上記除去する表面層の厚さは１５ｎｍ
以上、２０ｎｍ以下であることを特徴とする請求項１４
記載の半導体装置の製造方法。
【請求項２４】上記半導体膜の厚さは上記除去する表
面層の厚さよりも大きいことを特徴とする請求項１４記
載の半導体装置の製造方法。
【請求項２５】上記半導体膜はシリコンからなること
を特徴とする請求項１４記載の半導体装置の製造方法。
【請求項２６】上記半導体基体はシリコンからなるこ
とを特徴とする請求項１４記載の半導体装置の製造方
法。