JPH08186260A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】ゲート側壁形成工程におけるゲート多結晶シリ
コンの損失とジャンクション領域の損傷とが防止でき、
工程が単純で、側壁のＣＤ調節を製品の要求特性に応じ
て任意に調節可能な、ＭＯＳトランジスタの製造方法を
提供する。 【解決手段】半導体基板２１上にゲート絶縁膜２３とゲ
ート電極２４とを形成し、ゲート電極２４の左右両側の
半導体基板２１内に低濃度不純物領域２２を形成する工
程、半導体基板２１上にホトレジストを塗布した後、ゲ
ート電極２４の両側面に、ゲート側壁２６′を形成する
部位を定めるホトレジストパターン２５を形成する工
程、半導体基板２１上に絶縁膜を蒸着した後、表面に露
出している部分の絶縁膜を除去して、ゲート電極２４の
両側面にゲート側壁２６′を形成する工程、ホトレジス
トパターン２５を除去し、ゲート側壁２６′の側面下部
に、高濃度不純物領域２７のソースおよびドレーン領域
を形成する工程を含んでなる。
コンの損失とジャンクション領域の損傷とが防止でき、
工程が単純で、側壁のＣＤ調節を製品の要求特性に応じ
て任意に調節可能な、ＭＯＳトランジスタの製造方法を
提供する。 【解決手段】半導体基板２１上にゲート絶縁膜２３とゲ
ート電極２４とを形成し、ゲート電極２４の左右両側の
半導体基板２１内に低濃度不純物領域２２を形成する工
程、半導体基板２１上にホトレジストを塗布した後、ゲ
ート電極２４の両側面に、ゲート側壁２６′を形成する
部位を定めるホトレジストパターン２５を形成する工
程、半導体基板２１上に絶縁膜を蒸着した後、表面に露
出している部分の絶縁膜を除去して、ゲート電極２４の
両側面にゲート側壁２６′を形成する工程、ホトレジス
トパターン２５を除去し、ゲート側壁２６′の側面下部
に、高濃度不純物領域２７のソースおよびドレーン領域
を形成する工程を含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タの製造方法に関し、特にＬＤＤ（ライトリードープド
ドレーン（Lightly Doped Drain））構造のソースお
よびドレーン領域を有するＭＯＳトランジスタの製造方
法に関する。
タの製造方法に関し、特にＬＤＤ（ライトリードープド
ドレーン（Lightly Doped Drain））構造のソースお
よびドレーン領域を有するＭＯＳトランジスタの製造方
法に関する。
【０００２】
【従来の技術】一般の半導体集積回路においては、集積
度を高めるために、ＭＯＳトランジスタの寸法を小さく
する。このため、１回の単純なイオン注入を実施してジ
ャンクションを形成すると、短チャンネル効果が発生す
る。この短チャンネル効果を改善するため、側壁構造を
用いてＬＤＤ構造のジャンクション領域を有するトラン
ジスタが形成されている。
度を高めるために、ＭＯＳトランジスタの寸法を小さく
する。このため、１回の単純なイオン注入を実施してジ
ャンクションを形成すると、短チャンネル効果が発生す
る。この短チャンネル効果を改善するため、側壁構造を
用いてＬＤＤ構造のジャンクション領域を有するトラン
ジスタが形成されている。
【０００３】すなわち、従来技術においては、トランジ
スタのゲートを形成した後、ＬＤＤ用イオン注入を実施
する。次いで、絶縁膜をデポジッションし、ブランク
エッチバック（blank etch-back）方法を用いて、ゲー
ト側面に側壁を形成した後、ソースおよびドレーン領域
にイオン注入する。
スタのゲートを形成した後、ＬＤＤ用イオン注入を実施
する。次いで、絶縁膜をデポジッションし、ブランク
エッチバック（blank etch-back）方法を用いて、ゲー
ト側面に側壁を形成した後、ソースおよびドレーン領域
にイオン注入する。
【０００４】図３は、上記従来技術を示す製造工程断面
図である。以下図３を参照して従来技術を説明する。
図である。以下図３を参照して従来技術を説明する。
【０００５】まず、図３（Ａ）に示すように、半導体基
板１１の全面にゲート絶縁膜１３を形成した後、多結晶
シリコンのゲート電極１４を形成する。
板１１の全面にゲート絶縁膜１３を形成した後、多結晶
シリコンのゲート電極１４を形成する。
【０００６】次に、ゲート電極１４が形成された半導体
基板１１に第１イオン注入を実施して、ゲート電極１４
の周辺に、低濃度でドーピングされた低濃度不純物領域
（Lightly Doped Region）１２を形成する。
基板１１に第１イオン注入を実施して、ゲート電極１４
の周辺に、低濃度でドーピングされた低濃度不純物領域
（Lightly Doped Region）１２を形成する。
【０００７】次に、図３（Ｂ）に示すように、ＣＶＤシ
リコン酸化膜を用いて、ゲート側壁形成のための絶縁膜
１６を蒸着する。
リコン酸化膜を用いて、ゲート側壁形成のための絶縁膜
１６を蒸着する。
【０００８】次に、図３（Ｃ）に示すように、プラズマ
乾式エッチングを施して、絶縁膜１６に非等方性エッチ
ングを施し、ゲート電極１４の周囲にゲート側壁１６’
を形成する。
乾式エッチングを施して、絶縁膜１６に非等方性エッチ
ングを施し、ゲート電極１４の周囲にゲート側壁１６’
を形成する。
【０００９】しかしながら、ゲート側壁１６’を形成す
るための非等方性エッチング工程の際、ゲート電極１４
の上面（図のＡ部分）および半導体基板１１の低濃度不
純物領域１２の上面（図のＢ部分）に損失および損傷が
発生する。
るための非等方性エッチング工程の際、ゲート電極１４
の上面（図のＡ部分）および半導体基板１１の低濃度不
純物領域１２の上面（図のＢ部分）に損失および損傷が
発生する。
【００１０】このため、損傷部位を除去するためのエッ
チングやアニール等の追加工程が必要となる。
チングやアニール等の追加工程が必要となる。
【００１１】このような追加工程の後に、ゲート側壁１
６’を形成した半導体基板１１に第２イオン注入を実施
して、高濃度不純物領域１７を形成する。その結果、低
濃度不純物領域１２と高濃度不純物領域１７とで構成さ
れたトランジスタのソースおよびドレーン領域が形成さ
れ、トランジスタが完成する。
６’を形成した半導体基板１１に第２イオン注入を実施
して、高濃度不純物領域１７を形成する。その結果、低
濃度不純物領域１２と高濃度不純物領域１７とで構成さ
れたトランジスタのソースおよびドレーン領域が形成さ
れ、トランジスタが完成する。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来技術においては、側壁形成のための非等方性エッチン
グの際、ゲート電極および半導体基板のジャンクション
領域上に損失および損傷が発生し、このため、損傷部位
を除去するためのエッチングやアニール等の追加工程が
必要となり、工程が複雑になるという問題がある。
来技術においては、側壁形成のための非等方性エッチン
グの際、ゲート電極および半導体基板のジャンクション
領域上に損失および損傷が発生し、このため、損傷部位
を除去するためのエッチングやアニール等の追加工程が
必要となり、工程が複雑になるという問題がある。
【００１３】さらに、側壁の厚さとエッチング条件に関
連して側壁ＣＤ（クリティカル ディメンジョン（Crit
ical Dimension））を調節することが容易でないという
問題点がある。
連して側壁ＣＤ（クリティカル ディメンジョン（Crit
ical Dimension））を調節することが容易でないという
問題点がある。
【００１４】本発明の目的は、上記問題点を解決して、
ホトレジストを用いて側壁を形成することにより、側壁
の形成工程におけるゲート多結晶シリコンの損失とジャ
ンクション領域の損傷とが防止でき、工程が単純で、側
壁のＣＤ調節を製品の要求特性に応じて自在に調節可能
な、ＭＯＳトランジスタの製造方法を提供することにあ
る。
ホトレジストを用いて側壁を形成することにより、側壁
の形成工程におけるゲート多結晶シリコンの損失とジャ
ンクション領域の損傷とが防止でき、工程が単純で、側
壁のＣＤ調節を製品の要求特性に応じて自在に調節可能
な、ＭＯＳトランジスタの製造方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＭＯＳトランジスタの製造方法は、（１）
半導体基板上にゲート絶縁膜とゲート電極とを形成し、
上記ゲート電極の両側の上記半導体基板内に低濃度不純
物領域を形成する工程と、（２）上記工程を経た上記半
導体基板上にホトレジストを塗布した後、上記ゲート電
極の両側面に、ゲート側壁を形成する部位を定めるホト
レジストパターンを形成する工程と、（３）上記工程を
経た上記半導体基板上の全面に絶縁膜を蒸着した後、上
記絶縁膜のうち、表面が露出している部分を除去して、
上記ゲート電極の両側面にゲート側壁を形成する工程
と、（４）上記ホトレジストパターンを除去し、上記ゲ
ート側壁の外側面下部の上記半導体基板内に、高濃度不
純物領域のソースおよびドレーン領域を形成する工程
と、を含むことを特徴とする。
め、本発明のＭＯＳトランジスタの製造方法は、（１）
半導体基板上にゲート絶縁膜とゲート電極とを形成し、
上記ゲート電極の両側の上記半導体基板内に低濃度不純
物領域を形成する工程と、（２）上記工程を経た上記半
導体基板上にホトレジストを塗布した後、上記ゲート電
極の両側面に、ゲート側壁を形成する部位を定めるホト
レジストパターンを形成する工程と、（３）上記工程を
経た上記半導体基板上の全面に絶縁膜を蒸着した後、上
記絶縁膜のうち、表面が露出している部分を除去して、
上記ゲート電極の両側面にゲート側壁を形成する工程
と、（４）上記ホトレジストパターンを除去し、上記ゲ
ート側壁の外側面下部の上記半導体基板内に、高濃度不
純物領域のソースおよびドレーン領域を形成する工程
と、を含むことを特徴とする。
【００１６】この場合、上記（３）工程の上記絶縁膜
は、低温化学気相蒸着方法により形成した酸化シリコン
膜からなることを特徴とする。
は、低温化学気相蒸着方法により形成した酸化シリコン
膜からなることを特徴とする。
【００１７】またこの場合、上記酸化シリコン膜は、工
程温度を１５０℃以下に維持して形成することを特徴と
する。
程温度を１５０℃以下に維持して形成することを特徴と
する。
【００１８】またこの場合、上記（３）工程の上記絶縁
膜の除去は、湿式エッチングによって行うことを特徴と
する。
膜の除去は、湿式エッチングによって行うことを特徴と
する。
【００１９】またこの場合、上記湿式エッチングは、フ
ッ化物溶液を用いて行なうことを特徴とする。
ッ化物溶液を用いて行なうことを特徴とする。
【００２０】またこの場合、上記フッ化物溶液は、緩衝
フッ酸であることを特徴とする。
フッ酸であることを特徴とする。
【００２１】またこの場合、上記（４）工程の上記ホト
レジストパターンは、有機物の除去が可能なケミカルを
用いて除去することを特徴とする。
レジストパターンは、有機物の除去が可能なケミカルを
用いて除去することを特徴とする。
【００２２】またこの場合、上記有機物の除去が可能な
上記ケミカルは、Ｈ2ＳＯ4とＨ2Ｏ2との混合物からなる
ことを特徴とする。
上記ケミカルは、Ｈ2ＳＯ4とＨ2Ｏ2との混合物からなる
ことを特徴とする。
【００２３】またこの場合、上記（３）工程の上記ゲー
ト側壁は、上記ゲート電極に関して左右対称に形成する
ことを特徴とする。
ト側壁は、上記ゲート電極に関して左右対称に形成する
ことを特徴とする。
【００２４】またこの場合、上記（３）工程の上記ゲー
ト側壁は、上記ゲート電極に関して左右非対称に形成す
ることを特徴とする。
ト側壁は、上記ゲート電極に関して左右非対称に形成す
ることを特徴とする。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳細に説明する。
図面に基づいて詳細に説明する。
【００２６】図１は、本発明のＭＯＳトランジスタの製
造方法の第１実施例の製造工程断面図である。
造方法の第１実施例の製造工程断面図である。
【００２７】以下、図１を参照して、本発明のＭＯＳト
ランジスタの製造方法の第１実施例を説明する。
ランジスタの製造方法の第１実施例を説明する。
【００２８】先ず、図１（Ａ）に示すように、一般的な
トランジスタの製造方法により、半導体基板２１上にゲ
ート絶縁膜２３を形成する。次いで、多結晶シリコンを
デポジッションし、パターニングして、ゲート電極２４
を形成する。そこで、第１イオン注入を実施して、ゲー
ト電極２４の周辺に低濃度不純物領域（Lightly Doped
Region）２２を形成する。
トランジスタの製造方法により、半導体基板２１上にゲ
ート絶縁膜２３を形成する。次いで、多結晶シリコンを
デポジッションし、パターニングして、ゲート電極２４
を形成する。そこで、第１イオン注入を実施して、ゲー
ト電極２４の周辺に低濃度不純物領域（Lightly Doped
Region）２２を形成する。
【００２９】次に、図１（Ｂ）に示すように、以下に説
明する本発明の方法によって側壁を形成する。
明する本発明の方法によって側壁を形成する。
【００３０】ポジティブあるいはネガティブ型のホトレ
ジストを塗布した後、露光および現像して、ゲート電極
２４上と後述するゲート側壁２６′を形成する領域との
ホトレジストを除去して、ホトレジストパターン２５を
形成する。ホトレジストパターン２５によって定義され
るゲート側壁２６′を形成する領域は、ゲート電極２４
に関して左右対称にする。
ジストを塗布した後、露光および現像して、ゲート電極
２４上と後述するゲート側壁２６′を形成する領域との
ホトレジストを除去して、ホトレジストパターン２５を
形成する。ホトレジストパターン２５によって定義され
るゲート側壁２６′を形成する領域は、ゲート電極２４
に関して左右対称にする。
【００３１】そこで、絶縁膜２６を全面に蒸着する。
【００３２】このとき、絶縁膜２６は、温度１５０℃以
下の、低温化学気相蒸着方法を用いて、酸化シリコン膜
を用いて形成する。
下の、低温化学気相蒸着方法を用いて、酸化シリコン膜
を用いて形成する。
【００３３】この絶縁膜２６は、ゲート電極２４の上
と、ホトレジストパターン２５の上と、ホトレジストパ
ターン２５とゲート電極２４の間の領域とに、均一に形
成する。
と、ホトレジストパターン２５の上と、ホトレジストパ
ターン２５とゲート電極２４の間の領域とに、均一に形
成する。
【００３４】次に、図１（Ｃ）に示すように、フッ化物
溶液を用いた湿式エッチングを適用して、表面に露出し
ている絶縁膜２６を除去して、ゲート側壁２６’を形成
する領域の絶縁膜のみを残す。ここに、フッ化物溶液と
しては、緩衝フッ酸（bufferfluoric acid, buffer H
F）を用いる。
溶液を用いた湿式エッチングを適用して、表面に露出し
ている絶縁膜２６を除去して、ゲート側壁２６’を形成
する領域の絶縁膜のみを残す。ここに、フッ化物溶液と
しては、緩衝フッ酸（bufferfluoric acid, buffer H
F）を用いる。
【００３５】次いで、ポリマーを除去できるケミカルを
用いて、ホトレジストの除去と洗浄を実施する。ホトレ
ジストの主成分はポリマーであるので、有機物を除去で
きるケミカルなら何でも用いることができる。特に、Ｈ
2ＳＯ4とＨ2Ｏ2との混合物、あるいはＨ2ＳＯ4とＯ3と
の混合物で製造した、ＳＰＭ（Sulfuric acid Peroxige
n Mixture）ケミカルが用いられる。
用いて、ホトレジストの除去と洗浄を実施する。ホトレ
ジストの主成分はポリマーであるので、有機物を除去で
きるケミカルなら何でも用いることができる。特に、Ｈ
2ＳＯ4とＨ2Ｏ2との混合物、あるいはＨ2ＳＯ4とＯ3と
の混合物で製造した、ＳＰＭ（Sulfuric acid Peroxige
n Mixture）ケミカルが用いられる。
【００３６】ホトレジストを除去すると、ゲート電極２
４の周辺に対称に配置された側壁２６’が完成される。
４の周辺に対称に配置された側壁２６’が完成される。
【００３７】次に、第２イオン注入を実施して高濃度不
純物領域２７を形成する。
純物領域２７を形成する。
【００３８】このような方法によって、トランジスタの
ソースおよびドレーン領域が完成され、トランジスタの
製造が完了する。
ソースおよびドレーン領域が完成され、トランジスタの
製造が完了する。
【００３９】図２は、本発明のＭＯＳトランジスタの製
造方法の第２実施例の製造工程断面図である。
造方法の第２実施例の製造工程断面図である。
【００４０】図２を参照して説明すると、半導体基板３
１上にゲート絶縁膜３３と、ゲート電極３４とを形成し
た後、イオン注入を実施して、低濃度不純物領域３２を
形成する。その後、ホトレジストを使用してホトレジス
トパターン３５を形成して、ホトレジストによって定義
された側壁３６’のスペースを、ゲート電極に関して左
右非対称に形成する。
１上にゲート絶縁膜３３と、ゲート電極３４とを形成し
た後、イオン注入を実施して、低濃度不純物領域３２を
形成する。その後、ホトレジストを使用してホトレジス
トパターン３５を形成して、ホトレジストによって定義
された側壁３６’のスペースを、ゲート電極に関して左
右非対称に形成する。
【００４１】従って、本実施例のＬＤＤ構造は、ゲート
電極の周りに非対称に形成される。すなわち、ホトレジ
ストパターンの調整によって、ソースとドレーン領域の
低濃度不純物領域は、必要に応じて非対称に調整でき
る。
電極の周りに非対称に形成される。すなわち、ホトレジ
ストパターンの調整によって、ソースとドレーン領域の
低濃度不純物領域は、必要に応じて非対称に調整でき
る。
【００４２】上記工程を以下により詳細に説明する。
【００４３】先ず、図２（Ａ）に示すように、半導体基
板３１上にゲート絶縁膜３３を形成した後、多結晶シリ
コンをデポジッションし、パターニングして、ゲート電
極３４を形成する。そこで、第１イオン注入を実施し
て、ゲート電極３４の側面の下部に位置する部分の半導
体基板３１に、低濃度不純物領域３２を形成する。
板３１上にゲート絶縁膜３３を形成した後、多結晶シリ
コンをデポジッションし、パターニングして、ゲート電
極３４を形成する。そこで、第１イオン注入を実施し
て、ゲート電極３４の側面の下部に位置する部分の半導
体基板３１に、低濃度不純物領域３２を形成する。
【００４４】次に、図２（Ｂ）に示すように、ホトレジ
ストを塗布した後、露光および現像して、ゲート電極３
４上と後述するゲート側壁３６′を形成する領域とのホ
トレジストを除去し、ホトレジストパターン３５を形成
する。このとき、ホトレジストパターン３５によって定
義されるゲート側壁３６′の領域は、ゲート電極３４に
関して左右対称にならないように、ゲート電極３４の一
方の側のスペースを、他方の側のスペースより大きくす
る。または、側壁領域が非対称になるように、ゲート電
極３４の一方にのみゲート側壁３６′の領域を形成して
もよい。
ストを塗布した後、露光および現像して、ゲート電極３
４上と後述するゲート側壁３６′を形成する領域とのホ
トレジストを除去し、ホトレジストパターン３５を形成
する。このとき、ホトレジストパターン３５によって定
義されるゲート側壁３６′の領域は、ゲート電極３４に
関して左右対称にならないように、ゲート電極３４の一
方の側のスペースを、他方の側のスペースより大きくす
る。または、側壁領域が非対称になるように、ゲート電
極３４の一方にのみゲート側壁３６′の領域を形成して
もよい。
【００４５】次いで、絶縁膜３６を、温度１５０℃以下
の低温化学気相蒸着方法で形成する。この絶縁膜３６は
酸化シリコンまたは窒化シリコンを用いて形成する。
の低温化学気相蒸着方法で形成する。この絶縁膜３６は
酸化シリコンまたは窒化シリコンを用いて形成する。
【００４６】この絶縁膜３６は、ゲート電極３４の上
と、ホトレジストパターン３５の上と、ホトレジストパ
ターン３５とゲート電極３４の間の領域とに、均一に形
成する。
と、ホトレジストパターン３５の上と、ホトレジストパ
ターン３５とゲート電極３４の間の領域とに、均一に形
成する。
【００４７】次に、図２（Ｃ）に示すように、フッ化物
溶液を用いた湿式エッチングを適用して、表面に露出し
ている絶縁膜３６を除去して、ゲート側壁３６’を形成
する領域の絶縁膜のみを残す。ここに、第１実施例と同
様に、フッ化物溶液としては、緩衝フッ酸（buffer flu
oric acid, buffer HF）を用い、ゲート側壁３６’の部
分の絶縁膜はエッチングされないように時間を調節す
る。
溶液を用いた湿式エッチングを適用して、表面に露出し
ている絶縁膜３６を除去して、ゲート側壁３６’を形成
する領域の絶縁膜のみを残す。ここに、第１実施例と同
様に、フッ化物溶液としては、緩衝フッ酸（buffer flu
oric acid, buffer HF）を用い、ゲート側壁３６’の部
分の絶縁膜はエッチングされないように時間を調節す
る。
【００４８】次いで、ポリマーを除去できるケミカルを
用いて、ホトレジストの除去と洗浄を実施する。ホトレ
ジストの主成分はポリマーであるので、有機物を除去で
きるケミカルなら何でも用いることができる。特に、Ｈ
2ＳＯ4とＨ2Ｏ2との混合物、あるいはＨ2ＳＯ4とＯ3と
の混合物で製造した、ＳＰＭ（Sulfuric acid Peroxige
n Mixture）ケミカルが用いられる。
用いて、ホトレジストの除去と洗浄を実施する。ホトレ
ジストの主成分はポリマーであるので、有機物を除去で
きるケミカルなら何でも用いることができる。特に、Ｈ
2ＳＯ4とＨ2Ｏ2との混合物、あるいはＨ2ＳＯ4とＯ3と
の混合物で製造した、ＳＰＭ（Sulfuric acid Peroxige
n Mixture）ケミカルが用いられる。
【００４９】ホトレジストを除去すると、ゲート電極３
４の周辺に非対称に配置された側壁３６’が完成され
る。
４の周辺に非対称に配置された側壁３６’が完成され
る。
【００５０】次に、第２イオン注入を実施して高濃度不
純物領域３７を形成する。
純物領域３７を形成する。
【００５１】このような方法によって、トランジスタの
ソースおよびドレーン領域が完成され、トランジスタの
製造が完了する。
ソースおよびドレーン領域が完成され、トランジスタの
製造が完了する。
【００５２】
【発明の効果】以上説明したように、本発明のＭＯＳト
ランジスタの製造方法においては、ゲート側壁の形成時
に、非等方性エッチングを行わないので、ゲート電極上
とジャンクション領域の上とに損傷が生じることはない
という効果がある。
ランジスタの製造方法においては、ゲート側壁の形成時
に、非等方性エッチングを行わないので、ゲート電極上
とジャンクション領域の上とに損傷が生じることはない
という効果がある。
【００５３】また、損傷が生じることがないので、損傷
部位を除去のためのエッチングおよびアニール工程を省
略することが可能となり、工程を単純化することができ
るという効果がある。
部位を除去のためのエッチングおよびアニール工程を省
略することが可能となり、工程を単純化することができ
るという効果がある。
【００５４】更に、側壁を構成する絶縁膜の厚さ調節を
非等方性エッチング条件で調節する従来の一般の方法と
比較すると、本発明のＭＯＳＦＥＴの製造方法において
は、製品の要求特性に応じて側壁ＣＤを任意に調節でき
るという効果がある。特に、製品の特性上の必要に応じ
て、非対称側壁（または非対称ＬＤＤ構造）の形成が可
能であるという効果がある。
非等方性エッチング条件で調節する従来の一般の方法と
比較すると、本発明のＭＯＳＦＥＴの製造方法において
は、製品の要求特性に応じて側壁ＣＤを任意に調節でき
るという効果がある。特に、製品の特性上の必要に応じ
て、非対称側壁（または非対称ＬＤＤ構造）の形成が可
能であるという効果がある。
【図１】本発明の第１実施例の製造工程断面図である。
【図２】本発明の第２実施例の製造工程断面図である。
【図３】従来技術の製造工程断面図である。
１１、２１、３１…半導体基板、 １２、２２、３２…低濃度不純物領域、 １３、２３、３３…ゲート絶縁膜、 １４、２４、３４…ゲート電極、 ２５、３５…ホトレジストパターン、 １６、２６、３６…絶縁膜、 １６’、２６′、３６’…ゲート側壁、 １７、２７、３７…高濃度不純物領域、
Claims (10)
- 【請求項１】ＭＯＳトランジスタの製造方法において、 （１）半導体基板上にゲート絶縁膜とゲート電極とを形
成し、上記ゲート電極の両側の上記半導体基板内に低濃
度不純物領域を形成する工程と、 （２）上記工程を経た上記半導体基板上にホトレジスト
を塗布した後、上記ゲート電極の両側面に、ゲート側壁
を形成する部位を定めるホトレジストパターンを形成す
る工程と、 （３）上記工程を経た上記半導体基板上の全面に絶縁膜
を蒸着した後、上記絶縁膜のうち、表面が露出している
部分を除去して、上記ゲート電極の両側面にゲート側壁
を形成する工程と、 （４）上記ホトレジストパターンを除去し、上記ゲート
側壁の外側面下部の上記半導体基板内に、高濃度不純物
領域のソースおよびドレーン領域を形成する工程と、 を含むことを特徴とするＭＯＳトランジスタの製造方
法。 - 【請求項２】請求項１に記載するＭＯＳトランジスタの
製造方法において、上記（３）工程の上記絶縁膜は、低
温化学気相蒸着方法により形成した酸化シリコン膜から
なることを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項３】請求項２に記載するＭＯＳトランジスタの
製造方法において、上記酸化シリコン膜は、工程温度を
１５０℃以下に維持して形成することを特徴とするＭＯ
Ｓトランジスタの製造方法。 - 【請求項４】請求項１に記載するＭＯＳトランジスタの
製造方法において、上記（３）工程の上記絶縁膜の除去
は、湿式エッチングによって行うことを特徴とするＭＯ
Ｓトランジスタの製造方法。 - 【請求項５】請求項４に記載するＭＯＳトランジスタの
製造方法において、上記湿式エッチングは、フッ化物溶
液を用いて行なうことを特徴とするＭＯＳトランジスタ
の製造方法。 - 【請求項６】請求項５に記載するＭＯＳトランジスタの
製造方法において、上記フッ化物溶液は、緩衝フッ酸で
あることを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項７】請求項１に記載するＭＯＳトランジスタの
製造方法において、上記（４）工程の上記ホトレジスト
パターンは、有機物の除去が可能なケミカルを用いて除
去することを特徴とするＭＯＳトランジスタの製造方
法。 - 【請求項８】請求項７に記載するＭＯＳトランジスタの
製造方法において、上記有機物の除去が可能な上記ケミ
カルは、Ｈ2ＳＯ4とＨ2Ｏ2との混合物からなることを特
徴とするＭＯＳトランジスタの製造方法。 - 【請求項９】請求項１に記載するＭＯＳトランジスタの
製造方法において、上記（３）工程の上記ゲート側壁
は、上記ゲート電極に関して左右対称に形成することを
特徴とするＭＯＳトランジスタの製造方法。 - 【請求項１０】請求項１に記載するＭＯＳトランジスタ
の製造方法において、上記（３）工程の上記ゲート側壁
は、上記ゲート電極に関して左右非対称に形成すること
を特徴とするＭＯＳトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940034592A KR0137815B1 (ko) | 1994-12-16 | 1994-12-16 | 반도체 mosfet 제조방법 |
| KR1994-34592 | 1994-12-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186260A true JPH08186260A (ja) | 1996-07-16 |
| JP3098942B2 JP3098942B2 (ja) | 2000-10-16 |
Family
ID=19401816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07225115A Expired - Fee Related JP3098942B2 (ja) | 1994-12-16 | 1995-09-01 | Ｍｏｓトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5679592A (ja) |
| JP (1) | JP3098942B2 (ja) |
| KR (1) | KR0137815B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013140330A (ja) * | 2011-12-29 | 2013-07-18 | Visera Technologies Co Ltd | マイクロレンズ構造およびその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985724A (en) * | 1996-10-01 | 1999-11-16 | Advanced Micro Devices, Inc. | Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer |
| US5909622A (en) * | 1996-10-01 | 1999-06-01 | Advanced Micro Devices, Inc. | Asymmetrical p-channel transistor formed by nitrided oxide and large tilt angle LDD implant |
| US5893739A (en) * | 1996-10-01 | 1999-04-13 | Advanced Micro Devices, Inc. | Asymmetrical P-channel transistor having a boron migration barrier and a selectively formed sidewall spacer |
| US5963809A (en) * | 1997-06-26 | 1999-10-05 | Advanced Micro Devices, Inc. | Asymmetrical MOSFET with gate pattern after source/drain formation |
| KR100949665B1 (ko) * | 2003-04-29 | 2010-03-29 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
| KR100972929B1 (ko) * | 2003-04-29 | 2010-07-28 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
| US7767508B2 (en) * | 2006-10-16 | 2010-08-03 | Advanced Micro Devices, Inc. | Method for forming offset spacers for semiconductor device arrangements |
| US10032906B2 (en) * | 2016-04-29 | 2018-07-24 | Samsung Electronics Co., Ltd. | Vertical field effect transistor and method of fabricating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243262A (ja) * | 1992-02-28 | 1993-09-21 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032530A (en) * | 1989-10-27 | 1991-07-16 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating unmasked punchthrough and source/drain implants |
| KR960014718B1 (en) * | 1993-05-14 | 1996-10-19 | Lg Semicon Co Ltd | Method of manufacturing transistor |
| US5395781A (en) * | 1994-02-16 | 1995-03-07 | Micron Technology, Inc. | Method of making a semiconductor device using photoresist flow |
-
1994
- 1994-12-16 KR KR1019940034592A patent/KR0137815B1/ko not_active Expired - Fee Related
-
1995
- 1995-09-01 JP JP07225115A patent/JP3098942B2/ja not_active Expired - Fee Related
- 1995-12-18 US US08/573,713 patent/US5679592A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243262A (ja) * | 1992-02-28 | 1993-09-21 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
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| JP2013140330A (ja) * | 2011-12-29 | 2013-07-18 | Visera Technologies Co Ltd | マイクロレンズ構造およびその製造方法 |
| US9128218B2 (en) | 2011-12-29 | 2015-09-08 | Visera Technologies Company Limited | Microlens structure and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026467A (ko) | 1996-07-22 |
| JP3098942B2 (ja) | 2000-10-16 |
| KR0137815B1 (ko) | 1998-06-01 |
| US5679592A (en) | 1997-10-21 |
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