JP2000312002A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【課題】 高耐圧化並びにオン抵抗の低減化を図る。
【解決手段】 本発明の半導体装置は、Ｐ型の半導体基
板１のゲート絶縁膜６上に形成されたゲート電極７と、
前記ゲート電極７に隣接するように形成されたＰ型ボデ
ィー領域３と、前記Ｐ型ボディー領域３内に形成された
Ｎ型のソース領域４並びにチャネル領域８と、前記Ｐ型
ボディー領域３と離間された位置に形成されたＮ型のド
レイン領域５と、前記チャネル領域８から前記ドレイン
領域５にかけて、少なくとも前記ゲート電極７下では浅
く、かつドレイン領域５近傍では深く形成されたドリフ
ト領域（Ｎ−層２２）とを有するもので、前記Ｐ型ボデ
ィー領域３は、前記ゲート電極７下に浅く形成された第
１のＮ−層２２Ａ下方まで延在し、かつその領域では浅
く形成された第１のボディー領域３Ａを有する。
板１のゲート絶縁膜６上に形成されたゲート電極７と、
前記ゲート電極７に隣接するように形成されたＰ型ボデ
ィー領域３と、前記Ｐ型ボディー領域３内に形成された
Ｎ型のソース領域４並びにチャネル領域８と、前記Ｐ型
ボディー領域３と離間された位置に形成されたＮ型のド
レイン領域５と、前記チャネル領域８から前記ドレイン
領域５にかけて、少なくとも前記ゲート電極７下では浅
く、かつドレイン領域５近傍では深く形成されたドリフ
ト領域（Ｎ−層２２）とを有するもので、前記Ｐ型ボデ
ィー領域３は、前記ゲート電極７下に浅く形成された第
１のＮ−層２２Ａ下方まで延在し、かつその領域では浅
く形成された第１のボディー領域３Ａを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。
【０００２】
【従来の技術】ここで、ＬＤＭＯＳトランジスタ構造と
は、半導体基板表面側に形成した拡散領域に対して、導
電型の異なる不純物を拡散させて、新たな拡散領域を形
成し、これらの拡散領域の横方向拡散の差を実効チャネ
ル長として利用するものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。
は、半導体基板表面側に形成した拡散領域に対して、導
電型の異なる不純物を拡散させて、新たな拡散領域を形
成し、これらの拡散領域の横方向拡散の差を実効チャネ
ル長として利用するものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。
【０００３】図８は、従来のＬＤＭＯＳトランジスタを
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。
【０００４】図８において、１は第１導電型、例えばＰ
型の半導体基板で、２は第２導電型、例えばＮ型ウエル
領域で、このＮ型ウエル領域２内にＰ型ボディー領域３
が形成されると共に、このＰ型ボディー領域３内にはＮ
型拡散領域４が形成され、また前記Ｎ型ウエル領域２内
にＮ型拡散領域５が形成されている。基板表面にはゲー
ト絶縁膜６を介してゲート電極７が形成されており、こ
のゲート電極７直下のＰ型ボディー領域３の表面領域に
はチャネル領域８が形成されている。
型の半導体基板で、２は第２導電型、例えばＮ型ウエル
領域で、このＮ型ウエル領域２内にＰ型ボディー領域３
が形成されると共に、このＰ型ボディー領域３内にはＮ
型拡散領域４が形成され、また前記Ｎ型ウエル領域２内
にＮ型拡散領域５が形成されている。基板表面にはゲー
ト絶縁膜６を介してゲート電極７が形成されており、こ
のゲート電極７直下のＰ型ボディー領域３の表面領域に
はチャネル領域８が形成されている。
【０００５】そして、前記Ｎ型拡散領域４をソース領
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９下のＮ型ウエル領域２をドリフト領域としてい
る。また、１０，１１はそれぞれソース電極、ドレイン
電極であり、１２はＰ型ボディー領域３の電位を取るた
めのＰ型拡散領域で、１３は層間絶縁膜である。
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９下のＮ型ウエル領域２をドリフト領域としてい
る。また、１０，１１はそれぞれソース電極、ドレイン
電極であり、１２はＰ型ボディー領域３の電位を取るた
めのＰ型拡散領域で、１３は層間絶縁膜である。
【０００６】上記ＬＤＭＯＳトランジスタにおいては、
Ｎ型ウエル領域２を拡散形成することで、Ｎ型ウエル領
域２表面での濃度が高くなり、Ｎ型ウエル領域２表面で
の電流が流れやすくなると共に、高耐圧化を図ることが
できる。そして、このような構成のＬＤＭＯＳトランジ
スタは、表面緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳと呼ば
れ、前記Ｎ型ウエル領域２のドリフト領域のドーパンド
濃度は、ＲＥＳＵＲＦ条件を満たすように設定されてい
る。尚、このような技術は、特開平９−１３９４３８号
公報等に開示されている。
Ｎ型ウエル領域２を拡散形成することで、Ｎ型ウエル領
域２表面での濃度が高くなり、Ｎ型ウエル領域２表面で
の電流が流れやすくなると共に、高耐圧化を図ることが
できる。そして、このような構成のＬＤＭＯＳトランジ
スタは、表面緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳと呼ば
れ、前記Ｎ型ウエル領域２のドリフト領域のドーパンド
濃度は、ＲＥＳＵＲＦ条件を満たすように設定されてい
る。尚、このような技術は、特開平９−１３９４３８号
公報等に開示されている。
【０００７】
【発明が解決しようとする課題】しかし、例えば車載用
ＩＣではモーターコントロールのために用いられる回路
（Ｈ-ｂｒｉｄｇｅ回路）等で高耐圧ＭＯＳトランジス
タがハイサイドスイッチとして用いられることが多い
が、Ｐ型の半導体基板上のＬＤＭＯＳトランジスタで
は、ソース領域がＰ基板と分離されていないために、上
記ＬＤＭＯＳトランジスタをハイサイドスイッチとして
用いることができないという問題があった。
ＩＣではモーターコントロールのために用いられる回路
（Ｈ-ｂｒｉｄｇｅ回路）等で高耐圧ＭＯＳトランジス
タがハイサイドスイッチとして用いられることが多い
が、Ｐ型の半導体基板上のＬＤＭＯＳトランジスタで
は、ソース領域がＰ基板と分離されていないために、上
記ＬＤＭＯＳトランジスタをハイサイドスイッチとして
用いることができないという問題があった。
【０００８】そして、ＬＤＭＯＳトランジスタをハイサ
イドスイッチとして用いるためには、上記ＬＤＭＯＳト
ランジスタにおけるＰ型ボディー領域３を覆うようにＮ
型ウエル領域２を形成しなければならなかった。
イドスイッチとして用いるためには、上記ＬＤＭＯＳト
ランジスタにおけるＰ型ボディー領域３を覆うようにＮ
型ウエル領域２を形成しなければならなかった。
【０００９】また、この場合にはＮ型ウエル領域２の濃
度を高くする必要があり、そのため、耐圧が下がってし
まうという問題が発生することになる。尚、このような
ＬＤＭＯＳトランジスタをハイサイド・スイッチとして
用いる技術が、特開平５−１９８７５７号公報等に開示
されている。
度を高くする必要があり、そのため、耐圧が下がってし
まうという問題が発生することになる。尚、このような
ＬＤＭＯＳトランジスタをハイサイド・スイッチとして
用いる技術が、特開平５−１９８７５７号公報等に開示
されている。
【００１０】従って、本発明では高耐圧化を損うことな
しにオン抵抗の低減化の要望に応え得る半導体装置とそ
の製造方法を提供することを目的とする。
しにオン抵抗の低減化の要望に応え得る半導体装置とそ
の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】そこで、上記課題を解決
するために本発明は、図１に示すように、例えばＰ型の
半導体基板１内に形成されたＮ型ウエル領域２と、前記
基板１上のゲート絶縁膜６上に形成されたゲート電極７
と、前記ゲート電極７から離間されたＮ型のドレイン領
域５と、前記ドレイン領域５を含み、前記ゲート電極７
下では浅く、かつドレイン領域５近傍では深く形成され
たＮ型のドリフト領域（Ｎ−層２２）と、前記ゲート電
極７に隣接するように形成され、かつ前記ゲート電極７
下に浅く形成された第１のＮ−層２２Ａ下方まで延在
し、かつその領域では浅く（第１のボディー領域３Ａ）
形成され、ソース領域側では深く（第２のＰ型ボディー
領域３Ｂ）形成されたＰ型ボディー領域３と、前記Ｐ型
ボディー領域３内に形成されたＮ型のソース領域４並び
にチャネル領域８とを有し、前記ゲート電極７下に浅く
形成された第１のＮ−層２２Ａと、この第１のＮ−層２
２Ａ下に浅く形成された第１のボディー領域３Ａとで、
完全空乏層化されていることを特徴とする。
するために本発明は、図１に示すように、例えばＰ型の
半導体基板１内に形成されたＮ型ウエル領域２と、前記
基板１上のゲート絶縁膜６上に形成されたゲート電極７
と、前記ゲート電極７から離間されたＮ型のドレイン領
域５と、前記ドレイン領域５を含み、前記ゲート電極７
下では浅く、かつドレイン領域５近傍では深く形成され
たＮ型のドリフト領域（Ｎ−層２２）と、前記ゲート電
極７に隣接するように形成され、かつ前記ゲート電極７
下に浅く形成された第１のＮ−層２２Ａ下方まで延在
し、かつその領域では浅く（第１のボディー領域３Ａ）
形成され、ソース領域側では深く（第２のＰ型ボディー
領域３Ｂ）形成されたＰ型ボディー領域３と、前記Ｐ型
ボディー領域３内に形成されたＮ型のソース領域４並び
にチャネル領域８とを有し、前記ゲート電極７下に浅く
形成された第１のＮ−層２２Ａと、この第１のＮ−層２
２Ａ下に浅く形成された第１のボディー領域３Ａとで、
完全空乏層化されていることを特徴とする。
【００１２】また、その製造方法は、図２（ａ）に示す
ようにＰ型の半導体基板１内のＮ型ウエル領域２内に後
工程を経てドリフト領域と成るＮ−層２２を形成するた
めに２種類の第２導電型不純物をイオン注入する。次
に、図２（ｂ）に示すように前記基板１上のある領域を
選択酸化してＬＯＣＯＳ酸化膜９を形成すると共に、２
種類のＮ型不純物のそれぞれの拡散係数の差から前記Ｎ
型ウエル領域２内の比較的基板表層及び比較的深い位置
のそれぞれに第１のＮ−層２２Ａ，第２のＮ−層２２Ｂ
を形成する。続いて、図３（ａ）に示すようにドレイン
形成領域上の前記基板１上に形成したホトレジスト膜３
９をマスクにしてソース形成領域の前記基板表層にＰ型
不純物をイオン注入し拡散させることで、前記ゲート電
極形成領域下では浅く、かつドレイン形成領域近傍では
深くなるようにＮ−層２２を形成すると共に、ゲート電
極形成領域下近傍に浅く低濃度のＰ型層（後工程で第１
のボディー領域３Ａとなる。）を形成する。更に、図３
（ｂ）に示すように前記基板１上にゲート絶縁膜６を形
成し、このゲート絶縁膜６から前記ＬＯＣＯＳ酸化膜９
上にまたがるようにゲート電極７を形成する。次に、図
４（ａ）に示すように前記ゲート電極７及びドレイン形
成領域を被覆するように形成したホトレジスト膜４０を
マスクにしてＰ型不純物を注入し拡散することで、前記
ゲート電極７に隣接するように形成され、かつ前記ゲー
ト電極７下に浅く形成された第１のＮ−層２２Ａ下方ま
で延在し、かつその領域では浅い第１のボディー領域３
Ａを構成するＰ型ボディー領域３を形成する。続いて、
図４（ｂ）に示すように前記Ｐ型ボディー領域３内に形
成するソース形成領域上及びドレイン形成領域上に開口
を有するホトレジスト膜４１，４４をマスクにしてＮ型
不純物を注入してソース・ドレイン領域４，５を形成す
る工程とを有することを特徴とする。
ようにＰ型の半導体基板１内のＮ型ウエル領域２内に後
工程を経てドリフト領域と成るＮ−層２２を形成するた
めに２種類の第２導電型不純物をイオン注入する。次
に、図２（ｂ）に示すように前記基板１上のある領域を
選択酸化してＬＯＣＯＳ酸化膜９を形成すると共に、２
種類のＮ型不純物のそれぞれの拡散係数の差から前記Ｎ
型ウエル領域２内の比較的基板表層及び比較的深い位置
のそれぞれに第１のＮ−層２２Ａ，第２のＮ−層２２Ｂ
を形成する。続いて、図３（ａ）に示すようにドレイン
形成領域上の前記基板１上に形成したホトレジスト膜３
９をマスクにしてソース形成領域の前記基板表層にＰ型
不純物をイオン注入し拡散させることで、前記ゲート電
極形成領域下では浅く、かつドレイン形成領域近傍では
深くなるようにＮ−層２２を形成すると共に、ゲート電
極形成領域下近傍に浅く低濃度のＰ型層（後工程で第１
のボディー領域３Ａとなる。）を形成する。更に、図３
（ｂ）に示すように前記基板１上にゲート絶縁膜６を形
成し、このゲート絶縁膜６から前記ＬＯＣＯＳ酸化膜９
上にまたがるようにゲート電極７を形成する。次に、図
４（ａ）に示すように前記ゲート電極７及びドレイン形
成領域を被覆するように形成したホトレジスト膜４０を
マスクにしてＰ型不純物を注入し拡散することで、前記
ゲート電極７に隣接するように形成され、かつ前記ゲー
ト電極７下に浅く形成された第１のＮ−層２２Ａ下方ま
で延在し、かつその領域では浅い第１のボディー領域３
Ａを構成するＰ型ボディー領域３を形成する。続いて、
図４（ｂ）に示すように前記Ｐ型ボディー領域３内に形
成するソース形成領域上及びドレイン形成領域上に開口
を有するホトレジスト膜４１，４４をマスクにしてＮ型
不純物を注入してソース・ドレイン領域４，５を形成す
る工程とを有することを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１４】図１は本発明のＬＤＭＯＳトランジスタを
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。尚、従来構成
と同等な構成については同符号を付して説明を簡略化す
る。
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。尚、従来構成
と同等な構成については同符号を付して説明を簡略化す
る。
【００１５】図１おいて、１は第1導電型、例えばＰ型
の半導体基板で、２１は第２導電型、例えばＮ型ウエル
領域で、このＮ型ウエル領域２１内にＮ−層２２が形成
されると共に、Ｐ型ボディー領域３が形成されている。
また、前記Ｐ型ボディー領域３内にはＮ型拡散領域４が
形成され、前記Ｎ−層２２内にＮ型拡散領域５が形成さ
れている。基板表面にはゲート絶縁膜６を介してゲート
電極７が形成されており、このゲート電極７直下のＰ型
ボディー領域３の表面領域にはチャネル領域８が形成さ
れている。
の半導体基板で、２１は第２導電型、例えばＮ型ウエル
領域で、このＮ型ウエル領域２１内にＮ−層２２が形成
されると共に、Ｐ型ボディー領域３が形成されている。
また、前記Ｐ型ボディー領域３内にはＮ型拡散領域４が
形成され、前記Ｎ−層２２内にＮ型拡散領域５が形成さ
れている。基板表面にはゲート絶縁膜６を介してゲート
電極７が形成されており、このゲート電極７直下のＰ型
ボディー領域３の表面領域にはチャネル領域８が形成さ
れている。
【００１６】そして、前記Ｎ型拡散領域４をソース領
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９下のＮ−層２２をドリフト領域としている。尚、
ドリフト領域としてのＮ−層２２は、ゲート電極７下方
で浅く形成され（第１のＮ−層２２Ａ）、ドレイン領域
５近傍で深く（第２のＮ−層２２Ｂ）形成されている。
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９下のＮ−層２２をドリフト領域としている。尚、
ドリフト領域としてのＮ−層２２は、ゲート電極７下方
で浅く形成され（第１のＮ−層２２Ａ）、ドレイン領域
５近傍で深く（第２のＮ−層２２Ｂ）形成されている。
【００１７】以下、図示した説明は省略するが、従来構
成と同様に前記Ｎ型拡散領域４，５にコンタクトするよ
うにソース電極１０，ドレイン電極１１が形成され、Ｎ
型拡散領域４に隣接して前記Ｐ型ボディー領域３の電位
を取るためのＰ型拡散領域１２が形成され、層間絶縁膜
１３で被覆されている。
成と同様に前記Ｎ型拡散領域４，５にコンタクトするよ
うにソース電極１０，ドレイン電極１１が形成され、Ｎ
型拡散領域４に隣接して前記Ｐ型ボディー領域３の電位
を取るためのＰ型拡散領域１２が形成され、層間絶縁膜
１３で被覆されている。
【００１８】本発明の特徴は、前記Ｐ型ボディー領域３
の構成であり、Ｎ−層２２の内、ゲート電極７下では浅
く形成されたＮ−層２２Ａ下方まで延在させ、かつその
領域では浅く（第１ボディー領域３Ａ）形成され、ソー
ス領域側では深く（第２ボディー領域３Ｂ）形成されて
いることである。そして、このようなＮ−層２２Ａ下方
にまで延在するように浅い第１ボディー領域３Ａを構成
することで、このＰＮ接合領域で完全空乏層化が図れ、
いわゆるＲＥＳＵＲＦ効果による低オン抵抗化を可能に
している。
の構成であり、Ｎ−層２２の内、ゲート電極７下では浅
く形成されたＮ−層２２Ａ下方まで延在させ、かつその
領域では浅く（第１ボディー領域３Ａ）形成され、ソー
ス領域側では深く（第２ボディー領域３Ｂ）形成されて
いることである。そして、このようなＮ−層２２Ａ下方
にまで延在するように浅い第１ボディー領域３Ａを構成
することで、このＰＮ接合領域で完全空乏層化が図れ、
いわゆるＲＥＳＵＲＦ効果による低オン抵抗化を可能に
している。
【００１９】また、本発明の半導体装置では、Ｎ型ウエ
ル領域２１内にＮ−層２２を形成し、このＮ−層２２
は、ゲート電極７下方で浅く（第１のＮ−層２２Ａ）、
ドレイン領域５近傍で深く（第２のＮ−層２２Ｂ）形成
されているため、従来装置に比して更なるＲＥＳＵＲＦ
効果が得られ、前記ゲート電極７の下方で浅く形成され
た第１のＮ−層２２Ａの濃度は高く形成されており、オ
ン抵抗が小さくなり電流が流れやすくなると共に、ドレ
イン領域５近傍（ドリフト領域位置）の第２のＮ−層２
２Ｂの濃度は低く形成されているので空乏層が拡大しや
すくなり、高耐圧化が図れる（図６に示す濃度分布図参
照）。尚、本実施形態のＮチャネル型のＬＤＭＯＳトラ
ンジスタでは、およそ３０Ｖ程度の耐圧を有している。
ル領域２１内にＮ−層２２を形成し、このＮ−層２２
は、ゲート電極７下方で浅く（第１のＮ−層２２Ａ）、
ドレイン領域５近傍で深く（第２のＮ−層２２Ｂ）形成
されているため、従来装置に比して更なるＲＥＳＵＲＦ
効果が得られ、前記ゲート電極７の下方で浅く形成され
た第１のＮ−層２２Ａの濃度は高く形成されており、オ
ン抵抗が小さくなり電流が流れやすくなると共に、ドレ
イン領域５近傍（ドリフト領域位置）の第２のＮ−層２
２Ｂの濃度は低く形成されているので空乏層が拡大しや
すくなり、高耐圧化が図れる（図６に示す濃度分布図参
照）。尚、本実施形態のＮチャネル型のＬＤＭＯＳトラ
ンジスタでは、およそ３０Ｖ程度の耐圧を有している。
【００２０】以下、上述した半導体装置の製造方法につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００２１】図２（ａ）において、Ｐ型半導体基板１上
にパッド酸化膜３０を形成した後に、Ｐ型ウエル領域２
１内にホトレジスト膜３１をマスクにして後工程でドリ
フト領域と成るＮ−層２２を形成するための２種類のＮ
型不純物（例えば、ヒ素イオンとリンイオン）をイオン
注入して、第１，第２のイオン注入層３２，３３を形成
する。尚、本工程では、例えば、ヒ素イオンをおよそ１
６０ＫｅＶの加速電圧で、３×１０12／ｃｍ2の注入量
で注入し、リンイオンをおよそ５０ＫｅＶの加速電圧
で、４×１０12／ｃｍ2の注入条件で行う。
にパッド酸化膜３０を形成した後に、Ｐ型ウエル領域２
１内にホトレジスト膜３１をマスクにして後工程でドリ
フト領域と成るＮ−層２２を形成するための２種類のＮ
型不純物（例えば、ヒ素イオンとリンイオン）をイオン
注入して、第１，第２のイオン注入層３２，３３を形成
する。尚、本工程では、例えば、ヒ素イオンをおよそ１
６０ＫｅＶの加速電圧で、３×１０12／ｃｍ2の注入量
で注入し、リンイオンをおよそ５０ＫｅＶの加速電圧
で、４×１０12／ｃｍ2の注入条件で行う。
【００２２】次に、図２（ｂ）において、前記基板１上
に形成したシリコン窒化膜３４をマスクにして前記基板
表面のある領域を選択酸化しておよそ７３００Å程度の
膜厚のＬＯＣＯＳ酸化膜９を形成すると共に、上述した
ように前記基板表層に注入しておいたヒ素イオンとリン
イオンの拡散係数の差から前記ヒ素イオンが前記基板１
内部に拡散されて比較的基板表層に第１のＮ−層２２Ａ
が形成され、また前記リンイオンが前記基板１内部に拡
散されて前記Ｐ型ウエル領域２１内の比較的深い位置に
第２のＮ−層２２Ｂが形成される。
に形成したシリコン窒化膜３４をマスクにして前記基板
表面のある領域を選択酸化しておよそ７３００Å程度の
膜厚のＬＯＣＯＳ酸化膜９を形成すると共に、上述した
ように前記基板表層に注入しておいたヒ素イオンとリン
イオンの拡散係数の差から前記ヒ素イオンが前記基板１
内部に拡散されて比較的基板表層に第１のＮ−層２２Ａ
が形成され、また前記リンイオンが前記基板１内部に拡
散されて前記Ｐ型ウエル領域２１内の比較的深い位置に
第２のＮ−層２２Ｂが形成される。
【００２３】続いて、図３（ａ）において、ドレイン形
成領域上の前記基板１上にホトレジスト膜３９を形成し
た後に、このホトレジスト膜３９をマスクにしてソース
形成領域の前記基板表層にＰ型不純物（例えば、ボロン
イオン）をイオン注入し、拡散することで、前記ソース
形成領域側の前記基板１の比較的深い領域に位置する前
記第２のＮ−層２２Ｂを構成するリンイオンをこのボロ
ンイオンで打ち消すようにする。このとき、少なくとも
前記第２のＮ−層２２Ｂを構成するリンイオンを相殺す
るよりも多く、前記ボロンイオンをイオン注入すること
で、ソース形成領域側の第２のＮ−層２２Ｂを消滅させ
ると共に、低濃度のＰ型層（後述する第１ボディー領域
３Ａ）を形成する。尚、本工程では、例えば、ボロンイ
オンをおよそ８０ＫｅＶの加速電圧で、８×１０12／ｃ
ｍ2の注入量で注入した後、およそ１１００℃で２時間
熱拡散させる。ここで、図６は前述したヒ素イオン（実
線で示す）とリンイオン（点線で示す）とボロンイオン
（一点鎖線で示す）がそれぞれ拡散された際の不純物濃
度分布を示す図で、図からわかるように基板のリンイオ
ンを親とする濃度分布は、ボロンイオンを親とする濃度
分布により打ち消され、幾分ボロンイオンを親とする濃
度分布が残ることになる。
成領域上の前記基板１上にホトレジスト膜３９を形成し
た後に、このホトレジスト膜３９をマスクにしてソース
形成領域の前記基板表層にＰ型不純物（例えば、ボロン
イオン）をイオン注入し、拡散することで、前記ソース
形成領域側の前記基板１の比較的深い領域に位置する前
記第２のＮ−層２２Ｂを構成するリンイオンをこのボロ
ンイオンで打ち消すようにする。このとき、少なくとも
前記第２のＮ−層２２Ｂを構成するリンイオンを相殺す
るよりも多く、前記ボロンイオンをイオン注入すること
で、ソース形成領域側の第２のＮ−層２２Ｂを消滅させ
ると共に、低濃度のＰ型層（後述する第１ボディー領域
３Ａ）を形成する。尚、本工程では、例えば、ボロンイ
オンをおよそ８０ＫｅＶの加速電圧で、８×１０12／ｃ
ｍ2の注入量で注入した後、およそ１１００℃で２時間
熱拡散させる。ここで、図６は前述したヒ素イオン（実
線で示す）とリンイオン（点線で示す）とボロンイオン
（一点鎖線で示す）がそれぞれ拡散された際の不純物濃
度分布を示す図で、図からわかるように基板のリンイオ
ンを親とする濃度分布は、ボロンイオンを親とする濃度
分布により打ち消され、幾分ボロンイオンを親とする濃
度分布が残ることになる。
【００２４】このように本発明では、ドリフト領域を形
成する際に拡散係数の異なるヒ素イオンとリンイオンの
拡散係数の差を利用して、ソース形成領域側の基板深く
に形成された第２のＮ−層２２Ｂを、後工程で注入され
るボロンイオンを拡散させることで相殺して、このソー
ス形成領域側には基板表層に形成された第１のＮ−層２
２Ａだけが残ることとなり、オン抵抗の低減化が図られ
た半導体装置を比較的簡単な製造工程で提供することが
できる。
成する際に拡散係数の異なるヒ素イオンとリンイオンの
拡散係数の差を利用して、ソース形成領域側の基板深く
に形成された第２のＮ−層２２Ｂを、後工程で注入され
るボロンイオンを拡散させることで相殺して、このソー
ス形成領域側には基板表層に形成された第１のＮ−層２
２Ａだけが残ることとなり、オン抵抗の低減化が図られ
た半導体装置を比較的簡単な製造工程で提供することが
できる。
【００２５】次に、図３（ｂ）において、前記基板１上
におよそ８００Å程度の膜厚のゲート絶縁膜６及びおよ
そ２５００Å程度の膜厚のポリシリコン膜（アモルファ
スシリコン膜でも良い。）を形成した後に、このポリシ
リコン膜に例えば、ＰＯＣｌ 3を熱拡散源にしてリンド
ープすることで導電化を図った後に、このゲート絶縁膜
６から前記ＬＯＣＯＳ酸化膜９上にまたがるようにゲー
ト電極７を形成する。
におよそ８００Å程度の膜厚のゲート絶縁膜６及びおよ
そ２５００Å程度の膜厚のポリシリコン膜（アモルファ
スシリコン膜でも良い。）を形成した後に、このポリシ
リコン膜に例えば、ＰＯＣｌ 3を熱拡散源にしてリンド
ープすることで導電化を図った後に、このゲート絶縁膜
６から前記ＬＯＣＯＳ酸化膜９上にまたがるようにゲー
ト電極７を形成する。
【００２６】続いて、図４（ａ）において、前記ゲート
電極７Ａ及びドレイン形成領域を被覆するように形成し
たホトレジスト膜４０をマスクにしてＰ型不純物（例え
ば、ボロンイオン）を注入し拡散することで前記ゲート
電極７の一端部に隣接するようにＰ型ボディー領域３を
形成する。尚、本工程では、例えば、ボロンイオンをお
よそ４０ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注
入量で注入した後に、およそ１０５０℃で２時間熱拡散
させる。このとき、Ｐ型ボディー領域３は、前述した低
濃度のＰ型層（第１ボディー領域３Ａ）と重合するた
め、前記Ｎ−層２２Ａの下方領域では浅い第１ボディー
領域３Ａと、ソース領域側では深い第２ボディー領域３
Ｂとから構成されることになる。
電極７Ａ及びドレイン形成領域を被覆するように形成し
たホトレジスト膜４０をマスクにしてＰ型不純物（例え
ば、ボロンイオン）を注入し拡散することで前記ゲート
電極７の一端部に隣接するようにＰ型ボディー領域３を
形成する。尚、本工程では、例えば、ボロンイオンをお
よそ４０ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注
入量で注入した後に、およそ１０５０℃で２時間熱拡散
させる。このとき、Ｐ型ボディー領域３は、前述した低
濃度のＰ型層（第１ボディー領域３Ａ）と重合するた
め、前記Ｎ−層２２Ａの下方領域では浅い第１ボディー
領域３Ａと、ソース領域側では深い第２ボディー領域３
Ｂとから構成されることになる。
【００２７】このように本発明では、Ｎ−層２２Ａ下方
にまで延在するように浅い第１ボディー領域３Ａを構成
することで、このＰＮ接合領域で完全空乏層化が図れ、
いわゆるＲＥＳＵＲＦ効果による低オン抵抗化が可能に
なる。
にまで延在するように浅い第１ボディー領域３Ａを構成
することで、このＰＮ接合領域で完全空乏層化が図れ、
いわゆるＲＥＳＵＲＦ効果による低オン抵抗化が可能に
なる。
【００２８】更に、図４（ｂ）及び図５（ａ）におい
て、前記Ｐ型ボディー領域３内に形成するソース形成領
域上及びドレイン形成領域上に開口部を有するホトレジ
スト膜をマスクにしてＮ型不純物を注入してソース・ド
レイン領域となるＮ型拡散領域４，５を形成する。本工
程において、例えば、いわゆるＬＤＤ構造のソース・ド
レイン領域を形成する場合には、ソース形成領域上に開
口部４１ａを有するホトレジスト膜４１をマスクにし
て、例えばリンイオンをおよそ４０ＫｅＶの加速電圧
で、３．５×１０13／ｃｍ2の注入量で注入した後に
（低濃度のＮ型拡散領域４Ａ）、図５（ａ）に示すよう
に前記ゲート電極７の側壁部にサイドウォールスペーサ
膜４３を形成し、ホトレジスト膜４４をマスクにして、
例えばヒ素イオンをおよそ８０ＫｅＶの加速電圧で、５
×１０15／ｃｍ2の注入量で注入する（高濃度のＮ型拡
散領域４Ｂ，５Ｂ）。尚、本実施形態において、ソース
・ドレイン領域はＬＤＤ構造に限定されるものではない
ことは言うまでもないことである。
て、前記Ｐ型ボディー領域３内に形成するソース形成領
域上及びドレイン形成領域上に開口部を有するホトレジ
スト膜をマスクにしてＮ型不純物を注入してソース・ド
レイン領域となるＮ型拡散領域４，５を形成する。本工
程において、例えば、いわゆるＬＤＤ構造のソース・ド
レイン領域を形成する場合には、ソース形成領域上に開
口部４１ａを有するホトレジスト膜４１をマスクにし
て、例えばリンイオンをおよそ４０ＫｅＶの加速電圧
で、３．５×１０13／ｃｍ2の注入量で注入した後に
（低濃度のＮ型拡散領域４Ａ）、図５（ａ）に示すよう
に前記ゲート電極７の側壁部にサイドウォールスペーサ
膜４３を形成し、ホトレジスト膜４４をマスクにして、
例えばヒ素イオンをおよそ８０ＫｅＶの加速電圧で、５
×１０15／ｃｍ2の注入量で注入する（高濃度のＮ型拡
散領域４Ｂ，５Ｂ）。尚、本実施形態において、ソース
・ドレイン領域はＬＤＤ構造に限定されるものではない
ことは言うまでもないことである。
【００２９】そして、図５（ｂ）において、前記Ｐ型ボ
ディー領域３の電位を取るために前記Ｎ型拡散領域４に
隣接する位置に形成されるＰ型拡散領域１２を形成する
ために、ホトレジスト膜３８をマスクにしてＰ型不純物
（例えば、二フッ化ボロンイオン）を注入して、当該Ｐ
型拡散領域１２を形成する。尚、本工程では、例えば、
二フッ化ボロンイオンをおよそ６０ＫｅＶの加速電圧
で、４×１０15／ｃｍ2の注入量で注入する。
ディー領域３の電位を取るために前記Ｎ型拡散領域４に
隣接する位置に形成されるＰ型拡散領域１２を形成する
ために、ホトレジスト膜３８をマスクにしてＰ型不純物
（例えば、二フッ化ボロンイオン）を注入して、当該Ｐ
型拡散領域１２を形成する。尚、本工程では、例えば、
二フッ化ボロンイオンをおよそ６０ＫｅＶの加速電圧
で、４×１０15／ｃｍ2の注入量で注入する。
【００３０】以下、従来構成と同様にソース電極１０、
ドレイン電極１１を形成した後に、層間絶縁膜１３を形
成して半導体装置を完成させる。
ドレイン電極１１を形成した後に、層間絶縁膜１３を形
成して半導体装置を完成させる。
【００３１】ここで、図７は上記Ｎ型のＬＤＭＯＳトラ
ンジスタをハイサイドスイッチとして用いた回路構成を
示す等価回路図で、Ｎ型のＬＤＭＯＳトランジスタＱ１
（ロウサイドスイッチ）のゲートは一定の電圧Ｂに固定
され、Ｎ型のＬＤＭＯＳトランジスタＱ２（ハイサイド
スイッチ）のゲートには信号Ａが入力されて、入力信号
が出力端子Ｃより出力される構成となっている。
ンジスタをハイサイドスイッチとして用いた回路構成を
示す等価回路図で、Ｎ型のＬＤＭＯＳトランジスタＱ１
（ロウサイドスイッチ）のゲートは一定の電圧Ｂに固定
され、Ｎ型のＬＤＭＯＳトランジスタＱ２（ハイサイド
スイッチ）のゲートには信号Ａが入力されて、入力信号
が出力端子Ｃより出力される構成となっている。
【００３２】以上説明したように、本発明ではＮ型ウエ
ル２内に形成するドリフト領域としてのＮ−層２２の
内、ゲート電極７下では浅く形成されたＮ−層２２Ａ下
方に浅い第１ボディー領域３Ａを形成したことで、この
ＰＮ接合領域で完全空乏層化が図れ、いわゆるＲＥＳＵ
ＲＦ効果による低オン抵抗化が可能になる。従って、低
オン抵抗化が図られたハイサイドスイッチを提供でき
る。
ル２内に形成するドリフト領域としてのＮ−層２２の
内、ゲート電極７下では浅く形成されたＮ−層２２Ａ下
方に浅い第１ボディー領域３Ａを形成したことで、この
ＰＮ接合領域で完全空乏層化が図れ、いわゆるＲＥＳＵ
ＲＦ効果による低オン抵抗化が可能になる。従って、低
オン抵抗化が図られたハイサイドスイッチを提供でき
る。
【００３３】
【発明の効果】本発明によれば、Ｎ型ウエル２内に形成
するドリフト領域としてのＮ−層２２の内、ゲート電極
７下では浅く形成されたＮ−層２２Ａ下方に浅い第１ボ
ディー領域３Ａを形成したことで、このＰＮ接合領域で
完全空乏層化が図れ、いわゆるＲＥＳＵＲＦ効果による
低オン抵抗化が可能になる。
するドリフト領域としてのＮ−層２２の内、ゲート電極
７下では浅く形成されたＮ−層２２Ａ下方に浅い第１ボ
ディー領域３Ａを形成したことで、このＰＮ接合領域で
完全空乏層化が図れ、いわゆるＲＥＳＵＲＦ効果による
低オン抵抗化が可能になる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明のドリフト領域形成原理を説明するため
の各種イオンの濃度分布図である。
の各種イオンの濃度分布図である。
【図７】本発明の半導体装置をハイサイドスイッチとし
て用いた回路構成を示す等価回路図である。
て用いた回路構成を示す等価回路図である。
【図８】従来の半導体装置を示す断面図である。
Claims (5)
- 【請求項１】 第１導電型の半導体基板のゲート絶縁膜
上に形成されたゲート電極と、前記ゲート電極に隣接す
るように形成された第１導電型ボディー領域と、前記第
１導電型ボディー領域内に形成された第２導電型のソー
ス領域並びにチャネル領域と、前記第１導電型ボディー
領域と離間された位置に形成された第２導電型のドレイ
ン領域と、前記チャネル領域から前記ドレイン領域にか
けて、少なくとも前記ゲート電極下では浅く、かつドレ
イン領域近傍では深く形成された第２導電型のドリフト
領域とを有する半導体装置において、 前記第１導電型ボディー領域は、前記ゲート電極下に浅
く形成された第２導電型のドリフト領域下方まで延在
し、かつその領域では浅く形成されていることを特徴と
する半導体装置。 - 【請求項２】 第１導電型の半導体基板内に形成された
第２導電型ウエル領域と、 前記基板上のゲート絶縁膜上に形成されたゲート電極
と、 前記ゲート電極から離間された第２導電型のドレイン領
域と、 前記ドレイン領域を含み、前記ゲート電極下では浅く、
かつドレイン領域近傍では深く形成された第２導電型の
ドリフト領域と、 前記ゲート電極に隣接するように形成され、かつ前記ゲ
ート電極下に浅く形成された第２導電型のドリフト領域
下方まで延在し、かつその領域では浅く形成された第１
導電型ボディー領域と、 前記第１導電型ボディー領域内に形成された第２導電型
のソース領域並びにチャネル領域とを有することを特徴
とする半導体装置。 - 【請求項３】 前記ゲート電極下に浅く形成された第２
導電型のドリフト領域と、当該ドリフト領域下に浅く形
成された第１導電型ボディー領域とで、完全空乏層化さ
れていることを特徴とする請求項１あるいは請求項２に
記載の半導体装置。 - 【請求項４】 第１導電型の半導体基板内の第２導電型
ウエル領域内に後工程を経てドリフト領域と成る低濃度
の第２導電型層を形成するために２種類の第２導電型不
純物をイオン注入する工程と、 前記基板上のある領域を選択酸化してＬＯＣＯＳ酸化膜
を形成すると共に、２種類の第２導電型不純物のそれぞ
れの拡散係数の差から前記第１導電型ウエル領域内の比
較的深い位置及び比較的基板表層のそれぞれに低濃度の
第２導電型層を形成する工程と、 ドレイン形成領域上の前記基板上に形成したホトレジス
ト膜をマスクにしてソース形成領域の前記基板表層に第
１導電型不純物をイオン注入し拡散させることで、前記
ゲート電極形成領域下では浅く、かつドレイン形成領域
近傍では深くなるように第２導電型のドリフト領域を形
成すると共にゲート電極形成領域下近傍に浅く低濃度の
第１導電型層を形成する工程と、 前記基板上にゲート絶縁膜を形成し、このゲート絶縁膜
から前記ＬＯＣＯＳ酸化膜上にまたがるようにゲート電
極を形成する工程と、 前記ゲート電極及びドレイン形成領域を被覆するように
形成したホトレジスト膜をマスクにして第１導電型不純
物を注入し拡散することで前記ゲート電極に隣接するよ
うに形成され、かつ前記ゲート電極下に浅く形成された
第２導電型のドリフト領域下方まで延在し、かつその領
域では浅く第１導電型ボディー領域を形成する工程と、 前記第１導電型ボディー領域内に形成するソース形成領
域上及びドレイン形成領域上に開口を有するホトレジス
ト膜をマスクにして第２導電型不純物を注入してソース
・ドレイン領域を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項５】 前記ゲート電極下に浅く形成された第２
導電型のドリフト領域下に浅く第１導電型ボディー領域
を形成することで、その接合領域を完全空乏層化してい
ることを特徴とする請求項４に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11120428A JP2000312002A (ja) | 1999-04-27 | 1999-04-27 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11120428A JP2000312002A (ja) | 1999-04-27 | 1999-04-27 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000312002A true JP2000312002A (ja) | 2000-11-07 |
Family
ID=14785983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11120428A Pending JP2000312002A (ja) | 1999-04-27 | 1999-04-27 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000312002A (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298184A (ja) * | 2000-04-13 | 2001-10-26 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| US6683349B1 (en) * | 1999-10-29 | 2004-01-27 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2006245517A (ja) * | 2005-03-07 | 2006-09-14 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007053257A (ja) * | 2005-08-18 | 2007-03-01 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008509545A (ja) * | 2004-08-06 | 2008-03-27 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 高圧ｎｍｏｓトランジスタおよび製造方法 |
| CN100517755C (zh) * | 2006-05-22 | 2009-07-22 | 台湾积体电路制造股份有限公司 | 半导体元件、集成电路以及半导体元件的制造方法 |
| JP2009239096A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体装置 |
| KR100958421B1 (ko) * | 2002-09-14 | 2010-05-18 | 페어차일드코리아반도체 주식회사 | 전력 소자 및 그 제조방법 |
| CN102104038A (zh) * | 2010-12-23 | 2011-06-22 | 普缘芯半导体科技(上海)有限公司 | 同一衬底上具有高压元件和低压元件的半导体装置 |
| CN102157385A (zh) * | 2011-03-15 | 2011-08-17 | 上海宏力半导体制造有限公司 | 横向双扩散金属氧化物半导体器件及其制造方法 |
| JP2011181709A (ja) * | 2010-03-02 | 2011-09-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
| CN102723353A (zh) * | 2011-03-30 | 2012-10-10 | 无锡华润上华半导体有限公司 | 高压功率ldmos器件及其制造方法 |
| CN102723354A (zh) * | 2011-03-30 | 2012-10-10 | 无锡华润上华半导体有限公司 | 高压功率ldmos器件及其制造方法 |
| JP2013175586A (ja) * | 2012-02-24 | 2013-09-05 | Asahi Kasei Electronics Co Ltd | 半導体装置及び半導体装置の製造方法 |
| CN103928514A (zh) * | 2013-01-11 | 2014-07-16 | 台湾积体电路制造股份有限公司 | 功率mosfet及其形成方法 |
| KR102030464B1 (ko) * | 2018-03-30 | 2019-10-10 | 현대오트론 주식회사 | 레터럴 타입의 전력 반도체 소자 |
| KR102030465B1 (ko) * | 2018-04-18 | 2019-10-10 | 현대오트론 주식회사 | 레터럴 타입의 전력 반도체 소자 |
| KR102030466B1 (ko) * | 2018-06-07 | 2019-10-10 | 현대오트론 주식회사 | 레터럴 타입의 전력 반도체 소자 |
| KR102030463B1 (ko) * | 2018-03-30 | 2019-10-10 | 현대오트론 주식회사 | 레터럴 타입의 전력 반도체 소자 |
| CN111668299A (zh) * | 2020-07-24 | 2020-09-15 | 上海华虹宏力半导体制造有限公司 | Ldmos器件的制造方法 |
| US11373872B2 (en) * | 2020-02-27 | 2022-06-28 | Key Foundry Co., Ltd. | Manufacturing method of semiconductor device using gate-through implantation |
-
1999
- 1999-04-27 JP JP11120428A patent/JP2000312002A/ja active Pending
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6683349B1 (en) * | 1999-10-29 | 2004-01-27 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2001298184A (ja) * | 2000-04-13 | 2001-10-26 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| KR100958421B1 (ko) * | 2002-09-14 | 2010-05-18 | 페어차일드코리아반도체 주식회사 | 전력 소자 및 그 제조방법 |
| JP2008509545A (ja) * | 2004-08-06 | 2008-03-27 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 高圧ｎｍｏｓトランジスタおよび製造方法 |
| JP2006245517A (ja) * | 2005-03-07 | 2006-09-14 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007053257A (ja) * | 2005-08-18 | 2007-03-01 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN100517755C (zh) * | 2006-05-22 | 2009-07-22 | 台湾积体电路制造股份有限公司 | 半导体元件、集成电路以及半导体元件的制造方法 |
| JP2009239096A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体装置 |
| JP2011181709A (ja) * | 2010-03-02 | 2011-09-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US8841724B2 (en) | 2010-03-02 | 2014-09-23 | Hitachi, Ltd. | Semiconductor device and its manufacturing method |
| CN102104038A (zh) * | 2010-12-23 | 2011-06-22 | 普缘芯半导体科技(上海)有限公司 | 同一衬底上具有高压元件和低压元件的半导体装置 |
| CN102104038B (zh) * | 2010-12-23 | 2013-11-20 | 普缘芯半导体科技(上海)有限公司 | 同一衬底上具有高压元件和低压元件的半导体装置 |
| CN102157385A (zh) * | 2011-03-15 | 2011-08-17 | 上海宏力半导体制造有限公司 | 横向双扩散金属氧化物半导体器件及其制造方法 |
| CN102723354A (zh) * | 2011-03-30 | 2012-10-10 | 无锡华润上华半导体有限公司 | 高压功率ldmos器件及其制造方法 |
| CN102723353A (zh) * | 2011-03-30 | 2012-10-10 | 无锡华润上华半导体有限公司 | 高压功率ldmos器件及其制造方法 |
| JP2013175586A (ja) * | 2012-02-24 | 2013-09-05 | Asahi Kasei Electronics Co Ltd | 半導体装置及び半導体装置の製造方法 |
| CN103928514A (zh) * | 2013-01-11 | 2014-07-16 | 台湾积体电路制造股份有限公司 | 功率mosfet及其形成方法 |
| KR102030464B1 (ko) * | 2018-03-30 | 2019-10-10 | 현대오트론 주식회사 | 레터럴 타입의 전력 반도체 소자 |
| KR102030463B1 (ko) * | 2018-03-30 | 2019-10-10 | 현대오트론 주식회사 | 레터럴 타입의 전력 반도체 소자 |
| KR102030465B1 (ko) * | 2018-04-18 | 2019-10-10 | 현대오트론 주식회사 | 레터럴 타입의 전력 반도체 소자 |
| KR102030466B1 (ko) * | 2018-06-07 | 2019-10-10 | 현대오트론 주식회사 | 레터럴 타입의 전력 반도체 소자 |
| US11373872B2 (en) * | 2020-02-27 | 2022-06-28 | Key Foundry Co., Ltd. | Manufacturing method of semiconductor device using gate-through implantation |
| US12224211B2 (en) | 2020-02-27 | 2025-02-11 | Sk Keyfoundry Inc. | Manufacturing method of semiconductor device using gate-through implantation |
| CN111668299A (zh) * | 2020-07-24 | 2020-09-15 | 上海华虹宏力半导体制造有限公司 | Ldmos器件的制造方法 |
| CN111668299B (zh) * | 2020-07-24 | 2024-02-09 | 上海华虹宏力半导体制造有限公司 | Ldmos器件的制造方法 |
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