JPH0629527A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0629527A JPH0629527A JP18367992A JP18367992A JPH0629527A JP H0629527 A JPH0629527 A JP H0629527A JP 18367992 A JP18367992 A JP 18367992A JP 18367992 A JP18367992 A JP 18367992A JP H0629527 A JPH0629527 A JP H0629527A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 チャネル方向の電界緩和効果に加え、垂直方
向の耐圧を向上させることによって高耐圧の半導体装置
を得る。 【構成】 第１導電型の第１半導体領域１１の主面部に
絶縁膜１３を介して導電層１４が設けられ、導電層１４
の両側における第１半導体領域１１の主面部に第２導電
型の第２半導体領域１５が設けられ、第２半導体領域１
５に接し、第１半導体領域の主面部の一部に第２半導体
領域よりも不純物濃度が低い第２導電型の第３半導体領
域１６が設けられ、第２半導体領域１５と第１半導体領
域１１の境界に沿って第２半導体領域よりも不純物濃度
が低い第２導電型の第４半導体領域１７が設けられてい
る。
向の耐圧を向上させることによって高耐圧の半導体装置
を得る。 【構成】 第１導電型の第１半導体領域１１の主面部に
絶縁膜１３を介して導電層１４が設けられ、導電層１４
の両側における第１半導体領域１１の主面部に第２導電
型の第２半導体領域１５が設けられ、第２半導体領域１
５に接し、第１半導体領域の主面部の一部に第２半導体
領域よりも不純物濃度が低い第２導電型の第３半導体領
域１６が設けられ、第２半導体領域１５と第１半導体領
域１１の境界に沿って第２半導体領域よりも不純物濃度
が低い第２導電型の第４半導体領域１７が設けられてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関するものであり、特に高耐圧のＭＩＳＦＥ
Ｔ（金属−絶縁層−半導体型電界効果トランジスタ）に
関するものである。
製造方法に関するものであり、特に高耐圧のＭＩＳＦＥ
Ｔ（金属−絶縁層−半導体型電界効果トランジスタ）に
関するものである。
【０００２】
【従来の技術】近年、半導体集積装置は微細化が非常に
進んでいる。このような微細化に伴い、素子に用いられ
るゲートや配線の線幅が小さくなっている。このような
高集積化によって、そのゲート絶縁膜が薄膜化し、チャ
ネル長が短縮化するために、ドレイン領域近傍に高電界
が生じる。このためホットエレクトロンの発生が著しく
なり、基板に流れる電流、所謂基板電流の増大を招いて
いた。その結果、ＭＩＳＦＥＴのしきい値電圧に経時的
な電気的特性の劣化を生じていた。
進んでいる。このような微細化に伴い、素子に用いられ
るゲートや配線の線幅が小さくなっている。このような
高集積化によって、そのゲート絶縁膜が薄膜化し、チャ
ネル長が短縮化するために、ドレイン領域近傍に高電界
が生じる。このためホットエレクトロンの発生が著しく
なり、基板に流れる電流、所謂基板電流の増大を招いて
いた。その結果、ＭＩＳＦＥＴのしきい値電圧に経時的
な電気的特性の劣化を生じていた。
【０００３】また、半導体集積装置の微細化に伴い、ソ
ース・ドレイン間耐圧の低下等ドレイン付近の電界に起
因する問題が起きていた。ゲートの線幅が小さくなるこ
とにより生じるショートチャネル効果等を軽減するもの
として、特公昭６２−３１５０６号公報には、ＴＥＯＳ
（テトラエトキシシラン）の熱分解等によるＣＶＤ(Che
mical Vapor Deposition) により絶縁膜を形成し、異方
性ドライエッチングによりサイドウォールを形成し、ソ
ースおよびドレインのチャネル部分を２重構造として、
不純物濃度の高い領域と低い領域を形成する、いわゆる
ＬＤＤ（Lightly Dopod Drain)構造が記載されている。
ース・ドレイン間耐圧の低下等ドレイン付近の電界に起
因する問題が起きていた。ゲートの線幅が小さくなるこ
とにより生じるショートチャネル効果等を軽減するもの
として、特公昭６２−３１５０６号公報には、ＴＥＯＳ
（テトラエトキシシラン）の熱分解等によるＣＶＤ(Che
mical Vapor Deposition) により絶縁膜を形成し、異方
性ドライエッチングによりサイドウォールを形成し、ソ
ースおよびドレインのチャネル部分を２重構造として、
不純物濃度の高い領域と低い領域を形成する、いわゆる
ＬＤＤ（Lightly Dopod Drain)構造が記載されている。
【０００４】あるいは、不純物濃度の高い半導体領域と
不純物濃度の低い半導体領域とでダブルドレイン構造を
形成するＤＤＤ（Double Difused Drain) 構造が知られ
ており、ＭＩＳＦＥＴのドレイン領域近傍における高電
界を緩和する方法が提案されている。ダブルドレイン構
造を形成するには、拡散係数の異なる２種類の不純物例
えば、リンをイオン注入して熱拡散させ、低濃度の不純
物領域を形成し、次にヒ素をイオン注入して高濃度の不
純物領域を形成するか、或いはリンとヒ素をほぼ同時に
イオン注入し、拡散係数の違いから不純物濃度の高い半
導体領域と不純物濃度の低い半導体領域とを形成してい
る。
不純物濃度の低い半導体領域とでダブルドレイン構造を
形成するＤＤＤ（Double Difused Drain) 構造が知られ
ており、ＭＩＳＦＥＴのドレイン領域近傍における高電
界を緩和する方法が提案されている。ダブルドレイン構
造を形成するには、拡散係数の異なる２種類の不純物例
えば、リンをイオン注入して熱拡散させ、低濃度の不純
物領域を形成し、次にヒ素をイオン注入して高濃度の不
純物領域を形成するか、或いはリンとヒ素をほぼ同時に
イオン注入し、拡散係数の違いから不純物濃度の高い半
導体領域と不純物濃度の低い半導体領域とを形成してい
る。
【０００５】このようなＬＤＤ構造やＤＤＤ構造のいず
れかを用いることにより、微細化に伴う半導体装置の劣
化を低減していた。
れかを用いることにより、微細化に伴う半導体装置の劣
化を低減していた。
【０００６】
【発明が解決しようとする課題】一般に、ＬＤＤ構造で
は、ＤＤＤ構造に比較してチャネル方向への低濃度不純
物領域が長く、かつ低濃度に形成可能であるために、約
１μｍ以下のＭＩＳＦＥＴに用いられている。 ところ
で、ＬＤＤ構造ではサイドウォール形成後、高濃度の砒
素が打ち込まれて拡散されるが、チャネル水平方向の電
界緩和効果に比較して、垂直方向の電界緩和効果が小さ
いのである。このため、高電圧を使用するデバイスにお
いて、例えばＭＩＳＦＥＴのパンチスルー特性を利用
し、レギュレータとして使用する場合、１２〜１３Ｖ程
度以上の電圧をえることは困難であった。
は、ＤＤＤ構造に比較してチャネル方向への低濃度不純
物領域が長く、かつ低濃度に形成可能であるために、約
１μｍ以下のＭＩＳＦＥＴに用いられている。 ところ
で、ＬＤＤ構造ではサイドウォール形成後、高濃度の砒
素が打ち込まれて拡散されるが、チャネル水平方向の電
界緩和効果に比較して、垂直方向の電界緩和効果が小さ
いのである。このため、高電圧を使用するデバイスにお
いて、例えばＭＩＳＦＥＴのパンチスルー特性を利用
し、レギュレータとして使用する場合、１２〜１３Ｖ程
度以上の電圧をえることは困難であった。
【０００７】以上の点に鑑み、本発明はチャネル方向の
電界緩和効果に加え、垂直方向の耐圧を向上させる半導
体装置およびそのの製造方法を提供することを課題とす
るものである。
電界緩和効果に加え、垂直方向の耐圧を向上させる半導
体装置およびそのの製造方法を提供することを課題とす
るものである。
【０００８】
【課題を解決する為の手段】本発明の請求項１は、第１
導電型の第１半導体領域の主面部に絶縁膜を介して導電
層が設けられ、該導電層の両側における前記第１半導体
領域の主面部に第２導電型の第２半導体領域が設けられ
た半導体装置において、前記第２半導体領域に接し、前
記第１半導体領域の主面部の一部に該第２半導体領域よ
りも不純物濃度が低い第２導電型の第３半導体領域が設
けられ、且つ前記第２半導体領域と前記第１半導体領域
の境界に沿って前記第２半導体領域よりも不純物濃度が
低い第２導電型の第４半導体領域が設けられたことを特
徴とする半導体装置である。
導電型の第１半導体領域の主面部に絶縁膜を介して導電
層が設けられ、該導電層の両側における前記第１半導体
領域の主面部に第２導電型の第２半導体領域が設けられ
た半導体装置において、前記第２半導体領域に接し、前
記第１半導体領域の主面部の一部に該第２半導体領域よ
りも不純物濃度が低い第２導電型の第３半導体領域が設
けられ、且つ前記第２半導体領域と前記第１半導体領域
の境界に沿って前記第２半導体領域よりも不純物濃度が
低い第２導電型の第４半導体領域が設けられたことを特
徴とする半導体装置である。
【０００９】また本発明の請求項２は、第１導電型の第
１半導体領域の主面部に絶縁膜を形成し、該絶縁膜上に
導電層を設ける工程と、第２導電型の第３半導体領域を
形成するための第１の不純物を導入する工程と、ＣＶＤ
により絶縁層を形成する工程と、異方性エッチングによ
り該絶縁層をエッチングする工程と、第２導電型の第２
半導体領域を形成するための第２の不純物と第２導電型
の第４半導体領域を形成するための第３の不純物とを導
入する工程と、前記導入された第１、第２及び第３の不
純物を拡散して第２半導体領域、第３半導体領域及び第
４半導体領域を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法である。
１半導体領域の主面部に絶縁膜を形成し、該絶縁膜上に
導電層を設ける工程と、第２導電型の第３半導体領域を
形成するための第１の不純物を導入する工程と、ＣＶＤ
により絶縁層を形成する工程と、異方性エッチングによ
り該絶縁層をエッチングする工程と、第２導電型の第２
半導体領域を形成するための第２の不純物と第２導電型
の第４半導体領域を形成するための第３の不純物とを導
入する工程と、前記導入された第１、第２及び第３の不
純物を拡散して第２半導体領域、第３半導体領域及び第
４半導体領域を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法である。
【００１０】
【作用】本発明によれば、第３半導体領域によりチャネ
ル方向の電界緩和効果が得られるのに加え、第４半導体
領域により垂直方向の耐圧を向上させることができる。
従って、従来に比べ高耐圧の半導体装置を得ることがで
きる。
ル方向の電界緩和効果が得られるのに加え、第４半導体
領域により垂直方向の耐圧を向上させることができる。
従って、従来に比べ高耐圧の半導体装置を得ることがで
きる。
【００１１】
【実施例】以下、本発明を実施例に基づいて詳細に説明
する。第１図は本発明の半導体装置の実施例を模式的に
示す図である。以下各図において同じ構成を示すものに
は同じ数字を付与し繰り返しの説明は省略する。第１図
において、１０は半導体基板、１１は第１半導体領域、
１２はフィールド絶縁膜、１３は絶縁膜、１４は導電
層、１５は第２半導体領域、１６は第３半導体領域、１
７は第４半導体領域である。
する。第１図は本発明の半導体装置の実施例を模式的に
示す図である。以下各図において同じ構成を示すものに
は同じ数字を付与し繰り返しの説明は省略する。第１図
において、１０は半導体基板、１１は第１半導体領域、
１２はフィールド絶縁膜、１３は絶縁膜、１４は導電
層、１５は第２半導体領域、１６は第３半導体領域、１
７は第４半導体領域である。
【００１２】半導体基板１０は例えば、Ｎ型のシリコン
基板で４〜１２Ωｃｍのものが使用できる。半導体基板
１０に第１半導体領域１１が形成される。第１半導体領
域１１はＰ型の半導体領域であり、所謂Ｐ−ｗｅｌｌと
呼ばれているものであり、周知の方法でボロン等の不純
物を導入拡散して形成される。Ｐ型の半導体基板を用い
た場合は、ｗｅｌｌ構造とする必要はなく、半導体基板
１０が第１半導体領域となる。
基板で４〜１２Ωｃｍのものが使用できる。半導体基板
１０に第１半導体領域１１が形成される。第１半導体領
域１１はＰ型の半導体領域であり、所謂Ｐ−ｗｅｌｌと
呼ばれているものであり、周知の方法でボロン等の不純
物を導入拡散して形成される。Ｐ型の半導体基板を用い
た場合は、ｗｅｌｌ構造とする必要はなく、半導体基板
１０が第１半導体領域となる。
【００１３】第１半導体領域１１の上面部にはＭＩＳＦ
ＥＴを電気的に分離するためのフィールド絶縁膜１２が
ＬＯＣＯＳ法等の周知の技術により形成されている。ま
た、第１半導体領域１１の主面部のＭＩＳＦＥＴを形成
する領域には第１半導体領域１１を熱酸化して形成され
る絶縁膜１３が設けられ、ＭＩＳＦＥＴのゲート絶縁膜
として用いられる。さらに絶縁膜１３を介して導電層１
４が設けられており、導電層１４は多結晶シリコン層を
形成し、次いでリンをドープした後、周知のエッチング
技術により形成されるものであり、ＭＩＳＦＥＴのゲー
ト電極として用いられる。
ＥＴを電気的に分離するためのフィールド絶縁膜１２が
ＬＯＣＯＳ法等の周知の技術により形成されている。ま
た、第１半導体領域１１の主面部のＭＩＳＦＥＴを形成
する領域には第１半導体領域１１を熱酸化して形成され
る絶縁膜１３が設けられ、ＭＩＳＦＥＴのゲート絶縁膜
として用いられる。さらに絶縁膜１３を介して導電層１
４が設けられており、導電層１４は多結晶シリコン層を
形成し、次いでリンをドープした後、周知のエッチング
技術により形成されるものであり、ＭＩＳＦＥＴのゲー
ト電極として用いられる。
【００１４】第２半導体領域１５は例えばヒ素をイオン
注入して形成され、不純物濃度の高いＮ型の領域であ
り、所謂Ｎ+ 領域である。また、第２半導体領域１５は
ＭＩＳＦＥＴのドレイン・ソース領域である。第３半導
体領域１６は第２半導体領域に接し、第１半導体領域１
１の主面部の一部に設けられ、第２半導体領域１５より
も不純物濃度が低いＮ- 型の領域である。
注入して形成され、不純物濃度の高いＮ型の領域であ
り、所謂Ｎ+ 領域である。また、第２半導体領域１５は
ＭＩＳＦＥＴのドレイン・ソース領域である。第３半導
体領域１６は第２半導体領域に接し、第１半導体領域１
１の主面部の一部に設けられ、第２半導体領域１５より
も不純物濃度が低いＮ- 型の領域である。
【００１５】第４半導体領域１７は 第２半導体領域１
５と第１半導体領域１１の境界に沿って設けられ、第２
半導体領域１１よりも不純物濃度が低いＮ- 型の領域で
ある。第３半導体領域１６及び第４半導体領域１７は例
えばリンが導入拡散され形成される。
５と第１半導体領域１１の境界に沿って設けられ、第２
半導体領域１１よりも不純物濃度が低いＮ- 型の領域で
ある。第３半導体領域１６及び第４半導体領域１７は例
えばリンが導入拡散され形成される。
【００１６】第２図に上記のような構造を有するＭＩＳ
ＦＥＴを有する半導体装置の製造方法を示す。まず、図
２Ａに示すように、周知の方法で半導体基板１０に第１
半導体領域１１を形成し、フィールド酸化膜１２を形成
する。次に絶縁膜１３を形成したのち、例えば多結晶シ
リコン膜をＣＶＤで形成し、リンをドープして、公知の
リソグラフィ技術により導電層１４を形成し、表面を薄
く酸化する。
ＦＥＴを有する半導体装置の製造方法を示す。まず、図
２Ａに示すように、周知の方法で半導体基板１０に第１
半導体領域１１を形成し、フィールド酸化膜１２を形成
する。次に絶縁膜１３を形成したのち、例えば多結晶シ
リコン膜をＣＶＤで形成し、リンをドープして、公知の
リソグラフィ技術により導電層１４を形成し、表面を薄
く酸化する。
【００１７】次に、第３半導体領域１６を形成する不純
物、例えばリンを５０ｋｅＶのエネルギーで１．５×１
０13cm-2の量をイオン注入する。次に図２Ｂに示すよう
に例えばＴＥＯＳ（テトラエトキシシラン）の熱分解に
よるＣＶＤ（Chemical Vapour Deposition) 法で酸化シ
リコン層２０を形成する。
物、例えばリンを５０ｋｅＶのエネルギーで１．５×１
０13cm-2の量をイオン注入する。次に図２Ｂに示すよう
に例えばＴＥＯＳ（テトラエトキシシラン）の熱分解に
よるＣＶＤ（Chemical Vapour Deposition) 法で酸化シ
リコン層２０を形成する。
【００１８】この酸化シリコン層２０を異方性ドライエ
ッチングし、表面を軽く酸化して、図２Ｃに示すごとく
なる。このエッチングは、いわゆるサイドウォールエッ
チングであり、導電層１４の両側に酸化シリコンの層を
形成するものである。次に、 第２半導体領域１５を形
成するための不純物、例えばヒ素を７５ｋｅＶのエネル
ギーで５×１０15cm-2の量をイオン注入し、第４半導体
領域１７を形成するための不純物、例えばリンを５０ｋ
ｅＶのエネルギーで２×１０14cm-2の量をイオン注入す
る。第４半導体領域１７を形成するための不純物のエネ
ルギー及び濃度はそれぞれ独立にコントロールすること
が可能である。
ッチングし、表面を軽く酸化して、図２Ｃに示すごとく
なる。このエッチングは、いわゆるサイドウォールエッ
チングであり、導電層１４の両側に酸化シリコンの層を
形成するものである。次に、 第２半導体領域１５を形
成するための不純物、例えばヒ素を７５ｋｅＶのエネル
ギーで５×１０15cm-2の量をイオン注入し、第４半導体
領域１７を形成するための不純物、例えばリンを５０ｋ
ｅＶのエネルギーで２×１０14cm-2の量をイオン注入す
る。第４半導体領域１７を形成するための不純物のエネ
ルギー及び濃度はそれぞれ独立にコントロールすること
が可能である。
【００１９】このイオン注入の後、例えば１０００℃の
炉中でイオン注入された不純物を２０分間熱拡散させ
る。それぞれの不純物は拡散係数の違いから第２図Ｄに
示すように第２半導体領域１５と第４半導体領域１７を
形成する。この拡散温度や拡散時間を調整することによ
り、第４半導体領域１７の接合深さを制御できる。以上
のようにして図１に示すようなチャネル方向の電界緩和
効果に加え、垂直方向の耐圧を向上させるＭＩＳＦＥＴ
を得ることができた。従来のＬＤＤ構造によるＭＩＳＦ
ＥＴのパンチスルー耐圧が約１２Ｖであったのに対し、
上述の製造方法により得られたＭＩＳＦＥＴのパンチス
ルー耐圧は１７Ｖであった。上述したように、不純物の
濃度、注入エネルギー、あるいは拡散条件を適宜に変更
することにより広い範囲でパンチスルー耐圧の制御が可
能であり、高耐圧のＭＩＳＦＥＴが実現できた。
炉中でイオン注入された不純物を２０分間熱拡散させ
る。それぞれの不純物は拡散係数の違いから第２図Ｄに
示すように第２半導体領域１５と第４半導体領域１７を
形成する。この拡散温度や拡散時間を調整することによ
り、第４半導体領域１７の接合深さを制御できる。以上
のようにして図１に示すようなチャネル方向の電界緩和
効果に加え、垂直方向の耐圧を向上させるＭＩＳＦＥＴ
を得ることができた。従来のＬＤＤ構造によるＭＩＳＦ
ＥＴのパンチスルー耐圧が約１２Ｖであったのに対し、
上述の製造方法により得られたＭＩＳＦＥＴのパンチス
ルー耐圧は１７Ｖであった。上述したように、不純物の
濃度、注入エネルギー、あるいは拡散条件を適宜に変更
することにより広い範囲でパンチスルー耐圧の制御が可
能であり、高耐圧のＭＩＳＦＥＴが実現できた。
【００２０】
【発明の効果】本発明によれば、第３半導体領域により
チャネル方向の電界緩和効果が得られるのに加え、第４
半導体領域により垂直方向の耐圧を向上させることがで
きる。従って、従来に比べ高耐圧の半導体装置を得るこ
とができる。
チャネル方向の電界緩和効果が得られるのに加え、第４
半導体領域により垂直方向の耐圧を向上させることがで
きる。従って、従来に比べ高耐圧の半導体装置を得るこ
とができる。
【図１】本発明の半導体装置を示す図である。
【図２】本発明の半導体装置を製造する工程を示す図で
ある。
ある。
１０ 基板 １１ 第１半導体領域 １２ フィールド絶縁膜 １３ 絶縁膜 １４ 導電層 １５ 第２半導体領域 １６ 第３半導体領域 １７ 第４半導体領域
Claims (2)
- 【請求項１】 第１導電型の第１半導体領域の主面部に
絶縁膜を介して導電層が設けられ、該導電層の両側にお
ける前記第１半導体領域の主面部に第２導電型の第２半
導体領域が設けられた半導体装置において、 前記第２半導体領域に接し、前記第１半導体領域の主面
部の一部に該第２半導体領域よりも不純物濃度が低い第
２導電型の第３半導体領域が設けられ、且つ前記第２半
導体領域と前記第１半導体領域の境界に沿って前記第２
半導体領域よりも不純物濃度が低い第２導電型の第４半
導体領域が設けられたことを特徴とする半導体装置。 - 【請求項２】 第１導電型の第１半導体領域の主面部に
絶縁膜を形成し、該絶縁膜上に導電層を設ける工程と、 第２導電型の第３半導体領域を形成するための第１の不
純物を導入する工程と、 ＣＶＤにより絶縁層を形成する工程と、 異方性エッチングにより該絶縁層をエッチングする工程
と、 第２導電型の第２半導体領域を形成するための第２の不
純物と第２導電型の第４半導体領域を形成するための第
３の不純物とを導入する工程と、 前記導入された第１、第２及び第３の不純物を拡散して
第２半導体領域、第３半導体領域及び第４半導体領域を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18367992A JPH0629527A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18367992A JPH0629527A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629527A true JPH0629527A (ja) | 1994-02-04 |
Family
ID=16140031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18367992A Withdrawn JPH0629527A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629527A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100261349B1 (ko) * | 1996-03-06 | 2000-07-01 | 마찌다 가쯔히꼬 | 신호 전하를 제어하는 트랜지스터를 갖는 증폭형 고체촬상소자 및 그의 제조방법 |
| JP2002510861A (ja) * | 1998-03-30 | 2002-04-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 横方向の拡散を強化するためにサブアモルファスのティルト角の大きい注入を用いる、チャネル長が減じられたライトリー・ドープト・ドレイン・トランジスタ |
| JP2002530889A (ja) * | 1998-11-25 | 2002-09-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 不揮発性メモリの周辺トランジスタ |
-
1992
- 1992-07-10 JP JP18367992A patent/JPH0629527A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100261349B1 (ko) * | 1996-03-06 | 2000-07-01 | 마찌다 가쯔히꼬 | 신호 전하를 제어하는 트랜지스터를 갖는 증폭형 고체촬상소자 및 그의 제조방법 |
| JP2002510861A (ja) * | 1998-03-30 | 2002-04-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 横方向の拡散を強化するためにサブアモルファスのティルト角の大きい注入を用いる、チャネル長が減じられたライトリー・ドープト・ドレイン・トランジスタ |
| JP2002530889A (ja) * | 1998-11-25 | 2002-09-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 不揮発性メモリの周辺トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |