JP2000312207A

JP2000312207A - 通信システム

Info

Publication number: JP2000312207A
Application number: JP11891299A
Authority: JP
Inventors: Kentaro Tanaka; 健太郎田中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-04-27
Filing date: 1999-04-27
Publication date: 2000-11-07

Abstract

(57)【要約】【課題】マルチＡＴＭの参照モデルに対応する複数の通
信装置を接続するための構成を実現し、構成を簡略化し
た安価な通信システムを得る。【解決手段】１個の物理レイヤ処理手段１０１と、複数
の上位レイヤ処理手段２１、２２と、内部接続手段８１
とを備えた通信装置１に対して、少なくとも１個の上位
レイヤ処理部２２と別の通信装置２の内部接続手段８２
とを接続する外部接続手段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、物理レイヤのプロ
トコルを処理する通信媒体（物理レイヤ処理手段）と前
記物理レイヤよりも上位のレイヤのプロトコルを処理す
る通信媒体（上位レイヤ処理手段）とをバス（内部接続
手段）によって内部接続した通信装置間を外部接続する
通信システムに関するものである。

【０００２】

【従来の技術】

【０００３】従来のこの種の通信装置としては、例え
ば、「ＴｈｅＡＴＭＦｏｒｕｍＴｅｃｈｎｉｃａｌ
ＣｏｍｍｉｔｔｅｅＵＴＯＰＩＡＳｐｅｃｉｆｉ
ｃａｔｉｏｎＬｅｖｅｌ１，Ｖｅｒｓｉｏｎ
２．０１ａｆ−ｐｈｙ−００１７．０００Ｍａｒｃ
ｈ２１，１９９４」および「ＴｈｅＡＴＭＦｏ
ｒｕｍＴｅｃｈｎｉｃａｌＣｏｍｍｉｔｔｅｅＵ
ＴＯＰＩＡＬｅｖｅｌ２，Ｖｅｒｓｉｏｎ１．０
ａｆ−ｐｈｙ−００３９．０００Ｊｕｎｅ１９９
５」の仕様書に記載された通信装置がある。

【０００４】図１２は、前記仕様書に記載された「ＡＴ
ＭＦｏｒｕｍＵＴＯＰＩＡＬｅｖｅｌ１」の仕
様におけるＵＴＯＰＩＡバスの参照モデルを示した図で
ある。

【０００５】また、図１３、図１４、図１５は、それぞ
れ、前記仕様書に記載された「ＡＴＭＦｏｒｕｍＵ
ＴＯＰＩＡＬｅｖｅｌ２」の仕様におけるＵＴＯＰ
ＩＡバスの参照モデルを示した図である。

【０００６】図１２、図１３、図１４、図１５におい
て、１０、１１、１２、……、１ｍ（ｍは自然数）は、
それぞれ、物理レイヤのプロトコルを処理するＰＨＹレ
イヤ処理部である。なお、前記「ＰＨＹ」は「Ｐｈｙｓ
ｉｃａｌ」の略である。

【０００７】また、２０、２１、２２、……、２ｎ（ｎ
は自然数）は、それぞれ、ＡＴＭレイヤおよびＡＴＭレ
イヤより上位のレイヤのプロトコルを処理するＡＴＭレ
イヤ処理部である。

【０００８】また、３０は、ＰＨＹレイヤ処理部１０，
１１、１２、……、１ｍ（ｍは自然数）とＡＴＭレイヤ
処理部２０、２１，２２、……、２ｎ（ｎは自然数）と
の間のインタフェースをとるＵＴＯＰＩＡバスである。

【０００９】図１２は、ＡＴＭレイヤ処理部とＰＨＹレ
イヤ処理部とが１対１対応しているケースの参照モデル
を示した図である。以降においては、「１ＡＴＭ−１Ｐ
ＨＹ」と略記する。

【００１０】図１３は、ＡＴＭレイヤ処理部とＰＨＹレ
イヤ処理部とが１対多対応しているケースの参照モデル
を示した図である。図１３に示した参照モデルにおいて
は、ＰＨＹレイヤ処理部が複数個存在するので、「マル
チＰＨＹ」と呼ばれる。以降においては、「１ＡＴＭ−
ＭＰＨＹ」と略記する。

【００１１】図１４は、ＡＴＭレイヤ処理部とＰＨＹレ
イヤ処理部とが多対１対応しているケースの参照モデル
を示した図である。図１４に示した参照モデルにおいて
は、ＡＴＭレイヤ処理部が複数個存在するので、「マル
チＡＴＭ」と呼ばれる。以降においては、「ＭＡＴＭ−
１ＰＨＹ」と略記する。

【００１２】図１５は、ＡＴＭレイヤ処理部とＰＨＹレ
イヤ処理部とが多対多対応しているケースの参照モデル
を示した図である。図１５に示した参照モデルにおいて
は、ＡＴＭレイヤ処理部が複数個存在すると共に、ＰＨ
Ｙレイヤ処理部が複数個存在するので、「マルチＡＴＭ
・マルチＰＨＹ」と呼ばれる。以降においては、「ＭＡ
ＴＭ−ＭＰＨＹ」と略記する。

【００１３】前記仕様書に記載された「ＡＴＭＦｏｒ
ｕｍＵＴＯＰＩＡ」（Ｌｅｖｅｌ１、２）の仕様にお
いては、図１２乃至図１５に示した参照モデルの内、図
１２に示した「１ＡＴＭ−１ＰＨＹ」の参照モデルと図
１３に示した「１ＡＴＭ−ＭＰＨＹ」の参照モデルとに
ついてだけ送信側および受信側のインタフェースの構成
（仕様）が開示されている。その概要は以下の通りであ
る。

【００１４】図１６は、前記仕様書に記載された「ＡＴ
ＭＦｏｒｕｍＵＴＯＰＩＡＬｅｖｅｌ１」の仕
様における送信側のインタフェースの構成を示す図であ
る。

【００１５】図１６に示した送信側のインタフェースの
構成は、図１２に示した「１ＡＴＭ−１ＰＨＹ」の参照
モデルに対応した構成である。

【００１６】図１６において、１０はＰＨＹレイヤ処理
部であり、２０はＡＴＭレイヤ処理部である。

【００１７】また、３１はＰＨＹレイヤ処理部１０がＡ
ＴＭレイヤ処理部２０に対してデータ受信可能であるこ
とを示す「ＴｘＣｌａｖ」信号、３２はＡＴＭレイヤ処
理部２０からＰＨＹレイヤ処理部１０へ転送されている
データが有効であることを示す「ＴｘＥｎｂ＊」信号で
ある。

【００１８】また、３３はＡＴＭレイヤ処理部２０から
ＰＨＹレイヤ処理部１０へ転送するデータの先頭を示す
パルス信号である「ＴｘＳＯＣ」信号、３４は８ビット
または１６ビットのデータを伝送するデータバスとなる
「ＴｘＤＡＴＡ」信号である。

【００１９】また、３ｔは、「ＴｘＣｌａｖ」信号３１
と、「ＴｘＥｎｂ＊」信号３２と、「ＴｘＳＯＣ」信号
３３と、「ＴｘＤＡＴＡ」信号３４とをそれぞれ通す信
号線を束ねた送信側のＵＴＯＰＩＡバスの集合である。

【００２０】次に、図１６に示した送信側のインタフェ
ースの構成における動作について説明する。

【００２１】まず、ＰＨＹレイヤ処理部１０は、ＡＴＭ
セルを受信可能であれば、「ＴｘＣｌａｖ」信号３１を
アサートする。

【００２２】次に、ＡＴＭレイヤ処理部２０は、「Ｔｘ
Ｃｌａｖ」信号３１がアサートされている間であって、
且つ、転送するＡＴＭセルがある場合に、「ＴｘＥｎｂ
＊」信号３２と「ＴｘＳＯＣ」信号３３信号とをアサー
トする。

【００２３】「ＴｘＳＯＣ」信号３３は、１クロック幅
であり、転送するＡＴＭセルの先頭で必ずアサートす
る。そして、「ＴｘＳＯＣ」信号３３に合せてＡＴＭセ
ルを「ＴｘＤＡＴＡ」信号３４によって転送する。

【００２４】図１７は、前記仕様書に記載された「ＡＴ
ＭＦｏｒｕｍＵＴＯＰＩＡＬｅｖｅｌ１」の仕
様における受信側のインタフェースの構成を示す図であ
る。

【００２５】図１７に示した受信側のインタフェースの
構成は、図１２に示した「１ＡＴＭ−１ＰＨＹ」の参照
モデルに対応した構成である。

【００２６】図１７において、１０はＰＨＹレイヤ処理
部であり、２０はＡＴＭレイヤ処理部である。

【００２７】また、３６はＰＨＹレイヤ処理部１０にデ
ータが存在することを示す「ＲｘＣｌａｖ」信号、３７
はＡＴＭレイヤ処理部２０でデータ受信可能であること
を示す「ＲｘＥｎｂ＊」信号、３８はＰＨＹレイヤ処理
部１０からＡＴＭレイヤ処理部２０へ転送するデータの
先頭を示すパルス信号である「ＲｘＳＯＣ」信号、３９
は８ビットまたは１６ビットのデータを伝送するデータ
バスとなる「ＲｘＤＡＴＡ」信号である。

【００２８】また、３ｒは、「ＲｘＣｌａｖ」信号３６
と、「ＲｘＥｎｂ＊」信号３７と、「ＲｘＳＯＣ」信号
３８と、「ＲｘＤＡＴＡ」信号３９とをそれぞれ通す信
号線を束ねた受信側のＵＴＯＰＩＡバスの集合である。

【００２９】次に、図１７に示した受信側のインタフェ
ースの構成における動作について説明する。

【００３０】まず、ＰＨＹレイヤ処理部１０は、転送す
るＡＴＭセルが存在すれば、「ＲｘＣｌａｖ」信号３６
をアサートする。

【００３１】次に、ＡＴＭレイヤ処理部２０は、「Ｒｘ
Ｃｌａｖ」信号３６がアサートされている間であり、且
つ、ＡＴＭセルを受入可能であれば、「ＲｘＥｎｂ＊」
信号３７をアサートする。

【００３２】次に、ＰＨＹレイヤ処理部１０は、「Ｒｘ
Ｅｎｂ＊」信号３７のアサートを検出すると、「ＲｘＳ
ＯＣ」信号３８をアサートする。

【００３３】「ＲｘＳＯＣ」信号３８は、１クロック幅
であり、転送するＡＴＭセルの先頭で必ずアサートす
る。そして、「ＲｘＳＯＣ」信号３８に合せてＡＴＭセ
ルを「ＲｘＤＡＴＡ」信号３９によって転送する。

【００３４】図１８は、前記仕様書に記載された「ＡＴ
ＭＦｏｒｕｍＵＴＯＰＩＡＬｅｖｅｌ２」の仕
様における送信側のインタフェースの構成を示す図であ
る。

【００３５】図１８に示した送信側のインタフェースの
構成は、図１３に示した「１ＡＴＭ−ＭＰＨＹ」の参照
モデルに対応した構成である。図１８においては、３個
のＰＨＹレイヤ処理部（媒体）が存在するケースを例に
とって示している。

【００３６】図１８において、１１、１２、１３はそれ
ぞれＰＨＹレイヤ処理部、２０はＡＴＭレイヤ処理部で
ある。

【００３７】また、３ｔは図１６における「ＴｘＣｌａ
ｖ」信号３１と、「ＴｘＥｎｂ＊」信号３２と、「Ｔｘ
ＳＯＣ」信号３３と、「ＴｘＤＡＴＡ」信号３４とをそ
れぞれ通す信号線を束ねた送信側のＵＴＯＰＩＡバスの
集合である。

【００３８】また、３１１、３１２、３１３は、ＰＨＹ
レイヤ処理部１１、１２、１３がそれぞれＡＴＭレイヤ
処理部２０に対してデータ受信可能であることを示す
「ＴｘＣｌａｖ」信号であり、ＰＨＹレイヤ処理部１
１、１２、１３とそれぞれ１対１で対応している。

【００３９】また、３ｂは、ＰＨＹレイヤ処理部１１、
１２、１３のそれぞれに割当てられたアドレスの中から
選択したアドレスを示す５ビット幅の「ＴｘＡｄｄｒ」
信号である。

【００４０】１１ａ、１２ａ、１３ａは、ＰＨＹレイヤ
処理部１１、１２、１３にそれぞれ割当てられたアドレ
スである。

【００４１】例えば、図１８に示した送信側のインタフ
ェースの構成においては、ＰＨＹレイヤ処理部１１には
２個のアドレス１１ａ（＃０と＃１）が割当てられてい
る。これは、ＰＨＹレイヤ処理部１１において処理する
デバイスまたは装置が２個のポートを持っていることを
示している。

【００４２】次に、図１８に示した送信側のインタフェ
ースの構成における動作について説明する。

【００４３】まず、ＡＴＭレイヤ処理部２０は、ＰＨＹ
レイヤ処理部１１、１２、１３にそれぞれ割当てられた
アドレスの内の１個をラウンドロビンまたは固定優先順
位などの方式を用いて選択し、「ＴｘＡｄｄｒ」信号３
ｂへアドレスを出力する。

【００４４】ＰＨＹレイヤ処理部１１、１２、１３の内
「ＴｘＡｄｄｒ」信号３ｂによって選択されたＰＨＹレ
イヤ処理部（例えば１１）は、「ＴｘＣｌａｖ」信号
（例えば３１１）をアサートする。

【００４５】ここで、「ＴｘＡｄｄｒ」信号３ｂの値
（アドレス）が＃１であった場合は、ＰＨＹレイヤ処理
部１１が選択されたことになる。選択されたＰＨＹレイ
ヤ処理部１１は、ＡＴＭセルを受信可能である場合に
は、「ＴｘＣｌａｖ」信号３１１をアサートする。

【００４６】以降のセル転送手順は、図１６に示した送
信側のインタフェースの構成における動作の説明と同様
であるので、説明を省略する。

【００４７】図１９は、前記仕様書に記載された「ＡＴ
ＭＦｏｒｕｍＵＴＯＰＩＡＬｅｖｅｌ２」の仕
様における受信側のインタフェースの構成を示す図であ
る。

【００４８】図１９において、１１、１２、１３はそれ
ぞれＰＨＹレイヤ処理部であり、２０はＡＴＭレイヤ処
理部である。

【００４９】また、３ｒは、図１７における「ＲｘＣｌ
ａｖ」信号３６と、「ＲｘＥｎｂ＊」信号３７と、「Ｒ
ｘＳＯＣ」信号３８と、「ＲｘＤＡＴＡ」信号３９とを
それぞれ通す信号線を束ねた受信側のＵＴＯＰＩＡバス
の集合である。

【００５０】また、３６１、３６２、３６３は、ＰＨＹ
レイヤ処理部１１、１２、１３がそれぞれＡＴＭレイヤ
処理部２０へ転送するデータを持っていることを示す
「ＲｘＣｌａｖ」信号であり、ＰＨＹレイヤ処理部１
１、１２、１３とそれぞれ１対１で対応している。

【００５１】また、３ｃは、ＰＨＹレイヤ処理部１１、
１２、１３のそれぞれに割当てられたアドレスの中から
選択したアドレスを示す５ビット幅の「ＲｘＡｄｄｒ」
信号である。

【００５２】１１ａ、１２ａ、１３ａは、ＰＨＹレイヤ
処理部１１、１２、１３にそれぞれ割当てられたアドレ
スである。

【００５３】例えば、図１９に示した例においては、Ｐ
ＨＹレイヤ処理部１１には２個のアドレス１１ａ（＃０
と＃１）が割当てられている。これは、ＰＨＹレイヤ処
理部１１において処理するデバイスまたは装置が２個の
ポートを持っていることを示している。

【００５４】次に、図１９に示した受信側のインタフェ
ースの構成例における動作について説明する。

【００５５】まず、ＡＴＭレイヤ処理部２０は、ＰＨＹ
レイヤ処理部１１、１２、１３にそれぞれ割当てられた
アドレスの１個をラウンドロビンまたは固定優先順位な
どの方式を用いて選択し、「ＲｘＡｄｄｒ」信号３ｃへ
アドレスを出力する。

【００５６】ＰＨＹレイヤ処理部１１、１２、１３の
内、「ＲｘＡｄｄｒ」信号３ｃによって選択されたＰＨ
Ｙレイヤ処理部（例えば１１）は、「ＲｘＣｌａｖ」信
号（例えば３６１）をアサートする。

【００５７】ここで、「ＲｘＡｄｄｒ」信号３ｃの値
（アドレス）が＃１であった場合は、ＰＨＹレイヤ処理
部１１が選択されたことになる。選択されたＰＨＹレイ
ヤ処理部１１は、ＡＴＭレイヤ処理部２０へ転送するＡ
ＴＭセルを持っている場合は、「ＲｘＣｌａｖ」信号３
６１をアサートする。

【００５８】以降のセル転送手順は、図１７に示した受
信側のインタフェースの構成における動作の説明と同様
であるので、説明を省略する。

【００５９】なお、前記仕様書に記載された「ＡＴＭ
ＦｏｒｕｍＵＴＯＰＩＡ」（Ｌｅｖｅｌ１、２）の
仕様に含まれるクロック信号や制御信号のうち、本発明
に直接関与しない信号および信号線は図中における表記
を省略すると共に、明細書本文における説明を省略して
いる。

【００６０】

【発明が解決しようとする課題】従来のこの種の通信装
置においては、図１４に示した「ＭＡＴＭ−１ＰＨＹ」
の参照モデルと図１５に示した「ＭＡＴＭ−ＭＰＨＹ」
の参照モデルとについては、規格における仕様（送信側
および受信側のインタフェースの構成）が決定されてい
ない。

【００６１】特に、前記「ＭＡＴＭ−ＭＰＨＹ」の参照
モデルに対応する通信装置を実現する場合には、ＡＴＭ
スイッチなど複雑な構成が必要になる。一方、前記「Ｍ
ＡＴＭ−１ＰＨＹ」の参照モデルに対応する通信装置を
実現する場合には、ＡＴＭスイッチなどの複雑な構成を
用いないで実現することができるので、構成を簡略化し
た安価な通信装置を実現することができる。

【００６２】また、前記「ＭＡＴＭ−１ＰＨＹ」の参照
モデルに対応する通信装置を実現する場合において、Ａ
ＴＭスイッチなどの構成を用いることも可能であるが、
例えば、ＡＴＭスイッチではＡＴＭセルのヘッダやルー
ティングヘッダなどの宛先情報を見る機構が必須であ
り、そのための回路が必要であるなど構成が冗長であっ
た。

【００６３】また、外部装置として例えばＡＴＭ交換機
をＰＨＹレイヤ処理部に接続して使用する場合、ＡＴＭ
スイッチを用いる構成では通信装置のＡＴＭ交換機との
外部インタフェースにおける多重度が上がらず、外部イ
ンタフェースの伝送路帯域を有効に利用することができ
ない。

【００６４】本発明は上記のような課題を解決するため
になされたものであって、大きくは「ＭＡＴＭ−１ＰＨ
Ｙ」の参照モデルに対応する複数の通信装置を接続した
通信システムの構成を実現することを目的とする。

【００６５】本発明に係る第１の目的は、複数の通信装
置をスタックケーブルなどを用いて外部接続することを
可能とし、外部インタフェースの伝送路帯域を複数の通
信装置によって有効に利用でき、前記通信装置や前記通
信装置の内部モジュールの故障時における迂回経路の設
定を容易にすることができる通信システムを得ることで
ある。

【００６６】本発明に係る第２の目的は、複数の通信装
置をスタックケーブルなどを用いて数珠状に外部接続す
ることを可能とし、外部インタフェースの伝送路帯域を
複数の通信装置によって有効に利用でき、前記通信装置
や前記通信装置の内部モジュールの故障時における迂回
経路の設定を容易にすることができる通信システムを得
ることである。

【００６７】本発明に係る第３の目的は、複数の通信装
置をスタックケーブルなどを用いてスター状に外部接続
することを可能とし、外部インタフェースの伝送路帯域
を複数の通信装置によって有効に利用でき、前記通信装
置や前記通信装置の内部モジュールの故障時における迂
回経路の設定を容易にすることができる、通信装置間の
接続の自由度を更に柔軟にすることができる通信システ
ムを得ることである。

【００６８】本発明に係る第４の目的は、通信装置にお
ける拡張ＵＴＯＰＩＡバス間においてそれぞれ参照する
クロック信号にずれがあった場合や、スタックケーブル
内において遅延が問題になる場合でも、データの取りこ
ぼしがない正しい通信をすることができる通信システム
を得ることである。

【００６９】本発明に係る第５の目的は、外部装置とし
て例えばＡＴＭ交換機をＰＨＹレイヤ処理部に接続して
使用する場合、通信装置のＡＴＭ交換機との外部インタ
フェースにおける多重度が向上し、外部インタフェース
の伝送路帯域を有効に利用することができる通信システ
ムを得ることである。

【００７０】

【課題を解決するための手段】本発明に係る第１の通信
システムは、物理レイヤのプロトコルを処理する１つの
物理レイヤ処理手段と、物理レイヤよりも上位のレイヤ
のプロトコルを処理する相互接続された複数の上位レイ
ヤ処理手段と、前記１つの物理レイヤ処理手段と前記相
互接続された複数の上位レイヤ処理手段とを接続する内
部接続手段とをそれぞれ備えた複数の通信装置と、前記
通信装置における前記上位レイヤ処理手段を別の前記通
信装置の前記内部接続手段に接続する外部接続手段とを
備えたことを特徴とする。

【００７１】本発明に係る第２の通信システムは、前記
外部接続手段は、前記通信装置における１個の前記上位
レイヤ処理手段をそれぞれ別の前記通信装置の前記内部
接続手段に接続し、前記通信装置を数珠状に接続するこ
とを特徴とする。

【００７２】本発明に係る第３の通信システムは、前記
外部接続手段は、前記通信装置における複数の前記上位
レイヤ処理手段をそれぞれ別の前記通信装置の前記内部
接続手段に接続し、前記通信装置をスター状に接続する
ことを特徴とする。

【００７３】本発明に係る第４の通信システムは、前記
通信装置において、前記外部接続手段と接続する前記上
位レイヤ処理手段または前記内部接続手段は、先入先出
方式のメモリを備えたことを特徴とする。

【００７４】本発明に係る第５の通信システムは、前記
通信装置において、前記物理レイヤ処理手段は、外部装
置と接続する第２の外部接続手段を備えたことを特徴と
する。

【００７５】

【発明の実施の形態】実施の形態１．以下、本発明に係
る通信システムについて、図を用いて説明する。

【００７６】本発明に係る通信装置は、図１４に示した
「ＭＡＴＭ−１ＰＨＹ」の参照モデルに対応した通信装
置である。図１４におけるＵＴＯＰＩＡバス３０は、本
発明における通信装置においては後述する拡張ＵＴＯＰ
ＩＡバスとなる。なお、前記拡張ＵＴＯＰＩＡバスは、
前記特許請求の範囲に記載された「内部接続手段」の１
実施の形態である。

【００７７】まず、本発明に係る実施の形態１による通
信装置における送信側および受信側のインタフェースの
構成例を説明する。

【００７８】図１は、本発明に係る実施の形態１による
通信装置における送信側のインタフェースの構成を示す
図である。

【００７９】図１において、１０はＰＨＹレイヤ処理
部、２１、２２、２３は、それぞれＡＴＭレイヤ処理部
である。なお、ＰＨＹレイヤ処理部１０は、前記特許請
求の範囲に記載された「物理レイヤ処理手段」の１実施
の形態である。また、ＡＴＭレイヤ処理部２１，２２，
２３は、前記特許請求の範囲に記載された「上位レイヤ
処理手段」の１実施の形態である。

【００８０】また、４２はＡＴＭレイヤ処理部２１、２
２、２３のデータがそれぞれ有効であることを示す「Ｔ
ｘＥｎｂ＊」信号、４３はＡＴＭレイヤ処理部２１、２
２、２３からＰＨＹレイヤ処理部１０へ転送するデータ
の先頭を示すパルス信号である「ＴｘＳＯＣ」信号、４
４は８ビットまたは１６ビットのデータを伝送するデー
タバスとなる「ＴｘＤＡＴＡ」信号である。

【００８１】また、４ｔは、「ＴｘＥｎｂ＊」信号４２
と、「ＴｘＳＯＣ」信号４３と、「ＴｘＤＡＴＡ」信号
４４とをそれぞれ通す信号線を束ねた送信側の拡張ＵＴ
ＯＰＩＡバスの集合である。これらの信号線は、図１８
に示したＵＴＯＰＩＡバス３ｔに相当する。

【００８２】また、４０１、４０２、４０３は、ＡＴＭ
レイヤ処理部２１、２２、２３がそれぞれＰＨＹレイヤ
処理部１０へ転送するデータが存在する場合に、送信リ
クエストとしてアサートする「ＴｘＲｅｑ」信号であ
る。

【００８３】また、４１１、４１２、４１３は、ＡＴＭ
レイヤ処理部２１、２２、２３からそれぞれ送信するデ
ータをＰＨＹレイヤ処理部１０が受信可能であることを
示す「ＴｘＣｌａｖ」信号である。

【００８４】次に、図１に示した送信側のインタフェー
スの構成における動作について説明する。

【００８５】まず、ＰＨＹレイヤ処理部１０は、ＡＴＭ
レイヤ処理部２１、２２、２３からＰＨＹレイヤ処理部
１０へそれぞれ送信リクエストした「ＴｘＲｅｑ」信号
４０１、４０２、４０３から、ラウンドロビンまたは固
定優先順位などの方式によって、その内の１個のＡＴＭ
処理部を選択し、対応する「ＴｘＣｌａｖ」信号をアサ
ートする。

【００８６】例えば、ＰＨＹレイヤ処理部がＡＴＭレイ
ヤ処理部２１を選択した場合は、ＰＨＹ処理部１０は
「ＴｘＣｌａｖ」信号４１１をアサートする。ＡＴＭレ
イヤ処理部２１は、「ＴｘＣｌａｖ」信号４１１がアサ
ートされている間は、ＰＨＹレイヤ処理部１０へデータ
を転送することができる。

【００８７】データを転送する以降の手順は、図１６に
示した送信側のインタフェースにおける説明と同様であ
る。即ち、「ＴｘＥｎｂ＊」信号４１をアサートすると
共に、「ＴｘＤＡＴＡ」信号４４によってＡＴＭセルを
ＰＨＹレイヤ処理部１０へ転送する。この場合、ＡＴＭ
セルの先頭においては、「ＴｘＳＯＣ」信号４３をアサ
ートする。

【００８８】ここで、ＡＴＭレイヤ処理部２１に複数の
ＡＴＭセルがある場合は、１セルを転送する毎に「Ｔｘ
Ｃｌａｖ」信号４１１をネゲートしても良く、連続して
転送しても良い。

【００８９】図１に示した送信側の拡張ＵＴＯＰＩＡバ
スの集合４ｔは、前述のように、「ＴｘＥｎｂ＊」信号
４２、「ＴｘＳＯＣ」信号４３、「ＴｘＤＡＴＡ」信号
４４を束ねたものであるが、その束ね方（多重化方法）
として、前記信号の全てを多重化する方法、一部を多重
化する方法、全てを多重化しない方法の３種類が考えら
れる。

【００９０】図２は、本発明に係る実施の形態１による
通信装置における拡張ＵＴＯＰＩＡバスの多重化構成
（２例）を示す図であり、図１に示した送信側の拡張Ｕ
ＴＯＰＩＡバスの集合４ｔを実際に実現する場合の構成
を示した図である。

【００９１】図２において、１０はＰＨＹレイヤ処理
部、２１、２２、２３はそれぞれＡＴＭレイヤ処理部で
ある。

【００９２】また、４ｔは、送信側の拡張ＵＴＯＰＩＡ
バス信号線の内、送信イネーブル信号（「ＴｘＥｎｂ
＊」信号４２）、送信先頭パルス信号（「ＴｘＳＯＣ」
信号４３）、送信データ信号（「ＴｘＤＡＴＡ」信号４
４）とを多重化した信号の信号線を示している。

【００９３】これらの各信号の内容については、既に図
１に示した通信装置における構成の説明において記述し
ているので、説明を省略する。

【００９４】また、４ａ、４ｂ、４ｃは、それぞれＡＴ
Ｍレイヤ処理部２１、２２、２３から送信される信号の
信号線を示しており、４ａは、送信イネーブル信号
（「ＴｘＥｎｂ＊」信号４２ａ）と、送信先頭パルス信
号（「ＴｘＳＯＣ」信号４３ａ）と、送信データ信号
（ＴｘＤＡＴＡ４４ａ）とを通す信号線である。

【００９５】また、４ｂは、送信イネーブル信号（「Ｔ
ｘＥｎｂ＊」信号４２ｂ）と、送信先頭パルス信号
（「ＴｘＳＯＣ」信号４３ｂ）と、送信データ信号（Ｔ
ｘＤＡＴＡ４４ｂ）とを通す信号線である。

【００９６】また、４ｃは、送信イネーブル信号（「Ｔ
ｘＥｎｂ＊」信号４２ｃ）と、送信先頭パルス信号
（「ＴｘＳＯＣ」信号４３ｃ）と、送信データ信号
（「ＴｘＤＡＴＡ」信号４４ｃ）とを通す信号線であ
る。

【００９７】また、１５は、信号線４ａ、４ｂ、４ｃの
それぞれを通る信号を多重化する多重部である。多重部
１５は、例えば、セレクタによる多重化方式またはバッ
ファＩＣによるバスドライブ選択方式により信号の多重
化を行う。

【００９８】図２において、「構成例１」は多重部１５
を伴う構成であり、「構成例２」は多重部１５を伴わな
い構成である。「構成例２」の場合、例えば、ＰＨＹレ
イヤ処理部１０がＬＳＩであった場合、ＰＨＹレイヤ処
理部１０がＡＴＭレイヤ処理部２１、２２、２３のそれ
ぞれに対してパラレルに接続したものとみなすことがで
きる。

【００９９】また、送信データ信号（「ＴｘＤＡＴＡ」
信号４４ａ、４４ｂ、４４ｃ）については、「構成例
１」に示したように多重化し、その他の信号（制御信
号）については、「構成例２」に示したような構成をと
っても良い。

【０１００】図３は、本発明に係る実施の形態１による
通信装置の送信側のインタフェースにおけるデータ転送
手順を示すシーケンス図である。

【０１０１】図３において、１０はＰＨＹレイヤ処理
部、２０はＡＴＭレイヤ処理部である。次に、図３に示
したシーケンス図を用いて図１を参照しながら動作につ
いて説明する。

【０１０２】まず、ＡＴＭレイヤ処理部２０からＰＨＹ
レイヤ処理部１０へ、ポート２への転送リクエスト信号
（「ＴｘＲｅｑ」信号４０２）をアサートする（ステッ
プＳ１）。

【０１０３】次に、ＰＨＹレイヤ処理部１０からＡＴＭ
レイヤ処理部２０へポート２のアベイラブル信号（「Ｔ
ｘＣｌａｖ」信号４１２）をアサートする（ステップＳ
２）。

【０１０４】次に、ＡＴＭレイヤ処理部２０からＰＨＹ
レイヤ処理部１０へ「ＴｘＳＯＣ」信号４２ｂと、「Ｔ
ｘＥｎｂ＊」信号４３ｂと、「ＴｘＤａｔａ」信号４４
ｂとからなるＡＴＭセルを転送する（ステップＳ３）。

【０１０５】次に、ＡＴＭレイヤ処理部２０からＰＨＹ
レイヤ処理部１０へ、ＡＴＭポート１への転送リクエス
ト信号（「ＴｘＲｅｑ」信号４０１）アサートすると同
時期に、ポート３への転送リクエスト信号（「ＴｘＲｅ
ｑ」信号４０３）をアサートする。

【０１０６】ＰＨＹレイヤ処理部１０において複数の転
送リクエスト信号のアサートを重ねて検出した場合、Ｐ
ＨＹレイヤ処理部１０においては、固定優先順位または
ラウンドロビンなどの方式により、ＡＴＭセル転送ポー
トの順位を決定する（ステップＳ４）。図３に示した例
では、ポート１が先に選択されている。

【０１０７】次に、ＰＨＹレイヤ処理部１０からＡＴＭ
レイヤ処理部２０へポート１のアベイラブル信号（「Ｔ
ｘＣｌａｖ」信号４１１）をアサートする（ステップＳ
５）。

【０１０８】次に、ＡＴＭレイヤ処理部２０からＰＨＹ
レイヤ処理部１０へ「ＴｘＳＯＣ」信号４２ａと、「Ｔ
ｘＥｎｂ＊」信号４３ａと、「ＴｘＤａｔａ」信号４４
ａからなるＡＴＭセルを転送する（ステップＳ６）。

【０１０９】次に、ＰＨＹレイヤ処理部１０からＡＴＭ
レイヤ処理部２０へポート３のアベイラブル信号（「Ｔ
ｘＣｌａｖ」信号４１３）をアサートする（ステップＳ
７）。

【０１１０】次に、ＡＴＭレイヤ処理部２０からＰＨＹ
レイヤ処理部１０へ「ＴｘＳＯＣ」信号４２ｃと、「Ｔ
ｘＥｎｂ＊」信号４３ｃと、「ＴｘＤａｔａ」信号４４
ｃとからなるＡＴＭセルを転送する（ステップＳ８）。

【０１１１】なお、ポート１、２、３の位置は、それぞ
れ、図１に示したＡＴＭレイヤ処理部２１、２２、２３
に対応している。

【０１１２】図４は、本発明に係る実施の形態１による
通信装置における受信側のインタフェースの構成を示す
図である。

【０１１３】図４において、１０はＰＨＹレイヤ処理部
であり、２１、２２、２３はそれぞれＡＴＭレイヤ処理
部である。

【０１１４】また、４８はＰＨＹレイヤ処理部１０から
ＡＴＭレイヤ処理部２１、２２、２３へそれぞれ転送す
るデータの先頭を示すパルス信号である「ＲｘＳＯＣ」
信号、４９は８ビットまたは１６ビットのデータを伝送
するデータバスとなる「ＲｘＤＡＴＡ」信号である。

【０１１５】「ＲｘＳＯＣ」信号４８を通す信号線と
「ＲｘＤＡＴＡ」信号４９とを通す信号線は、それぞれ
図１７に示した従来の通信装置における「ＲｘＳＯＣ」
信号３８を通す信号線と「ＲｘＤＡＴＡ」信号３９を通
す信号線とに相当する。

【０１１６】また、４ｒは、「ＲｘＳＯＣ」信号４８
と、「ＲｘＤＡＴＡ」信号４９とをそれぞれ通す信号線
を束ねた受信側拡張ＵＴＯＰＩＡバスの集合である。

【０１１７】また、４６１、４６２、４６３は、それぞ
れＰＨＹレイヤ処理部１０がデータ受信可能である時に
アサートする「ＲｘＣｌａｖ」信号を通す信号線であ
り、それぞれのＡＴＭレイヤ処理部２１、２２、２３と
１対１で対応している。

【０１１８】また、４７１、４７２、４７３は、ＡＴＭ
レイヤ処理部２１、２２、２３がそれぞれデータ受信可
能であることを示す「ＲｘＥｎｂ＊」信号である。

【０１１９】図４に示した本発明に係る実施の形態１に
よる通信装置の受信側におけるインタフェースの構成の
動作については、図１７に示した従来の通信装置の受信
側におけるインタフェースの構成の動作と以下の１点を
除き基本的に同一であるので、説明を省略する。

【０１２０】即ち、従来の通信装置との相違点は、ＰＨ
Ｙレイヤ処理部がどのＡＴＭレイヤ処理部２１、２２、
２３を選択し、それぞれに対応する「ＲｘＣｌａｖ」信
号４６１、４６２、４６３をアサートするかは、受信し
たＡＴＭセルの宛先などに依存することである。

【０１２１】例えば、ＡＴＭレイヤ処理部２１が選択さ
れた場合、選択されなかったＡＴＭレイヤ処理部２２、
２３は、それぞれ、「ＲｘＥｎｂ＊」信号４７２、４７
３をアサートしない。また、受信側の拡張ＵＴＯＰＩＡ
バス４ｒを通じて同報により転送されて来るデータは廃
棄する。

【０１２２】図５は、本発明に係る実施の形態１による
通信装置における受信側のインタフェースの別な構成を
示す図である。

【０１２３】図５において、２０は、ＡＴＭレイヤ処理
部２１、２２、２３の総体を示している。また、４ｒ
は、受信側の拡張ＵＴＯＰＩＡバスの集合であり、図４
において説明したものと同一である。

【０１２４】また、４６は、ＰＨＹレイヤ処理部１０が
データの受信が可能である時にアサートする「ＲｘＣｌ
ａｖ」信号である。

【０１２５】また、４７は、ＡＴＭレイヤ処理部２１、
２２、２３がそれぞれデータの受信が可能であることを
示す「ＲｘＥｎｂ＊」信号である。

【０１２６】図５に示したような構成をとることが可能
となる条件は、ＡＴＭレイヤ処理部２１、２２、２３が
それぞれＡＴＭセルのヘッダを識別する手段を持ってお
り、且つ、その処理速度が受信側の拡張ＵＴＯＰＩＡバ
ス４ｒに対してボトルネックとならない場合に限られ
る。

【０１２７】前記各ＡＴＭレイヤ処理部２１、２２、２
３においては、それぞれ、自身宛のＡＴＭセルはＡＴＭ
セル分解処理とＡＴＭより上位のプロトコルを処理し、
自身宛以外のＡＴＭセルは廃棄する。

【０１２８】「１ＡＴＭ−ＭＰＨＹ」の参照モデルに対
応した従来の通信装置においては、１個のＡＴＭレイヤ
処理部２０に対して複数のＰＨＹレイヤ処理部１１、１
２、……、１ｍが対応していた。

【０１２９】そこで、前記仕様書に記載された「ＡＴＭ
ＦｏｒｕｍＵＴＯＰＩＡＬｅｖｅｌ２」の仕様
においては、図１８に示す「ＴｘＡｄｄｒ」信号や図１
９に示す「ＲｘＡｄｄｒ」信号３ｃのように、ＰＨＹレ
イヤ処理部１１、１２、……、１ｍのそれぞれに割当て
られたアドレスの中から選択したアドレスを示す５ビッ
ト幅のアドレス信号を用いていた。

【０１３０】しかし、「ＭＡＴＭ−１ＰＨＹ」の参照モ
デルに対応する本発明に係る通信装置においては、１個
のＡＴＭレイヤ処理部から見た場合、１個のＰＨＹレイ
ヤ処理部が対応する。そこで、ＰＨＹレイヤ処理部のア
ドレス（ポート）を識別する必要がないので、上記アド
レスを示す５ビット幅のアドレス信号を削除した。

【０１３１】また、それに相応する信号として前述の
「ＴｘＲｅｑ」信号４０１、４０２、４０３を追加し
た。これは、ＰＨＹレイヤ処理部１０に対して複数のＡ
ＴＭレイヤ処理部２１、２２、２３からリクエストがあ
った場合に、ＰＨＹレイヤ１０が複数のＡＴＭレイヤ処
理部２１、２２、２３の中から１つを選択するために設
けたものである。

【０１３２】以上の２点が、「ＵＴＯＰＩＡバス」３
ｒ、３ｔを「拡張ＵＴＯＰＩＡバス」４ｒ、４ｔへ「拡
張」した点である。

【０１３３】以上、図１乃至図５に示したインタフェー
スの構成により、本発明に係る実施の形態１による通信
装置においては、複数のＡＴＭレイヤ処理部と１個のＰ
ＨＹレイヤ処理部とから構成される「ＭＡＴＭ−１ＰＨ
Ｙ」の参照モデルに対応したインタフェースの構成を実
現することができる。

【０１３４】実施の形態２．次に、前述した本発明に係
る実施の形態１による通信装置のインタフェースの構成
を応用し、複数の前記通信装置をスタックケーブル接続
した通信システムを構成することができる。

【０１３５】以下では、本発明に係る実施の形態２によ
る通信システムの構成と動作について説明する。

【０１３６】図６は、本発明に係る実施の形態２による
通信システムにおける送信側の参照モデルを示す図であ
る。

【０１３７】図６において、１、２はそれぞれ通信装置
である。また、１０１、１０２はそれぞれ通信装置１、
２において物理レイヤのプロトコルを処理するＰＨＹレ
イヤ処理部である。なお、ＰＨＹレイヤ処理部１０１、
１０２は、そおれぞれ、前記特許請求の範囲に記載され
た「物理レイヤ処理手段」の１実施の形態である。

【０１３８】また、２１、２２はそれぞれ通信装置１に
おいて物理レイヤよりも上位のプロトコルを処理するＡ
ＴＭレイヤ処理部である。また、２３、２４はそれぞれ
通信装置２において物理レイヤよりも上位のプロトコル
を処理するＡＴＭレイヤ処理部である。なお、ＡＴＭレ
イヤ処理部２１、２２、２３、２４は、それぞれ、前記
特許請求の範囲に記載された「上位レイヤ処理手段」の
１実施の形態である。

【０１３９】また、８１、８２はそれぞれ通信装置１、
２において物理レイヤと物理レイヤよりも上位のレイヤ
との送信側のインタフェースをとる拡張ＵＴＯＰＩＡバ
スである。なお、拡張ＵＴＯＰＩＡバスは、前記特許請
求の範囲に記載された「内部接続手段」の１実施の形態
である。

【０１４０】また、８５は通信装置１と通信装置２とを
接続するために設けられたスタックケーブル、６０は通
信装置１におけるＡＴＭレイヤ処理部２２の中に設けら
れた先入先出（ＦＩＦＯ）方式のメモリである。

【０１４１】また、５は通信装置１の外部装置に対する
一実施の形態としてのＡＴＭ交換機であり、８はＡＴＭ
交換機５などの外部装置と通信装置１におけるＰＨＹレ
イヤ処理部１０１とを接続するために設けられた送信側
のインタフェースである接続インタフェースである。な
お、接続インタフェース８は、前記特許請求の範囲に記
載された「第２の外部接続手段」の１実施の形態であ
る。

【０１４２】なお、図６中、○印はオープン（接続無
し）であることを示している。このような構成にするこ
とにより、通信装置１と通信装置２とを同一のモジュー
ルで実現することができる。

【０１４３】外部インタフェース８は、例えば、伝送媒
体としては、光ファイバケーブル（１５５．５２Ｍｂｐ
ｓ）、同軸ケーブル（４４．７３６Ｍｂｐｓ）、ツイス
トペアケーブルなどがある。

【０１４４】また、伝送プロトコルとしては、例えば、
ＳＤＨ（ＳＯＮＥＴ）、ＤＳ３、ＩＳＤＮのＵＮＩなど
がある。

【０１４５】これらの伝送媒体および伝送プロトコル
は、ＩＴＵ−Ｔ、ＴＴＣ、ＡＮＳＩ、ＡＴＭ−Ｆｏｒｕ
ｍなど標準化団体によって規定されている一般的なもの
である。

【０１４６】スタックケーブル８５は、例えば、伝送媒
体としては、リボンケーブル、ツイストペアケーブルな
どを使用する。

【０１４７】また、伝送信号は、ＴＴＬ、ＥＣＬ、ＰＥ
ＣＬ、ＬＶＤＳ（ＩＥＥＥ１５９６．３）など基板上の
デジタル信号線レベルとして一般的なものを使用する。

【０１４８】なお、通信装置１と通信装置２とでシグナ
ルグランドのレベルが異なる場合は、単純にＴＴＬなど
で接続することができないので、調整回路が必要であ
る。

【０１４９】スタックケーブル８５内の信号線は、拡張
ＵＴＯＰＩＡバス８２であり、送信リクエスト「ＴｘＲ
ｅｑ」信号、送信アベイラブル「ＴｘＣｌａｖ」信号、
送信イネーブル「ＴｘＥｎｂ＊」信号、送信先頭パルス
「ＴｘＳＯＣ」信号、送信データ「ＴｘＤＡＴＡ」信号
（以上図示せず）からなる。

【０１５０】なお、通信装置１と通信装置２とで拡張Ｕ
ＴＯＰＩＡバスの参照クロックが非同期の場合は、更
に、クロック「ＴｘＣＬＫ」信号（図示せず）が必要と
なる。

【０１５１】以上の構成によって、拡張ＵＴＯＰＩＡバ
ス８２上で転送されるＡＴＭセルは、論理的にはＰＨＹ
レイヤ処理部１０２とＡＴＭレイヤ処理部２２へ同報さ
れる。また、ＰＨＹレイヤ処理部１０２は概念的に存在
し、ＰＨＹレイヤ処理部１０２の機能は停止状態となっ
ている。

【０１５２】また、先入先出（ＦＩＦＯ）方式のメモリ
６０は、スタックケーブル８５を介して通信装置２から
転送されたＡＴＭセルを一旦蓄積する。通信装置２から
見た場合、通信装置１のＡＴＭレイヤ処理部２２はＰＨ
Ｙレイヤ処理部１０２とみなされる。

【０１５３】通信装置１の拡張ＵＴＯＰＩＡバス８１と
通信装置２の拡張ＵＴＯＰＩＡバス８２とで参照するク
ロック信号に全くずれが無く、且つ、スタックケーブル
８５内での遅延が問題にならない場合は、先入先出（Ｆ
ＩＦＯ）方式のメモリ６０は不要である。

【０１５４】図６において通信装置１に先入先出（ＦＩ
ＦＯ）方式のメモリ６０を入れない場合は、論理的には
拡張ＵＴＯＰＩＡバス８１と拡張ＵＴＯＰＩＡバス８２
とが一体となる。

【０１５５】また、概念的には、一体化した拡張ＵＴＯ
ＰＩＡバス８１、８２に対して、１個のＰＨＹレイヤ処
理部１０１と３個のＡＴＭレイヤ処理部２１、２３、２
４とが接続された「ＭＡＴＭ−１ＰＨＹ」の参照モデル
となる。

【０１５６】図７は、本発明に係る実施の形態２による
通信システムにおける図６に示した通信装置１の送信側
の回路構成を示す図である。

【０１５７】図７において、１は通信装置、１０は通信
装置１におけるＰＨＹレイヤ処理部、２１は通信装置１
におけるＡＴＭレイヤ処理部、２２は通信装置１におけ
るスタックケーブル接続のインタフェースとなるＡＴＭ
レイヤ処理部である。

【０１５８】また、８は通信装置１におけるＰＨＹレイ
ヤ処理部１０とＡＴＭ交換機などの外部装置（図示せ
ず）とを接続するためのインタフェースである外部イン
タフェースである。

【０１５９】また、６ｒ、６ｔはそれぞれ通信装置１と
通信装置１とは別の通信装置（図示せず）とをスタック
ケーブル（図示せず）を用いて接続するためのインタフ
ェースであるスタックケーブルインタフェースである。

【０１６０】また、６３ａは送信すべきＡＴＭセルを組
立てるＳＡＲレイヤ処理部、６３ｂ，６３ｔはＥＣＬ、
ＰＥＣＬ、ＬＶＤＳなどによるドライバＩＣ、４４ａは
ＳＡＲレイヤ処理部６３ａが組立てたＡＴＭセルから成
る送信データ「ＴｘＤＡＴＡ」信号、４４ｂはドライバ
６３ｂを介してスタックケーブルインタフェース６ｒか
ら受取った送信データ「ＴｘＤＡＴＡ」信号である。

【０１６１】また、６０ａ、６０ｂはそれぞれＡＴＭレ
イヤ２１、２２に設けられて送信データ「ＴｘＤＡＴ
Ａ」信号４４ａ、４４ｂを格納する先入先出（ＦＩＦ
Ｏ）方式のメモリである。

【０１６２】また、ｗａは送信データ「ＴｘＤＡＴＡ」
信号４４ａの先入先出（ＦＩＦＯ）方式のメモリ６０ａ
への書込み制御を行うためにＳＡＲレイヤ処理部６３ａ
から出力されたメモリライト制御信号である。

【０１６３】また、ｗｂは送信データ「ＴｘＤＡＴＡ」
信号４４ｂの先入先出（ＦＩＦＯ）方式のメモリ６０ｂ
への書込み制御を行うためにドライバ６３ｂから出力さ
れたメモリライト制御信号である。

【０１６４】また、６２ａ、６２ｂはそれぞれ先入先出
（ＦＩＦＯ）方式のメモリ６０ａ、６０ｂに格納された
送信データ「ＴｘＤＡＴＡ」信号４４ａ、４４ｂの読出
し制御を行う制御部である。

【０１６５】また、６５ａ、６５ｂはそれぞれ先入先出
（ＦＩＦＯ）方式のメモリ６０ａ、６０ｂに格納された
送信データ「ＴｘＤＡＴＡ」信号４４ａ、４４ｂの読出
し制御を行うドライバＩＣである。

【０１６６】また、ｃａ、ｃｂはそれぞれ先入先出（Ｆ
ＩＦＯ）方式のメモリ６０ａ、６０ｂに格納されるＡＴ
Ｍセルの数をカウントするセルカウンタである。

【０１６７】また、ｒａ、ｒｂはそれぞれ先入先出（Ｆ
ＩＦＯ）方式のメモリ６０ａ、６０ｂからの読出し制御
を行うために制御部６２ａ、６２ｂから出力されたメモ
リリード制御信号である。

【０１６８】また、ｏａ、ｏｂはそれぞれＡＴＭセルの
数をカウントしてセルカウンタｃａ、ｃｂから出力され
たカウンタ出力信号である。

【０１６９】また、ｅａ、ｅｂはそれぞれ先入先出（Ｆ
ＩＦＯ）方式のメモリ６０ａ、６０ｂの読出し制御を行
うために制御部６２ａ、６２ｂからドライバ６５ａ、６
５ｂへ出力されたドライバ出力制御信号である。

【０１７０】なお、メモリライト制御信号ｗａ、ｗｂと
メモリリード制御信号ｒａ、ｒｂとは、それぞれ、レベ
ル信号（イネーブル信号）で実現することも、パルス信
号で実現することも可能であり、何れも機能的には同等
である。

【０１７１】また、４０ａ、４０ｂはそれぞれ送信リク
エスト「ＴｘＲｅｑ」信号、４１ａ、４１ｂはそれぞれ
送信アベイラブル「ＴｘＣｌａｖ」信号、４２ａ、４２
ｂはそれぞれ送信イネーブル「ＴｘＥｎｂ」信号であ
る。

【０１７２】また、４３ａ、４３ｂはそれぞれセル先頭
「ＴｘＳＯＣ」信号、４４は送信データ「ＴｘＤＡＴ
Ａ」信号であり、これらの信号を通す信号線を束ねたも
のが拡張ＵＴＯＰＩＡバスの集合である。

【０１７３】次に、本発明に係る実施の形態２による通
信装置の送信側回路の動作について説明する。

【０１７４】まず、図７に示した通信装置１におけるＡ
ＴＭレイヤ処理部２２の動作について説明する。

【０１７５】送信データ「ＴｘＤＡＴＡ」信号４４ｂと
メモリライト制御信号ｗｂとは、スタックケーブルイン
タフェース６ｒからドライバ６３ｂを介して通信装置１
へ入力される。先入先出（ＦＩＦＯ）方式のメモリ６０
ｂへの書込み動作は、メモリライト制御信号ｗｂによっ
て制御される。

【０１７６】セルカウンタｃｂは、メモリライト制御信
号ｗｂとメモリリード制御信号ｒｂとを監視することに
より、先入先出（ＦＩＦＯ）方式のメモリ６０に格納さ
れるＡＴＭセルの数をカウントし、カウントしたＡＴＭ
セルの数をカウンタ出力信号ｏｂとして出力する。

【０１７７】制御部６２ｂは、セルカウンタｃｂが出力
したカウンタ出力信号ｏｂが１以上の場合、即ち、先入
先出（ＦＩＦＯ）方式のメモリ６０ｂに１個以上のＡＴ
Ｍセルが格納されている場合は、送信リクエスト「Ｔｘ
Ｒｅｑ」信号４０ｂをアサートする。

【０１７８】そして、送信リクエスト「ＴｘＲｅｑ」信
号４０ｂがアサートされている間に、ＰＨＹレイヤ処理
部１０からの送信アベイラブル「ＴｘＣｌａｖ」信号４
１ｂのアサートを受取った場合は、送信イネーブル「Ｔ
ｘＥｎｂ」信号４２ｂをアサートすると共に、メモリリ
ード制御信号ｒｂを先入先出（ＦＩＦＯ）方式のメモリ
６０へ送って先入先出（ＦＩＦＯ）方式のメモリ６０か
ら送信データ（ＡＴＭセル）を読出し、ドライバ出力制
御信号ｅｂをアサートする。

【０１７９】また、ＡＴＭセルの先頭に合せてセル先頭
「ＴｘＳＯＣ」信号４３ｂをアサートする。

【０１８０】ＡＴＭレイヤ処理部２１の動作は、ドライ
バ６３ｂをＳＡＲレイヤ処理部６３ａに置換えること、
即ち、ＳＡＲレイヤ処理部６３ａが送信すべきデータを
ＡＴＭセルに組立て送信データ「ＴｘＤＡＴＡ」信号４
４ａを作成すると共にメモリライト制御信号を出力する
ことを除けば、ＡＴＭレイヤ処理部２２の動作と同様で
あるので、説明を省略する。

【０１８１】次に、通信装置１におけるスタックケーブ
ル接続の接続先へのインタフェースとなる部分（送信側
のスタックケーブルインタフェース６ｔ周辺）の動作に
ついて説明する。

【０１８２】送信データ「ＴｘＤＡＴＡ」信号４４ｔと
メモリライト制御信号４２ｔとは、ドライバ６３ｔを介
してスタックケーブルインタフェース６ｔよりＡＴＭ交
換機などの外部装置（図示せず）へ送信される。

【０１８３】なお、送信データ「ＴｘＤＡＴＡ」信号４
４ｔと送信データ「ＴｘＤＡＴＡ」信号４４とは送信さ
れる信号については同一である。

【０１８４】メモリライト制御信号４２ｔは、接続先の
ＡＴＭ交換機などの外部装置（図示せず）に先入先出
（ＦＩＦＯ）方式のメモリがあることを仮定して、当該
メモリの書込み制御を行う信号である。

【０１８５】なお、メモリライト制御信号４２ｔは、送
信イネーブル「ＴｘＥｎｂ」信号４２ａ、４２ｂの論理
和（ＯＲ）をとって作成しても良く、新たにメモリライ
トパルスを生成しても良い。

【０１８６】図８は、本発明に係る実施の形態２による
通信システムにおける受信側の参照モデルを示す図であ
る。

【０１８７】図８において、９１、９２はそれぞれ通信
装置１、２において物理レイヤと物理レイヤよりも上位
のレイヤとの受信側のインタフェースをとる拡張ＵＴＯ
ＰＩＡバスである。

【０１８８】また、９５は通信装置１と通信装置２とを
接続するために設けられたスタックケーブル、７０は通
信装置２の中に設けられた先入先出（ＦＩＦＯ）方式の
メモリ、９はＡＴＭ交換機などの外部装置と通信装置１
におけるＰＨＹレイヤ処理部１０１とを接続するために
設けられた受信側のインタフェースである接続インタフ
ェースである。

【０１８９】なお、図８中、○印はオープン（接続無
し）であることを示している。このような構成にするこ
とにより、通信装置１と通信装置２とを同一のモジュー
ルで実現することができる。

【０１９０】図８において、前記以外の構成は図６に示
した通信装置の送信側の参照モデルと同一であるので、
説明を省略する。

【０１９１】外部インタフェース９およびスタックケー
ブル９５の物理構成（伝送媒体、伝送プロトコル、伝送
信号）については、図６に示した通信システムの送信側
の参照モデルにおける説明と同一であるので、説明を省
略する。

【０１９２】先入先出（ＦＩＦＯ）方式のメモリ７０
は、スタックケーブル９５を介して通信装置１から転送
されたＡＴＭセルを一旦蓄積する。通信装置１のＰＨＹ
レイヤ処理部１０１から見た場合、通信装置２（先入先
出（ＦＩＦＯ）方式のメモリ７０の入力側）は、ＡＴＭ
レイヤ処理部２２とみなされる。

【０１９３】通信装置１の拡張ＵＴＯＰＩＡバス９１と
通信装置２の拡張ＵＴＯＰＩＡバス９２との間で参照す
るクロック信号に全くずれが無く、且つ、スタックケー
ブルの中において遅延が問題にならないならば、先入先
出（ＦＩＦＯ）方式のメモリ７０は無くても良い。

【０１９４】図８において通信装置２に先入先出（ＦＩ
ＦＯ）方式のメモリ７０を入れない場合は、論理的には
拡張ＵＴＯＰＩＡバス９１と拡張ＵＴＯＰＩＡバス９２
とが一体となる。

【０１９５】また、概念的には、一体化した拡張ＵＴＯ
ＰＩＡバス９１、９２に対して、３個のＡＴＭレイヤ処
理部２１、２３、２４が接続された「ＭＡＴＭ−１ＰＨ
Ｙ」の参照モデルとなる。

【０１９６】図９は、本発明に係る実施の形態２による
通信システムにおける図８に示した通信装置２の受信側
の回路構成を示す図である。

【０１９７】図９において、２は通信装置、１０は通信
装置２におけるＰＨＹレイヤ処理部、２３は通信装置１
におけるＡＴＭレイヤ処理部、２４は通信装置２におい
てスタックケーブル接続のインタフェースとなるＡＴＭ
レイヤ処理部、９は通信装置２におけるＰＨＹレイヤ処
理部１０とＡＴＭ交換機などの外部装置（図示せず）と
を接続するためのインタフェースである外部インタフェ
ースである。

【０１９８】また、７ｒ、７ｔはそれぞれ通信装置２と
通信装置２とは別の通信装置（図示せず）とをスタック
ケーブル（図示せず）を用いて接続するためのインタフ
ェースであるスタックケーブルインタフェースである。

【０１９９】また、７３ｔ、７３ｒはＥＣＬ、ＰＥＣ
Ｌ、ＬＶＤＳなどによるドライバＩＣ、９９ａはドライ
バ７３ｒを介してスタックケーブルインタフェース７ｒ
から受信した受信データ「ＲｘＤＡＴＡ」信号およびセ
ル先頭「ＲｘＳＯＣ」信号である。

【０２００】また、９９ｂはＰＨＹレイヤ処理部１０を
介して外部インタフェース９から受信した受信データ
「ＲｘＤＡＴＡ」信号およびセル先頭「ＲｘＳＯＣ」信
号である。

【０２０１】また、７０は通信装置２内に設けられて受
信データ「ＲｘＤＡＴＡ」信号９９ａを格納する先入先
出（ＦＩＦＯ）方式のメモリである。また、ｗは受信デ
ータ「ＲｘＤＡＴＡ」信号およびセル先頭「ＲｘＳＯ
Ｃ」信号９９ａの先入先出（ＦＩＦＯ）方式のメモリへ
の書込み制御を行うためにドライバ７３ｒから出力され
たメモリライト制御信号である。

【０２０２】また、９９は拡張ＵＴＯＰＩＡバスの受信
データ「ＲｘＤＡＴＡ」信号およびセル先頭「ＲｘＳＯ
Ｃ」信号、ｓは通信装置２がスタックケーブルインタフ
ェース７ｒ接続か外部インタフェース９接続かを選択す
るセレクト信号、７５ａ、７５ｂはセレクト信号ｓを受
取って受信データ「ＲｘＤＡＴＡ」信号およびセル先頭
「ＲｘＳＯＣ」信号９９を通す信号線への出力を制御す
るドライバＩＣである。

【０２０３】また、ｍはドライバＩＣ７５ａ、７５ｂか
ら制御信号を受取ってＡＴＭレイヤ処理部２３、２４へ
の出力を制御する、即ち拡張ＵＴＯＰＩＡバスを制御す
る制御部、ｃは先入先出（ＦＩＦＯ）方式のメモリ７０
に格納されているＡＴＭセルの数ををカウントするセル
カウンタである。

【０２０４】また、９６ａはスタックケーブルインタフ
ェース７ｒ側から受信した受信データを先入先出（ＦＩ
ＦＯ）方式のメモリ７０から取得可能であることを制御
部ｍに知らせるためにセルカウンタｃが出力した受信ア
ベイラブル「ＲｘＣｌａｖ」信号である。

【０２０５】また、９６ｂは外部インタフェース９から
受信した受信データをＰＨＹレイヤ処理部１０から取得
可能であることを制御部ｍに知らせるためにＰＨＹレイ
ヤ処理部１０が出力する受信アベイラブル「ＲｘＣｌａ
ｖ」信号である。

【０２０６】また、９７は拡張ＵＴＯＰＩＡバスを介し
て受信データ「ＲｘＤＡＴＡ」信号およびセル先頭「Ｒ
ｘＳＯＣ」信号９９を受信可能であることを伝えるため
に制御部ｍが出力する受信イネーブル「ＲｘＥｎｂ」信
号である。

【０２０７】また、２１ｗ、２２ｗはそれぞれＡＴＭレ
イヤ処理部２３、２４へ受信データを書込むために制御
部ｍからＡＴＭレイヤ処理部２３、２４へ出力したライ
ト制御信号である。

【０２０８】また、９６は受信アベイラブル「ＲｘＣｌ
ａｖ」信号、９７は受信イネーブル「ＲｘＥｎｂ」信
号、９９は受信データ「ＲｘＤＡＴＡ」信号およびセル
先頭「ＲｘＳＯＣ」信号であり、これらの信号を束ねた
ものが拡張ＵＴＯＰＩＡバスの集合である。

【０２０９】次に、本発明に係る実施の形態２による通
信装置の受信側回路の動作について説明する。

【０２１０】まず、図９に示した通信装置２がスタック
ケーブル接続時（セレクト信号Ｓがスタックケーブル接
続を選択している場合）の動作について説明する。

【０２１１】スタックケーブル接続時は、セレクト信号
ｓによってドライバ７５ａがアクティブとなっている。

【０２１２】受信データ「ＲｘＤＡＴＡ」信号およびセ
ル先頭「ＲｘＳＯＣ」信号９９ａとメモリライト制御信
号ｗとは、スタックケーブルインタフェース７ｒからド
ライバ７３ｒを介して通信装置２へ入力される。

【０２１３】なお、先入先出（ＦＩＦＯ）方式のメモリ
７０への書込み動作は、メモリライト制御信号ｗによっ
て制御される。

【０２１４】セルカウンタｃは、メモリライト制御信号
ｗと受信イネーブル「ＲｘＥｎｂ」信号９７とを監視す
ることにより、先入先出（ＦＩＦＯ）方式のメモリ６０
に蓄積されるＡＴＭセルの数をカウントし、カウントし
たＡＴＭセルの数が１個以上の場合は、受信アベイラブ
ル信号９６ａをアサートする。

【０２１５】制御部ｍは、ドライバ７５ａを介してアサ
ートされた受信アベイラブル信号９６を検出した場合、
受信イネーブル信号９７をアサートし、結果として先入
先出（ＦＩＦＯ）方式のメモリ７０から受信データ「Ｒ
ｘＤＡＴＡ」信号およびセル先頭「ＲｘＳＯＣ」信号９
９が読出され、制御部ｍからＡＴＭレイヤ処理部２３、
２４へ出力されたライト制御信号２１ｗ、２２ｗによっ
てそれぞれＡＴＭレイヤ処理部２１、２２へ転送され
る。

【０２１６】スタックケーブルインタフェース７ｔを介
して通信装置２とスタックケーブル接続された更に別の
通信装置（図示せず）に対して、ＡＴＭレイヤ処理部２
４を介してスタックケーブルインタフェース７ｔから受
信データ「ＲｘＤＡＴＡ」信号およびセル先頭「ＲｘＳ
ＯＣ」信号９９を転送する場合は、ドライバ７３ｔがア
クティブとなり、受信データ「ＲｘＤＡＴＡ」信号およ
びセル先頭「ＲｘＳＯＣ」信号９９とライト制御信号２
２ｗとがスタックケーブルで伝送される。

【０２１７】通信装置２が外部インタフェース９を介し
てＡＴＭ交換機などの外部装置（図示せず）と接続され
ており、ＰＨＹレイヤ処理部１０が機能している場合
は、セレクト信号ｓによってドライバ７５ｂがアクティ
ブとなる。

【０２１８】この場合、ドライバ７５ａは非アクティブ
である。ドライバ７５ｂがアクティブである場合、機能
的には図８に示した通信装置１の状態と同一となる。

【０２１９】通信装置２が外部インタフェース９を介し
てＡＴＭ交換機などの外部装置（図示せず）と接続され
ており、ＰＨＹレイヤ処理部１０が機能している場合の
動作は、従来の通信装置の動作と同様であるので、説明
を省略する。

【０２２０】図７、図９に示した通信装置１、２におい
ては、ドライバＩＣ６５ａ、６５ｂ、７５ａ、７５ｂに
よるバス選択方式を採用した場合を説明したが、ＯＲ回
路によるバス多重方式によって実現しても可能である。

【０２２１】なお、図６、図８に示した通信システムの
構成において、通信装置１、２におけるインタフェース
のデータ転送手順は、実施の形態１で説明した通信装置
におけるインタフェースのデータ転送手順と同様である
ので、説明を省略する。

【０２２２】また、説明を簡略化するため、図６、図８
に示した通信システムの構成においては２段スタック構
成を例として説明したが、３段以上のスタック構成にし
ても良い。この場合は、図６に示した通信装置２と同一
の構成の通信装置を順次通信装置２に数珠状に接続する
ことにより実現することができる。

【０２２３】以上のような構成により、本発明に係る実
施の形態２による通信システムにおいては、複数の通信
装置をスタックケーブル接続することを可能とし、外部
インタフェースの伝送路帯域を複数の通信装置によって
有効に利用できる。

【０２２４】また、以上のような構成を実現することに
より、前記通信装置や前記通信装置の内部モジュールの
故障時における迂回経路の設定を容易にすることができ
る。

【０２２５】実施の形態３．本発明に係る実施の形態２
による通信システムは、複数の通信装置をスタックケー
ブル接続する際に数珠つなぎ接続とする構成を示した
が、スター型接続とする構成としても良い。

【０２２６】本発明に係る実施の形態３による通信シス
テムは、複数の通信装置をスター型にスタックケーブル
接続したものである。

【０２２７】図１０は、本発明に係る実施の形態３によ
る通信システムにおける送信側の参照モデルを示した図
である。

【０２２８】図１０において、１、２、３はそれぞれ通
信装置である。また、１０１、１０２、１０３はそれぞ
れ通信装置１、２、３において物理レイヤのプロトコル
を処理するＰＨＹレイヤ処理部である。なお、ＰＨＹレ
イヤ処理部は、前記特許請求の範囲に記載された「物理
レイヤ処理手段」の１実施の形態である。

【０２２９】また、２１、２２、２３はそれぞれ通信装
置１において物理レイヤよりも上位のプロトコルを処理
するＡＴＭレイヤ処理部、２４、２５はそれぞれ通信装
置２において物理レイヤよりも上位のプロトコルを処理
するＡＴＭレイヤ処理部、２６、２７はそれぞれ通信装
置３において物理レイヤよりも上位のプロトコルを処理
するＡＴＭレイヤ処理部である。なお、ＡＴＭ処理部２
１、２２、２３、２４、２５、２６、２７は、それぞ
れ、前記特許請求の範囲に記載された「上位レイヤ処理
手段」の１実施の形態である。

【０２３０】また、８１、８２、８３はそれぞれ通信装
置１、２、３において物理レイヤと物理レイヤよりも上
位のレイヤのインタフェースとなる拡張ＵＴＯＰＩＡバ
スの送信側のインタフェース、８５は通信装置１と通信
装置２とを接続するために設けられたスタックケーブ
ル、８６は通信装置１と通信装置３とを接続するために
設けられたスタックケーブルである。なお、拡張ＵＴＯ
ＰＩＡバス８１、８２、８３は、それぞれ、前記特許請
求の範囲に記載された「内部接続手段」の１実施の形態
である。

【０２３１】また、６１、６２はそれぞれ通信装置１に
おけるＡＴＭレイヤ処理部２２、２３の中に設けられた
先入先出（ＦＩＦＯ）方式のメモリ、６３は通信装置２
におけるＡＴＭレイヤ処理部２５の中に設けられた先入
先出（ＦＩＦＯ）方式のメモリである。

【０２３２】また、８はＡＴＭ交換機などの外部装置
（図示せず）と通信装置１におけるＰＨＹレイヤ処理部
１０１とを接続するために設けられた送信側のインタフ
ェースである接続インタフェースである。なお、接続イ
ンタフェース８は、前記特許請求の範囲に記載された
「第２の外部接続手段」の１実施の形態である。

【０２３３】なお、図１０中、○印はオープン（接続無
し）であることを示している。

【０２３４】外部インタフェース８およびスタックケー
ブル８５、８６の物理構成（伝送媒体、伝送プロトコ
ル、伝送信号）については、図６に示した通信システム
の送信側の参照モデルにおける説明（実施の形態２）と
同一であるので、説明を省略する。

【０２３５】先入先出（ＦＩＦＯ）方式のメモリ６１
は、スタックケーブル８６を介して通信装置３から転送
されたＡＴＭセルを一旦蓄積する。通信装置３から見た
場合、通信装置１のＡＴＭレイヤ処理部２３はＰＨＹレ
イヤ処理部１０３とみなされる。

【０２３６】同様に、先入先出（ＦＩＦＯ）方式のメモ
リ６２は、スタックケーブル８５を介して通信装置２か
ら転送されたＡＴＭセルを一旦蓄積する。通信装置２か
ら見た場合、通信装置１のＡＴＭレイヤ処理部２２はＰ
ＨＹ例や処理部１０２とみなされる。

【０２３７】通信装置１における拡張ＵＴＯＰＩＡバス
８１には、１つのＰＨＹレイヤ処理部１０１と、ＡＴＭ
レイヤ処理部２１、先入先出（ＦＩＦＯ）方式のメモリ
６１、６２をそれぞれ含んだＡＴＭレイヤ処理部２２、
２３の３つのＡＴＭレイヤ処理部とが接続されており、
図１０に示した通信システムは「ＭＡＴＭ−１ＰＨＹ」
の参照モデルの構成となる。

【０２３８】図１０に示した通信システムの構成におけ
る通信装置１、２、３の動作は、図１乃至図３に示した
通信装置の動作（実施の形態１）と同様であるので、説
明を省略する。

【０２３９】通信装置１、２、３における拡張ＵＴＯＰ
ＩＡバス８１、８２、８３においてそれぞれ参照するク
ロック信号に全くずれが無く、且つ、スタックケーブル
８５、８６内において遅延が問題にならない場合は、先
入先出（ＦＩＦＯ）方式のメモリ６１、６２は不要であ
る。

【０２４０】図１０において通信装置１に先入先出（Ｆ
ＩＦＯ）方式のメモリ６１、６２を入れない場合は、論
理的には拡張ＵＴＯＰＩＡバス８１、８２、８３が一体
となる。

【０２４１】また、概念的には、一体化した拡張ＵＴＯ
ＰＩＡバス８１、８２、８３に対して１個のＰＨＹレイ
ヤ処理部１０１と４個のＡＴＭレイヤ処理部２１、２
４、２６、２７とが接続された「ＭＡＴＭ−１ＰＨＹ」
の参照モデルとなる。

【０２４２】なお、図１０に示した通信システムにおけ
る通信装置１、２、３における送信側回路の構成と動作
は、図７に示した通信装置における送信側回路の構成と
動作と同一であるので、説明を省略する。

【０２４３】図１１は、本発明に係る実施の形態３によ
る通信システムにおける受信側の参照モデルを示した図
である。

【０２４４】図１１において、１、２、３はそれぞれ通
信装置である。また、１０１、１０２、１０３はそれぞ
れ通信装置１、２、３において物理レイヤのプロトコル
を処理するＰＨＹレイヤ処理部である。

【０２４５】また、２１、２２はそれぞれ通信装置１に
おいて物理レイヤよりも上位のプロトコルを処理するＡ
ＴＭレイヤ処理部、２３、２４はそれぞれ通信装置２に
おいて物理レイヤよりも上位のプロトコルを処理するＡ
ＴＭレイヤ処理部、２５、２６はそれぞれ通信装置３に
おいて物理レイヤよりも上位のプロトコルを処理するＡ
ＴＭレイヤ処理部である。

【０２４６】また、９１、９２、９３はそれぞれ通信装
置１、２、３において物理レイヤと物理レイヤよりも上
位のレイヤのインタフェースとなる拡張ＵＴＯＰＩＡバ
スの受信側インタフェースである。

【０２４７】また、９５は通信装置１と通信装置２とを
接続するために設けられたスタックケーブル、９６は通
信装置１と通信装置とを接続するために設けられたスタ
ックケーブル、７１、７２、７３はそれぞれ通信装置
１、２、３の中に設けられた先入先出（ＦＩＦＯ）方式
によるメモリである。

【０２４８】また、９はＡＴＭ交換機などの外部装置
（図示せず）と通信装置１におけるＰＨＹレイヤ処理部
１０１とを接続するために設けられた受信側のインタフ
ェースである接続インタフェースである。

【０２４９】なお、図１１中、○印はオープン（接続無
し）であることを示している。

【０２５０】外部インタフェース９およびスタックケー
ブル９５、９６の物理構成（伝送媒体、伝送プロトコ
ル、伝送信号）については、図６に示した通信システム
の送信側の参照モデルにおける説明（実施の形態２）と
同一であるので、説明を省略する。

【０２５１】先入先出（ＦＩＦＯ）方式のメモリ７２
は、スタックケーブル９５を介して通信装置１から転送
されたＡＴＭセルを一旦蓄積する。通信装置１のＰＨＹ
レイヤ処理部１０１から見た場合、通信装置２（先入先
出（ＦＩＦＯ）方式のメモリ７２の入力側）は、ＡＴＭ
レイヤ処理部２２とみなされる。

【０２５２】同様に、先入先出（ＦＩＦＯ）方式のメモ
リ７３は、スタックケーブル９６を介して通信装置１か
ら転送されたＡＴＭセルを一旦蓄積する。通信装置１の
ＰＨＹレイヤ処理部１０１から見た場合、通信装置３
（先入先出（ＦＩＦＯ）方式のメモリ７３の入力側）
は、ＡＴＭレイヤ処理部２２とみなされる。

【０２５３】通信装置１、２、３における拡張ＵＴＯＰ
ＩＡバス９１、９２、９３においてそれぞれ参照するク
ロック信号に全くずれが無く、且つ、スタックケーブル
９５、９６内において遅延が問題にならない場合は、先
入先出（ＦＩＦＯ）方式のメモリ７２、７３は不要であ
る。

【０２５４】図１１において通信装置２、３にそれぞれ
先入先出（ＦＩＦＯ）方式のメモリ７２、７３を入れな
い場合は、論理的には拡張ＵＴＯＰＩＡバス９１、９
２、９３が一体となる。

【０２５５】また、概念的には、一体化した拡張ＵＴＯ
ＰＩＡバス９１、９２、９３に対して１個のＰＨＹレイ
ヤ処理部１０１と４個のＡＴＭレイヤ処理部２１、２
３、２５、２６が接続された「ＭＡＴＭ−１ＰＨＹ」の
参照モデルとなる。

【０２５６】なお、図１１に示した通信システムにおけ
る通信装置１、２、３における受信側回路の構成と動作
は、図９に示した通信装置における受信側回路の構成と
動作と同一であるので、説明を省略する。

【０２５７】なお、図１０、図１１に示した通信システ
ムの構成において、通信装置１、２、３におけるインタ
フェースのデータ転送手順は、実施の形態１で説明した
通信装置におけるインタフェースのデータ転送手順と同
様であるので、説明を省略する。

【０２５８】また、説明を簡略化するため、図１０、図
１１に示した通信システムの構成においては２段スタッ
ク構成を例として説明したが、３段以上のスタック構成
にしても良い。この場合、図１１に示した通信装置２と
同一の構成の通信装置を順次スター状に接続することに
より実現することができる。

【０２５９】以上のような構成により、本発明に係る実
施の形態３による通信システムにおいては、複数の通信
装置をスター型にスタックケーブル接続することを可能
とし、外部インタフェースの伝送路帯域を複数の通信装
置によって有効に利用できる。

【０２６０】また、以上のような構成を実現することに
より、前記通信装置や前記通信装置の内部モジュールの
故障時における迂回経路の設定を容易にすることができ
る。また、通信装置間の接続の自由度を更に柔軟にする
ことができる。

【０２６１】また、実施の形態２において説明した構成
（数珠つなぎ型スタックケーブル接続）と実施の形態３
において説明した構成（スター型スタックケーブル接
続）とを組合せた構成にしても良い。

【０２６２】

【発明の効果】以上のように、本発明に係る第１の通信
システムによれば、複数の通信装置をスタックケーブル
接続することを可能とし、外部インタフェースの伝送路
帯域を複数の通信装置によって有効に利用できる。ま
た、前記通信装置や前記通信装置の内部モジュールの故
障時における迂回経路の設定を容易にすることができ
る。

【０２６３】また、本発明に係る第２の通信システムに
よれば、複数の通信装置を数珠状にスタックケーブル接
続することを可能とし、外部インタフェースの伝送路帯
域を複数の通信装置によって有効に利用できる。また、
以上のような構成を実現することにより、前記通信装置
や前記通信装置の内部モジュールの故障時における迂回
経路の設定を容易にすることができる。

【０２６４】また、本発明に係る第３の通信システムに
よれば、複数の通信装置をスター状にスタックケーブル
接続することを可能とし、外部インタフェースの伝送路
帯域を複数の通信装置によって有効に利用できる。ま
た、前記通信装置や前記通信装置の内部モジュールの故
障時における迂回経路の設定を容易にすることができ
る。また、通信装置間の接続の自由度を更に柔軟にする
ことができる。

【０２６５】また、本発明に係る第４の通信システムに
よれば、通信装置における拡張ＵＴＯＰＩＡバス間にお
いてそれぞれ参照するクロック信号にずれがあった場合
や、スタックケーブル内において遅延が問題になる場合
でも、データの取りこぼしがない正しい通信をすること
ができる。

【０２６６】また、本発明に係る第５の通信システムに
よれば、ＰＨＹレイヤ処理部にＡＴＭ交換機などの外部
装置を外部接続して使用する場合など特定の使い方にお
いてはＡＴＭスイッチを用いる構成と比較してＡＴＭ交
換機などの外部装置との外部インタフェースにおける多
重化において多重度の面で有利となる。

【図面の簡単な説明】

【図１】本発明に係る実施の形態１による通信装置にお
ける送信側のインタフェースの構成を示した図である。

【図２】本発明に係る実施の形態１による通信装置にお
ける拡張ＵＴＯＰＩＡバスの多重化構成を示した図であ
る。

【図３】本発明に係る実施の形態１による通信装置の送
信側のインタフェースにおけるデータ転送手順を示した
シーケンス図である。

【図４】本発明に係る実施の形態１による通信装置にお
ける受信側のインタフェースの構成を示した図である。

【図５】本発明に係る実施の形態１による通信装置にお
ける受信側のインタフェースの別な構成を示した図であ
る。

【図６】本発明に係る実施の形態２による通信システム
における送信側の参照モデルを示した図である。

【図７】本発明に係る実施の形態２による通信システム
における通信装置の送信側の回路構成を示した図であ
る。

【図８】本発明に係る実施の形態２による通信システム
における受信側の参照モデルを示した図である。

【図９】本発明に係る実施の形態２による通信システム
における通信装置の受信側の回路構成を示した図であ
る。

【図１０】本発明に係る実施の形態３による通信システ
ムにおける送信側の参照モデルを示した図である。

【図１１】本発明に係る実施の形態３による通信システ
ムにおける受信側の参照モデルを示した図である。

【図１２】「ＡＴＭＦｏｒｕｍＵＴＯＰＩＡＬｅ
ｖｅｌ１」の仕様におけるＵＴＯＰＩＡバスの参照モ
デルを示した図である。

【図１３】「ＡＴＭＦｏｒｕｍＵＴＯＰＩＡＬｅ
ｖｅｌ２」の仕様におけるＵＴＯＰＩＡバスの参照モ
デルを示した図である。

【図１４】「ＡＴＭＦｏｒｕｍＵＴＯＰＩＡＬｅ
ｖｅｌ２」の仕様におけるＵＴＯＰＩＡバスの参照モ
デルを示した図である。

【図１５】「ＡＴＭＦｏｒｕｍＵＴＯＰＩＡＬｅ
ｖｅｌ２」の仕様におけるＵＴＯＰＩＡバスの参照モ
デルを示した図である。

【図１６】「ＡＴＭＦｏｒｕｍＵＴＯＰＩＡＬｅ
ｖｅｌ１」の仕様における送信側のインタフェースの
構成を示した図である。

【図１７】「ＡＴＭＦｏｒｕｍＵＴＯＰＩＡＬｅ
ｖｅｌ１」の仕様における受信側のインタフェースの
構成を示した図である。

【図１８】「ＡＴＭＦｏｒｕｍＵＴＯＰＩＡＬｅ
ｖｅｌ２」の仕様における送信側のインタフェースの
構成を示した図である。

【図１９】「ＡＴＭＦｏｒｕｍＵＴＯＰＩＡＬｅ
ｖｅｌ２」の仕様における受信側のインタフェースの
構成を示した図である。

【符号の説明】

１、２、３通信装置４ｔ、４ｒ拡張ＵＴＯＰＩＡバスの集合８、９外部インタフェース１０、１０１、１０２ＰＨＹレイヤ処理部２１、２２、２３、２４、２５、２６、２７ＡＴＭレ
イヤ処理部６０、６１、６２、６３先入先出（ＦＩＦＯ）方式の
メモリ７０、７１、７２、７３先入先出（ＦＩＦＯ）方式の
メモリ８１、８２、８３、９１、９２、９３拡張ＵＴＯＰＩ
Ａバス８５、８６、９５、９６スタックケーブル５ＡＴＭ交換機なお、図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】物理レイヤのプロトコルを処理する１つの
物理レイヤ処理手段と、物理レイヤよりも上位のレイヤのプロトコルを処理する
相互接続された複数の上位レイヤ処理手段と、前記１つの物理レイヤ処理手段と前記相互接続された複
数の上位レイヤ処理手段とを接続する内部接続手段とを
それぞれ備えた複数の通信装置と、前記通信装置における前記上位レイヤ処理手段を別の前
記通信装置の前記内部接続手段に接続する外部接続手段
とを備えたことを特徴とする通信システム。
【請求項２】前記外部接続手段は、前記通信装置におけ
る１個の前記上位レイヤ処理手段をそれぞれ別の前記通
信装置の前記内部接続手段に接続し、前記通信装置を数珠状に接続することを特徴とする請求
項１に記載の通信システム。
【請求項３】前記外部接続手段は、前記通信装置におけ
る複数の前記上位レイヤ処理手段をそれぞれ別の前記通
信装置の前記内部接続手段に接続し、前記通信装置をスター状に接続することを特徴とする請
求項１に記載の通信システム。
【請求項４】前記通信装置において、前記外部接続手段
と接続する前記上位レイヤ処理手段または前記内部接続
手段は、先入先出方式のメモリを備えたことを特徴とす
る請求項１乃至請求項３に記載の通信システム。
【請求項５】前記通信装置において、前記物理レイヤ処
理手段は、外部装置と接続する第２の外部接続手段を備
えたことを特徴とする請求項１乃至請求項４に記載の通
信システム。