JP2000312477A - スイッチング・レギュレータ - Google Patents
スイッチング・レギュレータInfo
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- JP2000312477A JP2000312477A JP11116091A JP11609199A JP2000312477A JP 2000312477 A JP2000312477 A JP 2000312477A JP 11116091 A JP11116091 A JP 11116091A JP 11609199 A JP11609199 A JP 11609199A JP 2000312477 A JP2000312477 A JP 2000312477A
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Abstract
(57)【要約】
【課題】 スイッチング用素子あるいは整流用素子とし
て用いられるＭＯＳＦＥＴの損失を低減し、変換効率の
改善を図る。 【解決手段】 直流入力電圧を昇圧または降圧すること
によって異なる直流出力電圧を得るとともに、スイッチ
ング用素子または整流用素子としてＭＯＳＦＥＴを用い
たスイッチング・レギュレータにおいて、上記ＭＯＳＦ
ＥＴは、ボディ領域の電位を制御する電極を有し、上記
ＭＯＳＦＥＴのゲート電極に入力される信号と同期した
信号を、上記ボディ領域の電位を制御する電極に入力す
る制御回路をさらに備える。
て用いられるＭＯＳＦＥＴの損失を低減し、変換効率の
改善を図る。 【解決手段】 直流入力電圧を昇圧または降圧すること
によって異なる直流出力電圧を得るとともに、スイッチ
ング用素子または整流用素子としてＭＯＳＦＥＴを用い
たスイッチング・レギュレータにおいて、上記ＭＯＳＦ
ＥＴは、ボディ領域の電位を制御する電極を有し、上記
ＭＯＳＦＥＴのゲート電極に入力される信号と同期した
信号を、上記ボディ領域の電位を制御する電極に入力す
る制御回路をさらに備える。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング・レ
ギュレータに関し、特に直流入力電圧を昇圧または降圧
して直流出力することができ、ＣＰＵ等の電源に適用可
能なスイッチング・レギュレータに関するものである。
ギュレータに関し、特に直流入力電圧を昇圧または降圧
して直流出力することができ、ＣＰＵ等の電源に適用可
能なスイッチング・レギュレータに関するものである。
【０００２】
【従来の技術】従来のスイッチング・レギュレータの構
成例について説明する。図１１は、従来の同期整流方式
を用いたバックコンバータを示すブロック図である。同
図に示すように、スイッチング用のＭＯＳＦＥＴ５０１
と、整流用のＭＯＳＦＥＴ５０２と、端子Ｊ，Ｋを有す
る制御回路５０３と、出力フィルタ５０４とで構成され
ている。端子ＪにはＭＯＳＦＥＴ５０１のゲート端子が
接続され、端子ＫにはＭＯＳＦＥＴ５０２のゲート端子
が接続されている。
成例について説明する。図１１は、従来の同期整流方式
を用いたバックコンバータを示すブロック図である。同
図に示すように、スイッチング用のＭＯＳＦＥＴ５０１
と、整流用のＭＯＳＦＥＴ５０２と、端子Ｊ，Ｋを有す
る制御回路５０３と、出力フィルタ５０４とで構成され
ている。端子ＪにはＭＯＳＦＥＴ５０１のゲート端子が
接続され、端子ＫにはＭＯＳＦＥＴ５０２のゲート端子
が接続されている。
【０００３】図１２は、制御回路５０３の端子Ｊ，Ｋか
ら出力される信号を示す波形図である。同図に示すよう
に、制御回路５０３の端子Ｊ，Ｋから出力される信号
（以下、ゲート信号という）ｊ，ｋは、ＭＯＳＦＥＴ５
０１，５０２のゲート端子にそれぞれ入力される。な
お、一般的にＭＯＳＦＥＴ５０１，５０２が同時にオン
状態となって大きな電流が流れることを抑制するため、
ＭＯＳＦＥＴ５０１，５０２のゲート信号ｊ，ｋの間に
は所定のデッドタイム（Ｔdead）が設けられている。
ら出力される信号を示す波形図である。同図に示すよう
に、制御回路５０３の端子Ｊ，Ｋから出力される信号
（以下、ゲート信号という）ｊ，ｋは、ＭＯＳＦＥＴ５
０１，５０２のゲート端子にそれぞれ入力される。な
お、一般的にＭＯＳＦＥＴ５０１，５０２が同時にオン
状態となって大きな電流が流れることを抑制するため、
ＭＯＳＦＥＴ５０１，５０２のゲート信号ｊ，ｋの間に
は所定のデッドタイム（Ｔdead）が設けられている。
【０００４】このようにスイッチング用素子または整流
素子用素子であるＭＯＳＦＥＴ５０１，５０２は、制御
回路５０３から入力されるゲート信号ｊ，ｋによって制
御され、オン・オフ動作を繰り返す。ＭＯＳＦＥＴの損
失は貫通電流による損失を無視すると、オン抵抗による
導通損失と寄生容量によるスイッチング損失とに分けら
れ、次式のように表される。
素子用素子であるＭＯＳＦＥＴ５０１，５０２は、制御
回路５０３から入力されるゲート信号ｊ，ｋによって制
御され、オン・オフ動作を繰り返す。ＭＯＳＦＥＴの損
失は貫通電流による損失を無視すると、オン抵抗による
導通損失と寄生容量によるスイッチング損失とに分けら
れ、次式のように表される。
【０００５】 Ｐ＝Ｒon・Ｉd 2＋Ｃiss・Ｖg 2・ｆ （１）
【０００６】ここで、Ｐは全損失、Ｒonはオン抵抗、Ｉ
d はドレイン電流、Ｃiss は入力容量、Ｖg はゲート駆
動電圧、ｆはスイッチング周波数である。式（１）から
明らかなように、損失の低減にはＲon，Ｃiss ，Ｖgの
低減が有効であることがわかる。特にスイッチング周波
数に比例するスイッチング損失は、ゲート駆動電圧Ｖg
の二乗に比例するので、ゲート駆動電圧Ｖgを低減させ
る必要がある。
d はドレイン電流、Ｃiss は入力容量、Ｖg はゲート駆
動電圧、ｆはスイッチング周波数である。式（１）から
明らかなように、損失の低減にはＲon，Ｃiss ，Ｖgの
低減が有効であることがわかる。特にスイッチング周波
数に比例するスイッチング損失は、ゲート駆動電圧Ｖg
の二乗に比例するので、ゲート駆動電圧Ｖgを低減させ
る必要がある。
【０００７】
【発明が解決しようとする課題】しかしながら、図１３
（オン抵抗とゲート電圧との関係を示すグラフ）の実線
に示すように、オン抵抗にはゲート電圧依存性があるた
め、ゲート電圧が低い場合にはオン抵抗が十分低下せ
ず、導通損失が増大するという問題がある。
（オン抵抗とゲート電圧との関係を示すグラフ）の実線
に示すように、オン抵抗にはゲート電圧依存性があるた
め、ゲート電圧が低い場合にはオン抵抗が十分低下せ
ず、導通損失が増大するという問題がある。
【０００８】一方、図１３の点線に示すように、素子の
しきい値電圧を低く設定することにより、オン抵抗のゲ
ート電圧依存性を改善することができるものの、しきい
値電圧の低下に伴って非導通時の漏れ電流を増大させる
ため、結果的に損失の増大につながる。また、素子の並
列接続によっても、見かけ上のオン抵抗を低減させるこ
とができるが、この方法では入力容量が増加し、スイッ
チング損失が増加するという問題がある。
しきい値電圧を低く設定することにより、オン抵抗のゲ
ート電圧依存性を改善することができるものの、しきい
値電圧の低下に伴って非導通時の漏れ電流を増大させる
ため、結果的に損失の増大につながる。また、素子の並
列接続によっても、見かけ上のオン抵抗を低減させるこ
とができるが、この方法では入力容量が増加し、スイッ
チング損失が増加するという問題がある。
【０００９】本発明は、このような課題を解決するため
のものであり、スイッチング用素子あるいは整流用素子
として用いられるＭＯＳＦＥＴの損失を低減し、変換効
率の改善を図ることができるスイッチング・レギュレー
タを提供することを目的とする。
のものであり、スイッチング用素子あるいは整流用素子
として用いられるＭＯＳＦＥＴの損失を低減し、変換効
率の改善を図ることができるスイッチング・レギュレー
タを提供することを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係るスイッチング・レギュレータ
は、直流入力電圧を昇圧または降圧することによって異
なる直流出力電圧を得るとともに、スイッチング用素子
または整流用素子としてＭＯＳＦＥＴを用いたスイッチ
ング・レギュレータにおいて、上記ＭＯＳＦＥＴは、ボ
ディ領域の電位を制御する電極を有し、上記ＭＯＳＦＥ
Ｔのゲート電極に入力される信号と同期した信号を、上
記ボディ領域の電位を制御する電極に入力する制御回路
をさらに備えたものである。
るために、本発明に係るスイッチング・レギュレータ
は、直流入力電圧を昇圧または降圧することによって異
なる直流出力電圧を得るとともに、スイッチング用素子
または整流用素子としてＭＯＳＦＥＴを用いたスイッチ
ング・レギュレータにおいて、上記ＭＯＳＦＥＴは、ボ
ディ領域の電位を制御する電極を有し、上記ＭＯＳＦＥ
Ｔのゲート電極に入力される信号と同期した信号を、上
記ボディ領域の電位を制御する電極に入力する制御回路
をさらに備えたものである。
【００１１】一方、本発明のその他の態様として、以下
のような構成を採用することもできる。すなわち、上記
ＭＯＳＦＥＴのボディ領域の電位を制御する電極と上記
ＭＯＳＦＥＴのゲート電極とは、ダイオードを介して接
続されていてもよい。また、上記ＭＯＳＦＥＴのボディ
領域の電位を制御する電極と上記ＭＯＳＦＥＴのゲート
電極とは、ダイオード接続されたＭＯＳＦＥＴを介して
接続されていてもよい。
のような構成を採用することもできる。すなわち、上記
ＭＯＳＦＥＴのボディ領域の電位を制御する電極と上記
ＭＯＳＦＥＴのゲート電極とは、ダイオードを介して接
続されていてもよい。また、上記ＭＯＳＦＥＴのボディ
領域の電位を制御する電極と上記ＭＯＳＦＥＴのゲート
電極とは、ダイオード接続されたＭＯＳＦＥＴを介して
接続されていてもよい。
【００１２】
【発明の実施の形態】まず、本発明に係るスイッチング
・レギュレータの動作原理について、図を参照して説明
する。図１は、本発明で使用されるＭＯＳＦＥＴを示す
断面図である。同図に示すように、バルクシリコンから
なる基板１には、ウェル２と拡散層３，４とが設けら
れ、ウェル２上にはゲート酸化膜を介してゲート電極５
が設けられ、拡散層３，４上にはそれぞれソース電極６
とドレイン電極７とが設けられ、これらによってＭＯＳ
ＦＥＴが構成されている。さらに、ウェル２にはウェル
電極８が設けられている。
・レギュレータの動作原理について、図を参照して説明
する。図１は、本発明で使用されるＭＯＳＦＥＴを示す
断面図である。同図に示すように、バルクシリコンから
なる基板１には、ウェル２と拡散層３，４とが設けら
れ、ウェル２上にはゲート酸化膜を介してゲート電極５
が設けられ、拡散層３，４上にはそれぞれソース電極６
とドレイン電極７とが設けられ、これらによってＭＯＳ
ＦＥＴが構成されている。さらに、ウェル２にはウェル
電極８が設けられている。
【００１３】一方、本発明においては、ＳＯＩ（Silico
n On Insulator）基板に形成されたＭＯＳＦＥＴを適用
することもできる。図２は、ＳＯＩ基板に形成されたＭ
ＯＳＦＥＴを示す断面図である。同図に示すように、シ
リコンからなる基板１上には、絶縁体膜９が形成され、
その上には拡散層３，４とボディ領域２ａとが設けられ
ている。ボディ領域２ａにはゲート酸化膜を介して設け
られたゲート電極５とボディ電極８ａとが設けられ、拡
散層３，４上にはそれぞれソース電極６とドレイン電極
７とが設けられている。
n On Insulator）基板に形成されたＭＯＳＦＥＴを適用
することもできる。図２は、ＳＯＩ基板に形成されたＭ
ＯＳＦＥＴを示す断面図である。同図に示すように、シ
リコンからなる基板１上には、絶縁体膜９が形成され、
その上には拡散層３，４とボディ領域２ａとが設けられ
ている。ボディ領域２ａにはゲート酸化膜を介して設け
られたゲート電極５とボディ電極８ａとが設けられ、拡
散層３，４上にはそれぞれソース電極６とドレイン電極
７とが設けられている。
【００１４】このように本実施の形態は、ウェル電極も
しくはボディ電極を有するＭＯＳＦＥＴを使用する点に
特徴がある。なお、従来からウェル電極あるいはボディ
電極を有するＭＯＳＦＥＴは従来から製造されているも
のの、従来においてはこれらの電極をソース電極と短絡
しＭＯＳＦＥＴの制御端子としては利用しておらず、本
発明の構成には該当しない。
しくはボディ電極を有するＭＯＳＦＥＴを使用する点に
特徴がある。なお、従来からウェル電極あるいはボディ
電極を有するＭＯＳＦＥＴは従来から製造されているも
のの、従来においてはこれらの電極をソース電極と短絡
しＭＯＳＦＥＴの制御端子としては利用しておらず、本
発明の構成には該当しない。
【００１５】ところで、ＭＯＳＦＥＴのしきい値電圧
は、一般的に次のように表わされる。
は、一般的に次のように表わされる。
【００１６】 ＶT＝ＶFB＋２φF＋｛√（２εSε0ｑＮA（２φF））｝／ＣOX（２）
【００１７】 φF＝ｋＴ／ｑ・ｌｎ（ＮA／ｎi） （３）
【００１８】ここで、ＶFBはフラットバンド電圧、φF
はフェルミ準位、εS はシリコンの比誘電率、ε0 は真
空の誘電率、ｑは電気素量、ＮA はチャネル領域の不純
物濃度、ＣOXはゲート絶縁膜の電気容量、ｋはボルツマ
ン定数、Ｔは温度、ｎi は真性半導体のキャリア密度で
ある。また、ボディ領域の電位を変化させることによ
り、式（２）は次のように記述される。
はフェルミ準位、εS はシリコンの比誘電率、ε0 は真
空の誘電率、ｑは電気素量、ＮA はチャネル領域の不純
物濃度、ＣOXはゲート絶縁膜の電気容量、ｋはボルツマ
ン定数、Ｔは温度、ｎi は真性半導体のキャリア密度で
ある。また、ボディ領域の電位を変化させることによ
り、式（２）は次のように記述される。
【００１９】 ＶT＝ＶFB＋２φF＋｛√（２εSε0ｑＮA（２φF−ＶB））｝／ＣOX （４）
【００２０】ここで、ＶB はボディ領域の電位である。
式（４）から明らかなように、ボディ領域の電位ＶB を
制御することにより、しきい値電圧ＶT を制御できるこ
とがわかる。すなわち、ＭＯＳＦＥＴの導通時にのみボ
ディ領域に適切な電位を与えることにより、導通時にお
けるオン抵抗の改善と非導通時における漏れ電流の抑制
とを同時に実現することができる。特にウェル電極また
はボディ電極をゲート電極と接続する構成を採用すれ
ば、ＭＯＳＦＥＴの制御端子を増加させることなく、し
きい値電圧制御を行うことが可能となる。
式（４）から明らかなように、ボディ領域の電位ＶB を
制御することにより、しきい値電圧ＶT を制御できるこ
とがわかる。すなわち、ＭＯＳＦＥＴの導通時にのみボ
ディ領域に適切な電位を与えることにより、導通時にお
けるオン抵抗の改善と非導通時における漏れ電流の抑制
とを同時に実現することができる。特にウェル電極また
はボディ電極をゲート電極と接続する構成を採用すれ
ば、ＭＯＳＦＥＴの制御端子を増加させることなく、し
きい値電圧制御を行うことが可能となる。
【００２１】図３は、図２のＳＯＩ基板上に形成された
ＭＯＳＦＥＴについて、ボディ電極とゲート電極とを接
続した場合のドレイン電流−ゲート電圧特性を示すグラ
フである。電流値はチャネル幅１μｍあたりの値を示
す。同図に示すように、ボディ電極とゲート電極とを接
続することにより、しきい値電圧が低下し、ドレイン電
流が増加していることがわかる。
ＭＯＳＦＥＴについて、ボディ電極とゲート電極とを接
続した場合のドレイン電流−ゲート電圧特性を示すグラ
フである。電流値はチャネル幅１μｍあたりの値を示
す。同図に示すように、ボディ電極とゲート電極とを接
続することにより、しきい値電圧が低下し、ドレイン電
流が増加していることがわかる。
【００２２】図４は、オン抵抗のゲート電圧依存性を示
すグラフである。抵抗値はチャネル幅１μｍあたりの値
を示す。同図に示すように、ボディ電極とゲート電極と
を接続することにより、ゲート電圧が低い状態において
も、オン抵抗を低くできることがわかる。ゲート電圧が
１［Ｖ］のときに、本実施の形態に係るＭＯＳＦＥＴの
オン抵抗は、通常のＭＯＳＦＥＴのオン抵抗の約５分の
１となっている。
すグラフである。抵抗値はチャネル幅１μｍあたりの値
を示す。同図に示すように、ボディ電極とゲート電極と
を接続することにより、ゲート電圧が低い状態において
も、オン抵抗を低くできることがわかる。ゲート電圧が
１［Ｖ］のときに、本実施の形態に係るＭＯＳＦＥＴの
オン抵抗は、通常のＭＯＳＦＥＴのオン抵抗の約５分の
１となっている。
【００２３】以上の説明から明らかなように、ＭＯＳＦ
ＥＴのボディ領域の電位を制御する電極に、ＭＯＳＦＥ
Ｔのゲート電極に入力される信号と同期した信号を入力
することにより、導通損失の低減と非導通時の漏れ電流
による損失の低減を同時に実現することが可能となり、
スイッチング・レギュレータの変換効率を改善すること
ができる。
ＥＴのボディ領域の電位を制御する電極に、ＭＯＳＦＥ
Ｔのゲート電極に入力される信号と同期した信号を入力
することにより、導通損失の低減と非導通時の漏れ電流
による損失の低減を同時に実現することが可能となり、
スイッチング・レギュレータの変換効率を改善すること
ができる。
【００２４】次に、本発明の実施例について説明する。
【００２５】
【実施例】［第１の実施例］図５は、上述の本発明を同
期整流型バックコンバータに適用した例を示す。同図に
示すように、本実施例は、スイッチング用のＭＯＳＦＥ
Ｔ１０１と、整流用のＭＯＳＦＥＴ１０２と、端子Ａ〜
Ｄを有する制御回路１０３と、出力フィルタ１０４とで
構成されている。
期整流型バックコンバータに適用した例を示す。同図に
示すように、本実施例は、スイッチング用のＭＯＳＦＥ
Ｔ１０１と、整流用のＭＯＳＦＥＴ１０２と、端子Ａ〜
Ｄを有する制御回路１０３と、出力フィルタ１０４とで
構成されている。
【００２６】ＭＯＳＦＥＴ１０１は、スイッチング用の
ｐチャネル型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ１０２
は、同期整流用のｎチャネル型ＭＯＳＦＥＴである。制
御回路１０３は、ＭＯＳＦＥＴ１０１，１０２に制御信
号を供給するための回路であり、所望の直流電圧出力を
得るために駆動周波数を変化させるＰＦＭ制御またはオ
ン・オフ時間の比率を変化させるＰＷＭ制御を行う機能
を有する。出力フィルタ１０４は、ＭＯＳＦＥＴ１０
１，１０２によって生成された矩形波を平滑化し直流電
圧を出力する回路であり、例えばコイルやコンデンサ等
で構成された平滑フィルタである。
ｐチャネル型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ１０２
は、同期整流用のｎチャネル型ＭＯＳＦＥＴである。制
御回路１０３は、ＭＯＳＦＥＴ１０１，１０２に制御信
号を供給するための回路であり、所望の直流電圧出力を
得るために駆動周波数を変化させるＰＦＭ制御またはオ
ン・オフ時間の比率を変化させるＰＷＭ制御を行う機能
を有する。出力フィルタ１０４は、ＭＯＳＦＥＴ１０
１，１０２によって生成された矩形波を平滑化し直流電
圧を出力する回路であり、例えばコイルやコンデンサ等
で構成された平滑フィルタである。
【００２７】一方、図６は上述の本発明を一石フォワー
ド型コンバータに適用した例を示す。同図に示すよう
に、本実施例は、スイッチング用のＭＯＳＦＥＴ２０１
と、端子Ｅ，Ｆを有する制御回路２０２と、トランス２
０３と、整流回路２０４と、出力フィルタ２０５とで構
成されている。
ド型コンバータに適用した例を示す。同図に示すよう
に、本実施例は、スイッチング用のＭＯＳＦＥＴ２０１
と、端子Ｅ，Ｆを有する制御回路２０２と、トランス２
０３と、整流回路２０４と、出力フィルタ２０５とで構
成されている。
【００２８】ＭＯＳＦＥＴ２０１は、スイッチング用の
ｐチャネル型ＭＯＳＦＥＴである。制御回路２０２は、
ＭＯＳＦＥＴ２０１に制御信号を供給するための回路で
あり、所望の直流電圧出力を得るために駆動周波数を変
化させるＰＦＭ制御またはオン・オフ時間の比率を変化
させるＰＷＭ制御を行う機能を有する。
ｐチャネル型ＭＯＳＦＥＴである。制御回路２０２は、
ＭＯＳＦＥＴ２０１に制御信号を供給するための回路で
あり、所望の直流電圧出力を得るために駆動周波数を変
化させるＰＦＭ制御またはオン・オフ時間の比率を変化
させるＰＷＭ制御を行う機能を有する。
【００２９】トランス２０３は、ＭＯＳＦＥＴ２０１に
よって生成された矩形波を１次側から２次側へ伝える回
路である。整流回路２０４は、トランス２０３の出力を
整流する回路である。出力フィルタ２０５は、整流回路
２０４の出力が入力され直流電圧を出力する回路であ
り、例えばコイルやコンデンサ等で構成された平滑フィ
ルタである。
よって生成された矩形波を１次側から２次側へ伝える回
路である。整流回路２０４は、トランス２０３の出力を
整流する回路である。出力フィルタ２０５は、整流回路
２０４の出力が入力され直流電圧を出力する回路であ
り、例えばコイルやコンデンサ等で構成された平滑フィ
ルタである。
【００３０】これら二つの実施例では、ボディ電極とゲ
ート電極のそれぞれに対して、制御信号を供給してい
る。制御回路１０３の端子Ａ，Ｂ，Ｃ，Ｄからは、図７
に示す信号ａ，ｂ，ｃ，ｄが出力され、制御回路２０２
の端子Ｅ，Ｆからは、図８に示す信号ｅ，ｆが出力さ
れ、漏れ電流を抑えつつスイッチング素子の損失を抑制
している。以下の説明ではゲート入力電圧の最大値Ｖg
は電源電圧に等しいものとする。
ート電極のそれぞれに対して、制御信号を供給してい
る。制御回路１０３の端子Ａ，Ｂ，Ｃ，Ｄからは、図７
に示す信号ａ，ｂ，ｃ，ｄが出力され、制御回路２０２
の端子Ｅ，Ｆからは、図８に示す信号ｅ，ｆが出力さ
れ、漏れ電流を抑えつつスイッチング素子の損失を抑制
している。以下の説明ではゲート入力電圧の最大値Ｖg
は電源電圧に等しいものとする。
【００３１】各ＭＯＳＦＥＴのゲート端子に対しては、
制御回路の端子Ａ，Ｃ，Ｅから最大値がＶg ［Ｖ］かつ
最小値が０［Ｖ］の矩形波ａ，ｃ，ｅが入力される。ｐ
チャネル型のＭＯＳＦＥＴ１０１のボディ端子に対して
は、制御回路１０３の端子Ｂから、端子Ａから出力され
る信号ａに同期して、最大値がＶg ［Ｖ］かつ最小値が
Ｖg −０．８［Ｖ］よりも大きい信号ｂが入力される。
ｎチャネル型のＭＯＳＦＥＴ１０２のボディ端子に対し
ては、制御回路１０３の端子Ｄから、端子Ｃから出力さ
れる信号ｃに同期して最小値が０［Ｖ］かつ最大値が
０．８［Ｖ］以下の信号ｄが入力される。
制御回路の端子Ａ，Ｃ，Ｅから最大値がＶg ［Ｖ］かつ
最小値が０［Ｖ］の矩形波ａ，ｃ，ｅが入力される。ｐ
チャネル型のＭＯＳＦＥＴ１０１のボディ端子に対して
は、制御回路１０３の端子Ｂから、端子Ａから出力され
る信号ａに同期して、最大値がＶg ［Ｖ］かつ最小値が
Ｖg −０．８［Ｖ］よりも大きい信号ｂが入力される。
ｎチャネル型のＭＯＳＦＥＴ１０２のボディ端子に対し
ては、制御回路１０３の端子Ｄから、端子Ｃから出力さ
れる信号ｃに同期して最小値が０［Ｖ］かつ最大値が
０．８［Ｖ］以下の信号ｄが入力される。
【００３２】なお、前述の理由により、信号ａ，ｂと信
号ｃ，ｄとにおける波形の立ち上がりおよび立ち下がり
の間には、デッドタイム（Ｔdead）を設けることが望ま
しい。また、図６のｎチャネル型のＭＯＳＦＥＴ２０１
の端子Ｅ，Ｆについては、それぞれ上述の信号ａ，ｂと
同じ信号で制御することもできる。
号ｃ，ｄとにおける波形の立ち上がりおよび立ち下がり
の間には、デッドタイム（Ｔdead）を設けることが望ま
しい。また、図６のｎチャネル型のＭＯＳＦＥＴ２０１
の端子Ｅ，Ｆについては、それぞれ上述の信号ａ，ｂと
同じ信号で制御することもできる。
【００３３】［第２の実施例］図９および図１０は、本
発明の第２の実施例を示す。すなわち、図９は同期整流
型バックコンバータを示し、スイッチング用のＭＯＳＦ
ＥＴ３０１と、整流用のＭＯＳＦＥＴ３０２と、端子
Ｇ，Ｈを有する制御回路３０３と、出力フィルタ３０４
と、ダイオード３０５，３０６とで構成されている。図
１０は一石フォワード型コンバータを示し、スイッチン
グ用のＭＯＳＦＥＴ４０１と、端子Ｉを有する制御回路
４０２と、トランス４０３と、整流回路４０４と、出力
フィルタ４０５と、ダイオード４０６とで構成されてい
る。
発明の第２の実施例を示す。すなわち、図９は同期整流
型バックコンバータを示し、スイッチング用のＭＯＳＦ
ＥＴ３０１と、整流用のＭＯＳＦＥＴ３０２と、端子
Ｇ，Ｈを有する制御回路３０３と、出力フィルタ３０４
と、ダイオード３０５，３０６とで構成されている。図
１０は一石フォワード型コンバータを示し、スイッチン
グ用のＭＯＳＦＥＴ４０１と、端子Ｉを有する制御回路
４０２と、トランス４０３と、整流回路４０４と、出力
フィルタ４０５と、ダイオード４０６とで構成されてい
る。
【００３４】何れの場合においても、ボディ電極とゲー
ト電極との間の漏れ電流を抑制するため、ボディ電極と
ゲート電極との問にダイオードを挿入している。ただ
し、ダイオードを接続する代わりに、ダイオード接続さ
れたＭＯＳＦＥＴで代用することも可能である。本実施
例によれば、スイッチング用および整流用のＭＯＳＦＥ
Ｔの制御端子を増加させることなく、漏れ電流とスイッ
チング損失を抑えることができるという効果を有する。
当然のことながら制御回路の端子数も減り、簡単な構成
で済むようになる。
ト電極との間の漏れ電流を抑制するため、ボディ電極と
ゲート電極との問にダイオードを挿入している。ただ
し、ダイオードを接続する代わりに、ダイオード接続さ
れたＭＯＳＦＥＴで代用することも可能である。本実施
例によれば、スイッチング用および整流用のＭＯＳＦＥ
Ｔの制御端子を増加させることなく、漏れ電流とスイッ
チング損失を抑えることができるという効果を有する。
当然のことながら制御回路の端子数も減り、簡単な構成
で済むようになる。
【００３５】図９のＭＯＳＦＥＴ３０１，３０２のゲー
ト端子に対しては、制御回路３０３の端子Ｇ，Ｈから、
最大値がＶg ［Ｖ］かつ最小値が０［Ｖ］とする図１２
の信号ｊ，ｋと同様の信号を入力することにより、本発
明の効果を得ることができる。また、図１０のＭＯＳＦ
ＥＴ４０１のゲート端子に対しては、制御回路４０２の
端子Ｉから、図１２の信号ｋと同様の信号を入力してや
ればよい。
ト端子に対しては、制御回路３０３の端子Ｇ，Ｈから、
最大値がＶg ［Ｖ］かつ最小値が０［Ｖ］とする図１２
の信号ｊ，ｋと同様の信号を入力することにより、本発
明の効果を得ることができる。また、図１０のＭＯＳＦ
ＥＴ４０１のゲート端子に対しては、制御回路４０２の
端子Ｉから、図１２の信号ｋと同様の信号を入力してや
ればよい。
【００３６】
【発明の効果】以上説明したとおり本発明は、ＭＯＳＦ
ＥＴのボディ領域の電位を制御する電極に、上記ＭＯＳ
ＦＥＴのゲート電極に入力される信号と同期した信号を
入力する制御回路を備えている。したがって、本発明
は、導通損失の低減と非導通時の漏れ電流による損失の
低減を同時に実現することが可能となり、スイッチング
・レギュレータの変換効率を改善することができる。
ＥＴのボディ領域の電位を制御する電極に、上記ＭＯＳ
ＦＥＴのゲート電極に入力される信号と同期した信号を
入力する制御回路を備えている。したがって、本発明
は、導通損失の低減と非導通時の漏れ電流による損失の
低減を同時に実現することが可能となり、スイッチング
・レギュレータの変換効率を改善することができる。
【図１】 本発明に適用可能なＭＯＳＦＥＴを示す断面
図である。
図である。
【図２】 本発明の適用可能なその他のＭＯＳＦＥＴを
示す断面図である。
示す断面図である。
【図３】 図２の構成におけるゲート電圧−ドレイン電
流の関係を示すグラフである。
流の関係を示すグラフである。
【図４】 図２の構成におけるゲート電圧−オン抵抗の
関係を示すグラフである。
関係を示すグラフである。
【図５】 同期整流型バックコンバータ（第１の実施
例）を示すブロック図である。
例）を示すブロック図である。
【図６】 一石フォワード型コンバータ（第１の実施
例）を示すブロック図である。
例）を示すブロック図である。
【図７】 信号ａ〜ｄを示す波形図である。
【図８】 信号ｅ〜ｆを示す波形図である。
【図９】 同期整流型バックコンバータ（第２の実施
例）を示すブロック図である。
例）を示すブロック図である。
【図１０】 一石フォワード型コンバータ（第２の実施
例）を示すブロック図である。
例）を示すブロック図である。
【図１１】 従来例を示すブロック図である。
【図１２】 信号ｊ，ｋを示す波形図である。
【図１３】 従来例におけるゲート電圧−オン抵抗の関
係を示すグラフである。
係を示すグラフである。
１…基板、２…ウェル、２ａ…ボディ領域、３，４…拡
散領域、５…ゲート電極、６…ソース電極、７…ドレイ
ン電極、８…ウェル電極、８ａ…ボディ電極、９…絶縁
膜、１０１，１０２，２０１、３０１，３０２、４０１
…ＭＯＳＦＥＴ、１０３，２０２，３０３，４０２…制
御回路、１０４，２０５，３０４，４０５…出力フィル
タ、２０３，４０３…トランス、２０４，４０４…整流
回路、３０５，３０６，４０６…ダイオード。
散領域、５…ゲート電極、６…ソース電極、７…ドレイ
ン電極、８…ウェル電極、８ａ…ボディ電極、９…絶縁
膜、１０１，１０２，２０１、３０１，３０２、４０１
…ＭＯＳＦＥＴ、１０３，２０２，３０３，４０２…制
御回路、１０４，２０５，３０４，４０５…出力フィル
タ、２０３，４０３…トランス、２０４，４０４…整流
回路、３０５，３０６，４０６…ダイオード。
フロントページの続き (72)発明者 谷内 利明 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 Ｆターム(参考） 5F048 AA05 AA07 AB07 AB10 AC03 AC10 BA16 BE03 BE09 BF17 CC06 CC13 5H006 CA02 CB03 CB07 CC08 DB01 HA08
Claims (3)
- 【請求項１】 直流入力電圧を昇圧または降圧すること
によって異なる直流出力電圧を得るとともに、スイッチ
ング用素子または整流用素子としてＭＯＳＦＥＴを用い
たスイッチング・レギュレータにおいて、 前記ＭＯＳＦＥＴは、ボディ領域の電位を制御する電極
を有し、 前記ＭＯＳＦＥＴのゲート電極に入力される信号と同期
した信号を、前記ボディ領域の電位を制御する電極に入
力する制御回路をさらに備えたことを特徴とするスイッ
チング・レギュレータ。 - 【請求項２】 請求項１において、 前記ボディ領域の電位を制御する電極と前記ＭＯＳＦＥ
Ｔのゲート電極とは、ダイオードを介して接続されてい
ることを特徴とするスイッチング・レギュレータ。 - 【請求項３】 請求項１において、 前記ボディ領域の電位を制御する電極と前記ＭＯＳＦＥ
Ｔのゲート電極とは、ダイオード接続されたＭＯＳＦＥ
Ｔを介して接続されていることを特徴とするスイッチン
グ・レギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116091A JP2000312477A (ja) | 1999-04-23 | 1999-04-23 | スイッチング・レギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116091A JP2000312477A (ja) | 1999-04-23 | 1999-04-23 | スイッチング・レギュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000312477A true JP2000312477A (ja) | 2000-11-07 |
Family
ID=14678498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11116091A Pending JP2000312477A (ja) | 1999-04-23 | 1999-04-23 | スイッチング・レギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000312477A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080288A (ja) * | 2006-11-14 | 2007-03-29 | Hitachi Ltd | インタフェース装置 |
| JP2008109853A (ja) * | 2007-11-05 | 2008-05-08 | Hitachi Ltd | 半導体装置 |
| KR100902596B1 (ko) | 2007-09-28 | 2009-06-11 | 주식회사 동부하이텍 | 반도체 소자와 그의 제조방법 및 반도체 소자를 이용한변압회로 |
| JP2012050328A (ja) * | 2011-11-21 | 2012-03-08 | Renesas Electronics Corp | 半導体装置 |
-
1999
- 1999-04-23 JP JP11116091A patent/JP2000312477A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080288A (ja) * | 2006-11-14 | 2007-03-29 | Hitachi Ltd | インタフェース装置 |
| KR100902596B1 (ko) | 2007-09-28 | 2009-06-11 | 주식회사 동부하이텍 | 반도체 소자와 그의 제조방법 및 반도체 소자를 이용한변압회로 |
| JP2008109853A (ja) * | 2007-11-05 | 2008-05-08 | Hitachi Ltd | 半導体装置 |
| JP2012050328A (ja) * | 2011-11-21 | 2012-03-08 | Renesas Electronics Corp | 半導体装置 |
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