JPH08205533A - 整流回路 - Google Patents
整流回路Info
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- JPH08205533A JPH08205533A JP3004295A JP3004295A JPH08205533A JP H08205533 A JPH08205533 A JP H08205533A JP 3004295 A JP3004295 A JP 3004295A JP 3004295 A JP3004295 A JP 3004295A JP H08205533 A JPH08205533 A JP H08205533A
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Abstract
(57)【要約】 （修正有）
【目的】 本発明は直流電源を交流に変換し、再び任意
の直流に変換するスイッチング電源を、低損失な同期整
流を行ない、効率向上、ノイズの低減等を図ることを目
的とする。 【構成】 直流電源を交流に変換するスイッチング素子
の駆動を決める三角波よりスイッチング素子がオフした
時にフリ−ホイ−ル用素子の駆動信号をだし、オンする
少し前に駆動信号をとめ、これらの駆動信号を同期して
フリ−ホイ−ル用素子を駆動するように構成されたスイ
ッチング電源の整流回路。
の直流に変換するスイッチング電源を、低損失な同期整
流を行ない、効率向上、ノイズの低減等を図ることを目
的とする。 【構成】 直流電源を交流に変換するスイッチング素子
の駆動を決める三角波よりスイッチング素子がオフした
時にフリ−ホイ−ル用素子の駆動信号をだし、オンする
少し前に駆動信号をとめ、これらの駆動信号を同期して
フリ−ホイ−ル用素子を駆動するように構成されたスイ
ッチング電源の整流回路。
Description
【０００１】
【発明の属する分野】本発明はスイッチング電源に係わ
り、特に整流素子としてスイッチング素子を用いて同期
整流を行う整流回路に関するものである。
り、特に整流素子としてスイッチング素子を用いて同期
整流を行う整流回路に関するものである。
【０００２】
【従来の技術】図１は一般に知られた同期整流回路を用
いたスイッチング電源の回路構成図であり、その動作波
形を図２に示す。図１に於いて、１は直流電源、２は主
スイッチング素子駆動回路、３は主スイッチング素子、
４はトランス、５は整流用素子、例えば電界効果トラン
ジスタ、６はフリ−ホイ−ル用素子、例えば電界効果ト
ランジスタ、７は平滑用チョ−ク、８は平滑用コンデン
サ、９は負荷である。図２において、ａはフリ−ホイ−
ル用素子６のゲ−ト・ソ−ス電圧、ｂはフリ−ホイ−ル
用素子６のドレイン・ソ−ス電流、ｃはトランス４の２
次巻線電圧、ｄ （２） ・ｅはフリ−ホイ−ル用素子６の駆動信号のタイミング
が遅れた時の整流用素子５のドレイン・ソ−ス電流とフ
リ−ホイ−ル用素子６のドレイン・ソ−ス電流である。
いたスイッチング電源の回路構成図であり、その動作波
形を図２に示す。図１に於いて、１は直流電源、２は主
スイッチング素子駆動回路、３は主スイッチング素子、
４はトランス、５は整流用素子、例えば電界効果トラン
ジスタ、６はフリ−ホイ−ル用素子、例えば電界効果ト
ランジスタ、７は平滑用チョ−ク、８は平滑用コンデン
サ、９は負荷である。図２において、ａはフリ−ホイ−
ル用素子６のゲ−ト・ソ−ス電圧、ｂはフリ−ホイ−ル
用素子６のドレイン・ソ−ス電流、ｃはトランス４の２
次巻線電圧、ｄ （２） ・ｅはフリ−ホイ−ル用素子６の駆動信号のタイミング
が遅れた時の整流用素子５のドレイン・ソ−ス電流とフ
リ−ホイ−ル用素子６のドレイン・ソ−ス電流である。
【０００３】図１の回路動作を簡単に説明する。スイッ
チング電源は直流電源１からの入力電圧を主スイッチン
グ素子駆動回路２で制御される主スイッチング素子３を
導通しトランス４をかいして整流用素子５により整流
し、平滑用チョ−ク７、平滑用コンデンサ８により平滑
し、所望の電力を負荷９へ供給する。また、主スイッチ
ング素子３が導通していない時は、平滑用チョ−ク７に
蓄えられたエネルギ−をフリ−ホイ−ル用素子６により
整流し、平滑用コンデンサ８により平滑し、所望の電力
を負荷９へ供給する。
チング電源は直流電源１からの入力電圧を主スイッチン
グ素子駆動回路２で制御される主スイッチング素子３を
導通しトランス４をかいして整流用素子５により整流
し、平滑用チョ−ク７、平滑用コンデンサ８により平滑
し、所望の電力を負荷９へ供給する。また、主スイッチ
ング素子３が導通していない時は、平滑用チョ−ク７に
蓄えられたエネルギ−をフリ−ホイ−ル用素子６により
整流し、平滑用コンデンサ８により平滑し、所望の電力
を負荷９へ供給する。
【０００４】
【発明の目的】図１の回路に於いて、整流用素子５、フ
リ−ホイ−ル素子６にダイオ−ドを使用するとオン電圧
が高いので、低損失化を図るために図１に示すように電
界効果トランジスタのようなスイッチング素子を使用す
る事が一般的である。フリ−ホイ−ル用素子６の駆動方
法であるが、一般的にトランス４の２次巻線電圧ｃを使
用している。しかしながら、図１の回路に於いて、トラ
ンス４のリセット期間が終了し、２次巻線電圧ｃが０Ｖ
となると、フリ−ホイ−ル用素子６のゲ−ト・ソ−ス電
圧は図２のａの如く０Ｖとなる。すなわち、２次巻線電
圧ｃが０Ｖとなるとフリ−ホイ−ル用素子６が非導通と
なり、電界効果トランジスタであるフリ−ホイ−ル用素
子６の寄生ダイオ−ドが導通する。すなわち、２次巻線
電圧ｃが０Ｖになった以降、順方向電圧の小さい電界効
果トランジスタが非導通となるため、同期整流回路によ
る低損失化の効果が薄れる。
リ−ホイ−ル素子６にダイオ−ドを使用するとオン電圧
が高いので、低損失化を図るために図１に示すように電
界効果トランジスタのようなスイッチング素子を使用す
る事が一般的である。フリ−ホイ−ル用素子６の駆動方
法であるが、一般的にトランス４の２次巻線電圧ｃを使
用している。しかしながら、図１の回路に於いて、トラ
ンス４のリセット期間が終了し、２次巻線電圧ｃが０Ｖ
となると、フリ−ホイ−ル用素子６のゲ−ト・ソ−ス電
圧は図２のａの如く０Ｖとなる。すなわち、２次巻線電
圧ｃが０Ｖとなるとフリ−ホイ−ル用素子６が非導通と
なり、電界効果トランジスタであるフリ−ホイ−ル用素
子６の寄生ダイオ−ドが導通する。すなわち、２次巻線
電圧ｃが０Ｖになった以降、順方向電圧の小さい電界効
果トランジスタが非導通となるため、同期整流回路によ
る低損失化の効果が薄れる。
【０００５】本発明は、上記問題点を解決するために創
案されたものであり、スイッチング電源において電界効
果トランジスタのようなスイッチング素子を使用し、ト
ランス４の２次巻線電圧ｃが０Ｖとなってもフリ−ホイ
−ル用素子６が非導通となり （３） 寄生ダイオ−ドが導通することがなく、同期整流を行な
う事により低損失な整流回路を提供する事を目的とす
る。また、フリ−ホイ−ル用素子６の駆動信号を第１の
スイッチング素子３の駆動信号のもととなるコンデンサ
と抵抗による充放電の三角波と第１のスイッチング素子
３の駆動信号のタイミングにより形成していることによ
り、フリ−ホイ−ル用素子６の駆動信号のタイミングを
任意に選ぶ事ができ、フリ−ホイ−ル用素子６の駆動信
号のタイミングの遅れによる、図２のｄ・ｅに示す短絡
電流をなくす事ができ、同期整流を行なう場合に最も低
損失な整流回路を提供する事を目的とする。
案されたものであり、スイッチング電源において電界効
果トランジスタのようなスイッチング素子を使用し、ト
ランス４の２次巻線電圧ｃが０Ｖとなってもフリ−ホイ
−ル用素子６が非導通となり （３） 寄生ダイオ−ドが導通することがなく、同期整流を行な
う事により低損失な整流回路を提供する事を目的とす
る。また、フリ−ホイ−ル用素子６の駆動信号を第１の
スイッチング素子３の駆動信号のもととなるコンデンサ
と抵抗による充放電の三角波と第１のスイッチング素子
３の駆動信号のタイミングにより形成していることによ
り、フリ−ホイ−ル用素子６の駆動信号のタイミングを
任意に選ぶ事ができ、フリ−ホイ−ル用素子６の駆動信
号のタイミングの遅れによる、図２のｄ・ｅに示す短絡
電流をなくす事ができ、同期整流を行なう場合に最も低
損失な整流回路を提供する事を目的とする。
【０００６】
【発明の構成】上記の目的を達成する為の本発明におけ
る同期整流回路を図４またスイッチング電源のフリ−ホ
イ−ル用素子６の駆動回路の構成図を図３に示す。１０
は第１の比較器、１１は第２の比較器、１２はＯＲゲ−
ト、１３はＡＮＤゲ−トである。図５に於いてｆは第１
のスイッチング素子３の駆動信号のもととなるコンデン
サと抵抗による充放電の三角波、ｇは出力制御アンプ信
号、ｈは可変電圧、ｉは第１の比較器１０の出力電圧、
ｊは第２の比較器１１の出力電圧、ｋはＯＲゲ−ト１２
の出力電圧、１はＡＮＤゲ−ト１３の出力電圧であり、
フリ−ホイ−ル用素子６のゲ−ト・ソ−ス電圧となる。
る同期整流回路を図４またスイッチング電源のフリ−ホ
イ−ル用素子６の駆動回路の構成図を図３に示す。１０
は第１の比較器、１１は第２の比較器、１２はＯＲゲ−
ト、１３はＡＮＤゲ−トである。図５に於いてｆは第１
のスイッチング素子３の駆動信号のもととなるコンデン
サと抵抗による充放電の三角波、ｇは出力制御アンプ信
号、ｈは可変電圧、ｉは第１の比較器１０の出力電圧、
ｊは第２の比較器１１の出力電圧、ｋはＯＲゲ−ト１２
の出力電圧、１はＡＮＤゲ−ト１３の出力電圧であり、
フリ−ホイ−ル用素子６のゲ−ト・ソ−ス電圧となる。
【０００７】
【発明の作用】本発明はスイッチング電源のフリ−ホイ
−ル用素子６に電界効果トランジスタを用いて、同期整
流を行なう事により低損失な整流回路を提供し、フリ−
ホイ−ル用素子６の駆動信号を任意に選ぶ事により図２
のｄ・ｅに示す短絡電流をなくす事ができるようにする
ものである。
−ル用素子６に電界効果トランジスタを用いて、同期整
流を行なう事により低損失な整流回路を提供し、フリ−
ホイ−ル用素子６の駆動信号を任意に選ぶ事により図２
のｄ・ｅに示す短絡電流をなくす事ができるようにする
ものである。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図３の第１の比較器 （４） １０のプラス入力には図５の出力制御アンプ信号ｇ、マ
イナス入力には三角波ｆがはいり第１の比較器１０の出
力電圧はｉとなる、ｉのハイレベルになる所でフリ−ホ
イ−ル用素子６のゲ−ト・ソ−ス電圧１のハイレベルに
なる所が決定する。
に説明する。図３の第１の比較器 （４） １０のプラス入力には図５の出力制御アンプ信号ｇ、マ
イナス入力には三角波ｆがはいり第１の比較器１０の出
力電圧はｉとなる、ｉのハイレベルになる所でフリ−ホ
イ−ル用素子６のゲ−ト・ソ−ス電圧１のハイレベルに
なる所が決定する。
【０００９】第２の比較器１１のプラス入力には図５の
可変電圧ｈ、マイナス入力には三角波ｆがはいり第２の
比較器１１の出力電圧はｊとなる、ｊのロウレベルにな
る所でフリ−ホイ−ル用素子６のゲ−ト・ソ−ス電圧１
のロウレベルになる所が決定する。ＯＲゲ−ト１２の入
力には第１の比較器１０の出力ｉが入り、ｉがハイレベ
ルの時にＯＲゲ−ト１２の出力はハイレベルとなる。
可変電圧ｈ、マイナス入力には三角波ｆがはいり第２の
比較器１１の出力電圧はｊとなる、ｊのロウレベルにな
る所でフリ−ホイ−ル用素子６のゲ−ト・ソ−ス電圧１
のロウレベルになる所が決定する。ＯＲゲ−ト１２の入
力には第１の比較器１０の出力ｉが入り、ｉがハイレベ
ルの時にＯＲゲ−ト１２の出力はハイレベルとなる。
【００１０】この信号がＡＮＤゲ−ト１３の入力に入
る。この時ＡＮＤゲ−トの一方の入力には第２の比較器
１１の出力電圧ｊのハイレベルが入っており第１の比較
器１０の出力電圧ｉがロ−からハイとなったときにＡＮ
Ｄゲ−ト１３の出力はハイレベルとなる。ＡＮＤゲ−ト
の出力はＯＲゲ−ト１２の入力にフィ−ドバックされて
おりＡＮＤゲ−ト１３の出力レベルがロウになるのは第
２の比較器１１の出力電圧ｊがロウレベルになったとき
となる。以上によりＡＮＤゲ−ト出力であるフリ−ホイ
−ル用素子６の駆動信号を作ることが出来る。
る。この時ＡＮＤゲ−トの一方の入力には第２の比較器
１１の出力電圧ｊのハイレベルが入っており第１の比較
器１０の出力電圧ｉがロ−からハイとなったときにＡＮ
Ｄゲ−ト１３の出力はハイレベルとなる。ＡＮＤゲ−ト
の出力はＯＲゲ−ト１２の入力にフィ−ドバックされて
おりＡＮＤゲ−ト１３の出力レベルがロウになるのは第
２の比較器１１の出力電圧ｊがロウレベルになったとき
となる。以上によりＡＮＤゲ−ト出力であるフリ−ホイ
−ル用素子６の駆動信号を作ることが出来る。
【００１１】
【発明の効果】図５の１に示すようにフリ−ホイ−ル用
素子６の駆動電圧はトランス４のリセット期間が終了
し、２次巻線電圧ｃが０Ｖとなっても一定のゲ−ト・ソ
−ス電圧を供給することができる。よって同期整流回路
による低損失化の効果がえられる。
素子６の駆動電圧はトランス４のリセット期間が終了
し、２次巻線電圧ｃが０Ｖとなっても一定のゲ−ト・ソ
−ス電圧を供給することができる。よって同期整流回路
による低損失化の効果がえられる。
【００１２】また第２の比較器１１のプラス入力の可変
電圧ｈにより第２の比較器１１の出力電圧ｊのタイミン
グを任意に選定できるためフリ−ホイ−ル用素子６の駆
動信号のタイミングを任意に選ぶ事ができ、フリ−ホイ
−ル用素子６の駆動信号のタイミングの遅れによる、図
２のｄ・ｅに示す短絡電流をなくす事ができ、同期整流
を行なう場合に最も低損失な整流回路を提供する事がで
きる。 （５）
電圧ｈにより第２の比較器１１の出力電圧ｊのタイミン
グを任意に選定できるためフリ−ホイ−ル用素子６の駆
動信号のタイミングを任意に選ぶ事ができ、フリ−ホイ
−ル用素子６の駆動信号のタイミングの遅れによる、図
２のｄ・ｅに示す短絡電流をなくす事ができ、同期整流
を行なう場合に最も低損失な整流回路を提供する事がで
きる。 （５）
【図１】スイッチング電源における従来の同期整流回路
【図２】従来の同期整流回路における各部動作波形
【図３】本発明におけるフリ−ホイ−ル用素子駆動回路
【図４】本発明における同期整流回路
【図５】本発明における各部動作波形
１ 直流電源 ２ 主スイッチング素子駆動回路 ３ 主スイッチング素子 ４ トランス ５ 整流用素子 ６ フリ−ホイ−ル用素子 ７ 平滑用チョ−ク ８ 平滑用コンデンサ ９ 負荷 １０ 第１の比較器 １１ 第２の比較器 １２ ＯＲゲ−ト １３ ＡＮＤゲ−ト １４ フリ−ホイ−ル用素子駆動回路 ａ フリ−ホイ−ル用素子６のゲ−ト・ソ−ス電圧 ｂ フリ−ホイ−ル用素子６のドレイン・ソ−ス電流 （６） ｃ トランス４の２次巻線電圧 ｄ フリ−ホイ−ル用素子６の駆動タイミングが遅れ
た時の整流用素子５のドレイン・ソ−ス電流 ｅ フリ−ホイ−ル用素子６の駆動のタイミングが遅
れた時のフリ−ホイ−ル用素子６のドレイン・ソ−ス電
流 ｆ 第１のスイッチング素子３の駆動信号のもととな
るコンデンサと抵抗による充放電の三角波 ｇ 出力制御アンプ信号 ｈ 可変電圧 ｉ 第１の比較器１０の出力電圧 ｊ 第２の比較器１１の出力電圧 ｋ ＯＲゲ−ト１２の出力電圧 ｌ ＡＮＤゲ−ト１３の出力電圧であり、フリ−ホイ
−ル用素子６のゲ−ト・ソ−ス電圧 ｍ 整流用素子５のゲ−ト・ソ−ス間電圧
た時の整流用素子５のドレイン・ソ−ス電流 ｅ フリ−ホイ−ル用素子６の駆動のタイミングが遅
れた時のフリ−ホイ−ル用素子６のドレイン・ソ−ス電
流 ｆ 第１のスイッチング素子３の駆動信号のもととな
るコンデンサと抵抗による充放電の三角波 ｇ 出力制御アンプ信号 ｈ 可変電圧 ｉ 第１の比較器１０の出力電圧 ｊ 第２の比較器１１の出力電圧 ｋ ＯＲゲ−ト１２の出力電圧 ｌ ＡＮＤゲ−ト１３の出力電圧であり、フリ−ホイ
−ル用素子６のゲ−ト・ソ−ス電圧 ｍ 整流用素子５のゲ−ト・ソ−ス間電圧
Claims (3)
- 【請求項１】 直流電圧源と第１のスイッチング素子の
直列回路をトランスの１次巻線に接続し、トランス２次
巻線と負荷の間に整流用素子とフリ−ホイ−ル用素子か
ら成る整流回路を持つフォワ−ドコンバ−タにおいて、
前記、フリ−ホイ−ル用素子がスイッチング素子である
電界効果トランジスタであることを特徴とする整流回
路。 - 【請求項２】 特許請求の範囲第１項に記載の整流回路
に於いて、第１のスイッチング素子の駆動信号をコンデ
ンサと抵抗による充放電の三角波と出力制御アンプ信号
との比較により形成していることを特徴とする整流回
路。 - 【請求項３】 特許請求の範囲第１項に記載の整流回路
にとらわれず整流回路としてフリ−ホイ−ル用素子を有
する事を特徴とする整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004295A JPH08205533A (ja) | 1995-01-26 | 1995-01-26 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004295A JPH08205533A (ja) | 1995-01-26 | 1995-01-26 | 整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08205533A true JPH08205533A (ja) | 1996-08-09 |
Family
ID=12292774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004295A Pending JPH08205533A (ja) | 1995-01-26 | 1995-01-26 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08205533A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980067235A (ko) * | 1997-01-31 | 1998-10-15 | 김광호 | 서지 전압 발생 방지회로 |
| US7558083B2 (en) | 1997-01-24 | 2009-07-07 | Synqor, Inc. | High efficiency power converter |
| US7564702B2 (en) | 1997-01-24 | 2009-07-21 | Synqor, Inc. | High efficiency power converter |
| WO2010062700A3 (en) * | 2008-10-30 | 2010-08-19 | Meredith Cameron B | Active rectifier |
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
-
1995
- 1995-01-26 JP JP3004295A patent/JPH08205533A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558083B2 (en) | 1997-01-24 | 2009-07-07 | Synqor, Inc. | High efficiency power converter |
| US7564702B2 (en) | 1997-01-24 | 2009-07-21 | Synqor, Inc. | High efficiency power converter |
| US9143042B2 (en) | 1997-01-24 | 2015-09-22 | Synqor, Inc. | High efficiency power converter |
| KR19980067235A (ko) * | 1997-01-31 | 1998-10-15 | 김광호 | 서지 전압 발생 방지회로 |
| WO2010062700A3 (en) * | 2008-10-30 | 2010-08-19 | Meredith Cameron B | Active rectifier |
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
| US10594223B1 (en) | 2013-07-02 | 2020-03-17 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
| US11075583B1 (en) | 2013-07-02 | 2021-07-27 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
| US11705820B2 (en) | 2013-07-02 | 2023-07-18 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
| US12395087B1 (en) | 2013-07-02 | 2025-08-19 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
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