JP2000315385A - セルフリフレッシュ回路及びセルフリフレッシュ方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリのホールド不良の発生を防ぎつ
つ、集中リフレッシュによる消費電流の低減を図ること
ができる技術の提供。 【解決手段】 セルフリフレッシュ期間にセット／リセ
ット信号に基づいて外部アドレス信号の示すアドレスに
連続したアドレスを順次に示す出力信号を出力するバイ
ナリカウンタ回路２と、リード／ライトサイクル期間に
外部アドレス信号を内部アドレス信号として出力し、セ
ルフリフレッシュ期間にバイナリカウンタ回路２の出力
信号を内部アドレス信号として出力するセレクタ回路３
と、外部アドレス信号に基づいてセット／リセット信号
を発生するセット／リセット信号発生回路４とを備えて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリのセ
ルフリフレッシュを行う技術に関する。

【０００２】

【従来の技術】半導体メモリ、特にＤＲＡＭにおいて
は、メモリセルのアドレスを、行（row）×列（colum
n）で表す。アドレスを指定する際には、行アドレスと
列アドレスとが別々に半導体メモリへ送られる。行アド
レスは、ＲＡＳ（row address select）信号という制御
信号により制御されて半導体メモリへ渡される。また、
列アドレスは、ＣＡＳ（column address select）信号
という制御信号により制御されて半導体メモリへ渡され
る。そして、ＲＡＳ及びＣＡＳにより指定されたアドレ
スのメモリセルにアクセスされる。

【０００３】また、半導体メモリにおいては、セルフリ
フレッシュ機能が、制御が簡単で、かつ、低消費電流で
セルデータを保持できることから広く使われている。そ
して、リフレッシュに際しては、例えば、半導体メモリ
に対して、内部Ｘアドレスで指定したアドレスのメモリ
セルのリフレッシュを行う。そして、順次、指定アドレ
スの行を移動して、最終的に全てのメモリセルを順番に
リフレッシュする。

【０００４】次に、図５を参照して、半導体メモリのセ
ルフリフレッシュをハード的に制御するセルフリフレッ
シュ回路の従来例について説明する。図５では、セルフ
リフレッシュ回路の構成の理解を容易にするため、この
回路を三つの部分に分けて示す。図５の（Ａ）は、セル
フリフレッシュ回路を構成すＣＢＲ（CAS BEFORE RAS）
判定回路及１１びセルフリフレッシュタイマ回路１２を
示す。また、図５の（Ｂ）は、セルフリフレッシュ回路
を構成するバイナリカウンタ回路２ｂの構成を示す。ま
た、図５の（Ｃ）は、セルフリフレッシュ回路を構成す
るセレクタ回路３の構成を示す。

【０００５】このＣＢＲ判定回路１１には、反転ＲＡＳ
信号と反転ＣＡＳ信号とが入力される。そして、ＣＢＲ
判定回路１１は、入力信号に基づいて、セルフリフレッ
シュ期間であるか否かを示すＣＢＲ判定信号出力すると
ともに、セルフリフレッシュ期間の開始を示すＣＫＣＢ
Ｒ信号を出力する。

【０００６】また、このＣＢＲ判定信号は、セレクタ回
路３ａへ入力されるとともに、セルフリフレッシュタイ
マ回路１２も入力される。セルフリフレッシュ回路１２
は、セルフリフレッシュ期間、クロックとしてのＣＫＳ
ＥＬＦ信号を出力する。そして、ＣＢＲ判定回路１１か
ら出力されたＣＫＣＢＲ信号と、セルフリフレッシュ回
路１２から出力されたＣＫＳＥＬＦ信号とは、それぞ
れ、バイナリカウンタ回路２ｂへ入力される。

【０００７】バイナリカウンタ回路２ｂは、四段のフリ
ップフロップにより構成されている。そして、一段目の
フリップフロップへ、ＣＫＣＢＲ信号とＣＫＳＥＬＦ信
号とのＮＯＲをとった反転信号が、クロックＣＫとして
入力される。さらに、一段目〜三段目の各フリップフロ
ップの出力信号Ｃ０〜Ｃ２は、次段のフリップフロップ
へ、クロックＣＫとして入力される。また、各段のフリ
ップフロップの反転出力は、当該フリップフロップへ、
入力信号Ｄとして入力される。

【０００８】また、セレクタ回路３ａには、外部アドレ
ス信号Ａ０〜Ａ３と、バイナリカウンタ回路２ｂの各フ
リップフロップの出力信号Ｃ０〜Ｃ３が入力される。そ
して、セレクタ回路３ａは、ＣＢＲ判定信号に応じて、
外部アドレス信号Ａ０〜Ａ３又は出力信号Ｃ０〜Ｃ３の
いずれか一方を選択し、内部Ｘアドレス信号Ｘ０〜Ｘ３
として出力する。

【０００９】次に、図６を参照して、この従来例のセル
フリフレッシュ回路の動作例について説明する。図６
は、従来例のセルフリフレッシュ回路の動作の一例を説
明するためのタイミングチャートである。図６に示すよ
うに、リード／ライト（Read/Write）サイクルにおいて
は、ＣＢＲ判定信号、ＣＫＣＢＲ信号及びＣＫＳＥＬＦ
信号のレベルは、いずれも「０」（low）である。

【００１０】このため、セレクタ回路３ａでは、外部ア
ドレス信号Ａ０〜Ａ３を選択して、内部Ｘアドレス信号
Ｘ０〜Ｘ３として出力している。また、リード／ライト
サイクル期間中は、バイナリカウンタ２ｂの出力Ｃ０〜
Ｃ３の示すアドレスは、外部アドレスに依存せずに、
「ｎ−１」を示している。

【００１１】また、リード／ライトサイクル期間におい
ては、反転ＲＡＳ信号及び反転ＣＡＳ信号に応じた外部
アドレス信号Ａ０〜Ａ３の示すアドレスのメモリセルへ
順次にアクセスしている。ここでは、例えば「ａ」、
「ａ＋１」、「ａ＋２」のメモリセルにインクリメント
アクセスしているとする。

【００１２】そして、この例では、「ａ＋２」にアクセ
スしている時に、セルフリフレッシュを開始する。セル
フリフレッシュは、反転ＲＡＳ信号の降下時に反転ＣＡ
Ｓ信号のレベルが「０」（low）となり、ＣＢＲ判定信
号のレベルが「１」（high）となるとともに、ＣＫＣＢ
Ｒ信号の値が一時的に「１」（high）となることにより
開始する。そして、セルフリフレッシュ期間中は、反転
ＲＡＳ信号及び反転ＣＡＳ信号は、ずれも「０」（lo
w）を維持する。

【００１３】そして、ＣＫＣＢＲ信号の値が「１」とな
ると、バイナリカウンタ２ｂの出力が「ｎ−１」からカ
ウントアップされて「ｎ」となる。また、ＣＢＲ判定信
号のレベルが１となると、セレクタ回路３ａは、バイナ
リカウンタの出力信号Ｃ０〜Ｃ３を選択して、内部Ｘア
ドレス信号Ｘ０〜Ｘ３として出力する。その結果、リフ
レッシュ期間の開始直後に、内部Ｘアドレス信号は
「ｎ」を示すことになる。すなわち、「ｎ」のメモリセ
ルが最初にリフレッシュされる。

【００１４】さらに、反転ＲＡＳ信号及び反転ＣＡＳ信
号の値が「０」の状態が継続すると、ＣＢＲ判定信号が
入力されているセルフリフレッシュタイマ回路１２が起
動する。起動したセルフリフレッシュタイマ回路１２
は、一定間隔で、ＣＫＳＥＬＦ信号の値を「１」とす
る。

【００１５】その結果、バイナリカウンタ２ｂは、ＣＫ
ＳＥＬ信号に同期して、インクリメントされる。その結
果、バイナリカウンタ２ｂの出力信号Ｃ０〜Ｃ３の示す
アドレスが、「ｎ」から「ｎ＋１」、「ｎ＋２」、…、
「ｎ＋ｍ」と変化する。したがって「ｎ＋１」、「ｎ＋
２」、…、「ｎ＋ｍ」のメモリセルが順次にリフレッシ
ュされる。

【００１６】このように、セルフリフレッシュで使用さ
れる内部Ｘアドレスには、通常、内部バイナリカウンタ
の出力信号が使われる。ところが、従来のセルフリフレ
ッシュ方式では、内部カウンタが外部アドレスと無関係
に出力される。このため、従来の半導体メモリにおいて
は、セルフリフレッシュの期間中ワードのリフレッシュ
（再書込み）順序が指定できなかった。このため、例え
ば、図６に示す動作例では、最初にリフレッシュされる
「ｎ」のメモリセルが、外部アドレスのどのメモリセル
に対応するか不定である。

【００１７】一方、セルフリフレッシュ期間に入って最
初にリフレッシュされるべきワードは、それまでのサイ
クルで最もホールド状態の期間が長いワードであるべき
である。例えば、図６に示す動作例では、外部アドレス
信号の示す「ａ＋２」のメモリセルまでインクリメント
アクセスした段階で、セルフリフレッシュを開始した。
このため、この例では、次の「ａ＋３」のメモリセル
が、最もホールド状態が長くなっている。したがって、
この「ａ＋３」のメモリセルのリフレッシュを最初に行
うべきである。

【００１８】しかし、従来方式では、ワードのリフレッ
シュ順序について何ら考慮されていなかった。このた
め、セルフリフレッシュ期間中に、ホールド状態の期間
が短いワードが先にリフレッシュされ、最もホール状態
の期間が長いワードのリフレッシュが後回しされる事態
が生じ得る。

【００１９】さらに、セルフリフレッシュの間隔は、消
費電流を低減するためにできるだけ長く設定されてい
る。このため、ホールド状態の期間が長いワードのセル
フリフレッシュが後回しにされると、そのワードにおい
てセルデータを保持できなくなりホールド不良が発生す
る可能性がある。

【００２０】すなわち、図６に示す動作例では、「ｎ」
のアドレスが「ａ＋３」であれば問題ないが、例えば
「ｎ＋ｍ」のアドレスが「ａ＋３」の場合には、「ａ＋
３」のメモリセルがリフレッシュされるまでのホールド
状態が長くなりすぎ、データが破壊されるおそれがあ
る。

【００２１】そこで、従来方式では、ホールド不良の発
生を防ぐため、セルフリフレッシュ期間に入る前に、全
ワードに対して、ＣＢＲリフレッシュにより集中リフレ
ッシュを行っていた。

【００２２】次に、図７を参照して、この従来例のセル
フリフレッシュ回路の、集中リフレッシュを行う場合の
動作例について説明する。図７は、従来例のセルフリフ
レッシュ回路の動作の他の一例を説明するためのタイミ
ングチャートである。図７に示すように、この動作例で
は、リード／ライトサイクルとセルフリフレッシュ期間
との間に、集中リフレッシュを行う。

【００２３】そして、図７に示すように、集中リフレッ
シュ期間中は、反転ＲＡＳ信号が最短サイクルで交互に
反転する。その結果、ＣＢＲ判定回路１１から、短い周
期のクロックとしてのＣＫＣＢＲ信号が出力される。こ
のため、バイナリカウンタ２ｂの出力信号Ｃ０〜Ｃ３の
示すアドレスが、ＣＫＣＢＲ信号の同期して、インクリ
メントされる。

【００２４】そして、集中リフレッシュは、出力信号Ｃ
０〜Ｃ３の順次に示す「ｎ」〜「ｎ１５」のアドレスに
対して順次に行われる。その結果、短時間で全ワードが
リフレッシュされる。なお、集中リフレッシュのリフレ
ッシュ順序は、リード／ライトサイクルの外部アドレス
信号の示すアドレスとは無関係に実行される。しかし、
集中リフレッシュは短時間で行われるので、リフレッシ
ュ順序に関係なく、いずれもメモリセルも、セルデータ
が破壊される程には、ホールド状態が長くならない。

【００２５】さらに、集中リフレッシュ期間に続くセル
フリフレッシュ期間においても、集中リフレッシュ期間
中と同じく、バイナリカウンタ２ｂの出力信号により内
部アドレスが与えられる。このため、セルフリフレッシ
ュ期間の最初にリフレッシュされるメモリセルのアドレ
スは、集中リフレッシュ期間の最後にリフレッシュされ
たメモリセルのアドレスの次のアドレス（＋１インクリ
メントしたアドレス）となる。

【００２６】すなわち、図７に示す例では、「ｎ＋１
５」の次の「ｎ」のメモリセルから順次にセルフリフレ
ッシュが実行される。したがって、集中リフレッシュ期
間終了時点でもっともホール状態の長いメモリセルから
順次にセルフリフレッシュが実行されることになる。こ
のため、このセルフリフレッシュ期間中に、ホールド状
態が長すぎることによるセルデータの破壊が発生するお
それははない。

【００２７】

【発明が解決しようとする課題】上述したように、従来
例のセルフリフレッシュ方式では、反転ＲＡＳ信号及び
反転ＣＡＳ信号をそれぞれ０に固定しておけば、バイナ
リカウンタの示す内部アドレス信号により順次にワード
を選択してセルフリフレッシュを行うことができる。こ
のため、従来例のセルフリフレッシュ方式は、セルフリ
フレッシュの制御が容易であり、かつ、セルフリフレッ
シュ期間のクロック周期が長いのでセルフリフレッシュ
期間の消費電力が低いという点で優れていた。

【００２８】しかしながら、従来例のセルフリフレッシ
ュ方式では、ホールドを保証するために、セルフリフレ
ッシュ期間の直前に全ワード分の集中リフレッシュを行
う必要があった。このため、従来方式では、集中リフレ
ッシュを行う分だけ、余計に消費電流を必要としてい
た。

【００２９】本発明は、上記の問題を解決すべくなされ
たものであり、半導体メモリのホールド不良の発生を防
ぎつつ、集中リフレッシュによる消費電流の低減を図る
ことができる技術の提供を目的とする。

【００３０】

【課題を解決するための手段】この目的の達成を図るた
め、本発明の請求項１に係るセルフリフレッシュ回路に
よれば、バイナリカウンタ回路とセレクタ回路とセット
／リセット信号発生回路とを備え、セレクタ回路は、外
部アドレス信号と、バイナリカウンタ回路の出力信号と
が入力され、リード／ライトサイクル期間に、外部アド
レス信号を内部アドレス信号として出力し、かつ、セル
フリフレッシュ期間に、出力信号を内部アドレス信号と
して出力し、セット／リセット信号発生回路は、外部ア
ドレス信号に基づいて、セット／リセット信号を発生
し、バイナリカウンタ回路は、セルフリフレッシュ期間
に、セット／リセット信号に基づいて、外部アドレス信
号の示すアドレスに連続したアドレスを順次に示す出力
信号を出力する構成としてある。

【００３１】このような構成とすれば、バイナリカウン
タ回路は、外部アドレス信号に基づいたセット／リセッ
ト信号に基づいて動作するので、セルフリフレッシュ期
間に、外部アドレス信号の示すアドレスに連続したアド
レスを順次に示す出力信号を出力する。このため、セル
フリフレッシュを行うにあたり、セルフリフレッシュ期
間の直前に外部アドレス信号の示したアドレスに連続し
たアドレスのセルメモリから順次にリフレッシュするこ
とができる。

【００３２】その結果、セルフリフレッシュ期間中に、
セルフリフレッシュ期間の開始時点でホールド状態の期
間の最も長いメモリセルからリフレッシュを行うことが
できる。これにより、半導体メモリのホールド不良の発
生を防ぎつつ、集中リフレッシュによる消費電流の低減
を図ることができる。

【００３３】また、本発明の請求項２に係るセルフリフ
レッシュ回路によれば、バイナリカウンタ回路とセレク
タ回路とを備え、セレクタ回路は、外部アドレス信号
と、バイナリカウンタ回路の出力信号とが入力され、リ
ード／ライトサイクル期間に、外部アドレス信号を内部
アドレス信号として出力し、かつ、セルフリフレッシュ
期間に、出力信号を内部アドレス信号として出力し、バ
イナリカウンタ回路は、セルフリフレッシュ期間か否か
を示す判定信号がセット信号として入力され、非セルフ
リフレッシュ期間に、判定信号に基づいて特定アドレス
示す出力信号を出力し、セルフリフレッシュ期間に、当
該特定アドレスの次のアドレスから始まるアドレスを順
次に示す出力信号を出力する構成としてある。

【００３４】このような構成とすれば、バイナリカウン
タ回路に判定信号がセット信号として入力されるので、
セルフリフレッシュ期間中の最初にリフレッシュを行う
セルメモリのアドレスの直前のアドレスが、特定アドレ
スとしてプリセットされることになる。その結果、特定
アドレス次のアドレスのメモリは、セルフリフレッシュ
期間の最初にリフレッシュされるので、ホールド状態が
長くてもセルデータが破壊されるおそれがなくなる。

【００３５】このため、セルフリフレッシュ期間の直前
に集中リフレッシュを行う場合に、特定アドレスの次の
アドレス及びそれに続くいくつかのアドレスのメモリセ
ルについては、リフレッシュを行う必要がない。すなわ
ち、集中リフレッシュは、全メモリアドレスのうち、特
定アドレスのメモリセルまでリフレッシュを行えば十分
である。したがって、全てワード分の集中リフレッシュ
を行う必要がないので、集中リフレッシュ中の回数を減
らして、消費電力の低減を図ることができる。

【００３６】また、請求項３記載の発明によれば、セル
フリフレッシュ期間か否かを示す判定信号を、セレクタ
へ出力する判定回路を備えた構成としてある。また、請
求項４記載の発明によれば、判定信号がセルフリフレッ
シュ期間クロック信号をバイナリカウンタへ出力するセ
ルフリフレッシュタイマ回路を備えた構成としてある。

【００３７】また、本発明の請求項５に係るセルフリフ
レッシュ方法によれば、セルフリフレッシュを行うにあ
たり、セルフリフレッシュ期間の直前に外部アドレス信
号の示したアドレスに連続したアドレスのセルメモリか
ら順次にリフレッシュする方法としてある。このように
すれば、セルフリフレッシュ期間中に、セルフリフレッ
シュ期間の開始時点でホールド状態の期間の最も長いメ
モリセルからリフレッシュを行うことができる。これに
より、半導体メモリのホールド不良の発生を防ぎつつ、
集中リフレッシュによる消費電流の低減を図ることがで
きる。

【００３８】また、本発明の請求項６に係るセルフリフ
レッシュ方法によれば、セルフリフレッシュ期間中の最
初にリフレッシュを行うセルメモリのアドレスを設定し
ておき、セルフリフレッシュ期間の直前に、集中リフレ
ッシュを行うにあたり、全メモリアドレスのうち、設定
されたアドレスの直前のアドレスのメモリセルまでリフ
レッシュを行う方法としてある。このようにすれば、全
てワード分の集中リフレッシュを行う必要がないので、
集中リフレッシュ中の回数を減らして、ホールド不良の
発生を防ぎつつ、消費電力の低減を図ることができる。

【００３９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。 ［第一実施形態］まず、図１を参照して、本発明の第一
実施形態について説明する。図１では、セルフリフレッ
シュ回路の構成の理解を容易にするため、この回路を三
つの部分に分けて示す。図１の（Ａ）は、セルフリフレ
ッシュ回路を構成すＣＢＲ判定回路及１１びセルフリフ
レッシュタイマ回路１２を示す。また、図１の（Ｂ）
は、セルフリフレッシュ回路を構成するバイナリカウン
タ回路２の構成を示す。また、図１の（Ｃ）は、セルフ
リフレッシュ回路を構成するセレクタ回路３及びセット
／リセット信号発生回路４の構成を示す。

【００４０】このＣＢＲ判定回路１１には、反転ＲＡＳ
信号と反転ＣＡＳ信号とが入力される。そして、ＣＢＲ
判定回路１１は、入力信号に基づいて、セルフリフレッ
シュ期間であるか否かを示すＣＢＲ判定信号出力すると
ともに、セルフリフレッシュ期間の開始を示すＣＫＣＢ
Ｒ信号を出力する。

【００４１】このＣＢＲ判定信号は、セレクタ回路３へ
入力されるとともに、セルフリフレッシュタイマ回路１
２も入力される。セルフリフレッシュ回路１２は、セル
フリフレッシュ期間、クロックとしてのＣＫＳＥＬＦ信
号を出力する。そして、ＣＢＲ判定回路１１から出力さ
れたＣＫＣＢＲ信号と、セルフリフレッシュ回路１２か
ら出力されたＣＫＳＥＬＦ信号とは、それぞれ、バイナ
リカウンタ回路２へ入力される。

【００４２】バイナリカウンタ回路２は、四段のフリッ
プフロップにより構成されている。そして、一段目のフ
リップフロップへ、ＣＫＣＢＲ信号とＣＫＳＥＬＦ信号
とのＮＯＲをとった反転信号がクロックＣＫとして入力
される。さらに、一段目〜三段目の各フリップフロップ
の出力信号Ｃ０〜Ｃ２は、次段のフリップフロップへ、
クロックＣＫとして入力される。また、各段のフリップ
フロップの反転出力は、当該フリップフロップへ、入力
信号Ｄとして入力される。

【００４３】また、このバイナリカウンタ回路２は、セ
ット／リセット付きバイナリカウンタであって、各フリ
ップフロップには、それぞれ、セット／リセット信号発
生回路４からセット信号Ｓ０〜Ｓ３及びリセット信号Ｒ
０〜Ｒ３が入力される。そして、バイナリカウンタ回路
２は、リード／ライト期間に、セット／リセット信号に
基づいて、出力信号Ｃ０〜Ｃ３を出力し、セルフリフレ
ッシュ期間に、ＣＫＣＢＲ、ＣＫＳＥＬＦ信号に基づい
てカウントアップ出力信号Ｃ０〜Ｃ３を出力する。

【００４４】また、セレクタ回路３には、外部アドレス
信号Ａ０〜Ａ３と、バイナリカウンタ回路２ｂの各フリ
ップフロップの出力信号Ｃ０〜Ｃ３が入力される。そし
て、セレクタ回路３ａは、ＣＢＲ判定信号に応じて、外
部アドレス信号Ａ０〜Ａ３又は出力信号Ｃ０〜Ｃ３のい
ずれか一方を選択する。そして、セレクタ回路３は、リ
ード／ライトサイクル期間に、外部アドレス信号Ａ０〜
Ａ３を内部アドレス信号Ｘ０〜Ｘ３として出力する。ま
た、セルフリフレッシュ期間に、出力信号Ｃ０〜Ｃ３を
内部アドレス信号Ｘ０〜Ｘ３として出力する。

【００４５】また、セット／リセット信号発生回路４
は、リード／ライトサイクル期間に、外部アドレス信号
Ａ０〜Ａ３に基づいて、セット信号Ｓ０〜Ｓ３及びリセ
ット信号Ｒ０〜Ｒ３を発生し、バイナリカウンタ２へ出
力する。

【００４６】次に、図２を参照して、第一実施形態のセ
ルフリフレッシュ回路の動作例、すなわち、セルフリフ
レッシュ方法の一例について説明する。図２は、第一実
施形態のセルフリフレッシュ回路の動作の一例を説明す
るためのタイミングチャートである。図２に示すよう
に、リード／ライト（Read/Write）サイクルにおいて
は、ＣＢＲ判定信号、ＣＫＣＢＲ信号及びＣＫＳＥＬＦ
信号のレベルは、いずれも「０」（low）である。

【００４７】このため、セレクタ回路３では、外部アド
レス信号Ａ０〜Ａ３を選択して、内部Ｘアドレス信号Ｘ
０〜Ｘ３として出力している。また、リード／ライトサ
イクル期間中も、バイナリカウンタ２の出力Ｃ０〜Ｃ３
の示すアドレスは、セット／リセット信号Ｓ０〜Ｓ３及
びＲ０〜Ｒ３に基づいて、外部アドレス信号Ａ０〜Ａ３
と同一のアドレスを示す。

【００４８】また、リード／ライトサイクル期間におい
ては、反転ＲＡＳ信号及び反転ＣＡＳ信号に応じた外部
アドレス信号Ａ０〜Ａ３の示すアドレスのメモリセルへ
順次にアクセスしている。ここでは、外部アドレス信号
Ａ０〜Ａ３により「ａ」、「ａ＋１」、「ａ＋２」のメ
モリセルにインクリメントアクセスしているとする。し
たがって、バイナリカウンタ２の出力信号Ｃ０〜Ｃ３も
「ａ」、「ａ＋１」、「ａ＋２」を示すことになる。

【００４９】そして、この例では、「ａ＋２」にアクセ
スしている時に、セルフリフレッシュを開始する。セル
フリフレッシュは、反転ＲＡＳ信号の降下時に反転ＣＡ
Ｓ信号のレベルが「０」（low）となり、ＣＢＲ判定信
号のレベルが「１」（high）となるとともに、ＣＫＣＢ
Ｒ信号の値が一時的に「１」（high）となることにより
開始する。そして、セルフリフレッシュ期間中は、反転
ＲＡＳ信号及び反転ＣＡＳ信号は、いずれも「０」（lo
w）を維持する。

【００５０】そして、この実施形態では、ＣＫＣＢＲ信
号の値が１となると、バイナリカウンタ２の出力Ｃ０〜
Ｃ３の示すアドレスが「ａ＋２」からカウントアップさ
れて「ａ＋３」となる。すなわち、バイナリカウンタ２
は、外部アドレス信号Ａ０〜Ａ３の示すアドレスに連続
したアドレスを順次に示す出力信号Ｃ０〜ｃ３を出力す
る。

【００５１】また、ＣＢＲ判定信号のレベルが「１」と
なると、セレクタ回路３は、バイナリカウンタの出力信
号Ｃ０〜Ｃ３を選択して、内部Ｘアドレス信号Ｘ０〜Ｘ
３として出力する。その結果、リフレッシュ期間の開始
直後に、内部Ｘアドレス信号は、外部アドレス信号がセ
ルフリフレッシュ期間の直前に示していた「ａ＋２」に
連続した「ａ＋３」を示すことになる。したがって、リ
フレッシュ期間の開始時点で最もホールド状態の長い
「ａ＋３」のメモリセルが最初にリフレッシュされる。

【００５２】さらに、反転ＲＡＳ信号及び反転ＣＡＳ信
号のレベルが「０」の状態が継続すると、ＣＢＲ判定信
号が入力されているセルフリフレッシュタイマ回路１２
が起動する。起動したセルフリフレッシュタイマ回路１
２は、一定間隔で、ＣＫＳＥＬＦ信号のレベルを「１」
とする。

【００５３】その結果、バイナリカウンタ２は、ＣＫＳ
ＥＬＦ信号に同期して、インクリメントされる。その結
果、バイナリカウンタ２の出力信号Ｃ０〜Ｃ３の示すア
ドレスが、「ａ＋３」から「ａ＋４」、「ａ＋５」、…
「ａ＋ｎ」と変化する。したがって、「ａ＋３」から
「ａ＋４」、「ａ＋５」、…「ａ＋ｎ」のメモリセルが
順次にリフレッシュされる。すなわち、セルフリフレッ
シュ期間の直前に外部アドレス信号の示したアドレスに
連続したアドレスのセルメモリから順次にリフレッシュ
されることになる。

【００５４】このように、第一実施形態のセルフリフレ
ッシュ回路及び方法によれば、セルフリフレッシュ期間
中に、セルフリフレッシュ期間の開始時点でホールド状
態の期間の最も長いメモリセル（ａ＋３）からリフレッ
シュを行うことができる。これにより、半導体メモリの
ホールド不良の発生を防ぎつつ、集中リフレッシュによ
る消費電流の低減を図ることができる。

【００５５】［第二実施形態］次に、図３を参照して、
本発明の第二実施形態について説明する。図３では、セ
ルフリフレッシュ回路の構成の理解を容易にするため、
この回路を三つの部分に分けて示す。図３の（Ａ）は、
セルフリフレッシュ回路を構成すＣＢＲ判定回路及１１
びセルフリフレッシュタイマ回路１２を示す。また、図
３の（Ｂ）は、セルフリフレッシュ回路を構成するバイ
ナリカウンタ回路２ａの構成を示す。また、図３の
（Ｃ）は、セルフリフレッシュ回路を構成するセレクタ
回路３の構成を示す。

【００５６】第二実施形態のセルフリフレッシュ回路で
は、第一実施形態で設けたセット／リセット信号発生回
路４がない。また、バイナリカウンタ回路２ａには、セ
ット信号としてＣＢＲ判定信号が入力される。なお、Ｃ
ＢＲ判定回路１１、セルフリフレッシュタイマ回路１２
及びセレクタ回路３の構成は、上述した第一実施形態に
おける構成と同一であるので、その詳細な説明を省略す
る。

【００５７】第二実施形態におけるバイナリカウンタ回
路２ａは、四段のフリップフロップにより構成されてい
る。そして、一段目のフリップフロップへ、ＣＫＣＢＲ
信号とＣＫＳＥＬＦ信号とのＮＯＲをとった反転信号が
クロックＣＫとして入力される。さらに、一段目〜三段
目の各フリップフロップの出力信号Ｃ０〜Ｃ２は、次段
のフリップフロップへ、クロックＣＫとして入力され
る。また、各段のフリップフロップの反転出力は、当該
フリップフロップへ、入力信号Ｄとして入力される。

【００５８】また、このバイナリカウンタ回路２ａは、
セット付きバイナリカウンタであって、各フリップフロ
ップには、それぞれ、ＣＢＲ判定回路１１からＣＢＲ判
定信号が入力される。その結果、バイナリカウンタ回路
２ａは、非セルフリフレッシュ期間に、このＣＢＲ判定
信号に基づいて、特定アドレス示す出力信号Ｃ０〜Ｃ３
を出力する。本実施形態では、バイナリカウンタ回路２
ａの出力は、非セルフリフレッシュ期間に、出力信号Ｃ
０〜Ｃ３の値を全て「１」として、１６進表示で「Ｆ
ｈ」（＝１１１１）のアドレスにプリセットされてい
る。

【００５９】そして、バイナリカウンタ回路２ａは、セ
ルフリフレッシュ期間に、当該特定アドレスの次のアド
レスから始まるアドレスを順次に示す出力信号を出力す
る。本実施形態では、セルフリフレッシュ期間に、「Ｆ
ｈ」から「＋１」カウントアップしたアドレス「０ｈ」
（出力信号Ｃ０〜Ｃ３の値が全て０）のメモリセルを最
初にリフレッシュすることになる。

【００６０】次に、図４を参照して、第二実施形態のセ
ルフリフレッシュ回路の動作例、すなわち、セルフリフ
レッシュ方法の一例について説明する。図４は、第二実
施形態のセルフリフレッシュ回路の動作の一例を説明す
るためのタイミングチャートである。図４に示すよう
に、リード／ライト（Read/Write）サイクルにおいて
は、ＣＢＲ判定信号、ＣＫＣＢＲ信号及びＣＫＳＥＬＦ
信号のレベルは、いずれも「０」（low）である。

【００６１】このため、セレクタ回路３では、外部アド
レス信号Ａ０〜Ａ３を選択して、内部Ｘアドレス信号Ｘ
０〜Ｘ３として出力している。一方、リード／ライトサ
イクル期間中、バイナリカウンタ２の出力Ｃ０〜Ｃ３の
示すアドレスは、セット信号としてのＣＢＲ判定信号の
基づいて、「Ｆｈ」となっている。したがって、これは
事実上、セルフリフレッシュ期間の最初にリフレッシュ
されるメモリセルのアドレスとして、「Ｆｈ」次の「０
ｈ」が設定されていることになる。

【００６２】また、リード／ライトサイクル期間におい
ては、反転ＲＡＳ信号及び反転ＣＡＳ信号に応じた外部
アドレス信号Ａ０〜Ａ３の示すアドレスのメモリセルへ
順次にアクセスしている。ここでは、外部アドレス信号
Ａ０〜Ａ３により「７ｈ」、「８ｈ」、「９ｈ」のメモ
リセルにインクリメントアクセスしているとする。

【００６３】そして、本実施形態では、リード／ライト
サイクル期間とセルフリフレッシュ期間との間に集中リ
フレッシュを行う。ただし、この集中リフレッシュは、
全メモリアドレスのうち、設定されたアドレス「０ｈ」
の直前のアドレス「Ｆｈ」のメモリセルまでに対してだ
けリフレッシュを行われる。

【００６４】したがって、本実施形態では、反転ＲＡＳ
信号のオンリーリフレッシュにより、集中リフレッシュ
期間の直前にアクセスされていた「９ｈ」の次の「Ａ
ｈ」から「Ｆｈ」まで順次に集中リフレッシュを行う。
このため、本実施形態では、従来は、集中リフレッシュ
期間中に１６回必要であったリフレッシュが、わずか６
回で済む。このため、集中リフレッシュの１０回分の消
費電力の低減を図ることができる。

【００６５】そして、「Ｆｈ」が集中リフレッシュされ
た後に、セルフリフレッシュを開始する。セルフリフレ
ッシュは、「０ｈ」から開始される。したがって、リー
ド／ライトサイクルとセルフリフレッシュ期間とでは、
アドレスが不連続であっても、集中リフレッシュによ
り、「Ｆｈ」までリフレッシュされるので、集中リフレ
ッシュとセルフリフレッシュ期間とでは、アドレスが連
続する。その結果、セルフリフレッシュ期間の開始の時
点で最もホール状態の長いメモリセルが、セルフリフレ
ッシュ期間の最初にリフレッシュされることになる。こ
のため、ホールド状態が長くてもセルデータが破壊され
るおそれがなくなる。

【００６６】このように、第二実施形態のセルフリフレ
ッシュ回路及び方法によれば、全てワード分の集中リフ
レッシュを行う必要がないので、集中リフレッシュ中の
回数を減らして、消費電力の低減を図ることができる。

【００６７】上述した実施の形態においては、本発明を
特定の条件で構成した例について説明したが、本発明
は、種々の変更を行うことができる。例えば、上述した
実施の形態においては、反転ＲＡＳ信号及び反転ＣＡＳ
信号が特定の状態になったときにセルフリフレッシュ期
間の開始した例について説明したが、本発明では、セル
フリフレッシュ期間の開始はこれに限定されない。

【００６８】

【発明の効果】以上、詳細に説明したように、請求項１
及び５記載の発明によれば、セルフリフレッシュ期間中
に、セルフリフレッシュ期間の開始時点でホールド状態
の期間の最も長いメモリセルからリフレッシュを行うこ
とができる。これにより、半導体メモリのホールド不良
の発生を防ぎつつ、集中リフレッシュによる消費電流の
低減を図ることができる。また、請求項２及び６記載の
発明によれば、全ワード分の集中リフレッシュを行う必
要がないので、集中リフレッシュ中の回数を減らして、
ホールド不良の発生を防ぎつつ、消費電力の低減を図る
ことができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は、第一実施形態のセルフリフ
レッシュ回路の構成を説明するためのブロック回路図で
ある。

【図２】第一実施形態のセルフリフレッシュ回路の動作
を説明するためのタイミングチャートである。

【図３】（ａ）〜（ｃ）は、第二実施形態のセルフリフ
レッシュ回路の構成を説明するためのブロック回路図で
ある。

【図４】第二実施形態のセルフリフレッシュ回路の動作
を説明するためのタイミングチャートである。

【図５】（ａ）〜（ｃ）は、従来例のセルフリフレッシ
ュ回路の構成を説明するためのブロック回路図である。

【図６】従来例のセルフリフレッシュ回路の動作を説明
するためのタイミングチャートである。

【図７】従来例のセルフリフレッシュ回路の動作を説明
するためのタイミングチャートである。

【符号の説明】

２、２ａ、２ｂ バイナリカウンタ回路 ３、３ａ セレクタ回路 ４ セット／リセット信号発生回路 １１ ＣＢＲ判定回路 １２ セルフリフレッシュタイマ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 バイナリカウンタ回路とセレクタ回路と
   セット／リセット信号発生回路とを備え、 前記セレクタ回路は、外部アドレス信号と、前記バイナ
   リカウンタ回路の出力信号とが入力され、リード／ライ
   トサイクル期間に、前記外部アドレス信号を内部アドレ
   ス信号として出力し、かつ、セルフリフレッシュ期間
   に、前記出力信号を内部アドレス信号として出力し、 前記セット／リセット信号発生回路は、前記外部アドレ
   ス信号に基づいて、セット／リセット信号を発生し、 前記バイナリカウンタ回路は、セルフリフレッシュ期間
   に、前記セット／リセット信号に基づいて、前記外部ア
   ドレス信号の示すアドレスに連続したアドレスを順次に
   示す出力信号を出力することを特徴とするセルフリフレ
   ッシュ回路。
2. 【請求項２】 バイナリカウンタ回路とセレクタ回路と
   を備え、 前記セレクタ回路は、外部アドレス信号と、前記バイナ
   リカウンタ回路の出力信号とが入力され、リード／ライ
   トサイクル期間に、前記外部アドレス信号を内部アドレ
   ス信号として出力し、かつ、セルフリフレッシュ期間
   に、前記出力信号を内部アドレス信号として出力し、 前記バイナリカウンタ回路は、セルフリフレッシュ期間
   か否かを示す判定信号がセット信号として入力され、非
   セルフリフレッシュ期間に、前記判定信号に基づいて特
   定アドレス示す出力信号を出力し、セルフリフレッシュ
   期間に、当該特定アドレスの次のアドレスから始まるア
   ドレスを順次に示す出力信号を出力することを特徴とす
   るセルフリフレッシュ回路。
3. 【請求項３】 セルフリフレッシュ期間か否かを示す判
   定信号を、前記セレクタへ出力する判定回路を備えたこ
   とを特徴とする請求項１又は２記載のセルフリフレッシ
   ュ回路。
4. 【請求項４】 前記判定信号がセルフリフレッシュ期間
   クロック信号を前記バイナリカウンタへ出力するセルフ
   リフレッシュタイマ回路を備えたことを特徴とする請求
   項３記載のセルフリフレッシュ回路。
5. 【請求項５】 セルフリフレッシュを行うにあたり、セ
   ルフリフレッシュ期間の直前に外部アドレス信号の示し
   たアドレスに連続したアドレスのセルメモリから順次に
   リフレッシュすることを特徴とするセルフリフレッシュ
   方法。
6. 【請求項６】 セルフリフレッシュ期間中の最初にリフ
   レッシュを行うセルメモリのアドレスを設定しておき、 前記セルフリフレッシュ期間の直前に、集中リフレッシ
   ュを行うにあたり、 全メモリアドレスのうち、設定されたアドレスの直前の
   アドレスのメモリセルまでリフレッシュを行うことを特
   徴とするセルフリフレッシュ方法。