JPH09147554A - ダイナミックメモリ装置及びその駆動方法 - Google Patents

ダイナミックメモリ装置及びその駆動方法

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JPH09147554A
JPH09147554A JP7305341A JP30534195A JPH09147554A JP H09147554 A JPH09147554 A JP H09147554A JP 7305341 A JP7305341 A JP 7305341A JP 30534195 A JP30534195 A JP 30534195A JP H09147554 A JPH09147554 A JP H09147554A
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JP
Japan
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refresh
signal
control signal
level
refresh timing
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JP7305341A
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English (en)
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Kenichi Sakakibara
賢一 榊原
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】 【課題】リフレッシュ間隔選択用の制御信号の単純化、
セルフリフレッシュ機能付きのものの歩留り向上、及び
記憶データ消失の危険性除去。 【解決手段】互いに異なる周期の第１及び第２のリフレ
ッシュタイミング信号ＲＦＴ１，ＲＦＴ２を発生するリ
フレッシュタイミング信号発生部３ａ，３ｂを設ける。
外部からの行アドレス制御信号ＲＡＳ＊，列アドレス制
御信号のレベル変化タイミングの時間差によって第１及
び第２のリフレッシュタイミング信号ＲＦＴ１，ＲＦＴ
２のうちの一方を選択するリフレッシュタイミング選択
回路９及びセレクタ４を設ける。選択されたリフレッシ
ュタイミング信号に同期してアドレス値が更新される内
部アドレス信号ＩＡＤによりセルフリフレッシュ動作を
行う。メモリセルのデータ保持時間により製品区分けし
外部からの制御信号を規定して駆動する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はダイナミックメモリ
装置及びその駆動方法に関し、特にセルフリフレッシュ
機能を備えたダイナミックメモリ装置及びその駆動方法
に関する。
【０００２】
【従来の技術】セルフリフレッシュ（以下、ＳＲと省略
することがある）機能を備えたダイナミックメモリ装置
では、ＣＢＲ（ＣＡＳ Ｂｅｆｏｒｅ ＲＡＳ）動作検
知後、行アドレス制御信号ＲＡＳ＊（＊は低レベルがア
クティブレベルであることを示す、以下同じ）及び列ア
ドレス制御信号ＣＡＳ＊を共にアクティブ（低）レベル
に保持しておくと、所定の時間経過後からセルリフレッ
シュモードとなり、所定の周期で自動的にメモリセルア
レイに対するリフッシュ動作が行なわれる。
【０００３】このような、セルリフレッシュ機能を備え
たダイナミックメモリ装置の一例（第１の例）を図５に
示す。
【０００４】このダイナミックメモリ装置は、行アドレ
ス制御信号ＲＡＳ＊がインアクティブレベル（高レベ
ル）からアクティブレベル（低レベル）へと変化したと
き列アドレス制御信号ＣＡＳ＊がアクティブレベルであ
ること（ＣＢＲ動作）を検知してアクティブレベルとな
り、行アドレス制御信号ＲＡＳ＊がインアクティブレベ
ルになるとインアクティブレベルとなるＣＢＲエントリ
信号ＣＢＲＥを出力するＣＢＲ動作検知回路１ｘと、Ｃ
ＢＲエントリ信号ＣＢＲＥのアクティブレベルに応答し
て所定の周波数の発振クロック信号ＯＣＫを出力する発
振回路２と、発振クロック信号ＯＣＫをカウントして所
定のカウント値でＳＲエントリタイミング信号ＳＲＥＴ
を出力するＳＲエントリタイミング信号発生部１０と、
ＳＲエントリタイミング信号ＳＲＥＴが出力されたとき
ＣＢＲエントリ信号ＣＢＲがアクティブレベルであれば
アクティブレベルのセルフリフレッシュエントリ信号Ｓ
ＲＥを出力するＳＲ検知回路１１と、セルフリフレッシ
ュエントリ信号ＳＲＥのアクティブレベルに応答して活
性化し発振クロック信号ＯＣＫをカウント（デコード）
して所定の周期のリフレッシュタイミング信号ＲＦＴｘ
を発生するリフレッシュタイミング信号発生部３ｘと、
セルフリフレッシュエントリ信号ＳＲＥのアクティブレ
ベルに応答してリフレッシュタイミング信号ＲＦＴｘに
同期した所定のパルス幅のセルフリフレッシュ制御信号
ＳＲＣｘを出力するＳＲ制御回路５と、ＣＢＲ動作を検
知した後、セルフリフレッシュエントリ信号ＳＲＥがア
クティブレベルであればセルフリフレッシュ制御信号Ｓ
ＲＣｘに同期して順次アドレス値が更新される内部アド
レス信号ＩＡＤを発生し、インアクティブレベルであれ
ば外部からの制御信号の行アドレス制御信号ＲＡＳ＊に
同期して順次アドレス値が更新される内部アドレス信号
ＩＡＤを発生し、ＣＢＲ動作が検知されないときには外
部からの制御信号（ＲＡＳ＊，ＣＡＳ＊）に従って外部
アドレス信号ＥＡＤを選択，出力し、メモリセルアレイ
（図示省略）のリフレッシュ動作等を制御するリフレッ
シュ制御回路６ｘ，内部アドレス発生部７及び行アドレ
ス制御回路８とを有する構成となっている。
【０００５】次に、このダイナミックメモリ装置のリフ
レッシュ動作について、図６に示された各部信号のタイ
ミング図を併せて参照し説明する。
【０００６】ＣＢＲ動作検知回路１ｘは、ＣＢＲ動作を
検知してアクティブレベル（高レベル）となり、行アド
レス制御信号ＲＡＳ＊がインアクティブレベル（高レベ
ル）になるとインアクティブレベル（低レベル）となる
ＣＢＲエントリ信号ＣＢＲＥを発生する。このＣＢＲエ
ントリ信号ＣＢＲＥのアクティブレベルに応答して発振
回路２は発振を開始し、発振クロック信号ＯＣＫを発生
する。
【０００７】ＳＲエントリタイミング信号発生部１０は
発振クロック信号ＯＣＫをカウントして所定のタイミン
グでＳＲエントリタイミング信号ＳＲＥＴを出力し、Ｓ
Ｒ検知回路１１は、このＳＲエントリタイミング信号Ｓ
ＲＥＴの出力タイミングにＣＢＲエントリ信号ＣＢＲが
アクティブレベルであればセルフリフレッシュモードで
あると判断しアクティブレベルのセルフリフレッシュエ
ントリ信号ＳＲＥを出力する。
【０００８】リフレッシュタイミング信号発生部３ｘ
は、セルフリフレッシュエントリ信号ＳＲＥがアクティ
ブレベルになると活性化し、発振クロック信号ＯＣＫを
カウントして所定の周期のリフレッシュタイミング信号
ＲＦＴｘを発生し、ＳＲ制御回路５はこのリフレッシュ
タイミング信号ＲＦＴｘに同期しかつ所定のパルス幅の
セルフリフレッシュ制御信号ＳＲＣｘを出力する。
【０００９】リフレッシュ制御回路６ｘは、ＣＢＲ動作
検知後、行アドレス制御信号ＲＡＳ＊のアクティブレベ
ルへの変化に応答してアクティブレベルとなりセルフリ
フレッシュエントリ信号ＳＲＥのアクティブレベルへの
変化（又はＲＡＳ＊，ＣＡＳ＊のうちの一方のインアク
ティブレベルへの変化、図６では省略）に応答してイン
アクティブレベルとなり、またセルフリフレッシュエン
トリ信号ＳＲＥがアクティブレベルならばセルフリフレ
ッシュ制御信号ＳＲＣｘに同期してアクティブレベルと
なりインアクティブレベルならばインアクティブレベル
となる第１のリフレッシュ制御信号ＲＦＣ１と、この第
１のリフレッシュ制御信号ＲＦＣ１と同様にレベル変化
するほか、更に、ＣＢＲ動作が検知されないときには、
行アドレス制御信号ＲＡＳ＊のアクティブレベルに同期
してアクティブレベルとなる第２のリフレッシュ制御信
号ＲＦＣ２を出力して内部アドレス発生回路７及び行ア
ドレス制御回路に制御する。
【００１０】内部アドレス発生部７は、第１のリフレッ
シュ制御信号ＲＦＣ１のアクティブレベルに同期して順
次アドレス値が更新される内部アドレス信号ＩＡＤを発
生し、行アドレス制御回路８は、第１及び第２のリフレ
ッシュ制御信号ＲＦＣ１，ＲＦＣ２に従って、ＣＢＲ動
作が検知されたときは第１のリフレッシュ制御信号ＲＦ
Ｃ１に同期した内部アドレス信号ＩＡＤを選択して出力
し、ＣＢＲ動作が検知されなかったときには行アドレス
制御信号ＲＡＳ＊のアクティブレベルに応答して外部ア
ドレス信号ＥＡＤを選択して出力する。すなわち、セル
フリフレッシュモードが実行されるときには、ＣＢＲ動
作が検知された後セルフリフレッシュモードが検知され
るまではＣＢＲリフレッシュ動作（最初の１回）、セル
フリフレッシュモードが検知された後はセルフリフレッ
シュ動作となり、リフレッシュタイミング信号ＲＦＴｘ
に同期した内部アドレスＩＡＤによりリフレッシュが行
なわれ、ＣＢＲ動作は検知されたがセルフリフレッシュ
モードが検知されないときには、行アドレス制御信号Ｒ
ＡＳ＊に同期した内部アドレス信号ＩＡＤにより、いわ
ゆるＣＢＲリフレッシュ動作が行なわれ、ＣＢＲ動作が
検知されないときには、行アドレス制御信号ＲＡＳ＊に
同期して取込まれた外部アドレス信号ＥＡＤによる通常
のリフレッシュ動作が行なわれる。
【００１１】ダイナミックメモリ装置におけるセルフリ
フレッシュモードは、バックアップ電源に切換えられて
データ保持状態となったときに使用される場合が多く、
リフレッシュ間隔を長くして消費電力を極力少なくする
のが望ましい。そこで、上述したダイナミックメモリ装
置では、低消費電力を実現するためにセルフリフレッシ
ュモード時のリフレッシュ間隔を長くしている。
【００１２】例えば、１６Ｍビットのダイナミックメモ
リ装置では、通常のリフレッシュ動作のリフレッシュ間
隔３２ｍｓ、この間のリフレッシュサイクルが２０４８
であるのに対し（リフレッシュ周期約１６μｓ）、セル
フリフレッシュモードでは、リフレッシュ間隔が３００
ｍｓより長い値（以下、３００ｍｓ超という、リフレッ
シュ周期、すなわち、ＲＦＴｘ，ＳＲＣｘの周期１５０
μｓ以上（１５０μｓ超））としている。
【００１３】上述したダイナミックメモリ装置において
は、製造段階でのばらつき等によって、低消費電力型の
セルフリフレッシュモードにおけるリフレッシュ間隔
（例えば３００ｍｓ）の規定を満足しないものも多く、
このようなものは、セルフリフレッシュ機能のない製品
として商品化されている。すなわち、セルフリフレッシ
ュ機能付きのものの製品歩留りは一般的には高くない。
【００１４】また、メモリセルのデータ保持時間は、製
造段階におけるばらつきでその値が左右されるほか、使
用環境、特に周囲温度によって大きく変化するため、最
悪の使用条件でも使用可能なように、セルフリフレッシ
ュモードにおいてもリフレッシュ間隔を短かくするのが
一般的であり、この場合には消費電力は増大する。
【００１５】そこで、製造段階でのばらつきや使用環境
に応じて、セルフリフレッシュモードにおけるリフレッ
シュ間隔を変えるようにしたダイナミックメモリ装置も
提案されている（例えば、特開平３−５９８７６号公報
参照、ただし、セルフリフレッシュモードでなく、記憶
保持モード）。
【００１６】このようなダイナミックメモリ装置（第２
の例）のブロック図及び各部信号のタイミング図を図７
（Ａ），（Ｂ）に示す。
【００１７】このダイナミックメモリ装置は、互いに異
なる周期のリフレッシュタイミング信号ＲＦＴａ，ＲＦ
Ｔｂを発生するリフレッシュ周期発生回路２１と、行ア
ドレス制御信号ＲＡＳ＊がインアクティブレベル（高レ
ベル）からアクティブレベル（低レベル）へと変化する
時点で列アドレス制御信号ＣＡＳ＊及び書込み制御信号
ＷＥ＊がアクティブレベル（低レベル）であることを検
知してリフレッシュ情報セット信号ＲＦＩＳを出力する
タイミング検出手段２４と、リフレッシュ情報セット信
号ＲＦＩＳに従ってデータ信号ＤＩのレベル（“１”又
は“０”）を取込み記憶する記憶手段２５と、この記憶
手段２５に記憶された信号（リフレッシュ情報ＲＦＩ）
のレベルに従ってリフレッシュタイミング信号ＲＦＴ
ａ，ＲＦＴｂのうちの一方を選択する選択手段２２と、
行アドレス制御信号ＲＡＳ＊，列アドレス制御信号ＣＡ
Ｓ＊及び書込み制御信号ＷＥ＊に従って通常動作時のリ
フレッシュタイミング信号ＲＦＴｎを含む各種タイミン
グ信号を発生するタイミング制御回路２６と、外部から
の記憶保持モード信号ＲＥＦが記憶保持モードであるこ
とを示すときには選択手段２２により選択されたリフレ
ッシュタイミング信号ＲＦＴｓを選択し記憶保持モード
でないときには通常動作時のリフレッシュタイミング信
号ＲＦＴｎを選択してリフレッシュ起動信号ＲＣＥとし
て出力する起動作信号選択回路２３とを有し、リフレッ
シュ起動信号ＲＣＥに従って行アドレス信号のアドレス
を順次更新しメモリセルアレイのリフレッシュ動作を行
うようになっている。
【００１８】このダイナミックメモリ装置では、記憶保
持モードにおけるリフレッシュ周期を、リフレッシュ動
作時の周囲温度等の使用環境、製造段階で決定される特
性、及び消費電力等を勘案して入力されるデータ信号Ｄ
Ｉのレベルによって決定することができるので、使用環
境等に応じて消費電力を削減することができる。
【００１９】
【発明が解決しようとする課題】上述した従来のダイナ
ミックメモリ装置は、第１の例では、セルフリフレッシ
ュモード時のリフレッシュ間隔が一定値に固定されてい
るため、低消費電力型としてリフレッシュ間隔を長くす
るとセルフリフレッシュ機能付きのものの製品歩留りが
低く、かつ数量が少なくなり、リフレッシュ間隔を短か
くするとセルフリフレッシュ機能付きのものの製品歩留
りは上るものの消費電力が増大するという問題点があ
り、第２の例では、使用環境等に応じてリフレッシュ間
隔が選択できるので、その使用環境等に適応した消費電
力の削減ができて製品歩留りも上げることができが、リ
フレッシュ間隔を選択するための外部からの信号数が多
く、そのための信号制御が煩雑になり、かつ外部からの
データ信号のレベルが周囲温度や製造時で決定される特
性及び消費電力等を勘案して決定されるため、データ信
号のレベルの設定ミスが発生して記憶データが消失して
しまう危険性がある、という問題点がある。
【００２０】本発明の目的は、リフレッシュ間隔を選択
する外部からの制御信号の数を少なくしてそのための信
号制御を単純化すると共に、低消費電力型を含むセルフ
リフレッシュ機能付きのものの数量の増加及び製品歩留
りの向上をはかり、かつ記憶データが消失してしまうよ
うな危険性をなくすことができるダイナミックメモリ装
置及びその駆動方法を提供することにある。
【００２１】
【課題を解決するための手段】本発明のダイナミックメ
モリ装置は、互いに異なる周期の第１及び第２のリフレ
ッシュタイミング信号を発生し、外部からの２つ乃至３
つの制御信号のレベル変化タイミングの時間差を検知し
てレベルの異なる選択信号を発生し、この選択信号のレ
ベルに応じて前記第１及び第２のリフレッシュタイミン
グ信号のうちの一方を選択し、セルフリフレッシュモー
ドであることを検知して選択された前記第１及び第２の
リフレッシュタイミング信号のうちの一方に同期して順
次アドレス値が更新される内部アドレス信号を発生し、
この内部アドレス信号によりメモリセルアレイのリフレ
ッシュ動作を制御するようにして構成される。
【００２２】また、互いに異なる周期の第１及び第２の
リフレッシュタイミング信号を発生するリフレッシュタ
イミング信号発生部と、外部からの２つ乃至３つの制御
信号のレベル変化タイミングの時間差を検知してこの時
間差に応じて第１及び第２のレベルのうちの一方のレベ
ルのリフレッシュタイミング選択信号を発生するリフレ
ッシュタイミング選択手段と、前記リフレッシュタイミ
ング選択信号のレベルに応じて前記第１及び第２のリフ
レッシュタイミング信号のうちの一方を選択するセレク
タと、外部からの複数の制御信号のレベル変化タイミン
グの時間的条件を検知してアクティブレベルのセルフリ
フレッシュエントリ信号を発生するセルフリフレッシュ
検知手段と、前記セルフリフレッシュエントリ信号がア
クティブレベルのとき前記セレクタで選択されたリフレ
ッシュタイミング信号に同期して順次アドレス値を更新
する内部アドレス信号を発生する内部アドレス発生手段
とを有している。更に、ＣＢＲ動作を検知した後、セル
フリフレッシュエントリ信号がアクティブレベルであれ
ば選択されたリフレッシュタイミング信号に同期した内
部アドレス信号を発生し、インアクティブレベルであれ
ば外部からの制御信号に同期した内部アドレス信号を発
生するように制御するリフレッシュ制御手段を設けて構
成される。
【００２３】また、外部からの２つ乃至３つの制御信号
を行アドレス制御信号（ＲＡＳ＊）及び列アドレス制御
信号（ＣＡＳ＊）とし、リフレッシュタイミング選択手
段を、前記行アドレス制御信号（ＲＡＳ＊）がインアク
ティブレベルからアクティブレベルへ変化したとき前記
列アドレス制御信号（ＣＡＳ＊）がアクティブレベルに
あり、前記行アドレス制御信号（ＲＡＳ＊）がアクティ
ブレベルの期間に前記列アドレス制御信号（ＣＡＳ＊）
がインアクティブレベルへと変化した時点の前記行アド
レス制御信号（ＲＡＳ＊）がアクティブレベルの期間に
前記列アドレス制御信号（ＣＡＳ＊）がインアクティブ
レベルへと変化した時点の前記行アドレス制御信号（Ｒ
ＡＳ＊）のアクティブレベルへの変化時点からの時間が
予め設定された時間より短いか長いかを検知して第１及
び第２のレベルのうちの一方のリフレッシュタイミング
選択信号を発生する回路として構成され、更にまた、外
部からの２つ乃至３つの制御信号を行アドレス制御信号
（ＲＡＳ＊），列アドレス制御信号（ＣＡＳ＊）及び書
込み制御信号（ＷＥ＊）とし、リフレッシュタイミング
選択手段を、前記行アドレス制御信号（ＲＡＳ＊）がイ
ンアクティブレベルからアクティブレベルへと変化した
とき前記列アドレス制御信号（ＣＡＳ＊）がアクティブ
レベル、前記書込み制御信号（ＷＥ＊）がインアクティ
ブレベルにあり、前記行アドレス制御信号（ＲＡＳ＊）
がアクティブレベルの期間に前記書込み制御信号（ＷＥ
＊）がアクティブレベルへと変化した時点の前記行アド
レス制御信号（ＲＡＳ＊）のアクティブレベルへの変化
時点からの時間が予め設定された時間より短いか長いか
を検知して第１及び第２のレベルのうちの一方のリフレ
ッシュタイミング選択信号を発生する回路として構成さ
れる。
【００２４】本発明のダイナミックメモリ装置の駆動方
法は、メモリセルアレイのデータ保持時間を測定してこ
のデータ保持時間の長い組と短い組とに区分して別々の
製品とし、前記データ保持時間の長い組に含まれる製品
は第１及び第２のリフレッシュタイミング信号のうちの
周期の長い方を選択するレベル変化タイミングをもつよ
うに外部からの制御信号を規定してこの制御信号で駆動
し、前記データ保持時間の短い組に含まれる製品は前記
第１及び第２のリフレッシュタイミング信号のうちの周
期の短い方を選択するレベル変化タイミングをもつよう
に外部からの制御信号を規定してこの制御信号で駆動す
るようにして構成される。
【００２５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
【００２６】図１は本発明の第１の実施の形態を示すブ
ロック図である。
【００２７】この実施の形態が図５に示された従来のダ
イナミックメモリ装置（第１の例）と相違する点は、リ
フレッシュタイミング信号発生部３ｘに代えて、互いに
異なる周期の第１及び第２のリフレッシュタイミング信
号ＲＦＴ１，ＲＦＴ２を発生するリフレッシュタイミン
グ信号発生部３ａ，３ｂを設け、ＣＢＲ動作が検知され
たときの行アドレス制御信号ＲＡＳ＊のインアクティブ
レベルからアクティブレベルへの変化時点からの列アド
レス制御信号ＣＡＳ＊のアクティブレベルからインアク
ティブレベルへの変化時点までの時間が予め設定された
時間より長いか短いかにより第１及び第２のレベルのう
ちの一方となるリフレッシュタイミング選択信号ＴＭＳ
を発生するリフレッシュタイミング選択信号ＴＭＳを発
生するリフレッシュタイミング選択回路９と、リフレッ
シュタイミング選択信号ＴＭＳのレベルに応じて第１及
び第２のリフレッシュタイミング信号ＲＦＴ１，ＲＦＴ
２のうちの一方を選択してＳＲ制御回路５に伝達するセ
レクタ４とを設けた点にある。なお、ＣＢＲ動作検知回
路１，１ｘ及びリフレッシュ制御回路６，６ｘは、入力
される行アドレス制御信号ＲＡＳ＊及び列アドレス制御
信号ＣＡＳ＊のレベル変化タイミングが本実施の形態と
従来の第１の例とでは異なりその回路構成が若干異なる
が、基本的な機能は全く同一である。
【００２８】すなわち、この第１の実施の形態は、ＣＢ
Ｒ動作検知後の列アドレス制御信号ＣＡＳ＊のインアク
ティブレベルへの変化タイミングの時間差によりリフレ
ッシュタイミング信号（ＲＦＴ１，ＲＦＴ２）の周期を
変え、セルフリフレッシュ動作を行うようにしたもので
ある。
【００２９】この第１の実施の形態において、第１及び
第２のリフレッシュタイミング信号ＲＦＴ１，ＲＦＴ２
それぞれの周期を、例えば、１６Ｍビット容量の場合と
して、リフレッシュ間隔が３２ｍｓ（２０４８サイク
ル）に対応する約１６μｓと、低消費電力型のリフレッ
シュ間隔３００ｍｓ超に対応する１５０μｓ超とに設定
する。また、行アドレス制御信号ＲＡＳ＊がアクティブ
レベルへと変化した時点から列アドレス制御信号ＣＡＳ
＊がインアクティブレベルへと変化する時点までの時間
を、リフレッシュ周期１６μｓ（ＲＦＴ１）選択用とし
て約１０μｓ、リフレッシュ周期１５０μｓ超（ＲＦＴ
２）選択用として約１００μｓとし、これらを選択する
基準時間を、ＣＢＲ動作が検知されてから約１０μｓ程
度に設定する。
【００３０】このように設定した第１の実施の形態のリ
フレッシュ動作について、図２（Ａ），（Ｂ）に示され
た各部信号のタイミング図を併せて参照し説明する。
【００３１】まず、ＣＢＲ動作検知回路１によりＣＢＲ
動作が検知されると、ＣＢＲエントリ信号ＣＢＲＥがア
クティブレベルになり、発振回路２は発振を開始して発
振クロック信号ＯＣＫを出力する。
【００３２】ＳＲエントリタイミング信号発生部１０及
びＳＲ検知回路１１は、従来の第１の例と同様にＣＢＲ
動作に入って所定の時間経過後、アクティブレベルのセ
ルフリフレッシュエントリ信号ＳＲＥを出力する。
【００３３】リフレッシュタイミング信号発生部３ａ，
３ｂは、セルフリフレッシュエントリ信号ＳＲＥのアク
ティブレベルに応答して活性化し、発振クロック信号Ｏ
ＣＫをカウントしてそれぞれ所定の周期（３ａは１６μ
ｓ、３ｂは３００μｓ超）のリフレッシュタイミング信
号ＲＦＴ１，ＲＦＴ２を発生する。
【００３４】一方、リフレッシュタイミング選択回路９
は、ＣＢＲ動作に入ってから１０μｓ程度経過した時点
で列アドレス制御信号ＣＡＳ＊のレベルを判別し、イン
アクティブレベル（高レベル）であれば高レベル（第１
のレベル、図２（Ａ）参照）、アクティブレベル（低レ
ベル）であれば低レベル（第２のレベル、図２（Ｂ）参
照）となるリフレッシュタイミング選択信号ＴＭＳを発
生する。そして、セレクタ４は、リフレッシュタイミン
グ選択信号ＴＭＳが高レベルであれば１６μｓ周期のリ
フレッシュタイミング信号ＲＦＴ１を選択し、低レベル
であれば３００μｓ超周期のリフレッシュタイミング信
号ＲＦＴ２を選択し、出力する。
【００３５】以下、従来の第１の例と同様に、ＳＲ制御
回路５でリフレッシュタイミング信号（ＲＦＴ１，ＲＦ
Ｔ２）に同期しかつパルス幅が設定されてセルフリフレ
ッシュ制御信号ＳＲＣが出力され、リフレッシュ制御回
路６，内部アドレス発生部７及び行アドレス制御回路８
により、ＣＢＲ動作が検知された後セルフリフレッシュ
モードに入るまでは（最初の１回）ＣＢＲ動作、セルフ
リフレッシュモードに入るとセルフリフレッシュ動作、
ＣＢＲ動作が検知された後、セルフリフレッシュモード
が検知されなければＣＢＲリフレッシュ動作が実行さ
れ、ＣＢＲ動作が検知されなければ、行アドレス制御信
号ＲＡＳ＊，外部アドレス信号ＥＡＤによる通常のリフ
レッシュ動作が実行される。
【００３６】次に、この第１の実施の形態のダイナミッ
クメモリ装置の駆動方法について説明する。
【００３７】まず、この第１の実施の形態のダイナミッ
クメモリ装置のメモリセルアレイ（図１では省略）のデ
ータ保持時間を測定し、このデータ保持時間が低消費電
力型のリフレッシュ間隔３００ｎｓ超を保証できる時間
の組と、保証できない時間の組とに区分し、別々の製品
とする。以下、前者を低消費電力型セルフリフレッシュ
機能付きの製品と呼び、後者を通常のセルフリフレッシ
ュ機能付きの製品と呼ぶ。
【００３８】次に、低消費電力型セルフリフレッシュ機
能付きの製品に対しては、セルフリフレッシュモードを
実行するときの行アドレス制御信号ＲＡＳ＊及び列アド
レス制御信号ＣＡＳ＊のレベル変化タイミングを、ＣＢ
Ｒ動作後、行アドレス制御信号ＲＡＳ＊がアクティブレ
ベルへと変化した時点から列アドレス制御信号ＣＡＳ＊
がインアクティブレベルへと変化する時点までの時間を
例えば１００μｓと規定し、また、通常のセルフリフレ
ッシュ機能付きの製品に対しては、１０μｓと規定す
る。
【００３９】そして、このように規定された行アドレス
制御信号ＲＡＳ＊及びフリアドレス制御信号ＣＡＳ＊に
より、対応する製品（ダイナミックメモリ装置）を駆動
する。
【００４０】この結果、低消費電力型セルフリフレッシ
ュ機能付きの製品では、リフレッシュタイミング選択回
路９から低レベルのリフレッシュタイミング選択信号Ｔ
ＭＳが出力され、リフレッシュ周期３００μｓ超のリフ
レッシュタイミング信号ＲＦＴ２が選択されてセルフリ
フレッシュ動作が実行され、セルフリフレッシュ動作時
の消費電力を少なくすることができる。また、通常のセ
ルフリフレッシュ機能付きの製品では、リフレッシュ選
択回路９から高レベルのリフレッシュタイミング選択信
号が出力され、リフレッシュ周期１６μｓのリフレッシ
ュタイミング信号ＲＦＴ１が選択されてセルフリフレッ
シュ動作が実行される。この場合、セルフリフレッシュ
動作時の消費電力は多くなるが、リフレッシュのための
外部からの制御信号のレベル制御を行なわなくて済む
（すなわちセルフリフレッシュ）。
【００４１】この第１の実施の形態のダイナミックメモ
リ装置及びその駆動方法においては、リフレッシュ間隔
及び周期を選択するための外部からの制御信号がＲＡＳ
＊，ＣＡＳ＊の２つであり、従来の第２の例に比べて１
／２となるので、その信号制御が単純化し、セルフリフ
レッシュ機能付きのものが低消費電力型と通常の２種類
となるので、セルフリフレッシュ機能付きの数量が多く
かつ製品歩留りが向上する。また、区分された製品ごと
に、リフレッシュ間隔及び周期を選択するための制御信
号のレベル変化タイミング等が規定されているので、従
来の第２の例のように諸条件を勘案して信号レベルを決
定する、といった煩雑さがなく、信号レベルの設定ミス
もなくなり、記憶データが消失してしまうという危険性
をなくすことができる。
【００４２】図３は本発明の第２の実施の形態を示すブ
ロック図、図４はその実施の形態の動作及び駆動方法を
説明するための各部信号のタイミング図である。
【００４３】この第２の実施の形態が図１，図２に示さ
れた第１の実施の形態と相違する点は、第１の実施の形
態では、ＣＢＲ動作検知後の列アドレス制御信号ＣＡＳ
＊のインアクティブレベルへのレベル変化タイミングの
差によってリフレッシュ間隔及び周期の選択を行ってい
るのに対し、第２の実施の形態では、ＣＢＲ動作検知後
の書込み制御信号ＷＥ＊のインアクティブレベルからア
クティブレベルのレベル変化タイミングの差によって選
択している点である。
【００４４】すなわち、リフレッシュタイミング選択回
路９に代えて、ＣＢＲ動作に入ってから所定の時間（例
えば１０μｓ）経過後、書込み制御信号ＷＥ＊が低レベ
ルであれば高レベル、高レベルであれば低レベルのリフ
レッシュタイミング選択信号ＴＭＳを出力するリフレッ
シュタイミング選択回路９ａが設けられている。ＣＢＲ
動作検知回路１ａ及びリフレッシュ制御回路６ａは、列
アドレス制御信号ＣＡＳ＊のレベル変化が第１の実施の
形態と異っているために回路構成が若干異なるが、基本
的な機能は全く同一である。
【００４５】この第２の実施の形態において、ＣＢＲ検
知タイミングでは書込み制御信号ＷＥ＊は高レベルのイ
ンアクティブレベルとなっている。そして、書込み制御
信号ＷＥ＊のアクティブレベルへの変化時点を、低消費
電力型セルフリフレッシュ機能付きの場合は、行アドレ
ス制御信号ＲＡＳ＊のアクティブレベル変化時点から、
例えば約１０μｓ、通常のセルフリフレッシュ機能付き
の場合は約１００μｓとする。第１の実施の形態や従来
の第１の例等でもＣＢＲ検知タイミングで書込み制御信
号ＷＥ＊は高レベル（インアクティブレベル）となって
いるが、その期間は通常ｎｓオーダーであるので、上記
の１０μｓ，１００μｓ等は容易に検知できる。
【００４６】この第２の実施の形態におけるリフレッシ
ュ動作及び駆動方法は、リフレッシュ周期（間隔）の選
択を書込み制御信号ＷＥ＊によって行っている以外、第
１の実施の形態と基本的には同一であるので、これ以上
の説明は省略する。また、第１の実施の形態と同様の効
果があることも明白である。
【００４７】
【発明の効果】以上説明したように本発明は、互いに異
なる周期の第１及び第２のリフレッシュタイミング信号
を発生し、外部からの２つ乃至３つの制御信号のレベル
変化タイミングの時間差によって第１及び第２のリフレ
ッシュタイミング信号のうちの一方を選択し、セルフリ
フレッシュモードのとき、選択されたリフレッシュタイ
ミング信号に同期して順次アドレス値が更新される内部
アドレス信号に従ってメモリセルアレイのリフレッシュ
動作を行う構成とし、また、メモリセルアレイのデータ
保持時間を測定してデータ保持時間の長い組と短い組と
に区分して別々の製品とし、これらデータ保持時間の長
い組の製品及び短い組の製品それぞれにセルフリフレッ
シュモード時のリフレッシュ周期を選択するための外部
からの制御信号のレベル変化タイミングを規定し、この
規定された制御信号によりこれら製品を駆動する構成と
することにより、リフレッシュ周期（間隔）を選択する
ための外部からの制御信号の数が少なくなるので、その
信号制御を単純化することができ、セルフリフレッシュ
機能付きのものが低消費電力型及び通常のものの２種類
となるのでセルフリフレッシュ機能付きの数量を多くし
て製品歩留りを向上させることができ、また、リフレッ
シュ周期（間隔）を選択するための外部からの制御信号
のレベル変化タイミングが区分された製品ごとに規定さ
れてその制御信号により駆動されるので、諸条件を勘案
して信号レベルを決定するという従来例のような煩雑さ
がなくなり、かつ信号レベル設定ミスもなくなって記憶
データが消失してしまうという危険性をなくすことがで
きる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
【図２】図１に示された実施の形態のダイナミックメモ
リ装置のリフレッシュ動作及び駆動方法を説明するため
の各部信号のタイミング図である。
【図３】本発明の第２の実施の形態を示すブロック図で
ある。
【図４】図３に示された実施の形態のダイナミックメモ
リ装置のリフレッシュ動作及び駆動方法を説明するため
の各部信号のタイミング図である。
【図５】従来のダイナミックメモリ装置の第１の例のブ
ロック図である。
【図６】図５に示されたダイナミックメモリ装置のリフ
レッシュ動作を説明するための各部信号のタイミング図
である。
【図７】従来のダイナミックメモリ装置の第２の例を示
すブロック図及びそのリフレッシュ動作を説明するため
の各部信号のタイミング図である。
【符号の説明】
１，１ａ，１ｘ ＣＢＲ動作検知回路 ２ 発振回路 ３ａ，３ｂ，３ｘ リフレッシュタイミング信号発生
部 ４ セレクタ ５ ＳＲ制御回路 ６，６ａ，６ｘ リフレッシュ制御回路 ７ 内部アドレス発生部 ８ 行アドレス制御回路 ９，９ａ リフレッシュタイミング選択回路 １０ ＳＲエントリタイミング信号発生部 １１ ＳＲ検知回路 ２１ リフレッシュ周期発生回路 ２２ 選択手段 ２３ 起動信号選択回路 ２４ タイミング検出手段 ２５ 記憶手段 ２６ タイミング制御回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 互いに異なる周期の第１及び第２のリフ
    レッシュタイミング信号を発生し、外部からの２つ乃至
    ３つの制御信号のレベル変化タイミングの時間差を検知
    してレベルの異なる選択信号を発生し、この選択信号の
    レベルに応じて前記第１及び第２のリフレッシュタイミ
    ング信号のうちの一方を選択し、セルフリフレッシュモ
    ードであることを検知して選択された前記第１及び第２
    のリフレッシュタイミング信号のうちの一方に同期して
    順次アドレス値が更新される内部アドレス信号を発生
    し、この内部アドレス信号によりメモリセルアレイのリ
    フレッシュ動作を制御するようにしたことを特徴とする
    ダイナミックメモリ装置。
  2. 【請求項２】 互いに異なる周期の第１及び第２のリフ
    レッシュタイミング信号を発生するリフレッシュタイミ
    ング信号発生部と、外部からの２つ乃至３つの制御信号
    のレベル変化タイミングの時間差を検知してこの時間差
    に応じて第１及び第２のレベルのうちの一方のレベルの
    リフレッシュタイミング選択信号を発生するリフレッシ
    ュタイミング選択手段と、前記リフレッシュタイミング
    選択信号のレベルに応じて前記第１及び第２のリフレッ
    シュタイミング信号のうちの一方を選択するセレクタ
    と、外部からの複数の制御信号のレベル変化タイミング
    の時間的条件を検知してアクティブレベルのセルフリフ
    レッシュエントリ信号を発生するセルフリフレッシュ検
    知手段と、前記セルフリフレッシュエントリ信号がアク
    ティブレベルのとき前記セレクタで選択されたリフレッ
    シュタイミング信号に同期して順次アドレス値を更新す
    る内部アドレス信号を発生する内部アドレス発生手段と
    を有する請求項１記載のダイナミックメモリ装置。
  3. 【請求項３】 ＣＢＲ動作を検知した後、セルフリフレ
    ッシュエントリ信号がアクティブレベルであれば選択さ
    れたリフレッシュタイミング信号に同期した内部アドレ
    ス信号を発生し、インアクティブレベルであれば外部か
    らの制御信号に同期した内部アドレス信号を発生するよ
    うに制御するリフレッシュ制御手段を設けた請求項２記
    載のダイナミックメモリ装置。
  4. 【請求項４】 外部からの２つ乃至３つの制御信号を行
    アドレス制御信号（ＲＡＳ＊）及び列アドレス制御信号
    （ＣＡＳ＊）とし、リフレッシュタイミング選択手段
    を、前記行アドレス制御信号（ＲＡＳ＊）がインアクテ
    ィブレベルからアクティブレベルへ変化したとき前記列
    アドレス制御信号（ＣＡＳ＊）がアクティブレベルにあ
    り、前記行アドレス制御信号（ＲＡＳ＊）がアクティブ
    レベルの期間に前記列アドレス制御信号（ＣＡＳ＊）が
    インアクティブレベルへと変化した時点の前記行アドレ
    ス制御信号（ＲＡＳ＊）がアクティブレベルの期間に前
    記列アドレス制御信号（ＣＡＳ＊）がインアクティブレ
    ベルへと変化した時点の前記行アドレス制御信号（ＲＡ
    Ｓ＊）のアクティブレベルへの変化時点からの時間が予
    め設定された時間より短いか長いかを検知して第１及び
    第２のレベルのうちの一方のリフレッシュタイミング選
    択信号を発生する回路とした請求項２記載のダイナミッ
    クメモリ装置。
  5. 【請求項５】 外部からの２つ乃至３つの制御信号を行
    アドレス制御信号（ＲＡＳ＊），列アドレス制御信号
    （ＣＡＳ＊）及び書込み制御信号（ＷＥ＊）とし、リフ
    レッシュタイミング選択手段を、前記行アドレス制御信
    号（ＲＡＳ＊）がインアクティブレベルからアクティブ
    レベルへと変化したとき前記列アドレス制御信号（ＣＡ
    Ｓ＊）がアクティブレベル、前記書込み制御信号（ＷＥ
    ＊）がインアクティブレベルにあり、前記行アドレス制
    御信号（ＲＡＳ＊）がアクティブレベルの期間に前記書
    込み制御信号（ＷＥ＊）がアクティブレベルへと変化し
    た時点の前記行アドレス制御信号（ＲＡＳ＊）のアクテ
    ィブレベルへの変化時点からの時間が予め設定された時
    間より短いか長いかを検知して第１及び第２のレベルの
    うちの一方のリフレッシュタイミング選択信号を発生す
    る回路とした請求項２記載のダイナミックメモリ装置。
  6. 【請求項６】 メモリセルアレイのデータ保持時間を測
    定してこのデータ保持時間の長い組と短い組とに区分し
    て別々の製品とし、前記データ保持時間の長い組に含ま
    れる製品は第１及び第２のリフレッシュタイミング信号
    のうちの周期の長い方を選択するレベル変化タイミング
    をもつように外部からの制御信号を規定してこの制御信
    号で駆動し、前記データ保持時間の短い組に含まれる製
    品は前記第１及び第２のリフレッシュタイミング信号の
    うちの周期の短い方を選択するレベル変化タイミングを
    もつように外部からの制御信号を規定してこの制御信号
    で駆動するようにしたことを特徴とする請求項１記載の
    ダイナミックメモリ装置の駆動方法。
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