JP2000315807A - プレーナ・ヘテロ構造の製造方法 - Google Patents

プレーナ・ヘテロ構造の製造方法

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Abstract

(57)【要約】 【課題】 フォトリソグラフィのステップをできる限り
用いない超小型電子デバイス、特に光電子デバイスなど
の製造方法。 【解決手段】 本方法は、半導体基板（２）において、
予め定めた幅、及び深さを有する少なくとも１つの溝を
エッチングするステップと、基板、及び溝に、連続的な
交互のSi1-xGex（０＜ｘ≦１）とSiの層（５〜８）の積
層を堆積し、意図するヘテロ構造の最終的な用途に依存
する数及び厚さの積層を堆積するステップと、平らな上
側主表面を有する最終的なヘテロ構造を得るために化学
機械的研磨をし、溝に堆積した積層の高さを同じにそろ
えるステップとを含む。超小型電子技術に応用すること
ができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子及び／又は光
電子デバイスの製造に関するプレーナ・ヘテロ構造(pla
nar heterostructure)を製造する方法一般に関し、特に
超小型電子技術工業に関する。
【０００２】
【従来の技術】きわめて重要で、集積回路の製造に関す
るプロセスをしばしば制限するステップは、フォトリソ
グラフィによるエッチングのステップである。典型的に
１００ｎｍ以下の幅を有する非常に薄いパターンを生成
するために、フォトリソグラフィ技術は非常に高価で手
間のかかる装置を必要とし、そのようなフォトリソグラ
フィ技術としては、Ｘ線を用いる光学的露光、又は電子
ビームを用いる直接書き込みがある。
【０００３】
【発明が解決しようとする課題】このため、超小型電子
デバイス(microelectronic device)、特に光電子デバイ
ス(optoelectronic device) などの製造に関して、フォ
トリソグラフィのステップをできる限り用いないことが
望まれる。
【０００４】
【課題を解決するための手段】堆積物の厚さにわたって
存在する非常に良い制御を使用することによって、フォ
トリソグラフィのステップなしに又はこれを回避して、
活物質に非常に細く予め定めた幅でパターン（例、ＣＭ
ＯＳゲート又は多重量子井戸層）を生成することができ
ることがわかった。そのような手法は、プレーナの試料
のバルク内というよりむしろ試料の表面にある（特に光
電子）デバイスを製造することを可能とする。
【０００５】本発明によると、プレーナ・ヘテロ構造の
製造方法は以下のものを含む。 ａ）半導体基板において、基板の上側の主表面から始ま
り、底壁及び垂直な側壁を有する予め定めた幅及び深さ
を持つ少なくとも１つの溝(trench)をエッチングする。 ｂ）基板の上側主表面、溝の底壁及び側壁に、連続的な
交互のSi1-xGex(０＜ｘ≦１)層とSi積層を堆積し、意図
するヘテロ構造の最終的な用途に依存する数及び厚さの
層を堆積する。 ｃ）平らな上側主表面を有する最終的なヘテロ構造を得
るための化学機械的研磨を行い、溝における堆積した積
層の高さを主表面と同じ高さにする。
【０００６】本発明の方法における第１の実施形態にお
いて、溝における連続的な交互の積層は完全には溝を埋
めず、化学機械的研磨ステップの前に誘電材料の層を堆
積して溝の充てんを完了する。
【０００７】本発明の方法における第２の実施形態にお
いて、代表的な例として、溝における連続的な交互の積
層は、溝にくぼみを残すように生成され、化学機械的研
磨の前に、くぼみが基板材料に達するように積層はエッ
チングされる。それから誘電材料が堆積され、拡大した
くぼみを充てんし、化学機械的研磨が実行され、最終的
なプレーナ・ヘテロ構造を得る。
【０００８】本発明の方法における第３の実施形態にお
いて、積層が堆積される前に、誘電材料の層を堆積し、
代表的な例として、誘電材料をエッチングして２つの半
溝(half-trench)に分割するしきいを溝に形成し、堆積
によって２つの半溝に連続的な交互の積層を充てんす
る。
【０００９】
【発明の実施の形態】本発明に関する適当な基板は、バ
ルク製又は薄膜シリコン製の基板であり、例としては、
バルク又は薄膜ゲルマニウムのシリコン・オン絶縁体
（silicon-on-insulator；SOI）がある。
【００１０】明らかに、意図するデバイスの応用に従っ
て、本発明の方法は、基板に複数の溝を生成することを
含むことができる。溝は、その応用に依存する同じ又は
異なる幅を有することができる。溝の深さもその応用に
従って変化する。
【００１１】溝の側壁（側面）は好ましくは垂直であ
り、つまり側壁は、＜１００＞の結晶学的方位に非常に
近く、一般的に基板の上側主表面の平面に対して７０°
から８０°の角度である。溝の側面が垂直でない場合、
次の積層の堆積の間に、溝の側面、上部、及び底部に、
均一な厚さの層を得ることができない。さらに、これら
の領域における積層の成長が形状には沿うけれども乱さ
れる点で、溝の底部又は上部の角部領域は敏感な領域で
ある。従って、例としてより深い溝、つまり大きい縦横
比ｄ／ｗ（ｄ＝深さ、ｗ＝幅）を有する溝を形成するこ
とによって、これらの領域を後で活性になる領域から離
すことが好ましい。溝の側壁も単結晶質の性質を有する
ことが好ましく、そのため、エッチング後に溝の表面を
酸化し、欠陥のない表面を得るために、例えば溶解によ
って酸化層を除去する。
【００１２】マスクを用いるフォトリソ・エッチング(p
hotolitho-etching)などの任意の従来の方法を用いるこ
とによって、溝を生成することができる。
【００１３】Si1-xGex及びSiの交互の薄い層の堆積はエ
ピタキシャル堆積であり、エピタキシャル堆積は、一般
にヘテロエピタキシャル（heteroepitaxial）、又は化
学蒸着法（chemical vapour deposition；CVD）を含
む。出発基板がシリコン又はシリコン・オン絶縁体(SO
I)である場合、基板に即座に堆積するSi1-xGex合金のGe
濃度は、数原子％から１００原子％まで変えることがで
きる。しかしながら、層の厚さはシリコン基板上で制約
され、つまり、これを越えると層が緩和して転位を生じ
る限界の層の厚さ以下とされる。逆に、ゲルマニウム基
板にSiリッチなSi 1-xGexを堆積する場合においても同様
である。形状に沿った堆積をすることができる温度、圧
力、及び活性ガス種の流束の条件下で、様々な層が堆積
される。すなわち、溝の表面、側壁、及び底面でそれぞ
れの膜が一定の厚さになるような堆積が行われる。これ
は最終的な結果である「線幅」が、溝の側壁の膜厚の正
確性に依存するので重要である。これらの堆積は、従来
の工業用シングル・ウェーハ・エピタキシ装置を用いて
製造することができ、この装置は所望のSi1-xGex/Siの
多重層の形成に特に適していることが明らかである。使
用する堆積は表面形態が好ましく、つまりそれは（拡散
形態に対して）化学反応の進行を制御するのが表面領域
である堆積形態である。したがって、SiH4、GeH4、及び
H2などの先行ガス（後者はキャリアガスの役割も行う）
と共に、堆積温度を４５０℃から７００℃まで変化して
行ってもよい。特に大きな縦横比の形状に一致した堆積
を得るために、低い全気圧で堆積を実行することが好ま
しく、２．６ｋＰａ（２０ｔｏｒｒ）程度が典型的であ
る。しかしながら、雰囲気圧をより高圧にしてもよい。
【００１４】ひとつの応用例として、充てんした溝を有
する構成物に、平坦化、又は非平坦化されるSiO２又はS
i3N4などの絶縁材料層を、従来技術、例としてCVDによ
って堆積してもよい。
【００１５】選択的に、溝においてエピタキシャル又は
ヘテロエピタキシャルに成長した層に、所望の構造に依
存してｎ又はｐ型の不純物（ドーパント；dopant）を注
入してもよい。
【００１６】様々な層を堆積した後、化学機械的研磨
（chemical-mechanical polishing；CMP）を実行し、そ
れらの層を基板表面と同じ高さにする。任意の従来技術
のCMP法を使うことができ、どんな構造であろうと平ら
な表面が得られるように、その条件が決められる。
【００１７】最後に、さらに他の応用として、例として
従来技術のエピタキシによって、Si、SiGe、又は誘電体
などの材料層を、CMPの後の研磨された表面に再堆積す
ることができる。
【００１８】図を参照して、それぞれ残りの説明を行
う。図１のａからdは、本発明の方法の実施形態におけ
る主要ステップの断面図（ａからｃ）及び斜視図（ｄ）
を示す。図２のａからｃは、本発明の方法の第２実施形
態における主要ステップの断面図を示す。図３のａから
ｂは、本発明の方法の第２実施形態における主要ステッ
プの断面図（ａ）及び斜視図（ｂ）を示す。図４のａか
らｄは、本発明の方法の第３実施形態における主要ステ
ップの断面図を示す。
【００１９】図１のａからｄを参照して、本発明の方法
の第１実施形態をここで説明する。従来の技術、例とし
てエピタキシによって、シリコン又はゲルマニウムの層
２を基板１に形成した後で、この層２に溝３をエッチン
グする。基板１は「絶縁体オン・シリコン（IOS；insul
ator-on-silicon）」基板などであり、シリコン層１ａ
及び酸化珪素層１ｂを含む。溝３は予め定めたｄ／ｗの
縦横比を有している。しかしながら所望の最終的なデバ
イスに従って、その縦横比を溝ごとに変えてもよい。
【００２０】それから、図１のｂに示すように、層２の
上面、より具体的には溝を境界とする隆起４、及び溝３
の壁面に、交互のSi1-xGex（５、７）及びSi（６、８）
の層を順々に堆積する。明らかなように、連続的な交互
の層の数は、これらの層の厚さ及び所望の最終的デバイ
スに依存する。
【００２１】図に示す方法の実施例において、連続的な
交互の層は完全に溝を充てんせずに、そこにくぼみを残
す。従来技術、例としてCVD法によってSiO2又はSi3N4な
どの絶縁材料層９が堆積され、絶縁材料層は溝のくぼみ
を充てんし、連続的な交互の層（５−８）を覆う。
【００２２】本方法におけるこの段階で、従来技術の化
学機械的研磨を実行し、これにより絶縁材料層９及び連
続的な交互の層（５−８）の外面部分を除去し、図１の
ｃ及びｄに示すように、連続的な交互の層（５−８）及
び誘電材料層９の高さを同じにし、平らな上側表面を有
するヘテロ構造を得る。
【００２３】このようにして、所望のデバイスを製造す
るために組み合わされた様々な材料の隣接する領域を、
平らな上側の表面に得る。従来技術による予め定めた接
点領域の製造後に、平面において機能するデバイスが得
られる。このようなデバイスの例は、表面に垂直な照明
の異なる波長での検出を、すなわち異なる層における吸
収を用いないで可能とする量子井戸である。これは異な
る溝幅を用いることにより達成される。
【００２４】図２のaからｃ及び図３ａからｂは、本発
明の方法における第２の実施形態を示し、同じ参照番号
は同じ要素を表す。
【００２５】図２のａに示すように、溝３を含むSi又は
Ge２の層の構成物を、前述のように製造した後で、図１
のａからｄに関して述べたような連続的な交互のSi1-xG
exとSiの層で溝を被覆する。その構成物の上側表面を、
従来技術、例としてフォトリソグラフィによって適当な
パターンを有する樹脂マスク１１で被覆する。このとき
溝の充てんしていない部分又は露出したくぼみ１０は被
覆されない。このフォトリソグラフィは、デバイスの活
性領域の外側で行うので重要ではない。
【００２６】それから、充てんしていない溝の底面部分
を表に出すために、従来技術を用いて構成物をエッチン
グし、この結果としてSi又はGeの層２に達するくぼみ１
２を形成する。
【００２７】それから、前述のように、様々な活性領域
（図２のｃ）を絶縁するために、拡張したくぼみ１２を
充てんするように絶縁材料の層９が堆積され、図３のａ
及びｂに示すようなプレーナ・ヘテロ構造を得るため
に、化学機械的研磨が実行される。
【００２８】図４のａからｄは、本発明におけるプレー
ナ・ヘテロ構造の活性領域の絶縁方法に関する別の実施
形態を図で示し、同じ参照番号は、同じ要素を表す。
【００２９】図４のａに示すように、Si又はGeの層２に
溝を形成した後、溝を充てんして層２を誘電材料９で覆
う。それからマスキング樹脂１１の予め定めたパターン
を従来技術を用いて誘電材料９に生成する。
【００３０】図４のｂに示すように、代表的な例とし
て、樹脂１１のパターンは、エッチング後に残った誘電
材料層９が予め定めた厚さを持つ壁１３となるようにす
るものであり、その壁は溝を２つの半溝（１４、１５）
に分割する。
【００３１】それから、連続的な交互のSi及びSiGeの層
（５−８）を２つの半溝、及び層２の表面（図４のｃ）
に堆積し、図４のｄに示すプレーナ・ヘテロ構造を得る
ために、化学機械的研磨を実行する。
【００３２】多重量子井戸に基づく実施形態の例 −量子細線製造 交互になる層の厚さ SiGe(Ge濃度で１５〜２０％) ＜１０ｎｍ Ge ０．５から５ｎｍ Si ≦１０ｎｍ SiGe/Si多重層：ｘ周期 溝の幅：ｗ＝〔ｘ（２０＋１０）〕×２ 基板の溝の深さ：ｄ＞５００ｎｍ（ｄ＞ｗ） 全ての層が同じ高さになるまでCMPを行う 任意の誘電材料又はSiの封止層
【００３３】−SiGe/Siに基づいた検出器 上記と同じ構造に加え、変化する間隔で交互に並ぶ一連
の溝を含み、この間隔の総計は、光スポットの領域以下
である（検出マトリクスの製造）。
【００３４】−Siベースのレーザ構造の製造 前述と同じ構造であるが、平面におけるレーザ発光に関
する３つのポンピング準位を得るための溝幅を有する。
【００３５】
【発明の効果】本発明により、フォトリソグラフィのス
テップをできる限り用いない超小型電子デバイスの製造
方法が得られる。
【図面の簡単な説明】
【図１】図１のａからdは、本発明の方法の実施形態に
おける主要ステップの断面図（図１のａからｃ）及び斜
視図（図１のｄ）を示す。
【図２】図２のａからｃは、本発明の方法の第２実施形
態における主要ステップの断面図（図２のａからｃ）を
示す。
【図３】図３のａからｂは、本発明の方法の第２実施形
態における主要ステップの断面図（図３のｄ）及び斜視
図（図３のｅ）を示す。
【図４】図４のａからｄは、本発明の方法の第３実施形
態における主要ステップの断面図を示す。
【符号の説明】
１ 基板 ２ Si又はGeの層 ３ 溝 ４ 隆起 ５ SiGe ９ 絶縁材料
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モーリス・リヴォール フランス38240メイラン、シュマン・デ・ ラ・テラ 38 (72)発明者 ダニエル・ベンサイル フランス38000グルノーブル、ル・コルベ ール ６

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】プレーナ・ヘテロ構造を製造する方法であ
    って、 半導体基板（２）の上側主表面から始まり、底面及び垂
    直な側壁を有し予め定めた幅及び深さを持つ少なくとも
    １つの溝を、該基板にエッチングするステップと、 前記基板の上側主表面、並びに前記溝の底面及び側壁
    に、連続的な交互のSi1- xGex（０＜ｘ≦１）層及びSi積
    層を意図するヘテロ構造の最終的な用途に依存する数と
    厚さで堆積するステップと、 平らな上側主表面を有する最終的なヘテロ構造を得るた
    めに、化学機械的研磨をし、前記溝に堆積した積層を同
    じ高さにするステップとを含む方法。
  2. 【請求項２】前記積層が前記溝を完全に満たさず、前記
    化学的機械的研磨ステップの前に、誘電材料の層（９）
    を堆積して該溝を満たす請求項１に記載の方法。
  3. 【請求項３】前記積層が、前記溝にくぼみ（１０）を残
    し、前記化学的機械的研磨ステップの前に該くぼみが前
    記基板の材料に達するよう該積層をエッチングし、誘電
    材料の層（９）を、拡大したくぼみ（１２）に満たすよ
    うに堆積する請求項１に記載の方法。
  4. 【請求項４】前記積層の堆積に先行して、前記溝（３）
    を満たす誘電材料の層（９）を堆積し、該誘電材料をエ
    ッチングして、２つの半溝に該溝を分割する予め定めた
    厚さの壁（１３）を該溝に形成し、該半溝が前記堆積ス
    テップを実行することによって満たされる請求項１に記
    載の方法。
  5. 【請求項５】同じ幅、又は異なる幅を有する複数の溝を
    エッチングする請求項１から４のいずれかに記載の方
    法。
  6. 【請求項６】前記基板が、シリコン又はゲルマニウムの
    バルク基板である請求項１から５のいずれかに記載の方
    法。
  7. 【請求項７】前記基板がシリコン・オン絶縁体（SOI）
    基板である請求項１から５のいずれかに記載の方法。
  8. 【請求項８】前記溝をエッチングした後、該溝の壁を酸
    化するステップと、その酸化生成物を除去するステップ
    とを含む請求項１から７のいずれかに記載の方法。
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