JP2000322019A - 信号線駆動回路および画像表示装置 - Google Patents
信号線駆動回路および画像表示装置Info
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Abstract
(57)【要約】
【課題】 信号線駆動回路における配線の寄生容量の減
少、素子数の削減、入力信号の振幅の縮小等を実現す
る。 【解決手段】 シフトレジスタ１１におけるシフト回路
１１ａは、クロック信号ＣＫＧのタイミングでスタート
パルスＳＰＧを順次次段のシフト回路１１ａにシフトさ
せる。隣接するシフト回路１１ａ・１１ａの出力パルス
に基づいてＡＮＤゲート１１ｂからシフトパルスＧＮn
（ｎ＝１，２，３，…）を出力する。一方、シフトパル
スＧＮn でオン・オフが制御されるトランジスタ１３を
介してシフトパルスＧＮn の幅を規定する幅規定パルス
ＧＰＳを入力する。論理演算回路１４で、シフトパルス
ＧＮn と幅規定パルスＧＰＳとの論理積を演算して出力
する。シフトパルスＧＮn が非アクティブであるときに
は、トランジスタ１３がオフして、幅規定パルスＧＰＳ
を伝送する信号線が信号線駆動回路から切り離されるの
で、配線の容量負荷が軽減される。
少、素子数の削減、入力信号の振幅の縮小等を実現す
る。 【解決手段】 シフトレジスタ１１におけるシフト回路
１１ａは、クロック信号ＣＫＧのタイミングでスタート
パルスＳＰＧを順次次段のシフト回路１１ａにシフトさ
せる。隣接するシフト回路１１ａ・１１ａの出力パルス
に基づいてＡＮＤゲート１１ｂからシフトパルスＧＮn
（ｎ＝１，２，３，…）を出力する。一方、シフトパル
スＧＮn でオン・オフが制御されるトランジスタ１３を
介してシフトパルスＧＮn の幅を規定する幅規定パルス
ＧＰＳを入力する。論理演算回路１４で、シフトパルス
ＧＮn と幅規定パルスＧＰＳとの論理積を演算して出力
する。シフトパルスＧＮn が非アクティブであるときに
は、トランジスタ１３がオフして、幅規定パルスＧＰＳ
を伝送する信号線が信号線駆動回路から切り離されるの
で、配線の容量負荷が軽減される。
Description
【０００１】
【発明の属する技術分野】本発明は、信号の供給先に信
号を付与するために信号線を駆動する信号線駆動回路に
係り、詳しくは、画像表示装置、特に液晶表示装置にお
ける駆動回路の簡略化に関するものである。
号を付与するために信号線を駆動する信号線駆動回路に
係り、詳しくは、画像表示装置、特に液晶表示装置にお
ける駆動回路の簡略化に関するものである。
【０００２】
【従来の技術】本発明の対象となる信号線駆動回路は、
様々なシステムに適用できるものであるが、ここでは、
画像表示装置、特に、アクティブマトリクス型液晶表示
装置に適用した例について述べる。ただし、本発明の信
号線駆動回路は、これに限定されることはなく、本発明
の適用可能な他の画像表示装置やシステムにおいても有
効であることは勿論である。
様々なシステムに適用できるものであるが、ここでは、
画像表示装置、特に、アクティブマトリクス型液晶表示
装置に適用した例について述べる。ただし、本発明の信
号線駆動回路は、これに限定されることはなく、本発明
の適用可能な他の画像表示装置やシステムにおいても有
効であることは勿論である。
【０００３】従来の画像表示装置の一つとして、アクテ
ィブマトリクス駆動方式の液晶表示装置が知られてい
る。この液晶表示装置は、図１０に示すように、画素ア
レイ１と、走査信号線駆動回路２と、データ信号線駆動
回路３とからなっている。画素アレイ１には、互いに交
差する多数の走査信号線ＧＬ…（ＧＬj,ＧＬj+1,…）お
よび多数のデータ信号線ＳＬ…（ＳＬi,ＳＬi+1,…）
と、マトリクス状に配置された画素（図中、ＰＩＸ）４
…とが設けられている。画素４は、隣接する２本の走査
信号線ＧＬ・ＧＬと隣接する２本のデータ信号線ＳＬ・
ＳＬとで包囲された領域に形成される。
ィブマトリクス駆動方式の液晶表示装置が知られてい
る。この液晶表示装置は、図１０に示すように、画素ア
レイ１と、走査信号線駆動回路２と、データ信号線駆動
回路３とからなっている。画素アレイ１には、互いに交
差する多数の走査信号線ＧＬ…（ＧＬj,ＧＬj+1,…）お
よび多数のデータ信号線ＳＬ…（ＳＬi,ＳＬi+1,…）
と、マトリクス状に配置された画素（図中、ＰＩＸ）４
…とが設けられている。画素４は、隣接する２本の走査
信号線ＧＬ・ＧＬと隣接する２本のデータ信号線ＳＬ・
ＳＬとで包囲された領域に形成される。
【０００４】データ信号線駆動回路３は、クロック信号
ＣＫＳ等のタイミング信号に同期して、入力された映像
信号ＤＡＴ（データ）をサンプリングし、必要に応じて
増幅して、各データ信号線ＳＬに出力する。走査信号線
駆動回路２は、クロック信号ＣＫＧ等のタイミング信号
に同期して、走査信号線ＧＬを順次選択し、画素４内の
後述するスイッチング素子の開閉を制御することによ
り、各データ信号線ＳＬに出力された映像信号ＤＡＴ
を、各画素４に書き込むとともに各画素４に保持させ
る。
ＣＫＳ等のタイミング信号に同期して、入力された映像
信号ＤＡＴ（データ）をサンプリングし、必要に応じて
増幅して、各データ信号線ＳＬに出力する。走査信号線
駆動回路２は、クロック信号ＣＫＧ等のタイミング信号
に同期して、走査信号線ＧＬを順次選択し、画素４内の
後述するスイッチング素子の開閉を制御することによ
り、各データ信号線ＳＬに出力された映像信号ＤＡＴ
を、各画素４に書き込むとともに各画素４に保持させ
る。
【０００５】上記の画素４は、図１１に示すように、ス
イッチング素子である画素トランジスタＳＷ（電界効果
トランジスタ）と、液晶容量ＣL を含む画素容量Ｃ
P （必要に応じて補助容量ＣS が付加される）とによっ
て構成される。このような画素４において、画素トラン
ジスタＳＷのドレインおよびソースを介してデータ信号
線ＳＬと画素容量ＣP の一方の電極とが接続され、画素
トランジスタＳＷのゲートが走査信号線ＧＬに接続さ
れ、画素容量ＣP の他方の電極が全画素に共通の共通電
極線（図示せず）に接続されている。これによって、画
素容量ＣP における液晶容量ＣL に電圧が印加される
と、液晶の透過率または反射率が変調され、画素アレイ
１…に映像信号ＤＡＴに応じた画像が表示される。
イッチング素子である画素トランジスタＳＷ（電界効果
トランジスタ）と、液晶容量ＣL を含む画素容量Ｃ
P （必要に応じて補助容量ＣS が付加される）とによっ
て構成される。このような画素４において、画素トラン
ジスタＳＷのドレインおよびソースを介してデータ信号
線ＳＬと画素容量ＣP の一方の電極とが接続され、画素
トランジスタＳＷのゲートが走査信号線ＧＬに接続さ
れ、画素容量ＣP の他方の電極が全画素に共通の共通電
極線（図示せず）に接続されている。これによって、画
素容量ＣP における液晶容量ＣL に電圧が印加される
と、液晶の透過率または反射率が変調され、画素アレイ
１…に映像信号ＤＡＴに応じた画像が表示される。
【０００６】ここで、データ信号線駆動回路３によって
映像信号ＤＡＴをデータ信号線ＳＬに出力する方式につ
いて説明する。データ信号線ＳＬの駆動方式としては、
点順次駆動方式と線順次駆動方式とがあるが、ここで
は、点順次方式についてのみ述べる。
映像信号ＤＡＴをデータ信号線ＳＬに出力する方式につ
いて説明する。データ信号線ＳＬの駆動方式としては、
点順次駆動方式と線順次駆動方式とがあるが、ここで
は、点順次方式についてのみ述べる。
【０００７】走査信号線駆動回路２は、例えば、図１２
に示すように、クロック信号ＣＫＧのタイミングでスタ
ートパルスＳＰＧを順次転送するシフトレジスタ１０１
を備えている。この走査信号線駆動回路２では、隣接す
る２つのシフト回路１０１ａ・１０１ａの出力信号の論
理積であるシフトパルスＧＮn （ｎ＝１，２…）をＡＮ
Ｄゲート１０１ｂから出力し、このシフトパルスＧＮn
と、シフトパルスＧＮn のパルス幅を規定するために外
部から入力される幅規定パルスＧＰＳとの論理積をＡＮ
Ｄゲート１０３で得て、その論理積であるパルスをバッ
ファ回路１０４を介して走査信号線ＧＬn に出力する。
に示すように、クロック信号ＣＫＧのタイミングでスタ
ートパルスＳＰＧを順次転送するシフトレジスタ１０１
を備えている。この走査信号線駆動回路２では、隣接す
る２つのシフト回路１０１ａ・１０１ａの出力信号の論
理積であるシフトパルスＧＮn （ｎ＝１，２…）をＡＮ
Ｄゲート１０１ｂから出力し、このシフトパルスＧＮn
と、シフトパルスＧＮn のパルス幅を規定するために外
部から入力される幅規定パルスＧＰＳとの論理積をＡＮ
Ｄゲート１０３で得て、その論理積であるパルスをバッ
ファ回路１０４を介して走査信号線ＧＬn に出力する。
【０００８】上記の走査信号線駆動回路２では、シフト
パルスＧＮn と幅規定パルスＧＰＳとの論理積を出力す
るＡＮＤゲート１０３は、図１３に示すように、通常の
ＣＭＯＳ論理積回路（入力信号が負論理の場合は、ＣＭ
ＯＳ論理和回路）によって構成されてきた。このＣＭＯ
Ｓ論理積回路は、並列接続される２つのＰチャネルトラ
ンジスタ１１１・１１２と、これらに直列接続される２
つのＮチャネルトランジスタ１１３・１１４とからなっ
ている。Ｐチャネルトランジスタ１１１およびＮチャネ
ルトランジスタ１１３のゲートには入力信号ＩＮ1 が入
力され、Ｐチャネルトランジスタ１１２およびＮチャネ
ルトランジスタ１１４のゲートには入力信号ＩＮ2 が入
力される。これらの入力信号ＩＮ1 ・ＩＮ2 の振幅は、
電源電圧ＶDDの振幅と同一である。
パルスＧＮn と幅規定パルスＧＰＳとの論理積を出力す
るＡＮＤゲート１０３は、図１３に示すように、通常の
ＣＭＯＳ論理積回路（入力信号が負論理の場合は、ＣＭ
ＯＳ論理和回路）によって構成されてきた。このＣＭＯ
Ｓ論理積回路は、並列接続される２つのＰチャネルトラ
ンジスタ１１１・１１２と、これらに直列接続される２
つのＮチャネルトランジスタ１１３・１１４とからなっ
ている。Ｐチャネルトランジスタ１１１およびＮチャネ
ルトランジスタ１１３のゲートには入力信号ＩＮ1 が入
力され、Ｐチャネルトランジスタ１１２およびＮチャネ
ルトランジスタ１１４のゲートには入力信号ＩＮ2 が入
力される。これらの入力信号ＩＮ1 ・ＩＮ2 の振幅は、
電源電圧ＶDDの振幅と同一である。
【０００９】また、近年、画像表示装置の小型化、信頼
性向上、コスト低減等を実現するために、走査信号線駆
動回路２およびデータ信号線駆動回路３を画素アレイ１
と同一の基板５上に一体形成する技術が注目を集めてい
る。このような画素アレイ１と一体化された駆動回路に
おいては、近年のＩＣと同様、消費電力低減、高速動作
等を目的とした入力の低電圧化（小振幅化）が進められ
ている。しかしながら、駆動回路内では、所定の駆動力
を得るために、入力電圧より高い電圧を使用する必要が
ある。このため、走査信号線駆動回路２においては、図
１４に示すように、小振幅の幅規定パルスＧＰＳを昇圧
するレベルシフタ（図中、ＬＳ）１０５が設けられてい
た。
性向上、コスト低減等を実現するために、走査信号線駆
動回路２およびデータ信号線駆動回路３を画素アレイ１
と同一の基板５上に一体形成する技術が注目を集めてい
る。このような画素アレイ１と一体化された駆動回路に
おいては、近年のＩＣと同様、消費電力低減、高速動作
等を目的とした入力の低電圧化（小振幅化）が進められ
ている。しかしながら、駆動回路内では、所定の駆動力
を得るために、入力電圧より高い電圧を使用する必要が
ある。このため、走査信号線駆動回路２においては、図
１４に示すように、小振幅の幅規定パルスＧＰＳを昇圧
するレベルシフタ（図中、ＬＳ）１０５が設けられてい
た。
【００１０】
【発明が解決しようとする課題】近年、液晶表示装置の
低消費電力化、動作速度の向上等を達成するために、内
部配線の低負荷化（寄生容量の低減）、駆動回路が配さ
れる周辺部（額縁部）の縮小化のための駆動回路の小型
化（すなわち駆動回路を構成する素子数の削減）等への
要望が高まっている。このため、前述の走査信号線駆動
回路２においては、ＡＮＤゲート１０３を構成するＣＭ
ＯＳ論理積回路よりも、高速動作の可能な回路構成、寄
生容量が小さくなる回路構成、素子数が少ない回路構成
等を実現する必要がある。
低消費電力化、動作速度の向上等を達成するために、内
部配線の低負荷化（寄生容量の低減）、駆動回路が配さ
れる周辺部（額縁部）の縮小化のための駆動回路の小型
化（すなわち駆動回路を構成する素子数の削減）等への
要望が高まっている。このため、前述の走査信号線駆動
回路２においては、ＡＮＤゲート１０３を構成するＣＭ
ＯＳ論理積回路よりも、高速動作の可能な回路構成、寄
生容量が小さくなる回路構成、素子数が少ない回路構成
等を実現する必要がある。
【００１１】一方、図１４に示す走査信号線駆動回路２
においては、レベルシフタ１０５が幅規定パルスＧＰＳ
を伝送する信号線の入力部において設けられているの
で、レベルシフタ１０５によって振幅の増大した幅規定
パルスＧＰＳが信号線から各ＡＮＤゲート１０３に供給
される。信号線駆動回路においては、これが消費電力を
増大させる要因の一つとなっている。
においては、レベルシフタ１０５が幅規定パルスＧＰＳ
を伝送する信号線の入力部において設けられているの
で、レベルシフタ１０５によって振幅の増大した幅規定
パルスＧＰＳが信号線から各ＡＮＤゲート１０３に供給
される。信号線駆動回路においては、これが消費電力を
増大させる要因の一つとなっている。
【００１２】本発明は、このような従来技術の課題を解
決すべくなされたものであって、配線の寄生容量の減
少、素子数の削減、入力信号の振幅の縮小等を実現する
信号線駆動回路を提供し、かつこのような信号線駆動回
路を備えることによって広い動作マージンを有するとと
もに、外部インターフェースの負担を軽減できる低消費
電力型の画像表示装置を提供することを目的としてい
る。
決すべくなされたものであって、配線の寄生容量の減
少、素子数の削減、入力信号の振幅の縮小等を実現する
信号線駆動回路を提供し、かつこのような信号線駆動回
路を備えることによって広い動作マージンを有するとと
もに、外部インターフェースの負担を軽減できる低消費
電力型の画像表示装置を提供することを目的としてい
る。
【００１３】
【課題を解決するための手段】本発明の信号線駆動回路
は、互いに直列に接続され、クロック信号に基づいて入
力パルスを順次次段にシフトさせる複数のシフト回路を
有するシフトレジスタを備え、該シフトレジスタの各出
力段から出力されるシフトパルスに基づいて生成される
出力パルスの幅を規定するための幅規定パルスの出力期
間にのみ上記シフトパルスを上記出力パルスとして複数
の出力線に出力する信号線駆動回路において、上記の課
題を解決するために、上記シフトパルスによって上記幅
規定パルスの入力を制御する、例えばトランジスタや伝
送ゲートといったスイッチング素子を備えていることを
特徴としている。
は、互いに直列に接続され、クロック信号に基づいて入
力パルスを順次次段にシフトさせる複数のシフト回路を
有するシフトレジスタを備え、該シフトレジスタの各出
力段から出力されるシフトパルスに基づいて生成される
出力パルスの幅を規定するための幅規定パルスの出力期
間にのみ上記シフトパルスを上記出力パルスとして複数
の出力線に出力する信号線駆動回路において、上記の課
題を解決するために、上記シフトパルスによって上記幅
規定パルスの入力を制御する、例えばトランジスタや伝
送ゲートといったスイッチング素子を備えていることを
特徴としている。
【００１４】上記の構成では、スイッチング素子が幅規
定パルスの入力を制御するが、この制御がシフトパルス
によってなされるため、例えば、シフトパルスが非アク
ティブであるときにスイッチング素子がオフすると、幅
規定パルスを伝送する信号線が信号線駆動回路から切り
離される。これにより、この信号線による容量負荷が軽
減されるので、消費電力が低減する。
定パルスの入力を制御するが、この制御がシフトパルス
によってなされるため、例えば、シフトパルスが非アク
ティブであるときにスイッチング素子がオフすると、幅
規定パルスを伝送する信号線が信号線駆動回路から切り
離される。これにより、この信号線による容量負荷が軽
減されるので、消費電力が低減する。
【００１５】本発明の信号線駆動回路は、さらに、上記
スイッチング素子がオン状態で上記幅規定パルスを入力
することが好ましい。この構成では、スイッチング素子
がオン状態である期間、すなわちシフトパルスがアクテ
ィブである期間に、幅規定パルスがスイッチング素子を
介して入力される。このため、ＡＮＤゲートを用いて出
力パルスの幅を幅規定パルスにより規定していた従来の
構成（図１２参照）におけるＡＮＤゲートをスイッチン
グ素子に置き替えることで、幅規定パルスによりその幅
が規定された出力パルスが得られる。
スイッチング素子がオン状態で上記幅規定パルスを入力
することが好ましい。この構成では、スイッチング素子
がオン状態である期間、すなわちシフトパルスがアクテ
ィブである期間に、幅規定パルスがスイッチング素子を
介して入力される。このため、ＡＮＤゲートを用いて出
力パルスの幅を幅規定パルスにより規定していた従来の
構成（図１２参照）におけるＡＮＤゲートをスイッチン
グ素子に置き替えることで、幅規定パルスによりその幅
が規定された出力パルスが得られる。
【００１６】本発明の信号線駆動回路は、さらに、上記
出力パルスの振幅より小さい上記幅規定パルスの振幅を
増大させ、上記スイッチング素子の出力側に設けられる
レベル変換回路を備えていることが好ましい。
出力パルスの振幅より小さい上記幅規定パルスの振幅を
増大させ、上記スイッチング素子の出力側に設けられる
レベル変換回路を備えていることが好ましい。
【００１７】この構成では、レベル変換回路がスイッチ
ング素子の出力側に設けられているので、小さい振幅の
幅規定パルスでもスイッチング素子を経た後に振幅が増
大する。これにより、出力パルスが、信号線駆動回路に
誤動作を引き起こすような低レベルのまま出力されるこ
とがなく、安定した動作を確保することができる。ま
た、幅規定パルスを伝送する信号線を介して各スイッチ
ング素子に小振幅の幅規定パルスが供給されるので、そ
の信号線での消費電力を低減することができる。
ング素子の出力側に設けられているので、小さい振幅の
幅規定パルスでもスイッチング素子を経た後に振幅が増
大する。これにより、出力パルスが、信号線駆動回路に
誤動作を引き起こすような低レベルのまま出力されるこ
とがなく、安定した動作を確保することができる。ま
た、幅規定パルスを伝送する信号線を介して各スイッチ
ング素子に小振幅の幅規定パルスが供給されるので、そ
の信号線での消費電力を低減することができる。
【００１８】本発明の信号線駆動回路は、さらに、上記
レベル変換回路の動作が上記シフトパルスによって制御
されることが好ましい。
レベル変換回路の動作が上記シフトパルスによって制御
されることが好ましい。
【００１９】この構成では、例えば、シフトパルスがア
クティブであるときに、レベル変換回路を動作させるよ
うにし、かつシフトパルスが非アクティブであるとき
に、レベル変換回路を動作させないようにすれば、アク
ティブとなったシフトパルスが入力されるレベル変換回
路のみ動作させることが可能になる。
クティブであるときに、レベル変換回路を動作させるよ
うにし、かつシフトパルスが非アクティブであるとき
に、レベル変換回路を動作させないようにすれば、アク
ティブとなったシフトパルスが入力されるレベル変換回
路のみ動作させることが可能になる。
【００２０】本発明の画像表示装置は、列方向に複数配
列されたデータ信号線と、行方向に複数配列された走査
信号線と、上記データ信号線と上記走査信号線との交差
部分に配置された複数の画素と、上記データ信号線に映
像データを供給するデータ信号線駆動回路と、上記走査
信号線に走査信号を供給する走査信号線駆動回路とを備
え、上記走査信号線駆動回路が前記のいずれかに記載の
信号線駆動回路を含んでいることを特徴としている。
列されたデータ信号線と、行方向に複数配列された走査
信号線と、上記データ信号線と上記走査信号線との交差
部分に配置された複数の画素と、上記データ信号線に映
像データを供給するデータ信号線駆動回路と、上記走査
信号線に走査信号を供給する走査信号線駆動回路とを備
え、上記走査信号線駆動回路が前記のいずれかに記載の
信号線駆動回路を含んでいることを特徴としている。
【００２１】上記の構成では、走査信号線駆動回路が信
号線駆動回路を含んでいるので、走査信号線駆動回路の
消費電力を低減することができる。特に、画像表示装置
においては、駆動回路の消費電力が全体の消費電力に占
める割合が大きいので、走査信号線駆動回路の低消費電
力化は有効である。また、信号線駆動回路においては、
前述のように、幅規定パルスの伝送用信号線の容量負荷
が軽減されることから、動作マージンを広げることもで
きる。さらに、素子の削減を図ることによる信号線駆動
回路の小型化は、画像表示装置において駆動回路が設け
られる額縁部を縮小することに有効である。
号線駆動回路を含んでいるので、走査信号線駆動回路の
消費電力を低減することができる。特に、画像表示装置
においては、駆動回路の消費電力が全体の消費電力に占
める割合が大きいので、走査信号線駆動回路の低消費電
力化は有効である。また、信号線駆動回路においては、
前述のように、幅規定パルスの伝送用信号線の容量負荷
が軽減されることから、動作マージンを広げることもで
きる。さらに、素子の削減を図ることによる信号線駆動
回路の小型化は、画像表示装置において駆動回路が設け
られる額縁部を縮小することに有効である。
【００２２】
【発明の実施の形態】〔実施の形態１〕本発明の第１の
実施の形態について図１および図２に基づいて説明すれ
ば、以下の通りである。
実施の形態について図１および図２に基づいて説明すれ
ば、以下の通りである。
【００２３】本実施の形態に係る信号線駆動回路は、図
１に示すように、シフトレジスタ１１と、トランジスタ
１３と、論理演算回路（図中、ＣＩＲ）１４…と、バッ
ファ回路１５…とを備えている。
１に示すように、シフトレジスタ１１と、トランジスタ
１３と、論理演算回路（図中、ＣＩＲ）１４…と、バッ
ファ回路１５…とを備えている。
【００２４】シフトレジスタ１１は、互いに直列接続さ
れた複数のシフト回路１１ａ…およびＡＮＤゲート１１
ｂ…を有している。シフト回路１１ａは、クロック信号
ＣＫＧに基づいて、外部から入力されたスタートパルス
ＳＰＧを順次次段のシフト回路１１ａにシフトさせる。
ＡＮＤゲート１１ｂは、隣接する２つのシフト回路１１
ａ・１１ａから出力されたパルスの論理積をシフトパル
スＧＮn （ｎ＝１，２，３，…）として出力する。
れた複数のシフト回路１１ａ…およびＡＮＤゲート１１
ｂ…を有している。シフト回路１１ａは、クロック信号
ＣＫＧに基づいて、外部から入力されたスタートパルス
ＳＰＧを順次次段のシフト回路１１ａにシフトさせる。
ＡＮＤゲート１１ｂは、隣接する２つのシフト回路１１
ａ・１１ａから出力されたパルスの論理積をシフトパル
スＧＮn （ｎ＝１，２，３，…）として出力する。
【００２５】なお、シフトレジスタ１１は、ＡＮＤゲー
ト１１ｂ…が省かれた構成であってもよい。この構成で
は、各シフト回路１１ａから出力されるパルスがシフト
パルスＧＮn となる。
ト１１ｂ…が省かれた構成であってもよい。この構成で
は、各シフト回路１１ａから出力されるパルスがシフト
パルスＧＮn となる。
【００２６】図１において、トランジスタ１３は、Ｎチ
ャネル型の電界効果トランジスタであるが、これに限ら
ず、Ｐチャネル型の電界効果トランジスタやＣＭＯＳ構
成のトランジスタであってもよい。上記のシフトパルス
ＧＮn でオン・オフが制御される。スイッチング素子と
してのトランジスタ１３は、入力される幅規定パルスＧ
ＰＳをオン状態で出力する。
ャネル型の電界効果トランジスタであるが、これに限ら
ず、Ｐチャネル型の電界効果トランジスタやＣＭＯＳ構
成のトランジスタであってもよい。上記のシフトパルス
ＧＮn でオン・オフが制御される。スイッチング素子と
してのトランジスタ１３は、入力される幅規定パルスＧ
ＰＳをオン状態で出力する。
【００２７】論理演算回路１４は、シフトパルスＧＮn
と、トランジスタ１３から入力される幅規定パルスＧＰ
Ｓとの論理積演算を行って、幅規定パルスＧＰＳによっ
て幅が規定されたパルス（出力パルスＧＯn ）を出力す
る。この論理演算回路１４は、ＡＮＤゲートであっても
よいし、他の回路であってもよい。
と、トランジスタ１３から入力される幅規定パルスＧＰ
Ｓとの論理積演算を行って、幅規定パルスＧＰＳによっ
て幅が規定されたパルス（出力パルスＧＯn ）を出力す
る。この論理演算回路１４は、ＡＮＤゲートであっても
よいし、他の回路であってもよい。
【００２８】バッファ回路１５は、本信号線駆動回路の
各出力段に設けられ、２段に直列接続されたインバータ
からなっている。このバッファ回路１５は、論理演算回
路１４から出力されたパルスを増幅して、出力線として
の信号線ＧＬn （ｎ＝１，２，３，…）に出力する。な
お、このバッファ回路１５は、１つのインバータからな
っていてもよい。
各出力段に設けられ、２段に直列接続されたインバータ
からなっている。このバッファ回路１５は、論理演算回
路１４から出力されたパルスを増幅して、出力線として
の信号線ＧＬn （ｎ＝１，２，３，…）に出力する。な
お、このバッファ回路１５は、１つのインバータからな
っていてもよい。
【００２９】上記のように構成される信号線駆動回路の
動作を図２のタイミングチャートを参照して説明する。
動作を図２のタイミングチャートを参照して説明する。
【００３０】まず、スタートパルスＳＰＧは、シフトレ
ジスタ１１に入力されると、シフト回路１１ａ…によっ
てクロック信号ＣＫＧのタイミングで順次次段にシフト
していくとともに、各シフト回路１１ａから出力され
る。隣接する２つのシフト回路１１ａ・１１ａから出力
されたパルスはＡＮＤゲート１１ｂに入力され、ＡＮＤ
ゲート１１ｂからは、それらの論理積が、図２に示すよ
うにシフトパルスＧＮ1，ＧＮ2 ，ＧＮ3 ，ＧＮ4 ，…
として出力される。
ジスタ１１に入力されると、シフト回路１１ａ…によっ
てクロック信号ＣＫＧのタイミングで順次次段にシフト
していくとともに、各シフト回路１１ａから出力され
る。隣接する２つのシフト回路１１ａ・１１ａから出力
されたパルスはＡＮＤゲート１１ｂに入力され、ＡＮＤ
ゲート１１ｂからは、それらの論理積が、図２に示すよ
うにシフトパルスＧＮ1，ＧＮ2 ，ＧＮ3 ，ＧＮ4 ，…
として出力される。
【００３１】一方、一定周期の幅規定パルスＧＰＳは、
シフトパルスＧＮ1 ，ＧＮ2 ，ＧＮ3 ，ＧＮ4 ，…によ
ってトランジスタ１３…がオンしている期間にトランジ
スタ１３…によって取り込まれる。そして、論理演算回
路１４でシフトパルスＧＮnと幅規定パルスＧＰＳとの
論理積が演算され、その結果としての出力パルスＧ
Ｏ1 ，ＧＯ2 ，ＧＯ3 ，ＧＯ4 ，…が信号線ＧＬ1 ，Ｇ
Ｌ2 ，ＧＬ3 ，ＧＬ4 ，…に出力される。
シフトパルスＧＮ1 ，ＧＮ2 ，ＧＮ3 ，ＧＮ4 ，…によ
ってトランジスタ１３…がオンしている期間にトランジ
スタ１３…によって取り込まれる。そして、論理演算回
路１４でシフトパルスＧＮnと幅規定パルスＧＰＳとの
論理積が演算され、その結果としての出力パルスＧ
Ｏ1 ，ＧＯ2 ，ＧＯ3 ，ＧＯ4 ，…が信号線ＧＬ1 ，Ｇ
Ｌ2 ，ＧＬ3 ，ＧＬ4 ，…に出力される。
【００３２】このように、本信号線駆動回路では、トラ
ンジスタ１３は、シフトレジスタ１１で生成されるシフ
トパルスによって制御される。これにより、シフトパル
スがアクティブな段に対応するトランジスタ１３のみが
オン状態となって、他のトランジスタ１３はオフ状態と
なる。それゆえ、幅規定パルスＧＰＳを伝送する伝送信
号線は、ほとんどの段で信号線駆動回路から切り離され
た状態になるので、この伝送信号線の容量負荷が大幅に
低減される。これにより、寄生容量を減少させることが
でき、消費電力の低減および動作速度の向上を容易に図
ることができる。
ンジスタ１３は、シフトレジスタ１１で生成されるシフ
トパルスによって制御される。これにより、シフトパル
スがアクティブな段に対応するトランジスタ１３のみが
オン状態となって、他のトランジスタ１３はオフ状態と
なる。それゆえ、幅規定パルスＧＰＳを伝送する伝送信
号線は、ほとんどの段で信号線駆動回路から切り離され
た状態になるので、この伝送信号線の容量負荷が大幅に
低減される。これにより、寄生容量を減少させることが
でき、消費電力の低減および動作速度の向上を容易に図
ることができる。
【００３３】〔実施の形態２〕本発明の第２の実施の形
態について図３に基づいて説明すれば、以下の通りであ
る。なお、本実施の形態を含む以降の各実施の形態にお
いて、実施の形態１における構成要素と同等の機能を有
する構成要素については、同一の符号を付記してその説
明を省略する。
態について図３に基づいて説明すれば、以下の通りであ
る。なお、本実施の形態を含む以降の各実施の形態にお
いて、実施の形態１における構成要素と同等の機能を有
する構成要素については、同一の符号を付記してその説
明を省略する。
【００３４】本実施の形態に係る信号線駆動回路は、図
３に示すように、実施の形態１と同様、シフトレジスタ
１１と、トランジスタ１３と、バッファ回路１５…とを
備えているが、論理演算回路１４…が省略されている。
具体的には、トランジスタ１３が、論理演算回路１４を
介さずに直接バッファ回路１５と接続されている。
３に示すように、実施の形態１と同様、シフトレジスタ
１１と、トランジスタ１３と、バッファ回路１５…とを
備えているが、論理演算回路１４…が省略されている。
具体的には、トランジスタ１３が、論理演算回路１４を
介さずに直接バッファ回路１５と接続されている。
【００３５】このような構成では、幅規定パルスＧＰＳ
は、トランジスタ１３がオン状態にある期間、すなわち
シフトパルスＧＮn がアクティブである期間（図２参
照）に、トランジスタ１３を介して出力されるので、幅
規定パルスＧＰＳのパルス幅に規定された出力パルスＧ
Ｏn （ｎ＝１，２，３，…）がバッファ回路１５に出力
される。これにより、論理演算回路１４が不要になるの
で、実施の形態１の構成に比べて回路素子を削減するこ
とができる。
は、トランジスタ１３がオン状態にある期間、すなわち
シフトパルスＧＮn がアクティブである期間（図２参
照）に、トランジスタ１３を介して出力されるので、幅
規定パルスＧＰＳのパルス幅に規定された出力パルスＧ
Ｏn （ｎ＝１，２，３，…）がバッファ回路１５に出力
される。これにより、論理演算回路１４が不要になるの
で、実施の形態１の構成に比べて回路素子を削減するこ
とができる。
【００３６】また、従来の信号線駆動回路のように、幅
規定パルスＧＰＳを取り込むためにＡＮＤゲート等の論
理ゲートをシフトレジスタ１１の出力段毎に設ける必要
がなくなり、素子を大幅に削減することができる。具体
的には、この信号線駆動回路を後述する実施の形態７に
おける画像表示装置に用いた場合、この画像表示装置が
例えば１０２４×７６８ドットのＸＧＡ(eXtended Grap
hics Array) であれば、従来のように、ＡＮＤゲートを
用いた場合（図１２参照）、ＡＮＤゲートを構成するた
めに、シフトレジスタ１１の１段当たりに４つのトラン
ジスタが必要であるので、全体では、４０９６（＝１０
２４×４）個のトランジスタが必要となる。
規定パルスＧＰＳを取り込むためにＡＮＤゲート等の論
理ゲートをシフトレジスタ１１の出力段毎に設ける必要
がなくなり、素子を大幅に削減することができる。具体
的には、この信号線駆動回路を後述する実施の形態７に
おける画像表示装置に用いた場合、この画像表示装置が
例えば１０２４×７６８ドットのＸＧＡ(eXtended Grap
hics Array) であれば、従来のように、ＡＮＤゲートを
用いた場合（図１２参照）、ＡＮＤゲートを構成するた
めに、シフトレジスタ１１の１段当たりに４つのトラン
ジスタが必要であるので、全体では、４０９６（＝１０
２４×４）個のトランジスタが必要となる。
【００３７】これに対し、本実施の形態の信号駆動回路
を用いれば、シフトレジスタ１１の１段当たりに１つの
トランジスタ１３を設ければよいので、全体でも上記の
構成の１／４である１０２４個のトランジスタですむ。
を用いれば、シフトレジスタ１１の１段当たりに１つの
トランジスタ１３を設ければよいので、全体でも上記の
構成の１／４である１０２４個のトランジスタですむ。
【００３８】このように、素子を大幅に削減することが
できるので、信号線駆動回路の小型化を図り、信号線駆
動回路を含む額縁部を縮小することができる。
できるので、信号線駆動回路の小型化を図り、信号線駆
動回路を含む額縁部を縮小することができる。
【００３９】〔実施の形態３〕本発明の第３の実施の形
態について図４に基づいて説明すれば、以下の通りであ
る。
態について図４に基づいて説明すれば、以下の通りであ
る。
【００４０】本実施の形態に係る信号線駆動回路は、図
４に示すように、実施の形態１の信号線駆動回路（図１
参照）と同様、シフトレジスタ１１と、バッファ回路１
５…とを備えているが、トランジスタ１３…および論理
演算回路１４…に代えて、インバータ２１…と、伝送ゲ
ート２２…とを備えている。
４に示すように、実施の形態１の信号線駆動回路（図１
参照）と同様、シフトレジスタ１１と、バッファ回路１
５…とを備えているが、トランジスタ１３…および論理
演算回路１４…に代えて、インバータ２１…と、伝送ゲ
ート２２…とを備えている。
【００４１】伝送ゲート２２は、並列接続されたＮチャ
ネルトランジスタ２２ａとＰチャネルトランジスタ２２
ｂとからなるＣＭＯＳ構成のスイッチング素子である。
Ｎチャネルトランジスタ２２ａのゲートにはシフトパル
スＧＮn が入力され、Ｐチャネルトランジスタ２２ｂの
ゲートにはインバータ２１で反転されたシフトパルスＧ
Ｎn が入力されている。これによって、伝送ゲート２２
は、シフトパルスＧＮn がアクティブのときにオンし
て、幅規定パルスＧＰＳを出力する。
ネルトランジスタ２２ａとＰチャネルトランジスタ２２
ｂとからなるＣＭＯＳ構成のスイッチング素子である。
Ｎチャネルトランジスタ２２ａのゲートにはシフトパル
スＧＮn が入力され、Ｐチャネルトランジスタ２２ｂの
ゲートにはインバータ２１で反転されたシフトパルスＧ
Ｎn が入力されている。これによって、伝送ゲート２２
は、シフトパルスＧＮn がアクティブのときにオンし
て、幅規定パルスＧＰＳを出力する。
【００４２】このように、伝送ゲート２２を用いて幅規
定パルスＧＰＳを出力することにより、伝送ゲート２２
のオン状態では、伝送ゲート２２の入出力間のインピー
ダンスが低くなるので、幅規定パルスＧＰＳが伝送ゲー
ト２２を通過しても、その振幅が損なわれることがな
い。これにより、論理エラーが発生する可能性を大幅に
低下させることができるとともに、振幅の減少による中
間電位が後段のバッファ回路１５に入力されることによ
る貫通電流の発生を防止することができる。
定パルスＧＰＳを出力することにより、伝送ゲート２２
のオン状態では、伝送ゲート２２の入出力間のインピー
ダンスが低くなるので、幅規定パルスＧＰＳが伝送ゲー
ト２２を通過しても、その振幅が損なわれることがな
い。これにより、論理エラーが発生する可能性を大幅に
低下させることができるとともに、振幅の減少による中
間電位が後段のバッファ回路１５に入力されることによ
る貫通電流の発生を防止することができる。
【００４３】〔実施の形態４〕本発明の第４の実施の形
態について図５に基づいて説明すれば、以下の通りであ
る。なお、本実施の形態において、実施の形態３におけ
る構成要素と同等の機能を有する構成要素については、
同一の符号を付記してその説明を省略する。
態について図５に基づいて説明すれば、以下の通りであ
る。なお、本実施の形態において、実施の形態３におけ
る構成要素と同等の機能を有する構成要素については、
同一の符号を付記してその説明を省略する。
【００４４】前述の実施の形態２および３の信号線駆動
回路では、シフトレジスタ１１の各出力段からのシフト
パルスＧＮn が非アクティブであるときには、トランジ
スタ１３および伝送ゲート２２の出力側ノードがそれぞ
れフローティング状態となる。このため、通常は、これ
らの出力端には、フローティング状態となる直前の信号
レベルが維持されることになる。しかしながら、トラン
ジスタ１３や伝送ゲート２２を構成する両トランジスタ
２２ａ・２２ｂのリーク等が生じた場合には、フローテ
ィング状態の間に電位レベルが遷移することによって、
誤動作を引き起こすおそれがある。
回路では、シフトレジスタ１１の各出力段からのシフト
パルスＧＮn が非アクティブであるときには、トランジ
スタ１３および伝送ゲート２２の出力側ノードがそれぞ
れフローティング状態となる。このため、通常は、これ
らの出力端には、フローティング状態となる直前の信号
レベルが維持されることになる。しかしながら、トラン
ジスタ１３や伝送ゲート２２を構成する両トランジスタ
２２ａ・２２ｂのリーク等が生じた場合には、フローテ
ィング状態の間に電位レベルが遷移することによって、
誤動作を引き起こすおそれがある。
【００４５】これに対し、本実施の形態に係る信号線駆
動回路は、図５に示すように、実施の形態３と同様、シ
フトレジスタ１１と、バッファ回路１５…と、インバー
タ２１…と、伝送ゲート２２…とを備えているが、さら
にトランジスタ２３を備えている。
動回路は、図５に示すように、実施の形態３と同様、シ
フトレジスタ１１と、バッファ回路１５…と、インバー
タ２１…と、伝送ゲート２２…とを備えているが、さら
にトランジスタ２３を備えている。
【００４６】トランジスタ２３は、Ｎチャネル型の電界
効果トランジスタであり、インバータ２１から出力され
るパルスでオン・オフが制御される。このトランジスタ
２３は、ドレインが伝送ゲート２２の出力端に接続さ
れ、ゲートが接地されている。
効果トランジスタであり、インバータ２１から出力され
るパルスでオン・オフが制御される。このトランジスタ
２３は、ドレインが伝送ゲート２２の出力端に接続さ
れ、ゲートが接地されている。
【００４７】このような構成では、シフトパルスＧＮn
が非アクティブであるときには、伝送ゲート２２の出力
側ノードが接地されるので、上記のような電位の変動が
生じない。これにより、フローティング状態による誤動
作を回避することができる。
が非アクティブであるときには、伝送ゲート２２の出力
側ノードが接地されるので、上記のような電位の変動が
生じない。これにより、フローティング状態による誤動
作を回避することができる。
【００４８】〔実施の形態５〕本発明の第５の実施の形
態について図６に基づいて説明すれば、以下の通りであ
る。
態について図６に基づいて説明すれば、以下の通りであ
る。
【００４９】本実施の形態に係る信号線駆動回路は、図
６に示すように、実施の形態２の信号線駆動回路と同様
（図３参照）、シフトレジスタ１１と、トランジスタ１
３…と、バッファ回路１５…とを備えているが、さらに
レベルシフタ３１…を備えている。レベル変換回路とし
てのレベルシフタ３１は、トランジスタ１３とバッファ
回路１５との間に設けられている。このレベルシフタ３
１は、通常は、信号線駆動回路の電源電圧より低い幅規
定パルスＧＰＳの振幅値をレベルシフトさせて、信号線
駆動回路に印加される電源電圧にまで増大させる。
６に示すように、実施の形態２の信号線駆動回路と同様
（図３参照）、シフトレジスタ１１と、トランジスタ１
３…と、バッファ回路１５…とを備えているが、さらに
レベルシフタ３１…を備えている。レベル変換回路とし
てのレベルシフタ３１は、トランジスタ１３とバッファ
回路１５との間に設けられている。このレベルシフタ３
１は、通常は、信号線駆動回路の電源電圧より低い幅規
定パルスＧＰＳの振幅値をレベルシフトさせて、信号線
駆動回路に印加される電源電圧にまで増大させる。
【００５０】このような構成では、レベルシフタ３１が
幅規定パルスＧＰＳの振幅を増大させるので、トランジ
スタ１３を通過する際に幅規定パルスＧＰＳの振幅が減
少しても、バッファ回路１５への出力パルスの振幅が誤
動作を起こさない程度に十分確保される。それゆえ、実
施の形態３または４のように伝送ゲート２２を用いなく
ても、所望の性能を確保することができる。
幅規定パルスＧＰＳの振幅を増大させるので、トランジ
スタ１３を通過する際に幅規定パルスＧＰＳの振幅が減
少しても、バッファ回路１５への出力パルスの振幅が誤
動作を起こさない程度に十分確保される。それゆえ、実
施の形態３または４のように伝送ゲート２２を用いなく
ても、所望の性能を確保することができる。
【００５１】〔実施の形態６〕本発明の第６の実施の形
態について図７および図８に基づいて説明すれば、以下
の通りである。なお、本実施の形態において、実施の形
態４および５における構成要素と同等の機能を有する構
成要素については、同一の符号を付記してその説明を省
略する。
態について図７および図８に基づいて説明すれば、以下
の通りである。なお、本実施の形態において、実施の形
態４および５における構成要素と同等の機能を有する構
成要素については、同一の符号を付記してその説明を省
略する。
【００５２】本実施の形態に係る信号線駆動回路は、図
７に示すように、実施の形態５の信号線駆動回路と同様
（図６参照）、シフトレジスタ１１と、トランジスタ１
３…と、バッファ回路１５…と、レベルシフタ３１…と
を備えているが、さらに実施の形態４の信号線駆動回路
と同様、インバータ２１…およびトランジスタ２３…を
備えている。ここでのトランジスタ２３は、ドレインが
トランジスタ１３の出力端に接続されている。
７に示すように、実施の形態５の信号線駆動回路と同様
（図６参照）、シフトレジスタ１１と、トランジスタ１
３…と、バッファ回路１５…と、レベルシフタ３１…と
を備えているが、さらに実施の形態４の信号線駆動回路
と同様、インバータ２１…およびトランジスタ２３…を
備えている。ここでのトランジスタ２３は、ドレインが
トランジスタ１３の出力端に接続されている。
【００５３】このような構成では、シフトパルスＧＮn
が非アクティブであるときには、トランジスタ１３の出
力側ノードが接地されるので、トランジスタ１３の出力
側ノードの電位が変動することはなく、信号線駆動回路
の誤動作を防止することができる。
が非アクティブであるときには、トランジスタ１３の出
力側ノードが接地されるので、トランジスタ１３の出力
側ノードの電位が変動することはなく、信号線駆動回路
の誤動作を防止することができる。
【００５４】また、本実施の形態の変形例に係る信号線
駆動回路は、図８に示すように、レベルシフタ３１…の
動作をシフトパルスＧＮn によって制御するように構成
されている。具体的には、シフトパルスＧＮn がアクテ
ィブであるときには、レベルシフタ３１が動作し、シフ
トパルスＧＮn が非アクティブであるときには、レベル
シフタ３１が動作しないようになっている。このため、
例えば、レベルシフタ３１内で電源供給路をシフトパル
スＧＮn で導通・遮断するトランジスタがレベルシフタ
３１に設けられる。レベルシフタ３１の動作を制御する
ための構成については、これに限らず、他の適当な回路
を用いてもよい。
駆動回路は、図８に示すように、レベルシフタ３１…の
動作をシフトパルスＧＮn によって制御するように構成
されている。具体的には、シフトパルスＧＮn がアクテ
ィブであるときには、レベルシフタ３１が動作し、シフ
トパルスＧＮn が非アクティブであるときには、レベル
シフタ３１が動作しないようになっている。このため、
例えば、レベルシフタ３１内で電源供給路をシフトパル
スＧＮn で導通・遮断するトランジスタがレベルシフタ
３１に設けられる。レベルシフタ３１の動作を制御する
ための構成については、これに限らず、他の適当な回路
を用いてもよい。
【００５５】このように、レベルシフタ３１の動作をシ
フトパルスＧＮn で制御することによって、シフトパル
スＧＮn が非アクティブである段のレベルシフタ３１が
動作しない。これにより、レベルシフタ３１による消費
電力を大幅に低減することができる。
フトパルスＧＮn で制御することによって、シフトパル
スＧＮn が非アクティブである段のレベルシフタ３１が
動作しない。これにより、レベルシフタ３１による消費
電力を大幅に低減することができる。
【００５６】〔実施の形態７〕本発明の第７の実施の形
態について図９に基づいて説明すれば、以下の通りであ
る。
態について図９に基づいて説明すれば、以下の通りであ
る。
【００５７】本実施の形態に係る画像表示装置は、図９
に示すように、画素アレイ１と、走査信号線駆動回路２
と、データ信号線駆動回路３と、制御回路６と、電源回
路７とを備えている。画素アレイ１、走査信号線駆動回
路２およびデータ信号線駆動回路３は、基板５上に一体
に形成されている。
に示すように、画素アレイ１と、走査信号線駆動回路２
と、データ信号線駆動回路３と、制御回路６と、電源回
路７とを備えている。画素アレイ１、走査信号線駆動回
路２およびデータ信号線駆動回路３は、基板５上に一体
に形成されている。
【００５８】近年、画像表示装置の小型化、信頼性向
上、コスト低減等を実現するために、上記のように、走
査信号線駆動回路２およびデータ信号線駆動回路３を画
素アレイ１と同一の基板５上に一体形成する技術が注目
を集めている。このような駆動回路一体型の画像表示装
置、特に液晶表示装置（現在広く用いられている透過型
液晶表示装置）では、その基板５を透明材料で形成する
必要があるので、石英基板やガラス基板上に形成するこ
とができる多結晶シリコン薄膜トランジスタを能動素子
として用いる場合が多い。
上、コスト低減等を実現するために、上記のように、走
査信号線駆動回路２およびデータ信号線駆動回路３を画
素アレイ１と同一の基板５上に一体形成する技術が注目
を集めている。このような駆動回路一体型の画像表示装
置、特に液晶表示装置（現在広く用いられている透過型
液晶表示装置）では、その基板５を透明材料で形成する
必要があるので、石英基板やガラス基板上に形成するこ
とができる多結晶シリコン薄膜トランジスタを能動素子
として用いる場合が多い。
【００５９】基板５は、ガラスのような絶縁性かつ透光
性を有する材料により形成されている。画素アレイ１
は、従来の画像表示装置（図１０参照）と同様、データ
信号線ＳＬ…と、走査信号線ＧＬ…と、画素４…とを有
している。
性を有する材料により形成されている。画素アレイ１
は、従来の画像表示装置（図１０参照）と同様、データ
信号線ＳＬ…と、走査信号線ＧＬ…と、画素４…とを有
している。
【００６０】走査信号線駆動回路２は、制御回路６から
のクロック信号ＣＫＧ、幅規定パルスＧＰＳおよびスタ
ートパルスＳＰＧに基づいて各行の画素に接続された走
査信号線ＧＬj,ＧＬj+1 …に与える走査信号を発生する
ようになっている。データ信号線駆動回路３は、制御回
路６により与えられた映像信号ＤＡＴ（映像データ）を
制御回路６からのクロック信号ＣＫＳおよびスタートパ
ルスＳＰＳに基づいてサンプリングして各列の画素に接
続されたデータ信号線ＳＬi,ＳＬi+1 …に出力するよう
になっている。
のクロック信号ＣＫＧ、幅規定パルスＧＰＳおよびスタ
ートパルスＳＰＧに基づいて各行の画素に接続された走
査信号線ＧＬj,ＧＬj+1 …に与える走査信号を発生する
ようになっている。データ信号線駆動回路３は、制御回
路６により与えられた映像信号ＤＡＴ（映像データ）を
制御回路６からのクロック信号ＣＫＳおよびスタートパ
ルスＳＰＳに基づいてサンプリングして各列の画素に接
続されたデータ信号線ＳＬi,ＳＬi+1 …に出力するよう
になっている。
【００６１】電源回路７は、電源電圧ＶSH・ＶSL・ＶGH
・ＶGLおよび接地電位ＣＯＭを発生する回路である。電
源電圧ＶSH・ＶSLは、それぞれレベルの異なる電圧であ
り、データ信号線駆動回路３に与えられる。電源電圧Ｖ
GH・ＶGLは、それぞれレベルの異なる電圧であり、走査
信号線駆動回路２に与えられる。接地電位ＣＯＭは、基
板５に設けられる図示しない共通電極線に与えられる。
・ＶGLおよび接地電位ＣＯＭを発生する回路である。電
源電圧ＶSH・ＶSLは、それぞれレベルの異なる電圧であ
り、データ信号線駆動回路３に与えられる。電源電圧Ｖ
GH・ＶGLは、それぞれレベルの異なる電圧であり、走査
信号線駆動回路２に与えられる。接地電位ＣＯＭは、基
板５に設けられる図示しない共通電極線に与えられる。
【００６２】走査信号線駆動回路２は、前述の各実施の
形態１ないし６で説明した信号線駆動回路のうちいずれ
か一方を含んでいる。
形態１ないし６で説明した信号線駆動回路のうちいずれ
か一方を含んでいる。
【００６３】本実施の形態では、走査信号線駆動回路２
が、上記のように、本発明の信号線駆動回路を含んでい
る。これにより、シフトパルスＧＮn が非アクティブで
あるときに、トランジスタ１３または伝送ゲート２２が
オフ状態となって、幅規定パルスＧＰＳを伝送する信号
線が信号線駆動回路から切り離されるので、その信号線
の容量負荷が大幅に低減される。それゆえ、画像表示装
置の動作マージンを拡大することができる。また、素子
（トランジスタ）が大幅に削減されるので、走査信号線
駆動回路２の規模が小さくなり、走査信号線駆動回路２
を含む画素アレイ１周辺の額縁部を縮小することができ
る。この結果、画像表示装置の小型化を容易に図ること
ができる。
が、上記のように、本発明の信号線駆動回路を含んでい
る。これにより、シフトパルスＧＮn が非アクティブで
あるときに、トランジスタ１３または伝送ゲート２２が
オフ状態となって、幅規定パルスＧＰＳを伝送する信号
線が信号線駆動回路から切り離されるので、その信号線
の容量負荷が大幅に低減される。それゆえ、画像表示装
置の動作マージンを拡大することができる。また、素子
（トランジスタ）が大幅に削減されるので、走査信号線
駆動回路２の規模が小さくなり、走査信号線駆動回路２
を含む画素アレイ１周辺の額縁部を縮小することができ
る。この結果、画像表示装置の小型化を容易に図ること
ができる。
【００６４】以上、本実施の形態および前記の他の実施
の形態において、幾つかの例を示したが、本発明は、上
記の各実施の形態に限定されることなく、同様の概念に
基づく全ての構成に適用される。
の形態において、幾つかの例を示したが、本発明は、上
記の各実施の形態に限定されることなく、同様の概念に
基づく全ての構成に適用される。
【００６５】
【発明の効果】以上のように、本発明の信号線駆動回路
は、クロック信号に基づいて入力パルスを順次次段にシ
フトさせるシフトレジスタから出力されるシフトパルス
に基づいて生成される出力パルスの幅を規定するための
幅規定パルスの出力期間にのみ上記シフトパルスを上記
出力パルスとして複数の出力線に出力する出力するよう
に構成され、上記シフトパルスによって上記幅規定パル
スの入力を制御するスイッチング素子を備えている。
は、クロック信号に基づいて入力パルスを順次次段にシ
フトさせるシフトレジスタから出力されるシフトパルス
に基づいて生成される出力パルスの幅を規定するための
幅規定パルスの出力期間にのみ上記シフトパルスを上記
出力パルスとして複数の出力線に出力する出力するよう
に構成され、上記シフトパルスによって上記幅規定パル
スの入力を制御するスイッチング素子を備えている。
【００６６】これにより、例えば、シフトパルスが非ア
クティブであるときにスイッチング素子がオフすると、
幅規定パルスを伝送する信号線が信号線駆動回路から切
り離される。それゆえ、この信号線による容量負荷が軽
減されるので、消費電力が低減する。したがって、信号
線駆動回路の低消費電力化および動作の高速化を容易に
図ることができるという効果を奏する。
クティブであるときにスイッチング素子がオフすると、
幅規定パルスを伝送する信号線が信号線駆動回路から切
り離される。それゆえ、この信号線による容量負荷が軽
減されるので、消費電力が低減する。したがって、信号
線駆動回路の低消費電力化および動作の高速化を容易に
図ることができるという効果を奏する。
【００６７】本発明の信号線駆動回路は、さらに、上記
スイッチング素子がオン状態で上記幅規定パルスを入力
することにより、従来の構成のようなＡＮＤゲート等が
必要なく、これらを単純な構成のスイッチング素子に置
き替えることで、幅規定パルスでその幅が規定された出
力パルスが得られる。したがって、素子が大幅に削減さ
れるので、信号線駆動回路の小型化を容易に図ることが
できる。
スイッチング素子がオン状態で上記幅規定パルスを入力
することにより、従来の構成のようなＡＮＤゲート等が
必要なく、これらを単純な構成のスイッチング素子に置
き替えることで、幅規定パルスでその幅が規定された出
力パルスが得られる。したがって、素子が大幅に削減さ
れるので、信号線駆動回路の小型化を容易に図ることが
できる。
【００６８】本発明の信号線駆動回路は、さらに、上記
出力パルスの振幅より小さい上記幅規定パルスの振幅を
増大させ、上記スイッチング素子の出力側に設けられる
レベル変換回路を備えているので、小さい振幅の幅規定
パルスでもスイッチング素子を経た後に振幅が増大す
る。これにより、出力パルスが、信号線駆動回路に誤動
作を引き起こすような低レベルのまま出力されることが
なく、安定した動作を確保することができる。また、幅
規定パルスを伝送する信号線を介して各スイッチング素
子に小振幅の幅規定パルスが供給されるので、その信号
線での消費電力を低減することができる。したがって、
信号線駆動回路の信頼性を高めるとともに、消費電力の
低減を図ることができるという効果を奏する。
出力パルスの振幅より小さい上記幅規定パルスの振幅を
増大させ、上記スイッチング素子の出力側に設けられる
レベル変換回路を備えているので、小さい振幅の幅規定
パルスでもスイッチング素子を経た後に振幅が増大す
る。これにより、出力パルスが、信号線駆動回路に誤動
作を引き起こすような低レベルのまま出力されることが
なく、安定した動作を確保することができる。また、幅
規定パルスを伝送する信号線を介して各スイッチング素
子に小振幅の幅規定パルスが供給されるので、その信号
線での消費電力を低減することができる。したがって、
信号線駆動回路の信頼性を高めるとともに、消費電力の
低減を図ることができるという効果を奏する。
【００６９】本発明の信号線駆動回路は、さらに、上記
レベル変換回路の動作が上記シフトパルスによって制御
されるので、例えば、アクティブとなったシフトパルス
が入力されるレベル変換回路のみ動作させることが可能
になる。したがって、より消費電力の低減を図ることが
できるという効果を奏する。
レベル変換回路の動作が上記シフトパルスによって制御
されるので、例えば、アクティブとなったシフトパルス
が入力されるレベル変換回路のみ動作させることが可能
になる。したがって、より消費電力の低減を図ることが
できるという効果を奏する。
【００７０】本発明の画像表示装置は、複数のデータ信
号線と、複数の走査信号線と、これらの交差部分に配置
された複数の画素と、上記データ信号線に映像データを
供給するデータ信号線駆動回路と、上記走査信号線に走
査信号を供給する走査信号線駆動回路とを備え、この走
査信号線駆動回路が上記のいずれかの信号線駆動回路を
含んでいる。
号線と、複数の走査信号線と、これらの交差部分に配置
された複数の画素と、上記データ信号線に映像データを
供給するデータ信号線駆動回路と、上記走査信号線に走
査信号を供給する走査信号線駆動回路とを備え、この走
査信号線駆動回路が上記のいずれかの信号線駆動回路を
含んでいる。
【００７１】これにより、走査信号線駆動回路が信号線
駆動回路を含んでいるので、走査信号線駆動回路の消費
電力を低減することができる。また、前記のように、信
号線駆動回路において、幅規定パルスの伝送用信号線の
容量負荷が軽減されることから、動作マージンを広げる
こともできる。さらに、素子の削減を図ることによる信
号線駆動回路の小型化は、画像表示装置において駆動回
路が設けられる額縁部を縮小することに有効である。し
たがって、安価、低ランニングコスト、かつ高性能な画
像表示装置を提供することができるという効果を奏す
る。
駆動回路を含んでいるので、走査信号線駆動回路の消費
電力を低減することができる。また、前記のように、信
号線駆動回路において、幅規定パルスの伝送用信号線の
容量負荷が軽減されることから、動作マージンを広げる
こともできる。さらに、素子の削減を図ることによる信
号線駆動回路の小型化は、画像表示装置において駆動回
路が設けられる額縁部を縮小することに有効である。し
たがって、安価、低ランニングコスト、かつ高性能な画
像表示装置を提供することができるという効果を奏す
る。
【図１】本発明の第１の実施の形態に係る信号線駆動回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】上記信号線駆動回路の動作を示すタイミングチ
ャートである。
ャートである。
【図３】本発明の第２の実施の形態に係る信号線駆動回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図４】本発明の第３の実施の形態に係る信号線駆動回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図５】本発明の第４の実施の形態に係る信号線駆動回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図６】本発明の第５の実施の形態に係る信号線駆動回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図７】本発明の第６の実施の形態に係る信号線駆動回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図８】第６の実施の形態の変形例に係る信号線駆動回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図９】本発明の第７の実施の形態に係る画像表示装置
の構成を示す回路図である。
の構成を示す回路図である。
【図１０】従来の画像表示装置の構成を示す回路図であ
る。
る。
【図１１】図１０の画像表示装置における画素の構成を
示す回路図である。
示す回路図である。
【図１２】図１０の画像表示装置における走査信号線駆
動回路の構成を示す回路図である。
動回路の構成を示す回路図である。
【図１３】上記走査信号線駆動回路に設けられるＡＮＤ
ゲートの構成を示す回路図である。
ゲートの構成を示す回路図である。
【図１４】図１０の画像表示装置における走査信号線駆
動回路の他の構成を示す回路図である。
動回路の他の構成を示す回路図である。
１ 画素アレイ ２ 走査信号線駆動回路 ３ データ信号線駆動回路 ４ 画素 １１ シフトレジスタ １１ａ シフト回路 １３ トランジスタ（スイッチング素子） ２２ 伝送ゲート（スイッチング素子） ３１ レベルシフタ（レベル変換回路） ＣＫＧ クロック信号 ＳＰＧ スタートパルス（入力パルス） ＧＰＳ 幅規定パルス ＧＮ シフトパルス ＧＯ 出力パルス ＳＬ データ信号線 ＧＬ 走査信号線 ＤＡＴ 映像データ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 和宏 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 マイケル ジェームス ブラウンロー イギリス国 オーエックス４ ４ワイビー オックスフォード、サンドフォード オ ン テムズ、チャーチ ロード 124 (72)発明者 グレアム アンドリュー カーンズ イギリス国 オーエックス２ ８エヌエイ チ オックスフォード カッテスロウ、ボ ーン クローズ22 Ｆターム(参考） 2H093 NA16 NC12 NC16 NC21 NC22 ND34 ND37 ND39 ND42 ND49 5C058 AA09 BA01 BA26 BB25 5C080 AA10 BB05 DD22 DD26 EE29 FF12 GG12 JJ02 JJ03 JJ04 5J055 AX02 AX12 AX14 AX21 AX27 AX37 AX44 AX53 AX56 AX65 AX66 BX09 BX16 CX12 CX30 DX01 EY21 EZ07 EZ12 EZ20 EZ25 EZ33 EZ60 EZ69 GX01 GX04
Claims (5)
- 【請求項１】互いに直列に接続され、クロック信号に基
づいて入力パルスを順次次段にシフトさせる複数のシフ
ト回路を有するシフトレジスタを備え、該シフトレジス
タの各出力段から出力されるシフトパルスに基づいて生
成される出力パルスの幅を規定するための幅規定パルス
の出力期間にのみ上記シフトパルスを上記出力パルスと
して複数の出力線に出力する信号線駆動回路において、 上記シフトパルスによって上記幅規定パルスの入力を制
御するスイッチング素子を備えていることを特徴とする
信号線駆動回路。 - 【請求項２】上記スイッチング素子がオン状態で上記幅
規定パルスを入力することを特徴とする請求項１に記載
の信号線駆動回路。 - 【請求項３】上記出力パルスの振幅より小さい上記幅規
定パルスの振幅を増大させ、上記スイッチング素子の出
力側に設けられるレベル変換回路を備えていることを特
徴とする請求項２に記載の信号線駆動回路。 - 【請求項４】上記レベル変換回路の動作が上記シフトパ
ルスによって制御されることを特徴とする請求項３に記
載の信号線駆動回路。 - 【請求項５】列方向に複数配列されたデータ信号線と、 行方向に複数配列された走査信号線と、 上記データ信号線と上記走査信号線との交差部分に配置
された複数の画素と、 上記データ信号線に映像データを供給するデータ信号線
駆動回路と、 上記走査信号線に走査信号を供給する走査信号線駆動回
路とを備え、 上記走査信号線駆動回路が請求項１ないし４のいずれか
に記載の信号線駆動回路を含んでいることを特徴とする
画像表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13459299A JP3437489B2 (ja) | 1999-05-14 | 1999-05-14 | 信号線駆動回路および画像表示装置 |
| US09/567,364 US7042433B1 (en) | 1999-05-14 | 2000-05-09 | Signal line driving circuit and image display device |
| EP00109896A EP1052616B1 (en) | 1999-05-14 | 2000-05-10 | Signal line driving circuit and image display device |
| US11/402,352 US20060181502A1 (en) | 1999-05-14 | 2006-04-11 | Signal line driving circuit and image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13459299A JP3437489B2 (ja) | 1999-05-14 | 1999-05-14 | 信号線駆動回路および画像表示装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2000322019A true JP2000322019A (ja) | 2000-11-24 |
| JP3437489B2 JP3437489B2 (ja) | 2003-08-18 |
Family
ID=15131999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13459299A Expired - Fee Related JP3437489B2 (ja) | 1999-05-14 | 1999-05-14 | 信号線駆動回路および画像表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7042433B1 (ja) |
| EP (1) | EP1052616B1 (ja) |
| JP (1) | JP3437489B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005274642A (ja) * | 2004-03-23 | 2005-10-06 | Sony Corp | 表示装置および表示装置の駆動方法 |
| US6961054B2 (en) | 2001-05-24 | 2005-11-01 | Sanyo Electric Co., Ltd. | Driving circuit and display comprising the same |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4609970B2 (ja) * | 2001-01-17 | 2011-01-12 | カシオ計算機株式会社 | 液晶表示装置 |
| JP3882678B2 (ja) * | 2002-05-21 | 2007-02-21 | ソニー株式会社 | 表示装置 |
| JP3889691B2 (ja) * | 2002-09-27 | 2007-03-07 | 三洋電機株式会社 | 信号伝搬回路および表示装置 |
| JP2005156764A (ja) * | 2003-11-25 | 2005-06-16 | Sanyo Electric Co Ltd | 表示装置 |
| JP4196924B2 (ja) * | 2004-10-07 | 2008-12-17 | セイコーエプソン株式会社 | 電気光学装置、その駆動方法および電子機器 |
| JP4969037B2 (ja) * | 2004-11-30 | 2012-07-04 | 三洋電機株式会社 | 表示装置 |
| JP4871533B2 (ja) * | 2005-06-16 | 2012-02-08 | ラピスセミコンダクタ株式会社 | 表示駆動回路 |
| GB2452279A (en) * | 2007-08-30 | 2009-03-04 | Sharp Kk | An LCD scan pulse shift register stage with a gate line driver and a separate logic output buffer |
| KR101128729B1 (ko) * | 2010-02-12 | 2012-03-27 | 매그나칩 반도체 유한회사 | 동작 특성이 개선된 시프트 레지스터 회로 및 이를 구비한 소오스 드라이버 |
| CN103106881A (zh) * | 2013-01-23 | 2013-05-15 | 京东方科技集团股份有限公司 | 一种栅极驱动电路、阵列基板及显示装置 |
| CN104464597B (zh) * | 2014-12-23 | 2018-01-05 | 厦门天马微电子有限公司 | 多路选择电路和显示装置 |
| JP6619631B2 (ja) * | 2015-11-30 | 2019-12-11 | キヤノン株式会社 | 固体撮像装置および撮像システム |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116790A (ja) | 1982-12-24 | 1984-07-05 | シチズン時計株式会社 | マトリクス型表示装置の駆動回路 |
| JPS61245139A (ja) | 1985-04-23 | 1986-10-31 | Canon Inc | 光学変調素子の走査方式 |
| US5159323A (en) * | 1987-02-19 | 1992-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JP2602703B2 (ja) * | 1988-09-20 | 1997-04-23 | 富士通株式会社 | マトリクス表示装置のデータドライバ |
| EP0391655B1 (en) * | 1989-04-04 | 1995-06-14 | Sharp Kabushiki Kaisha | A drive device for driving a matrix-type LCD apparatus |
| JP2642204B2 (ja) | 1989-12-14 | 1997-08-20 | シャープ株式会社 | 液晶表示装置の駆動回路 |
| JPH06180564A (ja) * | 1992-05-14 | 1994-06-28 | Toshiba Corp | 液晶表示装置 |
| JP3133216B2 (ja) * | 1993-07-30 | 2001-02-05 | キヤノン株式会社 | 液晶表示装置及びその駆動方法 |
| JP3489162B2 (ja) | 1993-12-16 | 2004-01-19 | セイコーエプソン株式会社 | 薄膜トランジスタ回路及び液晶表示装置 |
| JP3135810B2 (ja) * | 1995-01-31 | 2001-02-19 | シャープ株式会社 | 画像表示装置 |
| JPH08234703A (ja) | 1995-02-28 | 1996-09-13 | Sony Corp | 表示装置 |
| US5699074A (en) * | 1995-03-24 | 1997-12-16 | Teletransaction, Inc. | Addressing device and method for rapid video response in a bistable liquid crystal display |
| JP2836528B2 (ja) * | 1995-04-19 | 1998-12-14 | 双葉電子工業株式会社 | 画像表示装置の駆動方法及び駆動装置 |
| JP3286152B2 (ja) | 1995-06-29 | 2002-05-27 | シャープ株式会社 | 薄膜トランジスタ回路および画像表示装置 |
| KR100195276B1 (ko) | 1995-12-01 | 1999-06-15 | 윤종용 | 구동회로를 내장한 액정 표시장치 및 그 구동방법 |
| JPH09182004A (ja) | 1995-12-21 | 1997-07-11 | Sharp Corp | 走査回路および画像表示装置 |
| JP3359844B2 (ja) | 1996-07-22 | 2002-12-24 | シャープ株式会社 | マトリクス型画像表示装置 |
| JPH1185111A (ja) | 1997-09-10 | 1999-03-30 | Sony Corp | 液晶表示素子 |
| JPH11109926A (ja) * | 1997-10-02 | 1999-04-23 | Sanyo Electric Co Ltd | 液晶表示装置 |
| WO1999028896A1 (en) * | 1997-11-28 | 1999-06-10 | Seiko Epson Corporation | Drive circuit for electro-optic apparatus, method of driving the electro-optic apparatus, electro-optic apparatus, and electronic apparatus |
| JP3595153B2 (ja) * | 1998-03-03 | 2004-12-02 | 株式会社 日立ディスプレイズ | 液晶表示装置および映像信号線駆動手段 |
| JP2001223074A (ja) * | 2000-02-07 | 2001-08-17 | Futaba Corp | 有機エレクトロルミネッセンス素子及びその駆動方法 |
-
1999
- 1999-05-14 JP JP13459299A patent/JP3437489B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-09 US US09/567,364 patent/US7042433B1/en not_active Expired - Lifetime
- 2000-05-10 EP EP00109896A patent/EP1052616B1/en not_active Expired - Lifetime
-
2006
- 2006-04-11 US US11/402,352 patent/US20060181502A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961054B2 (en) | 2001-05-24 | 2005-11-01 | Sanyo Electric Co., Ltd. | Driving circuit and display comprising the same |
| JP2005274642A (ja) * | 2004-03-23 | 2005-10-06 | Sony Corp | 表示装置および表示装置の駆動方法 |
Also Published As
| Publication number | Publication date |
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