JPH1185111A - 液晶表示素子 - Google Patents
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- JPH1185111A JPH1185111A JP9244924A JP24492497A JPH1185111A JP H1185111 A JPH1185111 A JP H1185111A JP 9244924 A JP9244924 A JP 9244924A JP 24492497 A JP24492497 A JP 24492497A JP H1185111 A JPH1185111 A JP H1185111A
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- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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- G09G3/2011—Display of intermediate tones by amplitude modulation
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- General Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 アナログビデオ信号のサンプリング方式を採
る駆動回路一体型では、中型から大型のＬＣＤへの適用
が困難であった。 【解決手段】 水平駆動回路系の電源電圧レベルよりも
信号レベルが低いディジタル信号を入力とする駆動回路
部と画素部とが一体形成されるアクティブマトリクス型
ＬＣＤにおいて、サンプリングスイッチ群１２-1〜１２
-nとラッチ回路１６-1〜１６-nの間に、サンプリングし
た小振幅のディジタル信号を、０Ｖ〜電源電圧Ｖｄ（例
えば、１２Ｖ）のディジタル信号にレベル変換するレベ
ルシフト回路１５-1〜１５-nを設け、外部からの小信号
振幅でのディジタル信号の入力に対応可能な構成とす
る。
る駆動回路一体型では、中型から大型のＬＣＤへの適用
が困難であった。 【解決手段】 水平駆動回路系の電源電圧レベルよりも
信号レベルが低いディジタル信号を入力とする駆動回路
部と画素部とが一体形成されるアクティブマトリクス型
ＬＣＤにおいて、サンプリングスイッチ群１２-1〜１２
-nとラッチ回路１６-1〜１６-nの間に、サンプリングし
た小振幅のディジタル信号を、０Ｖ〜電源電圧Ｖｄ（例
えば、１２Ｖ）のディジタル信号にレベル変換するレベ
ルシフト回路１５-1〜１５-nを設け、外部からの小信号
振幅でのディジタル信号の入力に対応可能な構成とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示素子（ＬＣ
Ｄ；Liquid Crystal Display）に関し、特に水平駆動回
路系の電源電圧レベルよりも信号レベルが低いディジタ
ル信号を入力とする駆動回路部と画素部とが一体形成さ
れるアクティブマトリクス型液晶表示素子に関する。
Ｄ；Liquid Crystal Display）に関し、特に水平駆動回
路系の電源電圧レベルよりも信号レベルが低いディジタ
ル信号を入力とする駆動回路部と画素部とが一体形成さ
れるアクティブマトリクス型液晶表示素子に関する。
【０００２】
【従来の技術】近年、ＬＣＤモニターなど、ＬＣＤをノ
ートブック型パーソナルコンピュータ（以下、パソコン
と略称する）から独立させ、デスクトップ型モニターと
して使う機運が、その薄型化、低消費電力化の下で高ま
っている。このとき、パソコン内部はディジタル信号を
扱う回路構成となっているのに対し、ＣＲＴモニターの
駆動はアナログでなければならないため、入出力Ｉ／Ｆ
（インターフェース）はアナログＩ／Ｆである。しか
し、ａ−ＳｉのＬＣＤ自体はソースドライバＩＣが主と
してディジタルＩ／Ｆを使用しているため、再度Ａ／Ｄ
変換をどこかで行わなければならず、システムトータル
して非常に非効率的である。
ートブック型パーソナルコンピュータ（以下、パソコン
と略称する）から独立させ、デスクトップ型モニターと
して使う機運が、その薄型化、低消費電力化の下で高ま
っている。このとき、パソコン内部はディジタル信号を
扱う回路構成となっているのに対し、ＣＲＴモニターの
駆動はアナログでなければならないため、入出力Ｉ／Ｆ
（インターフェース）はアナログＩ／Ｆである。しか
し、ａ−ＳｉのＬＣＤ自体はソースドライバＩＣが主と
してディジタルＩ／Ｆを使用しているため、再度Ａ／Ｄ
変換をどこかで行わなければならず、システムトータル
して非常に非効率的である。
【０００３】このような背景において、では駆動回路一
体型ＬＣＤの現状技術はどうかとみれば、図５に示すよ
うなアナログビデオ信号のサンプリング方式が開発され
ているに過ぎず、ディジタルＩ／Ｆを持つ回路は実現さ
れていないのが現状である。ここで、図５に示す従来例
に係るシステムについて説明するに、アナログビデオ信
号の信号線１０１とｎ本のコラム（列）線１０２-1〜１
０２-nの間には、ｎ個のトランスファゲート１０３-1〜
１０３-nが接続されている。
体型ＬＣＤの現状技術はどうかとみれば、図５に示すよ
うなアナログビデオ信号のサンプリング方式が開発され
ているに過ぎず、ディジタルＩ／Ｆを持つ回路は実現さ
れていないのが現状である。ここで、図５に示す従来例
に係るシステムについて説明するに、アナログビデオ信
号の信号線１０１とｎ本のコラム（列）線１０２-1〜１
０２-nの間には、ｎ個のトランスファゲート１０３-1〜
１０３-nが接続されている。
【０００４】これらトランスファゲート１０３-1〜１０
３-nは、図６のタイミング波形図に示すように、Ｈシフ
トレジスタ１０４から順次出力されるサンプリングパル
スφ１，φ2,……，φＮの立ち下がりエッジでオン（導
通）状態となることによってアナログビデオ信号をサン
プリングし、コラム線１０２-1〜１０２-nに順に供給す
る。一方、ｍ本のロー（行）線１０５-1〜１０５-mは、
Ｖシフトレジスタ１０６によって順次駆動される。
３-nは、図６のタイミング波形図に示すように、Ｈシフ
トレジスタ１０４から順次出力されるサンプリングパル
スφ１，φ2,……，φＮの立ち下がりエッジでオン（導
通）状態となることによってアナログビデオ信号をサン
プリングし、コラム線１０２-1〜１０２-nに順に供給す
る。一方、ｍ本のロー（行）線１０５-1〜１０５-mは、
Ｖシフトレジスタ１０６によって順次駆動される。
【０００５】ｎ本のコラム線１０２-1〜１０２-nとｍ本
のロー線１０５-1〜１０５-mの各交点には、薄膜トラン
ジスタ（ＴＦＴ;thin film transistor)１０７が設けら
れている。そして、薄膜トランジスタ１０７のソース電
極がコラム線１０２-1〜１０２-nに、ゲート電極がロー
線１０５-1〜１０５-mにそれぞれ接続されている。ま
た、薄膜トランジスタ１０７のドレイン電極は、マトリ
クス状に２次元配置された液晶（画素）１０８の各々の
透明画素電極に接続されている。
のロー線１０５-1〜１０５-mの各交点には、薄膜トラン
ジスタ（ＴＦＴ;thin film transistor)１０７が設けら
れている。そして、薄膜トランジスタ１０７のソース電
極がコラム線１０２-1〜１０２-nに、ゲート電極がロー
線１０５-1〜１０５-mにそれぞれ接続されている。ま
た、薄膜トランジスタ１０７のドレイン電極は、マトリ
クス状に２次元配置された液晶（画素）１０８の各々の
透明画素電極に接続されている。
【０００６】
【発明が解決しようとする課題】上記構成の従来例に係
るシステムでは、例えばビデオカメラのビューファイン
ダや、プロジェクタのライトバルブの如き小型ＬＣＤに
おいては、比較的シンプルなシステムでフルカラー（フ
ルアナログ）表示が得られるというメリットがある。し
かしながら、これを中型から大型のＬＣＤに適用する場
合は、以下のような大きなデメリットを生ずることにな
る。
るシステムでは、例えばビデオカメラのビューファイン
ダや、プロジェクタのライトバルブの如き小型ＬＣＤに
おいては、比較的シンプルなシステムでフルカラー（フ
ルアナログ）表示が得られるというメリットがある。し
かしながら、これを中型から大型のＬＣＤに適用する場
合は、以下のような大きなデメリットを生ずることにな
る。
【０００７】ＬＣＤパネルの大型化に伴い、ビデオラ
イン、ソースライン（コラム線）の大容量化は免れず、
そこに高速で信号を充放電させると消費電力が極めて大
きくなる。また、このような負荷をドライブするアナロ
グバッファは非常に大きなＥＭＩ(electromagnetic int
erference;電磁的妨害）ソースとなり、セット設計を困
難なものとする。 上記の問題を解消するための方策として、アナログ
信号を多数に分割して入力する方法が考えられるが、こ
の方法の場合は、多数に分割したアナログ信号のチャン
ネル間バラツキを無くすのが非常に難しい。また、シス
テムが非常に複雑かつ巨大なものとなる。 点順次でのサンプリングタイミングとビデオ信号の位
相制御が困難であり、ゴースト等の画質低下を免れな
い。
イン、ソースライン（コラム線）の大容量化は免れず、
そこに高速で信号を充放電させると消費電力が極めて大
きくなる。また、このような負荷をドライブするアナロ
グバッファは非常に大きなＥＭＩ(electromagnetic int
erference;電磁的妨害）ソースとなり、セット設計を困
難なものとする。 上記の問題を解消するための方策として、アナログ
信号を多数に分割して入力する方法が考えられるが、こ
の方法の場合は、多数に分割したアナログ信号のチャン
ネル間バラツキを無くすのが非常に難しい。また、シス
テムが非常に複雑かつ巨大なものとなる。 点順次でのサンプリングタイミングとビデオ信号の位
相制御が困難であり、ゴースト等の画質低下を免れな
い。
【０００８】これらの理由から、今日に至るまで駆動回
路一体型での大型ＬＣＤは実現されていないのが現状で
ある。ａ−ＳｉのＬＣＤでは、従来、シリコンＬＳＩを
ＴＡＢ(tape automated bonding)等の実装方式でパネル
近傍に実装し、信号を供給する方式が採られているが、
このシリコンＬＳＩ（ソースドライバ）のコストおよび
その実装コストはパネルコストに直結している。
路一体型での大型ＬＣＤは実現されていないのが現状で
ある。ａ−ＳｉのＬＣＤでは、従来、シリコンＬＳＩを
ＴＡＢ(tape automated bonding)等の実装方式でパネル
近傍に実装し、信号を供給する方式が採られているが、
このシリコンＬＳＩ（ソースドライバ）のコストおよび
その実装コストはパネルコストに直結している。
【０００９】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、パソコンとのインタ
ーフェースを簡略化できるディジタル入力対応の駆動回
路一体型液晶表示素子を提供することにある。
であり、その目的とするところは、パソコンとのインタ
ーフェースを簡略化できるディジタル入力対応の駆動回
路一体型液晶表示素子を提供することにある。
【００１０】
【課題を解決するための手段】本発明による液晶表示素
子は、水平駆動回路系の電源電圧レベルよりも信号レベ
ルが低いディジタル信号を入力とする駆動回路部と画素
部とが一体形成されるものであって、入力ディジタル信
号を画素に対応して時系列にサンプリングするサンプリ
ングパルスを発生するパルス発生手段と、このサンプリ
ングパルスに応答して前記入力ディジタル信号をサンプ
リングするサンプリング手段と、このサンプリング手段
によってサンプリングされたディジタル信号を以降の処
理に必要な信号レベルに変換するレベル変換手段と、こ
のレベル変換手段によってレベル変換されたディジタル
信号を基にアナログ信号を生成するＤ／Ａ変換手段とを
具備する構成となっている。
子は、水平駆動回路系の電源電圧レベルよりも信号レベ
ルが低いディジタル信号を入力とする駆動回路部と画素
部とが一体形成されるものであって、入力ディジタル信
号を画素に対応して時系列にサンプリングするサンプリ
ングパルスを発生するパルス発生手段と、このサンプリ
ングパルスに応答して前記入力ディジタル信号をサンプ
リングするサンプリング手段と、このサンプリング手段
によってサンプリングされたディジタル信号を以降の処
理に必要な信号レベルに変換するレベル変換手段と、こ
のレベル変換手段によってレベル変換されたディジタル
信号を基にアナログ信号を生成するＤ／Ａ変換手段とを
具備する構成となっている。
【００１１】上記構成の液晶表示素子において、ディジ
タル信号をサンプリングする系、サンプリングされたデ
ィジタル信号をレベル変換する系およびディジタル信号
をアナログ信号に変換する系を含む駆動回路部が画素部
と一体形成されており、入力された低振幅のディジタル
信号が、それ以降の処理に必要な信号レベル、即ち水平
駆動回路系の電源電圧レベルにレベル変換されること
で、外部からの小信号振幅でのディジタル信号の入力に
対応可能となる。
タル信号をサンプリングする系、サンプリングされたデ
ィジタル信号をレベル変換する系およびディジタル信号
をアナログ信号に変換する系を含む駆動回路部が画素部
と一体形成されており、入力された低振幅のディジタル
信号が、それ以降の処理に必要な信号レベル、即ち水平
駆動回路系の電源電圧レベルにレベル変換されること
で、外部からの小信号振幅でのディジタル信号の入力に
対応可能となる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。図１は、本発明の一実
施形態を示す概略構成図である。なお、本実施形態に係
るアクティブマトリクス型ＬＣＤは、信号レベルが水平
駆動回路系の電源電圧（Ｖｄ）レベルよりも低いディジ
タル信号を入力とする駆動回路部と画素部とがガラス基
板上にに一体形成された構成となっている。入力される
ディジタル信号は、Ｎビットのディジタルデータ（カラ
ーの場合、総データライン数は、Ｒ，Ｇ，Ｂ×パラレル
処理数）である。
て図面を用いて詳細に説明する。図１は、本発明の一実
施形態を示す概略構成図である。なお、本実施形態に係
るアクティブマトリクス型ＬＣＤは、信号レベルが水平
駆動回路系の電源電圧（Ｖｄ）レベルよりも低いディジ
タル信号を入力とする駆動回路部と画素部とがガラス基
板上にに一体形成された構成となっている。入力される
ディジタル信号は、Ｎビットのディジタルデータ（カラ
ーの場合、総データライン数は、Ｒ，Ｇ，Ｂ×パラレル
処理数）である。
【００１３】図１において、水平走査回路としてのＨシ
フトレジスタ１１は、水平スタートパルスＨstおよび水
平クロックパルスＨckに基づいて、入力ディジタルデー
タを画素に対応して時系列にサンプリングするサンプリ
ングパルスを発生するとともに、後述するレベルシフト
パルスを発生する。サンプリング手段としてのサンプリ
ングスイッチ群１２-1〜１２-nは、ｎ本のコラム（列）
線１３-1〜１３-nに対応して設けられ、Ｈシフトレジス
タ１１から順次出力されるサンプリングパルスに応答し
てデータバスライン１４上のディジタルデータをサンプ
リングする。
フトレジスタ１１は、水平スタートパルスＨstおよび水
平クロックパルスＨckに基づいて、入力ディジタルデー
タを画素に対応して時系列にサンプリングするサンプリ
ングパルスを発生するとともに、後述するレベルシフト
パルスを発生する。サンプリング手段としてのサンプリ
ングスイッチ群１２-1〜１２-nは、ｎ本のコラム（列）
線１３-1〜１３-nに対応して設けられ、Ｈシフトレジス
タ１１から順次出力されるサンプリングパルスに応答し
てデータバスライン１４上のディジタルデータをサンプ
リングする。
【００１４】サンプリングスイッチ群１２-1〜１２-nに
よって順次サンプリングされたディジタルデータは、レ
ベル変換手段としてのレベルシフト回路１５-1〜１５-n
に供給される。レベルシフト回路１５-1〜１５-nは、Ｈ
シフトレジスタ１１から与えられるレベルシフトパルス
に基づいて、各サンプリングデータの各信号レベルを水
平駆動回路系の電源電圧（Ｖｄ）レベルにレベルシフト
する。レベルシフト回路１５-1〜１５-nでレベルシフト
された各サンプリングデータは、ラッチ回路１６-1〜１
６-nによって１水平期間の間保持される。
よって順次サンプリングされたディジタルデータは、レ
ベル変換手段としてのレベルシフト回路１５-1〜１５-n
に供給される。レベルシフト回路１５-1〜１５-nは、Ｈ
シフトレジスタ１１から与えられるレベルシフトパルス
に基づいて、各サンプリングデータの各信号レベルを水
平駆動回路系の電源電圧（Ｖｄ）レベルにレベルシフト
する。レベルシフト回路１５-1〜１５-nでレベルシフト
された各サンプリングデータは、ラッチ回路１６-1〜１
６-nによって１水平期間の間保持される。
【００１５】ラッチ回路１６-1〜１６-nの各ラッチデー
タは、Ｄ／Ａ変換器１７-1〜１７-nでアナログ信号に変
換され、出力バッファ１８-1〜１８-nに供給される。出
力バッファ１８-1〜１８-nは、Ｄ／Ａ変換器１７-1〜１
７-nから与えられるアナログ信号に基づいてコラム線１
３-1〜１３-nを駆動する。一方、ｍ本のロー（行）線１
９-1〜１９-mは、垂直走査回路としてのＶシフトレジス
タ１９によって順次垂直走査されて駆動される。
タは、Ｄ／Ａ変換器１７-1〜１７-nでアナログ信号に変
換され、出力バッファ１８-1〜１８-nに供給される。出
力バッファ１８-1〜１８-nは、Ｄ／Ａ変換器１７-1〜１
７-nから与えられるアナログ信号に基づいてコラム線１
３-1〜１３-nを駆動する。一方、ｍ本のロー（行）線１
９-1〜１９-mは、垂直走査回路としてのＶシフトレジス
タ１９によって順次垂直走査されて駆動される。
【００１６】ｎ本のコラム線１３-1〜１３-nとｍ本のロ
ー線１９-1〜１９-mの各交点には、薄膜トランジスタ
（ＴＦＴ）２１が設けられている。そして、薄膜トラン
ジスタ２１のソース電極がコラム線１３-1〜１３-nに、
ゲート電極がロー線１９-1〜１９-mにそれぞれ接続され
ている。また、薄膜トランジスタ２１のドレイン電極
は、マトリクス状に２次元配置された液晶（画素）２２
の各々の透明画素電極に接続されている。
ー線１９-1〜１９-mの各交点には、薄膜トランジスタ
（ＴＦＴ）２１が設けられている。そして、薄膜トラン
ジスタ２１のソース電極がコラム線１３-1〜１３-nに、
ゲート電極がロー線１９-1〜１９-mにそれぞれ接続され
ている。また、薄膜トランジスタ２１のドレイン電極
は、マトリクス状に２次元配置された液晶（画素）２２
の各々の透明画素電極に接続されている。
【００１７】上述したＨシフトレジスタ１１、スイッチ
群１２-1〜１２-n、レベルシフト回路１５-1〜１５-n、
ラッチ回路１６-1〜１６-n、Ｄ／Ａ変換器１７-1〜１７
-n、出力バッファ１８-1〜１８-nおよびＶシフトレジス
タ２０等の駆動回路系は、マトリクス状に２次元配置さ
れた液晶２２および薄膜トランジスタ２１からなる画素
部とともに、ポリシリコン又はクリスタルシリコンで透
明基板、もしくはシリコン基板上に形成される。
群１２-1〜１２-n、レベルシフト回路１５-1〜１５-n、
ラッチ回路１６-1〜１６-n、Ｄ／Ａ変換器１７-1〜１７
-n、出力バッファ１８-1〜１８-nおよびＶシフトレジス
タ２０等の駆動回路系は、マトリクス状に２次元配置さ
れた液晶２２および薄膜トランジスタ２１からなる画素
部とともに、ポリシリコン又はクリスタルシリコンで透
明基板、もしくはシリコン基板上に形成される。
【００１８】図２は、レベルシフト回路およびラッチ回
路の具体的な回路構成の一例を示す回路図である。同図
において、ディジタルデータ線３１にスイッチ３２の一
端が接続され、このスイッチ３２の他端にはスイッチ３
３およびコンデンサ３４の各一端がそれぞれ接続されて
いる。スイッチ３３の他端は、基準電圧線３５に接続さ
れている。ここで、基準電圧線３５の基準電圧Ｖｒｅｆ
としては、例えば、ディジタルデータの“Ｈ”レベルお
よび“Ｌ”レベルをそれぞれＶＨ，ＶＬとすると、（Ｖ
Ｈ−ＶＬ）／２付近の電位に設定されている。
路の具体的な回路構成の一例を示す回路図である。同図
において、ディジタルデータ線３１にスイッチ３２の一
端が接続され、このスイッチ３２の他端にはスイッチ３
３およびコンデンサ３４の各一端がそれぞれ接続されて
いる。スイッチ３３の他端は、基準電圧線３５に接続さ
れている。ここで、基準電圧線３５の基準電圧Ｖｒｅｆ
としては、例えば、ディジタルデータの“Ｈ”レベルお
よび“Ｌ”レベルをそれぞれＶＨ，ＶＬとすると、（Ｖ
Ｈ−ＶＬ）／２付近の電位に設定されている。
【００１９】コンデンサ３４の他端には、インバータ３
６の入力端が接続されるとともに、スイッチ３７，３８
の各一端が接続されている。インバータ３６の出力端に
は、スイッチ３７の他端が接続されるとともに、インバ
ータ３９の入力端が接続されている。インバータ３９の
出力端には、スイッチ３８の他端が接続されている。す
なわち、スイッチ３７はインバータ３６に対して並列接
続され、スイッチ３８は２段縦続接続されたインバータ
３６，３９に対して並列接続されている。
６の入力端が接続されるとともに、スイッチ３７，３８
の各一端が接続されている。インバータ３６の出力端に
は、スイッチ３７の他端が接続されるとともに、インバ
ータ３９の入力端が接続されている。インバータ３９の
出力端には、スイッチ３８の他端が接続されている。す
なわち、スイッチ３７はインバータ３６に対して並列接
続され、スイッチ３８は２段縦続接続されたインバータ
３６，３９に対して並列接続されている。
【００２０】上記の回路構成において、スイッチ３３、
コンデンサ３４、インバータ３６およびスイッチ３７に
よってレベルシフト回路１５-1〜１５-nの各々が構成さ
れ、２段縦続接続されたインバータ３６，３９およびス
イッチ３８によってラッチ回路１６-1〜１６-nの各々が
構成されている。そして、スイッチ３２はサンプリング
パルスにより、スイッチ３３，３７はイコライジングパ
ルスにより、スイッチ３８はラッチパルスによりそれぞ
れオン（閉）／オフ（開）制御される。
コンデンサ３４、インバータ３６およびスイッチ３７に
よってレベルシフト回路１５-1〜１５-nの各々が構成さ
れ、２段縦続接続されたインバータ３６，３９およびス
イッチ３８によってラッチ回路１６-1〜１６-nの各々が
構成されている。そして、スイッチ３２はサンプリング
パルスにより、スイッチ３３，３７はイコライジングパ
ルスにより、スイッチ３８はラッチパルスによりそれぞ
れオン（閉）／オフ（開）制御される。
【００２１】なお、サンプリングパルスおよびイコライ
ジングパルスは、Ｈシフトレジスタ１１で発生されるサ
ンプリングパルスおよびレベルシフトパルスにそれぞれ
相当するものである。また、ラッチパルスもＨシフトレ
ジスタ１１で発生されるものとする。このように、水平
走査のためのサンプリングパルスを発生するＨシフトレ
ジスタ１１を、レベルシフトパルスやラッチパルス等の
各種パルスを発生するパルス発生回路として兼用するこ
とにより、専用のパルス発生回路を用いる場合に比べ
て、システム全体の回路構成を簡略化できる利点があ
る。
ジングパルスは、Ｈシフトレジスタ１１で発生されるサ
ンプリングパルスおよびレベルシフトパルスにそれぞれ
相当するものである。また、ラッチパルスもＨシフトレ
ジスタ１１で発生されるものとする。このように、水平
走査のためのサンプリングパルスを発生するＨシフトレ
ジスタ１１を、レベルシフトパルスやラッチパルス等の
各種パルスを発生するパルス発生回路として兼用するこ
とにより、専用のパルス発生回路を用いる場合に比べ
て、システム全体の回路構成を簡略化できる利点があ
る。
【００２２】次に、上記構成のレベルシフト回路および
ラッチ回路の回路動作について、図３のタイミング波形
図を用いて説明する。
ラッチ回路の回路動作について、図３のタイミング波形
図を用いて説明する。
【００２３】先ず、実際にサンプリングを行うデータ期
間（サンプリングパルスの“Ｈ”レベルの期間）の１つ
の前のデータ期間において、イコライジングパルスが
“Ｈ”レベルになることにより、スイッチ３３がオン状
態となる。これにより、コンデンサ３４に基準電圧Ｖｒ
ｅｆがチャージされる。この基準電圧Ｖｒｅｆは、次に
入力されるディジタルデータのレベル判定を行うための
比較基準電圧となる。このとき同時に、スイッチ３７も
オン状態となることによって前段のインバータ３６の入
出力端を接続し、その動作点を中間電位付近に設定す
る。
間（サンプリングパルスの“Ｈ”レベルの期間）の１つ
の前のデータ期間において、イコライジングパルスが
“Ｈ”レベルになることにより、スイッチ３３がオン状
態となる。これにより、コンデンサ３４に基準電圧Ｖｒ
ｅｆがチャージされる。この基準電圧Ｖｒｅｆは、次に
入力されるディジタルデータのレベル判定を行うための
比較基準電圧となる。このとき同時に、スイッチ３７も
オン状態となることによって前段のインバータ３６の入
出力端を接続し、その動作点を中間電位付近に設定す
る。
【００２４】そして、イコライジングパルスが“Ｌ”レ
ベルに遷移し、その後サンプリングパルスが“Ｈ”レベ
ルとなり、スイッチ３２がオン状態となることによって
ディジタルデータのサンプリングが行われる。このと
き、入力されたディジタルデータのレベルが、基準電圧
Ｖｒｅｆよりも高いか低いかのレベル判定が行われ、高
い場合にはインバータ３６の出力レベルが０Ｖに、低い
場合には本水平駆動回路系の電源電圧Ｖｄ（例えば、１
２Ｖ）となる。
ベルに遷移し、その後サンプリングパルスが“Ｈ”レベ
ルとなり、スイッチ３２がオン状態となることによって
ディジタルデータのサンプリングが行われる。このと
き、入力されたディジタルデータのレベルが、基準電圧
Ｖｒｅｆよりも高いか低いかのレベル判定が行われ、高
い場合にはインバータ３６の出力レベルが０Ｖに、低い
場合には本水平駆動回路系の電源電圧Ｖｄ（例えば、１
２Ｖ）となる。
【００２５】その後、サンプリングパルスが“Ｌ”レベ
ルに遷移し、ラッチパルスが“Ｈ”レベルになる。これ
により、スイッチ３８がオン状態となるため、前段のイ
ンバータ３６と後段のインバータ３９がスイッチ３８を
介してループ接続となり、ラッチ回路を構成する。その
結果、サンプリングされたディジタルデータが、電源電
圧Ｖｄレベルにレベルシフトされた状態でインバータ３
９の出力レベルとして１水平期間保持される。
ルに遷移し、ラッチパルスが“Ｈ”レベルになる。これ
により、スイッチ３８がオン状態となるため、前段のイ
ンバータ３６と後段のインバータ３９がスイッチ３８を
介してループ接続となり、ラッチ回路を構成する。その
結果、サンプリングされたディジタルデータが、電源電
圧Ｖｄレベルにレベルシフトされた状態でインバータ３
９の出力レベルとして１水平期間保持される。
【００２６】上述したように、サンプリングスイッチ群
１２-1〜１２-nとラッチ回路１６-1〜１６-nの間にレベ
ルシフト回路１５-1〜１５-nを設けたことにより、サン
プリングした小振幅（ＶＨ−ＶＬ）のディジタル信号
を、０Ｖ〜電源電圧Ｖｄ（例えば、１２Ｖ）のディジタ
ル信号、即ちラッチ回路１６-1〜１６-n以降の処理に必
要な信号レベルのディジタル信号に高速に増幅すること
ができる。
１２-1〜１２-nとラッチ回路１６-1〜１６-nの間にレベ
ルシフト回路１５-1〜１５-nを設けたことにより、サン
プリングした小振幅（ＶＨ−ＶＬ）のディジタル信号
を、０Ｖ〜電源電圧Ｖｄ（例えば、１２Ｖ）のディジタ
ル信号、即ちラッチ回路１６-1〜１６-n以降の処理に必
要な信号レベルのディジタル信号に高速に増幅すること
ができる。
【００２７】これにより、外部からの小信号振幅でのデ
ィジタル信号の入力が可能となる。しかも、ディジタル
入力対応の回路構成としたことで、パソコンとのインタ
ーフェースを簡略化できる。また、レベルシフト回路お
よびラッチ回路としては、図４に示す回路構成のもので
あっても良い。すなわち、この変形例では、インバータ
３９にもスイッチ４０を並列に接続し、このスイッチ４
０をスイッチ３７と共にイコライジングパルスでオン／
オフ制御する回路構成となっており、先述した回路構成
の場合と同様の作用効果を奏する。
ィジタル信号の入力が可能となる。しかも、ディジタル
入力対応の回路構成としたことで、パソコンとのインタ
ーフェースを簡略化できる。また、レベルシフト回路お
よびラッチ回路としては、図４に示す回路構成のもので
あっても良い。すなわち、この変形例では、インバータ
３９にもスイッチ４０を並列に接続し、このスイッチ４
０をスイッチ３７と共にイコライジングパルスでオン／
オフ制御する回路構成となっており、先述した回路構成
の場合と同様の作用効果を奏する。
【００２８】なお、上記実施形態では、サンプリングし
たディジタル信号を０Ｖ〜電源電圧Ｖｄにレベルシフト
するレベルシフト回路１５-1〜１５-nをレベル変換手段
として用いた回路構成としたが、レベル変換手段として
は、レベルシフト回路に限定されるものではなく、要
は、サンプリングしたディジタル信号をラッチ回路１６
-1〜１６-n以降の処理に必要な信号レベルにレベル変換
あるいは増幅できる構成のものであれば良い。
たディジタル信号を０Ｖ〜電源電圧Ｖｄにレベルシフト
するレベルシフト回路１５-1〜１５-nをレベル変換手段
として用いた回路構成としたが、レベル変換手段として
は、レベルシフト回路に限定されるものではなく、要
は、サンプリングしたディジタル信号をラッチ回路１６
-1〜１６-n以降の処理に必要な信号レベルにレベル変換
あるいは増幅できる構成のものであれば良い。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
サンプリングしたディジタル信号を、それ以降の処理に
必要な信号レベルにレベル変換する手段を駆動回路部に
設け、この駆動回路部と画素部とを一体形成したことに
より、外部からの小信号振幅でのディジタル信号の入力
に対応可能となり、これによりパソコンとのインターフ
ェースを簡略化できる。また、従来のＴＡＢ等による専
用ＩＣ実装の工程が不要となるため、低コストおよび接
続端子の大幅削減により、実装の信頼性を大幅に向上で
きる。
サンプリングしたディジタル信号を、それ以降の処理に
必要な信号レベルにレベル変換する手段を駆動回路部に
設け、この駆動回路部と画素部とを一体形成したことに
より、外部からの小信号振幅でのディジタル信号の入力
に対応可能となり、これによりパソコンとのインターフ
ェースを簡略化できる。また、従来のＴＡＢ等による専
用ＩＣ実装の工程が不要となるため、低コストおよび接
続端子の大幅削減により、実装の信頼性を大幅に向上で
きる。
【図１】本発明の一実施形態を示す概略構成図である。
【図２】レベルシフト回路およびラッチ回路の具体的な
回路構成の一例を示す回路図である。
回路構成の一例を示す回路図である。
【図３】図２の回路動作を説明するためのタイミング波
形図である。
形図である。
【図４】レベルシフト回路およびラッチ回路の変形例を
示す回路図である。
示す回路図である。
【図５】従来例を示す概略構成図である。
【図６】従来例に係るタイミング波形図である。
１１…Ｈシフトレジスタ（水平走査回路）、１２-1〜１
２-n…サンプリングスイッチ、１３-1〜１３-n…コラム
線、１５-1〜１５-n…レベルシフト回路、１６-1〜１６
-n…ラッチ回路、１７-1〜１７-n…Ｄ／Ａ変換器、１８
-1〜１８-n…出力バッファ、１９-1〜１９-m…ロー線、
２０…Ｖシフトレジスタ、２１…薄膜トランジスタ（Ｔ
ＦＴ）、２２…液晶、３６，３９…インバータ
２-n…サンプリングスイッチ、１３-1〜１３-n…コラム
線、１５-1〜１５-n…レベルシフト回路、１６-1〜１６
-n…ラッチ回路、１７-1〜１７-n…Ｄ／Ａ変換器、１８
-1〜１８-n…出力バッファ、１９-1〜１９-m…ロー線、
２０…Ｖシフトレジスタ、２１…薄膜トランジスタ（Ｔ
ＦＴ）、２２…液晶、３６，３９…インバータ
Claims (3)
- 【請求項１】 水平駆動回路系の電源電圧レベルよりも
信号レベルが低いディジタル信号を入力とする駆動回路
部と画素部とが一体形成される液晶表示素子であって、 入力ディジタル信号を画素に対応して時系列にサンプリ
ングするサンプリングパルスを発生するパルス発生手段
と、 前記サンプリングパルスに応答して前記入力ディジタル
信号をサンプリングするサンプリング手段と、 前記サンプリング手段によってサンプリングされたディ
ジタル信号を以降の処理に必要な信号レベルに変換する
レベル変換手段と、 前記レベル変換手段によってレベル変換されたディジタ
ル信号を基にアナログ信号を生成するＤ／Ａ変換手段と
を具備することを特徴とする液晶表示素子。 - 【請求項２】 前記レベル変換手段は、前記サンプリン
グ手段によってサンプリングされたディジタル信号を前
記水平駆動回路系の電源電圧レベルにレベルシフトとす
るレベルシフト回路であることを特徴とする請求項１記
載の液晶表示素子。 - 【請求項３】 前記パルス発生手段は水平走査回路であ
り、前記レベルシフト回路に与えるレベルシフトパルス
をも発生することを特徴とする請求項２記載の液晶表示
素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9244924A JPH1185111A (ja) | 1997-09-10 | 1997-09-10 | 液晶表示素子 |
| US09/144,880 US6256024B1 (en) | 1997-09-10 | 1998-09-02 | Liquid crystal display device |
| KR1019980037113A KR100549157B1 (ko) | 1997-09-10 | 1998-09-09 | 액정 표시 소자 |
| DE69804067T DE69804067T2 (de) | 1997-09-10 | 1998-09-09 | Datentreiber für eine Flüssigkristallanzeige mit aktiver Matrix |
| EP98402225A EP0903722B1 (en) | 1997-09-10 | 1998-09-09 | Data driver for an active matrix liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9244924A JPH1185111A (ja) | 1997-09-10 | 1997-09-10 | 液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185111A true JPH1185111A (ja) | 1999-03-30 |
Family
ID=17126006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9244924A Pending JPH1185111A (ja) | 1997-09-10 | 1997-09-10 | 液晶表示素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6256024B1 (ja) |
| EP (1) | EP0903722B1 (ja) |
| JP (1) | JPH1185111A (ja) |
| KR (1) | KR100549157B1 (ja) |
| DE (1) | DE69804067T2 (ja) |
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| JP2012253334A (ja) * | 2011-05-11 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | 記憶素子、信号処理回路および記憶素子の駆動方法 |
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| US6563482B1 (en) | 1999-07-21 | 2003-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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1997
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- 1998-09-09 DE DE69804067T patent/DE69804067T2/de not_active Expired - Fee Related
- 1998-09-09 KR KR1019980037113A patent/KR100549157B1/ko not_active Expired - Fee Related
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