JP2000322883A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 チップ面積の縮小，低消費電力，処理の高速
化が可能な半導体記憶装置を提供することを目的とす
る。 【解決手段】 ロー及びコラムに対応して縦横に配列さ
れるメモリセルアレイをそれぞれ含む複数のバンク７１
〜７４と、コラムアクセス命令に基づいて複数のバンク
７１〜７４が共有する複数のコラム線から一のコラム線
を選択するコラム線選択部５２と、コラムアクセス命令
及びローアクセス命令に基づいて複数のバンク７１〜７
４が夫々有する複数のワード線から一のワード線を選択
し、そのワード線に対応するセンスアンプの読み出し又
は書き込み動作を制御する複数のワード線選択部４１〜
４４とを有することにより、上記課題を解決する。
化が可能な半導体記憶装置を提供することを目的とす
る。 【解決手段】 ロー及びコラムに対応して縦横に配列さ
れるメモリセルアレイをそれぞれ含む複数のバンク７１
〜７４と、コラムアクセス命令に基づいて複数のバンク
７１〜７４が共有する複数のコラム線から一のコラム線
を選択するコラム線選択部５２と、コラムアクセス命令
及びローアクセス命令に基づいて複数のバンク７１〜７
４が夫々有する複数のワード線から一のワード線を選択
し、そのワード線に対応するセンスアンプの読み出し又
は書き込み動作を制御する複数のワード線選択部４１〜
４４とを有することにより、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にクロックに同期して動作する複数のバンクを
備えた半導体記憶装置に関する。
係り、特にクロックに同期して動作する複数のバンクを
備えた半導体記憶装置に関する。
【０００２】
【従来の技術】ＣＰＵの高速化に伴って、ＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）等の半導体記憶装置は、更なるデータの読み出し
／書き込み速度の高速化を求められている。このＤＲＡ
Ｍは、データの読み出し／書き込み速度を向上するため
に、例えば、ページモードを設ける等の工夫がされてい
る。
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）等の半導体記憶装置は、更なるデータの読み出し
／書き込み速度の高速化を求められている。このＤＲＡ
Ｍは、データの読み出し／書き込み速度を向上するため
に、例えば、ページモードを設ける等の工夫がされてい
る。
【０００３】また、クロックに同期してデータの読み出
し／書き込みを行なうことにより、データの読み出し／
書き込み速度を向上するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎ
ｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。以下、従来の半導体記憶装置
の一例として、ＳＤＲＡＭの動作について説明する。図
１は、半導体記憶装置の一例の構成図を示す。図１のＳ
ＤＲＡＭ１は、入出力信号処理部１０と、ローコントロ
ール部２０と、コラムコントロール部３０と、複数のロ
ーデコーダ４０と、複数のコラムデコーダ５０と、複数
のリードライトアンプ６０と、複数のバンク７０と、コ
モンデータバス８０とを含む構成である。
し／書き込みを行なうことにより、データの読み出し／
書き込み速度を向上するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎ
ｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。以下、従来の半導体記憶装置
の一例として、ＳＤＲＡＭの動作について説明する。図
１は、半導体記憶装置の一例の構成図を示す。図１のＳ
ＤＲＡＭ１は、入出力信号処理部１０と、ローコントロ
ール部２０と、コラムコントロール部３０と、複数のロ
ーデコーダ４０と、複数のコラムデコーダ５０と、複数
のリードライトアンプ６０と、複数のバンク７０と、コ
モンデータバス８０とを含む構成である。
【０００４】各バンク７０は、ローデコーダ４０と、コ
ラムデコーダ５０と、リードライトアンプ６０とを独自
に有しており、そのバンク毎に設けられたローデコーダ
４０，コラムデコーダ５０を利用してデータの読み出し
／書き込みを行なう。そして、読み出したデータ又は書
き込みを行なうデータは、リードライトアンプ６０を介
して各バンク７０が共通に利用するコモンデータバス８
０に出力又はコモンデータバス８０から入力されてい
た。
ラムデコーダ５０と、リードライトアンプ６０とを独自
に有しており、そのバンク毎に設けられたローデコーダ
４０，コラムデコーダ５０を利用してデータの読み出し
／書き込みを行なう。そして、読み出したデータ又は書
き込みを行なうデータは、リードライトアンプ６０を介
して各バンク７０が共通に利用するコモンデータバス８
０に出力又はコモンデータバス８０から入力されてい
た。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＳＤＲＡＭ１は一のバンク７０からデータの読み出し、
又はデータの書き込みを行なう場合、使用されない他の
バンク７０のローデコーダ４０と、コラムデコーダ５０
と、リードライトアンプ６０とが存在することになる。
したがって、近年の半導体記憶装置に要求されているチ
ップ面積の縮小，消費電流の削減を実現するための阻害
要因となっているという問題があった。
ＳＤＲＡＭ１は一のバンク７０からデータの読み出し、
又はデータの書き込みを行なう場合、使用されない他の
バンク７０のローデコーダ４０と、コラムデコーダ５０
と、リードライトアンプ６０とが存在することになる。
したがって、近年の半導体記憶装置に要求されているチ
ップ面積の縮小，消費電流の削減を実現するための阻害
要因となっているという問題があった。
【０００６】また、各バンク７０のリードライトアンプ
６０は、共通のコモンデータバス８０を利用しており、
リード動作及びライト動作の最高動作周波数の低下を引
き起こすという問題があった。さらに、各バンク７０の
リードライトアンプ６０が共通のコモンデータバス８０
を利用していることにより、コモンデータバス８０の負
荷が大きいという問題があった。
６０は、共通のコモンデータバス８０を利用しており、
リード動作及びライト動作の最高動作周波数の低下を引
き起こすという問題があった。さらに、各バンク７０の
リードライトアンプ６０が共通のコモンデータバス８０
を利用していることにより、コモンデータバス８０の負
荷が大きいという問題があった。
【０００７】本発明は、上記の点に鑑みなされたもの
で、チップ面積の縮小，低消費電力，処理の高速化が可
能な半導体記憶装置を提供することを目的とする。
で、チップ面積の縮小，低消費電力，処理の高速化が可
能な半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】そこで、上記課題を解決
するため、請求項１記載の本発明は、ロー及びコラムに
対応して縦横に配列されるメモリセルアレイをそれぞれ
含む複数のバンクと、コラムアクセス命令に基づいて前
記複数のバンクが共有する複数のコラム線から一のコラ
ム線を選択するコラム線選択部と、前記コラムアクセス
命令及びローアクセス命令に基づいて前記複数のバンク
が夫々有する複数のワード線から一のワード線を選択
し、そのワード線に対応するセンスアンプの読み出し又
は書き込み動作を制御する複数のワード線選択部とを有
することを特徴とする。
するため、請求項１記載の本発明は、ロー及びコラムに
対応して縦横に配列されるメモリセルアレイをそれぞれ
含む複数のバンクと、コラムアクセス命令に基づいて前
記複数のバンクが共有する複数のコラム線から一のコラ
ム線を選択するコラム線選択部と、前記コラムアクセス
命令及びローアクセス命令に基づいて前記複数のバンク
が夫々有する複数のワード線から一のワード線を選択
し、そのワード線に対応するセンスアンプの読み出し又
は書き込み動作を制御する複数のワード線選択部とを有
することを特徴とする。
【０００９】このように、複数のバンクがコラム線を共
有することによりコラム線選択部を複数のバンクで共有
することが可能となり、半導体記憶装置に含まれるコラ
ム線選択部の数を削減できる。したがって、本発明の半
導体記憶装置は、チップ面積の縮小及び低消費電力化が
可能となる。なお、バンクの選択は各バンクごとに設け
られているワード線選択部により処理されており、コラ
ムアクセス命令に基づいて複数のバンクから一のバンク
を選択することが可能である。したがって、コラム線選
択部を複数のバンクで共有したとしてもバンクの選択が
可能となっている。
有することによりコラム線選択部を複数のバンクで共有
することが可能となり、半導体記憶装置に含まれるコラ
ム線選択部の数を削減できる。したがって、本発明の半
導体記憶装置は、チップ面積の縮小及び低消費電力化が
可能となる。なお、バンクの選択は各バンクごとに設け
られているワード線選択部により処理されており、コラ
ムアクセス命令に基づいて複数のバンクから一のバンク
を選択することが可能である。したがって、コラム線選
択部を複数のバンクで共有したとしてもバンクの選択が
可能となっている。
【００１０】また、請求項２記載の本発明は、前記複数
のワード線選択部は、前記コラムアクセス命令のうちバ
ンクを選択する信号及びセンスアンプの読み出し又は書
き込み動作を制御する信号と、前記ローアクセス命令に
基づいて生成され、前記一のワード線により選択される
複数のセンスアンプを選択する信号とによりセンスアン
プの選択及び読み出し又は書き込み動作を制御すること
を特徴とする。
のワード線選択部は、前記コラムアクセス命令のうちバ
ンクを選択する信号及びセンスアンプの読み出し又は書
き込み動作を制御する信号と、前記ローアクセス命令に
基づいて生成され、前記一のワード線により選択される
複数のセンスアンプを選択する信号とによりセンスアン
プの選択及び読み出し又は書き込み動作を制御すること
を特徴とする。
【００１１】このように、ワード線選択部によりバンク
の選択と、センスアンプの読み出し又は書き込み動作と
を制御することが可能であり、コラム線選択部，グロー
バルデータバス，読み出しアンプ，及び書き込みアンプ
を複数のバンクで共有してもバンク別にデータの読み出
し及び書き込みが可能となる。また、請求項３記載の本
発明は、前記複数のワード線選択部は、前記コラムアク
セス命令のうちバンクを選択する信号及びセンスアンプ
の読み出し又は書き込み動作を制御する信号と、前記セ
ンスアンプの活性化を行なうタイミング信号とによりセ
ンスアンプの選択及び読み出し又は書き込み動作を制御
することを特徴とする。
の選択と、センスアンプの読み出し又は書き込み動作と
を制御することが可能であり、コラム線選択部，グロー
バルデータバス，読み出しアンプ，及び書き込みアンプ
を複数のバンクで共有してもバンク別にデータの読み出
し及び書き込みが可能となる。また、請求項３記載の本
発明は、前記複数のワード線選択部は、前記コラムアク
セス命令のうちバンクを選択する信号及びセンスアンプ
の読み出し又は書き込み動作を制御する信号と、前記セ
ンスアンプの活性化を行なうタイミング信号とによりセ
ンスアンプの選択及び読み出し又は書き込み動作を制御
することを特徴とする。
【００１２】このように、センスアンプの選択及び読み
出し又は書き込み動作の制御を、コラムアクセス命令の
うちバンクを選択する信号及びセンスアンプの読み出し
又は書き込み動作を制御する信号と、センスアンプの活
性化を行なうタイミング信号とにより行なうことも可能
である。したがって、センスアンプの活性化を行なうタ
イミング信号を利用することにより、センスアンプの動
作前にセンスアンプの動作を制御する信号が活性化され
ることを防ぎ、センスアンプの動作に対する妨害を削減
することが可能である。
出し又は書き込み動作の制御を、コラムアクセス命令の
うちバンクを選択する信号及びセンスアンプの読み出し
又は書き込み動作を制御する信号と、センスアンプの活
性化を行なうタイミング信号とにより行なうことも可能
である。したがって、センスアンプの活性化を行なうタ
イミング信号を利用することにより、センスアンプの動
作前にセンスアンプの動作を制御する信号が活性化され
ることを防ぎ、センスアンプの動作に対する妨害を削減
することが可能である。
【００１３】また、請求項４記載の本発明は、前記ワー
ド線選択部から出力されるセンスアンプの選択及び読み
出し又は書き込み動作を制御する信号は、前記一のワー
ド線により選択される複数のセンスアンプを分割したセ
ンスアンプ群ごとに供給されることを特徴とする。この
ように、一のワード線により選択される複数のセンスア
ンプを複数のセンスアンプ群に分割し、そのセンスアン
プ群ごとにワード線選択部から出力されるセンスアンプ
の選択及び読み出し又は書き込み動作を制御する信号を
夫々供給することにより、信号の遅延及び波形なまりに
よるセンスアンプの動作障害を削除することが可能とな
る。
ド線選択部から出力されるセンスアンプの選択及び読み
出し又は書き込み動作を制御する信号は、前記一のワー
ド線により選択される複数のセンスアンプを分割したセ
ンスアンプ群ごとに供給されることを特徴とする。この
ように、一のワード線により選択される複数のセンスア
ンプを複数のセンスアンプ群に分割し、そのセンスアン
プ群ごとにワード線選択部から出力されるセンスアンプ
の選択及び読み出し又は書き込み動作を制御する信号を
夫々供給することにより、信号の遅延及び波形なまりに
よるセンスアンプの動作障害を削除することが可能とな
る。
【００１４】また、請求項５記載の本発明は、前記複数
のバンクの一方に前記コラム線選択部及び書き込みアン
プが配置され、前記複数のバンクの他方に前記読み出し
アンプを配置することを特徴とする。このように、複数
のバンクの一方にコラム線選択部及び書き込みアンプが
配置され、複数のバンクの他方に読み出しアンプを配置
することにより、各信号の流れる方向が統一され、デー
タの読み出し及び書き込み時に異なるタイミングを設定
する必要がなくなる。したがって、各動作ごとに設ける
必要があったタイミングマージンを確保する必要がなく
なり各動作を高速化することが可能になる。
のバンクの一方に前記コラム線選択部及び書き込みアン
プが配置され、前記複数のバンクの他方に前記読み出し
アンプを配置することを特徴とする。このように、複数
のバンクの一方にコラム線選択部及び書き込みアンプが
配置され、複数のバンクの他方に読み出しアンプを配置
することにより、各信号の流れる方向が統一され、デー
タの読み出し及び書き込み時に異なるタイミングを設定
する必要がなくなる。したがって、各動作ごとに設ける
必要があったタイミングマージンを確保する必要がなく
なり各動作を高速化することが可能になる。
【００１５】
【発明の実施の形態】以下に、本発明の実施例を図面に
基づいて説明する。図２は、本発明の半導体記憶装置の
第１実施例の構成図を示す。なお、本実施例では半導体
記憶装置の一例として、４バンク構成のＳＤＲＡＭの動
作について説明するがこれに限るものではない。また、
図２の例えばワード線ＷＬ及びコラム線ＣＬＳ等につい
ては説明に使用する最低限の本数しか記載していない。
基づいて説明する。図２は、本発明の半導体記憶装置の
第１実施例の構成図を示す。なお、本実施例では半導体
記憶装置の一例として、４バンク構成のＳＤＲＡＭの動
作について説明するがこれに限るものではない。また、
図２の例えばワード線ＷＬ及びコラム線ＣＬＳ等につい
ては説明に使用する最低限の本数しか記載していない。
【００１６】図２のＳＤＲＡＭ２は、入出力信号処理部
１０と、ローコントロール部２０と、コラムコントロー
ル部３０と、ローデコーダ４１〜４４と、コラムデコー
ダ５２と、リードアンプ６１と、ライトアンプ６２と、
バンク７１〜７４と、コモンデータバス８０とを含む構
成である。なお、バンク７１〜７４は、複数のブロック
により構成されている。
１０と、ローコントロール部２０と、コラムコントロー
ル部３０と、ローデコーダ４１〜４４と、コラムデコー
ダ５２と、リードアンプ６１と、ライトアンプ６２と、
バンク７１〜７４と、コモンデータバス８０とを含む構
成である。なお、バンク７１〜７４は、複数のブロック
により構成されている。
【００１７】クロック信号，コントロール信号，及びア
ドレス信号がコントロール系入力端子ＣＮＴＬｓから入
出力信号処理部１０に供給されると、入出力信号処理部
１０は供給されたコントロール信号をデコードし、その
デコード結果をローコントロール部２０及びコラムコン
トロール部３０に供給する。ローコントロール部２０
は、そのデコード結果に基づいて活性化を行なうバンク
を選択する信号ＡＢ０〜３と、プリチャージを行なうバ
ンクを選択する信号ＰＢ０〜３と、特定のセンスアンプ
列を活性化するためのアドレス信号ＢＲ０〜１をセンス
アンプドライバを含むローデコーダ４１〜４４に供給す
る。
ドレス信号がコントロール系入力端子ＣＮＴＬｓから入
出力信号処理部１０に供給されると、入出力信号処理部
１０は供給されたコントロール信号をデコードし、その
デコード結果をローコントロール部２０及びコラムコン
トロール部３０に供給する。ローコントロール部２０
は、そのデコード結果に基づいて活性化を行なうバンク
を選択する信号ＡＢ０〜３と、プリチャージを行なうバ
ンクを選択する信号ＰＢ０〜３と、特定のセンスアンプ
列を活性化するためのアドレス信号ＢＲ０〜１をセンス
アンプドライバを含むローデコーダ４１〜４４に供給す
る。
【００１８】また、コラムコントロール部３０は、入出
力処理部１０によるデコード結果に基づいてデータの読
み出し又は書き込みを行なうバンクを選択する信号ＢＮ
Ｋ０〜３と、データの読み出しを許可する信号ＥＲと、
データの書き込みを許可する信号ＥＷとをローデコーダ
４１〜４４に供給すると共に、コラム線ＣＬＳを選択す
る信号をコラムデコ−タ５２に供給する。
力処理部１０によるデコード結果に基づいてデータの読
み出し又は書き込みを行なうバンクを選択する信号ＢＮ
Ｋ０〜３と、データの読み出しを許可する信号ＥＲと、
データの書き込みを許可する信号ＥＷとをローデコーダ
４１〜４４に供給すると共に、コラム線ＣＬＳを選択す
る信号をコラムデコ−タ５２に供給する。
【００１９】ローデコーダ４１〜４４はローコントロー
ル部２０から供給される信号ＢＲ０〜１をデコードする
ことによりブロックを選択する信号ＢＬＫ０〜ｎを生成
し、その信号ＢＬＫ０〜ｎと，コラムコントロール部３
０から供給される信号ＢＮＫ０〜３，信号ＥＲ，及び信
号ＥＷとより選択されたブロックに接するセンスアンプ
列のデータの読み出し並びに書き込み動作を制御する信
号／ＲＳ，信号ＷＳを生成する。
ル部２０から供給される信号ＢＲ０〜１をデコードする
ことによりブロックを選択する信号ＢＬＫ０〜ｎを生成
し、その信号ＢＬＫ０〜ｎと，コラムコントロール部３
０から供給される信号ＢＮＫ０〜３，信号ＥＲ，及び信
号ＥＷとより選択されたブロックに接するセンスアンプ
列のデータの読み出し並びに書き込み動作を制御する信
号／ＲＳ，信号ＷＳを生成する。
【００２０】なお、本実施例ではブロックを選択する信
号として信号ＢＬＫを用いた例について説明するが、セ
ンスアンプの活性化に用いられる信号、例えば信号ＳＡ
Ｎ／ＳＡＰの他、ラッチ用のタイミング信号ＬＥを用い
ても良い。また、アドレス信号に関する処理については
図中省略しているが、通常のデコード処理を行い、ワー
ド線及びコラム線を選択してデータを読み出す、又はデ
ータを書き込むセルの選択を行なっている。
号として信号ＢＬＫを用いた例について説明するが、セ
ンスアンプの活性化に用いられる信号、例えば信号ＳＡ
Ｎ／ＳＡＰの他、ラッチ用のタイミング信号ＬＥを用い
ても良い。また、アドレス信号に関する処理については
図中省略しているが、通常のデコード処理を行い、ワー
ド線及びコラム線を選択してデータを読み出す、又はデ
ータを書き込むセルの選択を行なっている。
【００２１】ところで、本願発明の半導体記憶装置では
従来各バンク７１〜７４ごとに設けていたコラムデコー
ダ５０及びリードライトアンプ６０を各バンクに共通な
一つのコラムデコーダ５２及びリードアンプ６１，ライ
トアンプ６２に変更している。つまり、従来のようにワ
ード線及びコラム線を選択し、そのワード線及びコラム
線の交点にあるセルを選択した場合、バンク７１〜７４
ごとにセルが１つずつ選択されることになる。
従来各バンク７１〜７４ごとに設けていたコラムデコー
ダ５０及びリードライトアンプ６０を各バンクに共通な
一つのコラムデコーダ５２及びリードアンプ６１，ライ
トアンプ６２に変更している。つまり、従来のようにワ
ード線及びコラム線を選択し、そのワード線及びコラム
線の交点にあるセルを選択した場合、バンク７１〜７４
ごとにセルが１つずつ選択されることになる。
【００２２】そこで、ローデコーダ４１〜４４は、セン
スアンプ列のデータの読み出し並びに書き込み動作を制
御する信号／ＲＳ，信号ＷＳをバンク７１〜７４のうち
一のバンクに供給することにより、バンク７１〜７４の
うち一のバンクを選択することが可能となる。また、そ
のバンク選択はコラムコントロール部３０から供給され
る信号ＢＮＫ０〜３に基づいて行われている。
スアンプ列のデータの読み出し並びに書き込み動作を制
御する信号／ＲＳ，信号ＷＳをバンク７１〜７４のうち
一のバンクに供給することにより、バンク７１〜７４の
うち一のバンクを選択することが可能となる。また、そ
のバンク選択はコラムコントロール部３０から供給され
る信号ＢＮＫ０〜３に基づいて行われている。
【００２３】したがって、ワード線及びコラム線により
各バンクごとに選択されたセルのうち、データの読み出
し並びに書き込み動作を制御する信号／ＲＳ，信号ＷＳ
により選択されたセンスアンプ列に対応したセルのみが
後述するローカルデータバスに接続される。ローカルデ
ータバスは各バンク７１〜７４により共通に利用される
グローバルデータバスを介して，リードアンプ６１，及
びライトアンプ６２に接続されており、セルとコモンデ
ータバス８０とを接続している。また、コモンデータバ
ス８０はリードアンプ６１，及びライトアンプ６２と入
出力信号処理部１０とを接続している。
各バンクごとに選択されたセルのうち、データの読み出
し並びに書き込み動作を制御する信号／ＲＳ，信号ＷＳ
により選択されたセンスアンプ列に対応したセルのみが
後述するローカルデータバスに接続される。ローカルデ
ータバスは各バンク７１〜７４により共通に利用される
グローバルデータバスを介して，リードアンプ６１，及
びライトアンプ６２に接続されており、セルとコモンデ
ータバス８０とを接続している。また、コモンデータバ
ス８０はリードアンプ６１，及びライトアンプ６２と入
出力信号処理部１０とを接続している。
【００２４】以上のようにＳＤＲＡＭ２では、複数のバ
ンクのうち一のバンクに含まれるセンスアンプ列を選択
し、ローカルデータバス，グローバルデータバス，リー
ドアンプ６１又はライトアンプ６２，コモンデータバス
８０，及び入出力信号処理部１０を介して、データ入出
力端子ＤＱ０〜１にデータを供給すること又はデータ入
出力端子ＤＱ０〜１からデータを供給されることが可能
となる。
ンクのうち一のバンクに含まれるセンスアンプ列を選択
し、ローカルデータバス，グローバルデータバス，リー
ドアンプ６１又はライトアンプ６２，コモンデータバス
８０，及び入出力信号処理部１０を介して、データ入出
力端子ＤＱ０〜１にデータを供給すること又はデータ入
出力端子ＤＱ０〜１からデータを供給されることが可能
となる。
【００２５】また、図２のＳＤＲＡＭ２の動作について
更に具体的に説明すると、例えば、バンク７１のブロッ
クに対する読み出しコマンドが供給された場合、信号Ｂ
ＮＫ０及び活性化された信号ＥＲが各ローアドレスデコ
ーダ４１〜４４に供給される。つまり、信号ＢＮＫ０に
よりローデコーダ４１が選択され、ローデコーダ４１か
ら選択されたセンスアンプ列の読み出し動作を制御する
信号／ＲＳがバンク７１に供給される。
更に具体的に説明すると、例えば、バンク７１のブロッ
クに対する読み出しコマンドが供給された場合、信号Ｂ
ＮＫ０及び活性化された信号ＥＲが各ローアドレスデコ
ーダ４１〜４４に供給される。つまり、信号ＢＮＫ０に
よりローデコーダ４１が選択され、ローデコーダ４１か
ら選択されたセンスアンプ列の読み出し動作を制御する
信号／ＲＳがバンク７１に供給される。
【００２６】このとき、バンク７１の選択されていない
センスアンプ列，及び他のバンク７２〜７４の信号／Ｒ
Ｓは非活性であり、接続されているグローバルデータバ
スには影響を与えない。また、コラム線ＣＬＳは通常通
り選択されているので、一組のビット線ＢＬから読み出
されたデータがセンスアンプ，ローカルデータバスを介
してグローバルデータバスに出力される。その後は、通
常の半導体記憶装置と同様な処理によりデータ入出力端
子ＤＱ０〜１にデータが出力される。
センスアンプ列，及び他のバンク７２〜７４の信号／Ｒ
Ｓは非活性であり、接続されているグローバルデータバ
スには影響を与えない。また、コラム線ＣＬＳは通常通
り選択されているので、一組のビット線ＢＬから読み出
されたデータがセンスアンプ，ローカルデータバスを介
してグローバルデータバスに出力される。その後は、通
常の半導体記憶装置と同様な処理によりデータ入出力端
子ＤＱ０〜１にデータが出力される。
【００２７】一方、バンク７２のブロックに対する書き
込みコマンドが供給された場合、信号ＢＮＫ１及び活性
化された信号ＥＷが各ローアドレスデコーダ４１〜４４
に供給される。つまり、信号ＢＮＫ１によりローデコー
ダ４２が選択され、ローデコーダ４２から選択されたセ
ンスアンプ列の書き込み動作を制御する信号ＷＳがバン
ク７２に供給される。
込みコマンドが供給された場合、信号ＢＮＫ１及び活性
化された信号ＥＷが各ローアドレスデコーダ４１〜４４
に供給される。つまり、信号ＢＮＫ１によりローデコー
ダ４２が選択され、ローデコーダ４２から選択されたセ
ンスアンプ列の書き込み動作を制御する信号ＷＳがバン
ク７２に供給される。
【００２８】このとき、バンク７２の選択されていない
センスアンプ列，及び他のバンク７１、７３〜７４の信
号ＷＳは非活性であり、接続されているグローバルデー
タバスには影響を与えない。また、コラム線ＣＬＳは通
常通り選択されているので、データ入出力端子ＤＱ０〜
１に供給されたデータがグローバルデータバス，ローカ
ルデータバス，及びセンスアンプ等を介して一組のビッ
ト線ＢＬにデータが書き込まれる。
センスアンプ列，及び他のバンク７１、７３〜７４の信
号ＷＳは非活性であり、接続されているグローバルデー
タバスには影響を与えない。また、コラム線ＣＬＳは通
常通り選択されているので、データ入出力端子ＤＱ０〜
１に供給されたデータがグローバルデータバス，ローカ
ルデータバス，及びセンスアンプ等を介して一組のビッ
ト線ＢＬにデータが書き込まれる。
【００２９】このように、複数のバンク７１〜７４でコ
ラムデコーダ５２，リードアンプ６１，ライトアンプ６
２，グローバルデータバスを共用してもバンク別にデー
タの読み出し及び書き込み動作が可能となり、コラムデ
コーダ及びリードライトアンプの数の削減が可能とな
る。図３は、センスアンプ列の一例の接続図を示す。な
お、図３ではコラム線ＣＬＳによって選択されるセンス
アンプｎの回路について一例を示しているが、この回路
に限定されるものではない。
ラムデコーダ５２，リードアンプ６１，ライトアンプ６
２，グローバルデータバスを共用してもバンク別にデー
タの読み出し及び書き込み動作が可能となり、コラムデ
コーダ及びリードライトアンプの数の削減が可能とな
る。図３は、センスアンプ列の一例の接続図を示す。な
お、図３ではコラム線ＣＬＳによって選択されるセンス
アンプｎの回路について一例を示しているが、この回路
に限定されるものではない。
【００３０】図３のＮＡＮＤ回路９０，９１、ＮＯＴ回
路９２は、例えばローデコーダ４１〜４４に含むように
構成される。ＮＡＮＤ回路９０は、ローコントロール部
２０から供給される信号ＢＲ０〜１をデコードして生成
したブロックを選択する信号ＢＬＫｎと、データの読み
出し又は書き込みを行なうバンクを選択する信号ＢＮＫ
ｎと、データの書き込みを許可する信号ＥＷとを供給さ
れる。
路９２は、例えばローデコーダ４１〜４４に含むように
構成される。ＮＡＮＤ回路９０は、ローコントロール部
２０から供給される信号ＢＲ０〜１をデコードして生成
したブロックを選択する信号ＢＬＫｎと、データの読み
出し又は書き込みを行なうバンクを選択する信号ＢＮＫ
ｎと、データの書き込みを許可する信号ＥＷとを供給さ
れる。
【００３１】また、ＮＡＮＤ回路９１は、ローコントロ
ール部２０から供給される信号ＢＲ０〜１をデコードし
て生成したブロックを選択する信号ＢＬＫｎと、データ
の読み出し又は書き込みを行なうバンクを選択する信号
ＢＮＫｎと、データの読み出しを許可する信号ＥＲとを
供給される。したがって、バンクを選択する信号ＢＮＫ
ｎとブロックを選択する信号ＢＬＫｎとがＨｉｇｈの信
号であり、信号ＥＷがＨｉｇｈの信号である場合、ＮＡ
ＮＤ回路９０，ＮＯＴ回路９２を介してＨｉｇｈの信号
が供給され、選択されたブロックに接するセンスアンプ
列の書き込み動作を制御する信号ＷＳを出力する。
ール部２０から供給される信号ＢＲ０〜１をデコードし
て生成したブロックを選択する信号ＢＬＫｎと、データ
の読み出し又は書き込みを行なうバンクを選択する信号
ＢＮＫｎと、データの読み出しを許可する信号ＥＲとを
供給される。したがって、バンクを選択する信号ＢＮＫ
ｎとブロックを選択する信号ＢＬＫｎとがＨｉｇｈの信
号であり、信号ＥＷがＨｉｇｈの信号である場合、ＮＡ
ＮＤ回路９０，ＮＯＴ回路９２を介してＨｉｇｈの信号
が供給され、選択されたブロックに接するセンスアンプ
列の書き込み動作を制御する信号ＷＳを出力する。
【００３２】また、バンクを選択する信号ＢＮＫｎとブ
ロックを選択する信号ＢＬＫｎとがＨｉｇｈの信号であ
り、信号ＥＲがＨｉｇｈの信号である場合、ＮＡＮＤ回
路９１を介してＬｏｗの信号が供給され、選択されたブ
ロックに接するセンスアンプ列の読み出し動作を制御す
る信号／ＲＳを出力する。一列のセンスアンプ列は、共
通の信号／ＲＳ及びＷＳが接続され、ブロック毎にデー
タの読み出し又は書き込みが可能な状態となっている。
このとき、コラムデコ−タ５２により選択されたコラム
線ＣＬＳｎによりセンスアンプ列に含まれる一のセンス
アンプについてデータの読み出し又は書き込みを行なっ
ている。
ロックを選択する信号ＢＬＫｎとがＨｉｇｈの信号であ
り、信号ＥＲがＨｉｇｈの信号である場合、ＮＡＮＤ回
路９１を介してＬｏｗの信号が供給され、選択されたブ
ロックに接するセンスアンプ列の読み出し動作を制御す
る信号／ＲＳを出力する。一列のセンスアンプ列は、共
通の信号／ＲＳ及びＷＳが接続され、ブロック毎にデー
タの読み出し又は書き込みが可能な状態となっている。
このとき、コラムデコ−タ５２により選択されたコラム
線ＣＬＳｎによりセンスアンプ列に含まれる一のセンス
アンプについてデータの読み出し又は書き込みを行なっ
ている。
【００３３】選択された一のセンスアンプはローカルラ
イトデータバス（ｌｏｃａｌ ＷＤＢ）から供給された
データを書き込み、又は読み出したデータをローカルリ
ードデータバス（ｌｏｃａｌ ＲＤＢ）に出力する。ま
た、ローカルライトデータバス及びローカルリードデー
タバスはそれぞれリードグローバルデータバス（ＲＧＤ
Ｂ）及びライトグローバルデータバス（ＷＧＤＢ）に接
続される。
イトデータバス（ｌｏｃａｌ ＷＤＢ）から供給された
データを書き込み、又は読み出したデータをローカルリ
ードデータバス（ｌｏｃａｌ ＲＤＢ）に出力する。ま
た、ローカルライトデータバス及びローカルリードデー
タバスはそれぞれリードグローバルデータバス（ＲＧＤ
Ｂ）及びライトグローバルデータバス（ＷＧＤＢ）に接
続される。
【００３４】なお、リードグローバルデータバス及びラ
イトグローバルデータバスは共通のグローバルデータバ
ス（ＧＤＢ）としても良い。また、グローバルデータバ
スを複数用意して、複数のセンスアンプを同時に活性化
して多数のデータを読み出し又は書き込むことも可能で
ある。図４は、本発明の半導体記憶装置の一例のタイミ
ング図を示す。図４（Ｃ）に示す信号／ＲＡＳはローア
クセスのための信号であり、図４（Ａ）のアクティベー
ションコマンドＡＣＴＶ０，１に対応する。また、図４
（Ｄ）に示す信号／ＣＡＳはコラムアクセスのための信
号であり、図４（Ａ）のリードコマンドＲＤ０，１及び
ライトコマンドＷＲＴ０に対応する。
イトグローバルデータバスは共通のグローバルデータバ
ス（ＧＤＢ）としても良い。また、グローバルデータバ
スを複数用意して、複数のセンスアンプを同時に活性化
して多数のデータを読み出し又は書き込むことも可能で
ある。図４は、本発明の半導体記憶装置の一例のタイミ
ング図を示す。図４（Ｃ）に示す信号／ＲＡＳはローア
クセスのための信号であり、図４（Ａ）のアクティベー
ションコマンドＡＣＴＶ０，１に対応する。また、図４
（Ｄ）に示す信号／ＣＡＳはコラムアクセスのための信
号であり、図４（Ａ）のリードコマンドＲＤ０，１及び
ライトコマンドＷＲＴ０に対応する。
【００３５】図４（Ｃ）に示す信号／ＲＡＳは、半導体
記憶装置内のロー系のセルブロック、即ち特定のワード
線を選択する。また、図４（Ｄ）に示す信号／ＣＡＳ
は、選択されたワード線の中から特定のコラム、即ちセ
ンスアンプを選択する。なお、図４（Ｂ）〜（Ｆ）に示
す信号は従来の半導体記憶装置のタイミング図と同様で
ある。
記憶装置内のロー系のセルブロック、即ち特定のワード
線を選択する。また、図４（Ｄ）に示す信号／ＣＡＳ
は、選択されたワード線の中から特定のコラム、即ちセ
ンスアンプを選択する。なお、図４（Ｂ）〜（Ｆ）に示
す信号は従来の半導体記憶装置のタイミング図と同様で
ある。
【００３６】図４（Ｇ）に示す信号ＣＬＳはコラム線を
選択する信号であり、図４（Ａ）に示すリードコマンド
ＲＤ０，１及びライトコマンドＷＲＴ０に対応して生成
される。例えば、図４（Ａ）に示すリードコマンドＲＤ
０に対応して図４（Ｇ）に示す信号ＣＬＳ−ｉが生成さ
れる。図４（Ｈ）に示す信号ＥＷはデータの書き込みを
許可する信号であり、図４（Ａ）に示すライトコマンド
ＷＲＴ０に対応して生成される。また、図４（Ｉ）に示
す信号ＥＲはデータの読み出しを許可する信号であり、
図４（Ａ）に示すリードコマンドＲＤ０，１に対応して
生成される。
選択する信号であり、図４（Ａ）に示すリードコマンド
ＲＤ０，１及びライトコマンドＷＲＴ０に対応して生成
される。例えば、図４（Ａ）に示すリードコマンドＲＤ
０に対応して図４（Ｇ）に示す信号ＣＬＳ−ｉが生成さ
れる。図４（Ｈ）に示す信号ＥＷはデータの書き込みを
許可する信号であり、図４（Ａ）に示すライトコマンド
ＷＲＴ０に対応して生成される。また、図４（Ｉ）に示
す信号ＥＲはデータの読み出しを許可する信号であり、
図４（Ａ）に示すリードコマンドＲＤ０，１に対応して
生成される。
【００３７】図４（Ｊ）に示す信号ｂａｎｋ０はデータ
の読み出し又は書き込みを行なうバンクを選択する信号
であり、図４（Ａ）に示すバンク０に対するリードコマ
ンドＲＤ０及びライトコマンドＷＲＴ０に対応して生成
される。図４（Ｋ）に示す信号ｂａｎｋ０−ＷＬｎは、
バンク０の特定のワード線を選択する。図４（Ｌ）に示
す信号ｂａｎｋ０−／ＲＳは、センスアンプ列のデータ
の読み出し動作に対応して生成される。また、図４
（Ｍ）に示す信号ｂａｎｋ０−ＷＳは、センスアンプ列
のデータの書き込み動作に対応して生成される。
の読み出し又は書き込みを行なうバンクを選択する信号
であり、図４（Ａ）に示すバンク０に対するリードコマ
ンドＲＤ０及びライトコマンドＷＲＴ０に対応して生成
される。図４（Ｋ）に示す信号ｂａｎｋ０−ＷＬｎは、
バンク０の特定のワード線を選択する。図４（Ｌ）に示
す信号ｂａｎｋ０−／ＲＳは、センスアンプ列のデータ
の読み出し動作に対応して生成される。また、図４
（Ｍ）に示す信号ｂａｎｋ０−ＷＳは、センスアンプ列
のデータの書き込み動作に対応して生成される。
【００３８】したがって、図４（Ｑ）に示すようなタイ
ミングで、バンク０からデータが読み出された後、続い
てバンク０にデータが書き込まれている。また、バンク
１からはバンク０からの読み出し動作と同様に、図４
（Ｎ）〜（Ｐ）の信号に基づいて図４（Ｑ）に示すバン
ク０にデータが書き込まれた後、続いてバンク１からデ
ータが読み出される。
ミングで、バンク０からデータが読み出された後、続い
てバンク０にデータが書き込まれている。また、バンク
１からはバンク０からの読み出し動作と同様に、図４
（Ｎ）〜（Ｐ）の信号に基づいて図４（Ｑ）に示すバン
ク０にデータが書き込まれた後、続いてバンク１からデ
ータが読み出される。
【００３９】以上のように、信号／ＲＳ及び信号ＷＳを
利用して各バンクのデータの読み出し及び書き込み動作
を制御できるので、グローバルデータバス等を共用して
もバンク別にデータの読み出し及び書き込みが可能とな
る。次に、本発明の第２実施例について説明する。図５
は、本発明の半導体記憶装置の第２実施例の構成図を示
す。図５に示すように、半導体記憶装置３は、複数のバ
ンク１１０〜１１３により構成されるメモリセルアレイ
の一方に複数のバンクで共有するコラムデコーダ１０４
及びライトアンプ１０２を配置し、他方に複数のバンク
で共有するリードアンプ１０８を設置する。なお、コン
トロール回路１００は供給されるコントロール信号をデ
コードし、そのデコード結果に基づいて各構成部分を制
御している。
利用して各バンクのデータの読み出し及び書き込み動作
を制御できるので、グローバルデータバス等を共用して
もバンク別にデータの読み出し及び書き込みが可能とな
る。次に、本発明の第２実施例について説明する。図５
は、本発明の半導体記憶装置の第２実施例の構成図を示
す。図５に示すように、半導体記憶装置３は、複数のバ
ンク１１０〜１１３により構成されるメモリセルアレイ
の一方に複数のバンクで共有するコラムデコーダ１０４
及びライトアンプ１０２を配置し、他方に複数のバンク
で共有するリードアンプ１０８を設置する。なお、コン
トロール回路１００は供給されるコントロール信号をデ
コードし、そのデコード結果に基づいて各構成部分を制
御している。
【００４０】コントロール回路１００は、読み出しコマ
ンドが供給されると、コラムデコーダ１０４，ローデコ
ーダ１０６，及びリードアンプ１０８を制御して各バン
クからデータを読み出し、出力ドライバ１１４を介して
データを出力する。また、コントロール回路１００は、
書き込みコマンドが供給されると、コラムデコーダ１０
４，ローデコーダ１０６，入力ドライバ１１５，及びラ
イトアンプ１０２を制御して入力ドライバ１１５に入力
されたデータをライトアンプ１０２を介して所定のバン
クにデータを書き込む。
ンドが供給されると、コラムデコーダ１０４，ローデコ
ーダ１０６，及びリードアンプ１０８を制御して各バン
クからデータを読み出し、出力ドライバ１１４を介して
データを出力する。また、コントロール回路１００は、
書き込みコマンドが供給されると、コラムデコーダ１０
４，ローデコーダ１０６，入力ドライバ１１５，及びラ
イトアンプ１０２を制御して入力ドライバ１１５に入力
されたデータをライトアンプ１０２を介して所定のバン
クにデータを書き込む。
【００４１】図５に示すように半導体記憶装置３を構成
すると、各信号の流れる方向がコラムデコーダ１０４か
らリードアンプ１０８に向かう方向に統一される。この
ように、各信号の流れる方向が統一されると、データの
読み出し及び書き込み時に異なるタイミングを設定する
必要がなくなり、コラムデコーダ１０４でタイミング制
御が可能となる。
すると、各信号の流れる方向がコラムデコーダ１０４か
らリードアンプ１０８に向かう方向に統一される。この
ように、各信号の流れる方向が統一されると、データの
読み出し及び書き込み時に異なるタイミングを設定する
必要がなくなり、コラムデコーダ１０４でタイミング制
御が可能となる。
【００４２】したがって、各動作ごとに設ける必要があ
ったタイミングマージンを確保する必要がなくなり、各
動作を高速化することが可能となる。図６は、信号／Ｒ
Ｓ，ＷＳを生成する一実施例の回路図を示す。図６の回
路図は、信号／ＲＳ，ＷＳを生成するための信号の一つ
として、ブロックを選択する信号ＢＬＫｎを利用する換
わりに、信号ＳＡｎ，ＳＡｐを生成するための信号であ
る信号ＬＥを使用している。
ったタイミングマージンを確保する必要がなくなり、各
動作を高速化することが可能となる。図６は、信号／Ｒ
Ｓ，ＷＳを生成する一実施例の回路図を示す。図６の回
路図は、信号／ＲＳ，ＷＳを生成するための信号の一つ
として、ブロックを選択する信号ＢＬＫｎを利用する換
わりに、信号ＳＡｎ，ＳＡｐを生成するための信号であ
る信号ＬＥを使用している。
【００４３】なお、信号ＳＡｎ，ＳＡｐはセンスアンプ
のラッチ動作のタイミング信号である。また、ＮＡＮＤ
回路９０，９１、ＮＯＴ回路９２で構成されている部分
は、図３にて説明したものと同様であり説明を省略す
る。この信号ＬＥは、センスアンプが実際に増幅を始め
るときに活性化される信号であるので、センスアンプの
動作前に信号／ＲＳ，ＷＳが活性化されることによるセ
ンスアンプの動作に対する妨害を削減することが可能で
ある。なお、更に妨害を削減させるために、図７に示す
ように信号ＬＥをＮＡＮＤ回路９０に入力する前に遅延
回路１２１により遅延させるようにしても良い。
のラッチ動作のタイミング信号である。また、ＮＡＮＤ
回路９０，９１、ＮＯＴ回路９２で構成されている部分
は、図３にて説明したものと同様であり説明を省略す
る。この信号ＬＥは、センスアンプが実際に増幅を始め
るときに活性化される信号であるので、センスアンプの
動作前に信号／ＲＳ，ＷＳが活性化されることによるセ
ンスアンプの動作に対する妨害を削減することが可能で
ある。なお、更に妨害を削減させるために、図７に示す
ように信号ＬＥをＮＡＮＤ回路９０に入力する前に遅延
回路１２１により遅延させるようにしても良い。
【００４４】この場合、図８に示すように、信号／ＲＳ
は信号ＬＥに対して遅延させることが可能となり、例え
ばセンスアンプの動作前に信号／ＲＳが活性化される可
能性を削減できる。図９は、センスアンプ列の一実施例
の構成図を示す。図９において、信号／ＲＳ，ＷＳは複
数の信号ｓｕｂ−／ＲＳ，ｓｕｂ−ＷＳに分割され、そ
の分割された複数の信号ｓｕｂ−／ＲＳ，ｓｕｂ−ＷＳ
を増幅部１３０を介して、センスアンプ列を複数に分割
したｓｕｂ−センスアンプ列１３２に供給している。
は信号ＬＥに対して遅延させることが可能となり、例え
ばセンスアンプの動作前に信号／ＲＳが活性化される可
能性を削減できる。図９は、センスアンプ列の一実施例
の構成図を示す。図９において、信号／ＲＳ，ＷＳは複
数の信号ｓｕｂ−／ＲＳ，ｓｕｂ−ＷＳに分割され、そ
の分割された複数の信号ｓｕｂ−／ＲＳ，ｓｕｂ−ＷＳ
を増幅部１３０を介して、センスアンプ列を複数に分割
したｓｕｂ−センスアンプ列１３２に供給している。
【００４５】このように、信号／ＲＳ，ＷＳを複数の信
号ｓｕｂ−／ＲＳ，ｓｕｂ−ＷＳに分割して、センスア
ンプ列を複数に分割したｓｕｂ−センスアンプ列１３２
に供給することにより、一の信号ｓｕｂ−／ＲＳ，ｓｕ
ｂ−ＷＳに接続されているセンスアンプの数を減少させ
ることが可能であり、信号／ＲＳ，ＷＳの遅延及び波形
なまりを改善できる。
号ｓｕｂ−／ＲＳ，ｓｕｂ−ＷＳに分割して、センスア
ンプ列を複数に分割したｓｕｂ−センスアンプ列１３２
に供給することにより、一の信号ｓｕｂ−／ＲＳ，ｓｕ
ｂ−ＷＳに接続されているセンスアンプの数を減少させ
ることが可能であり、信号／ＲＳ，ＷＳの遅延及び波形
なまりを改善できる。
【００４６】なお、前述の実施例では示していないが、
メモリセルの規模が大きくなりコラム線、グローバルデ
ータバス等の信号伝搬速度の遅延が問題となる場合、一
のコラムデコーダ，リードアンプ，及びライトアンプで
共有するバンク数を減少するように構成しても良い。例
えば、図２に示す構成を４組有する構成とすれば、１６
バンクの半導体記憶装置が可能となる。
メモリセルの規模が大きくなりコラム線、グローバルデ
ータバス等の信号伝搬速度の遅延が問題となる場合、一
のコラムデコーダ，リードアンプ，及びライトアンプで
共有するバンク数を減少するように構成しても良い。例
えば、図２に示す構成を４組有する構成とすれば、１６
バンクの半導体記憶装置が可能となる。
【００４７】なお、特許請求の範囲に記載したコラム線
選択部はコラムデコーダ５２に対応し、ワード線選択部
はローデコーダ４１〜４４に対応し、センスアンプの活
性化を行なうタイミング信号は信号ＬＥに対応し、セン
スアンプ群はｓｕｂ−センスアンプ列１３２に対応す
る。
選択部はコラムデコーダ５２に対応し、ワード線選択部
はローデコーダ４１〜４４に対応し、センスアンプの活
性化を行なうタイミング信号は信号ＬＥに対応し、セン
スアンプ群はｓｕｂ−センスアンプ列１３２に対応す
る。
【００４８】
【発明の効果】上述の如く、請求項１記載の本発明によ
れば、複数のバンクがコラム線を共有することによりコ
ラム線選択部を複数のバンクで共有することが可能とな
り、半導体記憶装置に含まれるコラム線選択部の数を削
減できる。したがって、本発明の半導体記憶装置は、チ
ップ面積の縮小及び低消費電力化が可能となる。
れば、複数のバンクがコラム線を共有することによりコ
ラム線選択部を複数のバンクで共有することが可能とな
り、半導体記憶装置に含まれるコラム線選択部の数を削
減できる。したがって、本発明の半導体記憶装置は、チ
ップ面積の縮小及び低消費電力化が可能となる。
【００４９】なお、バンクの選択は各バンクごとに設け
られているワード線選択部により処理されており、コラ
ムアクセス命令に基づいて複数のバンクから一のバンク
を選択することが可能である。したがって、コラム線選
択部を複数のバンクで共有したとしてもバンクの選択が
可能となっている。また、請求項２記載の本発明によれ
ば、ワード線選択部によりバンクの選択と、センスアン
プの読み出し又は書き込み動作とを制御することが可能
であり、コラム線選択部，グローバルデータバス，読み
出しアンプ，及び書き込みアンプを複数のバンクで共有
してもバンク別にデータの読み出し及び書き込みが可能
となる。
られているワード線選択部により処理されており、コラ
ムアクセス命令に基づいて複数のバンクから一のバンク
を選択することが可能である。したがって、コラム線選
択部を複数のバンクで共有したとしてもバンクの選択が
可能となっている。また、請求項２記載の本発明によれ
ば、ワード線選択部によりバンクの選択と、センスアン
プの読み出し又は書き込み動作とを制御することが可能
であり、コラム線選択部，グローバルデータバス，読み
出しアンプ，及び書き込みアンプを複数のバンクで共有
してもバンク別にデータの読み出し及び書き込みが可能
となる。
【００５０】また、請求項３記載の本発明によれば、セ
ンスアンプの選択及び読み出し又は書き込み動作の制御
を、コラムアクセス命令のうちバンクを選択する信号及
びセンスアンプの読み出し又は書き込み動作を制御する
信号と、センスアンプの活性化を行なうタイミング信号
とにより行なうことも可能である。したがって、センス
アンプの活性化を行なうタイミング信号を利用すること
により、センスアンプの動作前にセンスアンプの動作を
制御する信号が活性化されることを防ぎ、センスアンプ
の動作に対する妨害を削減することが可能である。
ンスアンプの選択及び読み出し又は書き込み動作の制御
を、コラムアクセス命令のうちバンクを選択する信号及
びセンスアンプの読み出し又は書き込み動作を制御する
信号と、センスアンプの活性化を行なうタイミング信号
とにより行なうことも可能である。したがって、センス
アンプの活性化を行なうタイミング信号を利用すること
により、センスアンプの動作前にセンスアンプの動作を
制御する信号が活性化されることを防ぎ、センスアンプ
の動作に対する妨害を削減することが可能である。
【００５１】また、請求項４記載の本発明によれば、一
のワード線により選択される複数のセンスアンプを複数
のセンスアンプ群に分割し、そのセンスアンプ群ごとに
ワード線選択部から出力されるセンスアンプの選択及び
読み出し又は書き込み動作を制御する信号を夫々供給す
ることにより、信号の遅延及び波形なまりによるセンス
アンプの動作障害を削除することが可能となる。
のワード線により選択される複数のセンスアンプを複数
のセンスアンプ群に分割し、そのセンスアンプ群ごとに
ワード線選択部から出力されるセンスアンプの選択及び
読み出し又は書き込み動作を制御する信号を夫々供給す
ることにより、信号の遅延及び波形なまりによるセンス
アンプの動作障害を削除することが可能となる。
【００５２】また、請求項５記載の本発明によれば、複
数のバンクの一方にコラム線選択部及び書き込みアンプ
が配置され、複数のバンクの他方に読み出しアンプを配
置することにより、各信号の流れる方向が統一され、デ
ータの読み出し及び書き込み時に異なるタイミングを設
定する必要がなくなる。したがって、各動作ごとに設け
る必要があったタイミングマージンを確保する必要がな
くなり各動作を高速化することが可能になる。
数のバンクの一方にコラム線選択部及び書き込みアンプ
が配置され、複数のバンクの他方に読み出しアンプを配
置することにより、各信号の流れる方向が統一され、デ
ータの読み出し及び書き込み時に異なるタイミングを設
定する必要がなくなる。したがって、各動作ごとに設け
る必要があったタイミングマージンを確保する必要がな
くなり各動作を高速化することが可能になる。
【図１】半導体記憶装置の一例の構成図である。
【図２】本発明の半導体記憶装置の第１実施例の構成図
である。
である。
【図３】センスアンプ列の一例の接続図である。
【図４】本発明の半導体記憶装置の一例のタイミング図
である。
である。
【図５】本発明の半導体記憶装置の第２実施例の構成図
である。
である。
【図６】信号／ＲＳ，ＷＳを生成する一実施例の回路図
である。
である。
【図７】信号／ＲＳ，ＷＳを生成する一実施例の回路図
である。
である。
【図８】図７の回路図の一例のタイミング図である。
【図９】センスアンプ列の一実施例の構成図である。
２ ＳＤＲＡＭ １０ 入出力信号処理部 ２０ ローコントロール部 ３０ コラムコントロール部 ４１〜４４，１０６ ローデコーダ ５２，１０４ コラムデコーダ ６１，１０８ リードアンプ ６２，１０２ ライトアンプ ７１〜７４，１１０〜１１３ バンク ８０ コモンデータバス ９０，９１ ＮＡＮＤ回路 ９２ ＮＯＴ回路 １００ コントロール回路 １１４ 出力ドライバ １１５ 入力ドライバ １２１ 遅延回路 １３０ 増幅部 １３２ ｓｕｂ−センスアンプ列
フロントページの続き (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA01 AA07 AA15 BA15 BA21 BA23 CA16 CA21
Claims (5)
- 【請求項１】 ロー及びコラムに対応して縦横に配列さ
れるメモリセルアレイをそれぞれ含む複数のバンクと、 コラムアクセス命令に基づいて前記複数のバンクが共有
する複数のコラム線から一のコラム線を選択するコラム
線選択部と、 前記コラムアクセス命令及びローアクセス命令に基づい
て前記複数のバンクが夫々有する複数のワード線から一
のワード線を選択し、そのワード線に対応するセンスア
ンプの読み出し又は書き込み動作を制御する複数のワー
ド線選択部とを有することを特徴とする半導体記憶装
置。 - 【請求項２】 前記複数のワード線選択部は、前記コラ
ムアクセス命令のうちバンクを選択する信号及びセンス
アンプの読み出し又は書き込み動作を制御する信号と、 前記ローアクセス命令に基づいて生成され、前記一のワ
ード線により選択される複数のセンスアンプを選択する
信号とによりセンスアンプの選択及び読み出し又は書き
込み動作を制御することを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】 前記複数のワード線選択部は、前記コラ
ムアクセス命令のうちバンクを選択する信号及びセンス
アンプの読み出し又は書き込み動作を制御する信号と、 前記センスアンプの活性化を行なうタイミング信号とに
よりセンスアンプの選択及び読み出し又は書き込み動作
を制御することを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項４】 前記ワード線選択部から出力されるセン
スアンプの選択及び読み出し又は書き込み動作を制御す
る信号は、 前記一のワード線により選択される複数のセンスアンプ
を分割したセンスアンプ群ごとに供給されることを特徴
とする請求項２又は３記載の半導体記憶装置。 - 【請求項５】 前記複数のバンクの一方に前記コラム線
選択部及び書き込みアンプが配置され、前記複数のバン
クの他方に前記読み出しアンプを配置することを特徴と
する請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11129131A JP2000322883A (ja) | 1999-05-10 | 1999-05-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11129131A JP2000322883A (ja) | 1999-05-10 | 1999-05-10 | 半導体記憶装置 |
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ID=15001878
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|---|---|---|---|
| JP11129131A Withdrawn JP2000322883A (ja) | 1999-05-10 | 1999-05-10 | 半導体記憶装置 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008186524A (ja) * | 2007-01-30 | 2008-08-14 | System Fabrication Technologies Inc | 半導体記憶装置 |
| US8467217B2 (en) | 2010-02-25 | 2013-06-18 | Elpida Memory, Inc. | Semiconductor device |
| JP6490840B1 (ja) * | 2018-01-05 | 2019-03-27 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス |
| JP2026503918A (ja) * | 2023-12-29 | 2026-02-03 | シーエックスエムティー コーポレーション | メモリ及びその制御方法、電子機器 |
-
1999
- 1999-05-10 JP JP11129131A patent/JP2000322883A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008186524A (ja) * | 2007-01-30 | 2008-08-14 | System Fabrication Technologies Inc | 半導体記憶装置 |
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| JP2019121408A (ja) * | 2018-01-05 | 2019-07-22 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイス |
| JP2026503918A (ja) * | 2023-12-29 | 2026-02-03 | シーエックスエムティー コーポレーション | メモリ及びその制御方法、電子機器 |
| JP7830707B2 (ja) | 2023-12-29 | 2026-03-16 | シーエックスエムティー コーポレーション | メモリ及びその制御方法、電子機器 |
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