JP2000323573A - 半導体装置のコンタクト製造方法 - Google Patents

半導体装置のコンタクト製造方法

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Abstract

(57)【要約】 （修正有） 【課題】セルアレイ領域と周辺回路領域間で相異するゲ
ート電極間隔に起因する膨出現象部分の残留物発生を阻
止できるようなコンタクト製造方法を提供する。 【解決手段】基板１０１上にゲート電極１０５を形成し
てスペーサ１０７、熱酸化膜１０９で覆いこの後に第１
層間絶縁膜１１４を形成して平坦化し、これをパターニ
ングしてエッチングし、ポリシリコンの埋め込みランデ
ングパット１１７を充填して平坦化する。この上にビッ
トライン１２３を形成し、第３層間絶縁膜１２５を積層
してランデングパット１１７までエッチしてストレージ
電極１２７を充填し、この上に該電膜１３１及プレート
電極１３３を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法、中でも特に、メモリに有用な層間コンタクトの製造
方法に関する。
【０００２】
【従来の技術】ＤＲＡＭなど半導体メモリの高集積化で
セルサイズは縮小し、製造工程でのマージンが減少する
結果となっている。このため、セル内コンタクトホール
形成時のアライン（整合）を正確にすることが重要にな
っている。特に、ＤＲＡＭのセルアレイ部においてキャ
パシタのストレージ電極を基板へ接続させるコンタクト
ホールは、通常、ビットラインとゲート電極ラインの間
に形成されるので、そのアライン精度（マージンの確
保）がデバイス不良率に影響してくる。
【０００３】また、６４メガ級以上の半導体メモリでは
ＣＯＢ（Capacitor On Bit−line）構造を採用する傾向
にあるが、この場合、セルアレイ領域と周辺回路領域と
の段差が大きくなるとフォーカス精度に影響するため、
段差の克服が極細パターンにとって不可欠となってい
る。
【０００４】
【発明が解決しようとする課題】段差克服のために、コ
ンタクトホールを充填した導電層に対し、そのコンタク
トホール外の導電層をＣＭＰ（Chemical Mechanical Po
lishing）により平坦化する技術が考えられる。ただし
この平坦化工程では、周辺回路領域において導電層下の
層間絶縁膜表面に膨出現象（へこみ）が発生している場
合、その膨出現象部分に、削られずに残る残留物が発生
する。膨出現象は、セルアレイ領域のゲート電極間隔は
詰まっている一方、周辺回路領域ではゲート電極間隔が
比較的広いことに起因するものである。
【０００５】そこで本発明の目的は、膨出現象部分の残
留物発生を阻止できるようなコンタクトの製造方法を提
供することにある。
【０００６】
【課題を解決するための手段】この目的のために本発明
は、基板上にゲート電極を形成してスペーサで覆う段階
と、この後に第１層間絶縁膜を形成して平坦化する段階
と、この第１層間絶縁膜の上に第２層間絶縁膜を形成す
る段階と、この第２層間絶縁膜の上に残留防止層を形成
する段階と、これら残留防止層、第２層間絶縁膜及び第
１層間絶縁膜をパターニングして基板の活性領域要部及
び前記スぺーサを露出させるランディングパッドコンタ
クトホールを形成する段階と、このランディングパッド
コンタクトホール内にランディングパッドを形成する段
階と、を含むことを特徴とする半導体装置のコンタクト
製造方法を提供する。
【０００７】スペーサは窒化膜とすることができる。第
１層間絶縁膜はＢＰＳＧ膜とし、ＣＭＰ法により平坦化
するものとすることができる。第２層間絶縁膜は酸化
膜、残留防止層はノンドーピングのポリシリコンとする
ことができる。
【０００８】ランディングパッドの形成は、ランディン
グパッドコンタクトホールを埋めるようにして基板上に
不純物ドーピングしたポリシリコン層を形成する段階
と、このポリシリコン層をその下の残留防止層がなくな
るまで削って前記ランディングパッドコンタクトホール
内のみ残す段階と、を含むようにする。そのポリシリコ
ン層及び残留防止層はＣＭＰ法によって削ることができ
る。
【０００９】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態につき詳細に説明する。
【００１０】本実施形態のコンタクト製造方法では、ビ
ットラインやキャパシタのストレージ電極を、自動調心
で形成されたランディングパッド（Landing Pad）を通
じて半導体基板の活性領域に接続させるようになってい
る。
【００１１】図１に、第１の製法例によって形成された
セルアレイ領域のレイアウトを示してある。図中、“Ａ
Ａ”は活性領域、“１０５”はゲート電極ライン、“１
０７”はゲート電極１０５をキャッピングするスペー
サ、“１１７ａ”はキャパシタのストレージ電極を半導
体基板へ接続するためのランディングパッド、“１１７
ｂ”はビットラインを半導体基板へ接続するためのラン
ディングパッド、“１２０”はビットラインコンタクト
ホール、“１２３”はビットラインをそれぞれ示す。す
なわち、ゲート電極１０５の上層に自動調心でランディ
ングパッド１１７ａ，１１７ｂが形成されており、その
上層にビットライン１２３が形成されている。
【００１２】図２〜図１４に、図１の構造についての製
造方法を説明する工程図が示されている。なお、各図の
分図ａは図１中のＡ−Ａ’線断面、分図ｂは図１中のＢ
−Ｂ’線断面、分図ｃは図１中のＣ−Ｃ’線断面であ
る。
【００１３】図２では、フィールド酸化膜などの素子分
離膜１０３により活性領域を区画した半導体基板１０１
の上に、ゲート電極１０５及びこれをキャッピングする
シリコン窒化膜などのスぺーサ１０７形成し、そして、
イオン注入を実施してゲート電極１０５の間にソース／
ドレイン（図示せず）を形成する。これにより、ゲート
電極１０５とソース／ドレインよりなるトランジスタが
形成される。その後、トランジスタ形成のため露出して
いる半導体基板１０１の活性領域表面が後続工程で形成
する蝕刻阻止層の影響を受けないようにするため、熱酸
化膜（図示せず）を５０〜１５０Åの厚さで形成する。
この熱酸化膜は、後続工程で蝕刻阻止層を部分的に除去
するとき一緒に除去しなければならないので、あまり厚
くしないようにする。また、熱酸化膜の形成はフィール
ド酸化膜にも影響するので、極力薄く成長させることが
重要である。
【００１４】図３では、前記熱酸化膜を形成した基板１
０１の全面にシリコン窒化膜などの蝕刻阻止層１０９を
少なくとも１００Åの厚さで形成する。この蝕刻阻止層
１０９の厚さは酸化膜との蝕刻選択比を考慮した適正値
とするもので、本例では少なくとも１００Åの厚さを維
持し、且つ一方で、ゲート電極１０５どうしの間の空間
が埋まらない程度の厚さとする。
【００１５】図４では、蝕刻阻止層１０９の上にゲート
電極１０５の間の空間を完全に埋めるのに十分な厚さで
第１酸化膜１１１を形成する。
【００１６】図５では、蝕刻阻止層１０９を終点として
第１酸化膜１１１をＣＭＰ（Chemical Mechanical Poli
shing）工程によって平坦化することにより、第１平坦
酸化膜１１１ａを形成する。そして、第１平坦酸化膜１
１１ａの上にＣＶＤによる第２酸化膜１１３を所定の厚
さで形成し、第１平坦酸化膜１１１ａと第２酸化膜１１
３とからなる第１層間絶縁膜１１４を形成する。このと
きに、第２酸化膜１１３の厚さを調節することで、第１
層間絶縁膜１１４の厚さが後続工程で形成されるランデ
ィングパッドの厚さに相当するようにする。
【００１７】図６では、写真蝕刻工程によって第１層間
絶縁膜１１４及び蝕刻阻止層１０９をパターニングし、
第１層間絶縁膜パターン１１４ａを形成することによ
り、その第１層間絶縁膜パターン１１４ａの間で蝕刻阻
止層１０９を露出させるランディングパッドコンタクト
ホール１１６を形成する。そして、露出させた蝕刻阻止
層１０９とその下の熱酸化膜を乾式または湿式蝕刻によ
って除去することで、ランディングパッドコンタクトホ
ール１１６を通じて半導体基板１０１の活性領域表面を
露出させる。
【００１８】図７では、ランディングパッドコンタクト
ホール１１６を埋めて第１層間絶縁膜パターン１１４ａ
の上に、不純物ドーピングしたポリシリコン層などの第
１導電層１１７を形成する。
【００１９】図８では、第１導電層１１７を、第１層間
絶縁膜パターン１１４ａの上面が露出するまでＣＭＰま
たはエッチバックをかけることにより、ランディングパ
ッドコンタクトホール１１６内のランディングパッド１
１７ａ，１１７ｂを形成する。
【００２０】ここまでのランディングパッド形成方法に
ついて、従来の手法によれば、基板上にドーピングポリ
シリコンを形成した後にパッド形成部分だけを残してパ
ターニングしていたものである。これに対し上記手法に
よれば、層間絶縁膜１１４にランディングパッドコンタ
クトホール１１６を形成しておいてから第１導電層１１
７を形成して平坦化する自動調心方式でランディングパ
ッド１１７ａ，１１７ｂを形成する。したがって、ラン
ディングパッド１１７ａ，１１７ｂを形成した状態でセ
ルアレイ領域と周辺回路領域との段差は全くない。
【００２１】さらに、半導体基板１０１との蝕刻選択比
が大きい酸化膜よりなる第１層間絶縁膜１１４を蝕刻す
るので、心ズレが発生したとしても基板損傷は防止でき
る。また、第１導電層１１７をＣＭＰ法によって削るよ
うにすることで、ランディングパッド１１７ａ、１１７
ｂの形成後は半導体基板１０１の上面で平坦化が達成さ
れているので、その上に層間絶縁膜を形成するときにＢ
ＰＳＧのような絶縁物質をリフローさせたり、別途の平
坦化工程を行う必要はなく、蒸着工程のみによって形成
することができる。
【００２２】続く工程の図９では、ランディングパッド
１１７ａ，１１７ｂを形成した上に、ＢＰＳＧなど酸化
膜の第２層間絶縁膜１１９を５００〜３，０００Åの厚
さで形成する。この場合、ランディングパッド１１７
ａ，１１７ｂの形成時に平坦化されているので、第２層
間絶縁膜１１９の平坦化工程は不要である。
【００２３】図１０では、第２層間絶縁膜１１９をパタ
ーニングして、セルアレイ領域でアクセストランジスタ
のドレインと接続したランディングパッド１１７ｂを露
出させるビットラインコンタクトホール１２０を有し、
周辺回路領域で必要な活性領域やゲート電極などと接続
したランディングパッドを露出させるコンタクトホール
を有する第２層間絶縁膜パターン１１９ａを形成する。
そして、それらコンタクトホールを埋める十分な厚さ
で、不純物ドーピングされたポリシリコン層などの第２
導電層１２１を形成する。
【００２４】図１１では、第２層間絶縁膜パターン１１
９ａが露出するまで第２導電層１２１にＣＭＰまたはエ
ッチバックをかけてビットラインコンタクトプラグ１２
１ａを含めてコンタクトプラグを形成する。そしてその
上に、非晶質タングステンシリサイド層などの第３導電
層をＣＶＤまたはＰＶＤ法により形成してパターニング
し、ビットライン１２３を形成する。この状態で半導体
基板１０１の上面は、ビットライン１２３の厚さ相当の
段差をもつだけとなり、従来に比べればほとんど段差が
ないに等しい。
【００２５】ビットライン１２３を構成するタングステ
ンシリサイドを非晶質にする理由は、後続の熱処理工程
でストレスを受けないようにするためである。すなわ
ち、結晶状態のタングステンシリサイドを使用した場
合、６００℃以上の高温工程でストレスを受けてその上
部膜との界面でリフティングが発生する。
【００２６】図１２では、ビットライン１２３を形成し
た半導体基板１０１の上に第３層間絶縁膜１２５を形成
する。この第３層間絶縁膜１２５は、５００℃以下の低
温で蒸着可能な酸化膜つまり低温酸化膜とする。このよ
うな第３層間絶縁膜１２５の形成には、Ｏ3−ＴＥＯＳ
ＵＳＧ膜を常圧化学気相蒸着（ＡＰＣＶＤ）によって
形成する手法を利用できる。あるいは、半導体基板１０
１の上にプラズマ方式で酸化膜を１００〜２，０００Å
ほど蒸着し、その上にＢＰＳＧを形成した後にリフロー
を行う手法もある。ただし、後者の方法ではリフロー特
性がないプラズマタイプの酸化膜を使用するので平坦化
のための追加工程が必要であるのに対し、前者の方法で
あればフィリング特性が優秀で、３，５００Å以下の厚
さで形成しても優れた平坦性を得られ、リフローなど追
加工程は不要である。非晶質タングステンシリサイドは
６００℃近くで相転移を起こして結晶化し、ストレスが
急激に増加するので、第３層間絶縁膜１２５として５０
０℃以下の低温で形成される低温酸化膜を利用すると、
熱処理によってタングステンシリサイド膜とその上部膜
との界面でリフティング現象が発生しないですむ。
【００２７】図１３では、第３層間絶縁膜１２５とその
下の第２層間絶縁膜パターン１１９ａをパターニング
し、トランジスタのソースと接続しているランディング
パッド１１７ａの上面を露出させるストレージ電極コン
タクトホール１２６を有する第２層間絶縁膜パターン１
１９ｂ及び第３層間絶縁膜パターン１２５ａを形成す
る。
【００２８】図１４では、ストレージ電極コンタクトホ
ール１２６を埋めるようにして不純物ドーピングしたポ
リシリコン層などの第４導電層を形成し、これをパター
ニングしてストレージ電極１２７とする。この結果、半
導体基板１０１の上にはストレージ電極１２７の厚さ相
当の段差だけが形成される。これに続けてストレージ電
極１２７の上に誘電膜１３１とプレート電極１３３を順
次形成すれば、キャパシタが完成する。誘電膜１３１
は、まずストレージ電極１２７の上に窒化膜を形してそ
の温度を上げつつ７５０℃まで窒素雰囲気中に維持し、
これ以上の温度になったときに酸化工程を実施して窒化
膜／酸化膜構造としたものである。この手法により誘電
膜１３１を形成すると、酸化工程においてビットライン
１２３の酸化を防止することができる。
【００２９】以上のように、コンタクトプラグを形成し
てビットラインをつなげることによって半導体基板上の
段差を極力減らすことができ、より単純な工程で平坦化
を実現することができる。そして結果的には、セルアレ
イ領域と周辺回路領域との段差をストレージ電極相当分
だけに減らせることになる。
【００３０】次に、本発明の製法例を図１５〜図２１に
より説明する。この本発明に係る製法例では、ランディ
ングパッドを形成するためランディングパッドコンタク
トホール外の導電層をＣＭＰ法によって削るときに、周
辺回路領域で発生する可能性のある膨出現象部分の残留
物を抑えるようにしたものである。なお、図１５〜図２
１において、分図ａはセルアレイ領域、分図ｂは周辺回
路領域を示している。
【００３１】図１５では、セルアレイ領域及び周辺回路
領域の両方でＳＴＩ法により素子分離領域と活性領域が
区画された半導体基板２００の上に、ゲート電極２２０
を形成する。本例のゲート電極２２０は、たとえばポリ
シリコン層とタングステンシリサイド層よりなるポリサ
イド構造を有するものとしてある。ここで、ゲート電極
２２０の間隔は、セルアレイ領域では０．５μｍ以内で
あるのに対し、周辺回路領域では数十μｍに達する部位
も存在する。
【００３２】ゲート電極形成後は、後続工程で層間絶縁
膜に用いる酸化膜との蝕刻選択比を考慮したシリコン窒
化膜を使用し、ゲート電極２２０を覆うスペーサ２２２
を形成する。そして、イオン注入を実施してゲート電極
２２０の間にソース／ドレイン（図示せず）を形成する
ことにより、ゲート電極２２０とソース／ドレインから
なるトランジスタを完成する。
【００３３】図１６では、ゲート電極２２０による段差
を消すために、半導体基板２００の上にＢＰＳＧを４，
０００Å以上の厚さで形成し、高温でリフローさせた
後、スペーサ２２２を終点としてＣＭＰ法による平坦化
工程を行い、第１層間絶縁膜２３０を形成する。このと
き、セルアレイ領域ではゲート電極２２０の間が詰まっ
ているので問題ないが、周辺回路領域ではゲート電極２
２０の間隔が比較的広いので、ＣＭＰ工程後の第１層間
絶縁膜２３０の表面に“Ｄ”で示す部分の膨出現象（へ
こみ）が発生する。
【００３４】図１７では、半導体装置製造に必要な洗浄
工程で第１層間絶縁膜２３０の化学物質耐性を強化する
ために、第１層間絶縁膜２３０の上に所定の厚さで酸化
膜の第２層間絶縁膜２４０を形成する。このとき周辺回
路領域では、第２層間絶縁膜２４０の上でも膨出現象が
残ることになる。
【００３５】図１８では、第２層間絶縁膜２４０の上に
不純物ドーピングしてないポリシリコン層を数百Å程度
で形成し、残留防止層２４５を形成する。この残留防止
層２４５の厚さは、第２層間絶縁膜２４０に現れる膨出
現象の程度に応じて変えられるものであるが、２００〜
１，０００Åの範囲にしておくのがよい。残留防止層２
４５はノンドーピングのポリシリコンであり、不純物ド
ーピングしたポリシリコンに比べて蝕刻によって除去さ
れる速度が速いので、後続工程でコンタクト形成のため
に用いられる不純物ドーピングポリシリコン層をエッチ
バックするとき、膨出現象の発生している部分に残留物
が残るのを防止する役割をもつ。
【００３６】また、コンタクト形成のためのフォトリソ
工程時に、入射ビームがゲート電極のタングステンシリ
サイド層で乱反射する現象をも防止することができ、フ
ォトレジストの変形防止の役割ももつ。さらに、後続工
程でコンタクトを形成するときに用いられるフォトレジ
ストと第２層間絶縁膜２４０を構成する酸化膜との蝕刻
選択比が優秀でないことに起因するコンタクトサイズの
増加現象を防止する役割ももつ。
【００３７】図１９では、残留防止層２４５の形成後、
セルアレイ領域にランディングパッドを形成するため
に、フォトリソ工程を利用して残留防止層２４５から第
２層間絶縁膜２４０及び第１層間絶縁膜２３０までを順
次に蝕刻し、ゲート電極２２０の間及びスペーサ２２２
の一部を露出させるランディングパッドコンタクトホー
ルｈ２を形成する。その第２層間絶縁膜２４０を蝕刻す
る際には、ゲート電極２２０を覆うスペーサ２２２との
選択比を優秀にしておくことでスペーサ２２２を保護
し、ゲート電極２２０とランディングパッドとの間のシ
ョートを防止する。
【００３８】図２０では、ランディングパッド用に、不
純物ドーピングしたポリシリコン層などの導電層２５０
をランディングパッドコンタクトホールｈ２を埋めるよ
うにして形成する。
【００３９】図２１では、コンタクトホールｈ２の外に
ある導電層２５０と残留防止層２４５をＣＭＰ工程によ
ってすべて除去し、ランディングパッド２６０を自動調
心で形成する。このときに導電層２５０だけであった場
合、周辺回路領域の膨出現象発生部分で削られずに残る
導電層２５０が発生するおそれがあるが、本例では導電
層２５０の下に残留防止層２４５を形成してあり、その
ノンドーピングのポリシリコンは不純物ドーピングした
ポリシリコンに比べて蝕刻率が４〜５倍大きいので、ラ
ンディングパッド２６０を形成する間に残留防止層２４
５は完全に除去される。したがって、膨出現象部分に残
留物が発生することはない。
【００４０】この後は、上記第１のコンタクト製法例に
おける図９〜図１４のときと同様にして工程を進めてい
く。
【００４１】以上のように本発明の製法によれば、ラン
ディングパッド形成時のＣＭＰ工程において、周辺回路
領域の層間絶縁膜上に膨出現象が発生していても残留物
の発生を確実に防止することができる。
【００４２】次に、コンタクト製造方法の第２の例を図
２２〜図２８により説明する。
【００４３】図２２では、ＳＴＩ法により素子分離領域
３１２と活性領域が区画された半導体基板３１０の上
に、ゲート電極３２０を形成する。このゲート電極３２
０は、たとえばポリシリコン層とタングステンシリサイ
ド層からなるポリサイド構造を有するものとしてある。
その後、後続工程で層間絶縁膜として用いられる酸化膜
との蝕刻選択比を考慮してシリコン窒化膜を使用し、ゲ
ート電極３２０を覆うスペーサ３２２を形成する。そし
て、イオン注入工程を実施してゲート電極３２０の間に
ソース／ドレイン（図示せず）を形成し、ゲート電極３
２０とソース／ドレインよりなるトランジスタを完成す
る。
【００４４】図２３では、トランジスタ形成時に露出し
た活性領域表面を後続工程で形成される蝕刻阻止層から
保護するために、半導体基板３１０の上に熱酸化膜３２
３を５０〜１５０Åの厚さで形成する。そして、全面に
シリコン窒化膜からなる蝕刻阻止層３２５を１００Åの
厚さで形成する。この蝕刻阻止層３２５は、酸化膜との
蝕刻選択比を考慮した適正な厚さで少なくとも１００Å
の厚さを維持するようにし、一方で、ゲート電極３２０
の間の空間が埋まらない程度の厚さにする。
【００４５】図２４では、蝕刻阻止層３２５を形成した
後のゲート電極３２０の間の空間に第１酸化膜３２７を
形成する。高集積半導体デバイスではゲート電極間が
０．１５μｍ以下になり、もし、この微少空間にボイド
が存在すれば、そのボイドを通した短絡が誘発される。
したがって、ゲート電極間の空間はボイドが存在しない
ようによく埋めることが重要である。このために、第１
酸化膜３２７を形成するときには、まずリフロー特性が
良好な物質、たとえばＢＰＳＧやＳＯＧを、蝕刻阻止層
３２５の上に１，０００Åの厚さで蒸着した後、その膜
を４５゜傾斜蝕刻してゲート電極３２０の間の入口を広
げ、またその上にＢＰＳＧまたはＳＯＧを５，０００Å
の厚さで蒸着した後にリフロー工程によって平坦化する
ことにより、ＢＰＳＧ膜あるいはＳＯＧ膜を形成する。
そして、蝕刻阻止層３２５を終点としてＢＰＳＧ膜また
はＳＯＧ膜をＣＭＰ工程によって平坦化し、第１酸化膜
３２７を形成する。
【００４６】図２５では、第１酸化膜３２７を形成した
後に、低温形成可能なＰ−ＴＥＯＳ膜などの第２酸化膜
３２９を２，５００Åの厚さで形成し、後続工程でラン
ディングパッドコンタクトホール形成のための蝕刻工程
を行うときにランディングパッドコンタクトホールの入
口が広くなることを防止するため、ポリシリコン膜３３
１を５００Åの厚さで形成する。
【００４７】図２６では、ポリシリコン膜３３１の上に
フォトレジストパターン３３３を形成してランディング
パッドの形成部分を限定する。
【００４８】図２７では、フォトレジストパターン３３
３をマスクとしてポリシリコン膜３３１、第２酸化膜３
２９、第１酸化膜３２７、蝕刻阻止層３２５、熱酸化膜
３２３を蝕刻し、ポリシリコン膜パターン３３１ａ、第
２酸化膜パターン３２９ａ、蝕刻阻止層パターン３２５
ａを形成することにより、半導体基板３１０の表面及び
スペーサ３２２を露出させるランディングパッドコンタ
クトホールＡを形成する。このとき、ランディングパッ
ドコンタクトホールＡを形成するための蝕刻工程で多少
の心ズレが発生しても、酸化膜蝕刻条件によって蝕刻を
行うので、窒化膜であるスペーサ３２２及びシリコンで
ある半導体基板３１０の表面が損傷する心配はない。蝕
刻後は、フォトレジストパターン３３３を除去する。
【００４９】図２８では、ランディングパッドコンタク
トホールＡを形成した上に、不純物ドーピングしたポリ
シリコン膜などの導電層をランディングパッドコンタク
トホールＡを埋めるに十分な厚さで形成した後、第２酸
化膜パターン３２９ａを蝕刻阻止層としたＣＭＰ法によ
り導電層及びポリシリコン膜パターン３３１ａを蝕刻
し、ランディングパッドコンタクトホールＡを埋めて平
坦化されたランディングパッド３４０を形成する。
【００５０】その後は、上記第１のコンタクト製法例に
おける図９〜図１４と同様にして半導体メモリを完成す
る。
【００５１】この第２のコンタクト製法例によると、セ
ルアレイ領域では各ランディングパッドの間にＰ−ＴＥ
ＯＳよりなる第２酸化膜パターンが反復的に形成されて
いるし、セルアレイ領域以外の領域ではＰ−ＴＥＯＳよ
りなる第２酸化膜パターンが存在することになるので、
ランディングパッド形成後の半導体基板表面に膨出現象
が発生する心配はなく、良好な平坦化が実現される。
【００５２】
【発明の効果】本発明によれば、ランディングパッド形
成時のＣＭＰ工程で発生し得る膨出現象部分の残留物を
確実に防ぐことができるので、工程の生産性、信頼性向
上に貢献できる。
【図面の簡単な説明】
【図１】本発明を適用可能なコンタクト製造方法の一例
により製造されたセルアレイ領域のレイアウト図。
【図２】本発明を適用可能なコンタクト製造方法の一例
を説明する工程図。
【図３】図２に続く工程図。
【図４】図３に続く工程図。
【図５】図４に続く工程図。
【図６】図５に続く工程図。
【図７】図６に続く工程図。
【図８】図７に続く工程図。
【図９】図８に続く工程図。
【図１０】図９に続く工程図。
【図１１】図１０に続く工程図。
【図１２】図１１に続く工程図。
【図１３】図１２に続く工程図。
【図１４】図１３に続く工程図。
【図１５】本発明の製法例を説明する工程図。
【図１６】図１５に続く工程図。
【図１７】図１６に続く工程図。
【図１８】図１７に続く工程図。
【図１９】図１８に続く工程図。
【図２０】図１９に続く工程図。
【図２１】図２０に続く工程図。
【図２２】本発明を適用可能なコンタクト製造方法の他
の例を説明する工程図。
【図２３】図２２に続く工程図。
【図２４】図２３に続く工程図。
【図２５】図２４に続く工程図。
【図２６】図２５に続く工程図。
【図２７】図２６に続く工程図。
【図２８】図２７に続く工程図。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 基板上にゲート電極を形成してスペーサ
    で覆う段階と、この後に第１層間絶縁膜を形成して平坦
    化する段階と、この第１層間絶縁膜の上に第２層間絶縁
    膜を形成する段階と、この第２層間絶縁膜の上に残留防
    止層を形成する段階と、これら残留防止層、第２層間絶
    縁膜及び第１層間絶縁膜をパターニングして基板の活性
    領域要部及び前記スぺーサを露出させるランディングパ
    ッドコンタクトホールを形成する段階と、このランディ
    ングパッドコンタクトホール内にランディングパッドを
    形成する段階と、を含むことを特徴とする半導体装置の
    コンタクト製造方法。
  2. 【請求項２】 スペーサを窒化膜とする請求項１記載の
    半導体装置のコンタクト製造方法。
  3. 【請求項３】 第１層間絶縁膜をＢＰＳＧ膜とする請求
    項１又は請求項２記載の半導体装置のコンタクト製造方
    法。
  4. 【請求項４】 第１層間絶縁膜をＣＭＰ法により平坦化
    する請求項１〜３のいずれか１項に記載の半導体装置の
    コンタクト製造方法。
  5. 【請求項５】 第２層間絶縁膜を酸化膜とする請求項１
    〜４のいずれか１項に記載の半導体装置のコンタクト製
    造方法。
  6. 【請求項６】 残留防止層をノンドーピングのポリシリ
    コンとする請求項１〜５のいずれか１項に記載の半導体
    装置のコンタクト製造方法。
  7. 【請求項７】 残留防止層を２００〜１，０００Åの厚
    さとする請求項６記載の半導体装置のコンタクト製造方
    法。
  8. 【請求項８】 ランディングパッドの形成は、ランディ
    ングパッドコンタクトホールを埋めるようにして基板上
    に不純物ドーピングしたポリシリコン層を形成する段階
    と、このポリシリコン層をその下の残留防止層がなくな
    るまで削って前記ランディングパッドコンタクトホール
    内のみ残す段階と、を含む請求項１〜７のいずれか１項
    に記載の半導体装置のコンタクト製造方法。
  9. 【請求項９】 ポリシリコン層及び残留防止層をＣＭＰ
    法によって削る請求項８記載の半導体装置のコンタクト
    製造方法。
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