JPH04181769A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPH04181769A JPH04181769A JP2311034A JP31103490A JPH04181769A JP H04181769 A JPH04181769 A JP H04181769A JP 2311034 A JP2311034 A JP 2311034A JP 31103490 A JP31103490 A JP 31103490A JP H04181769 A JPH04181769 A JP H04181769A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- forming
- insulating film
- lead
- storage electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特にダイナミック・ランダム・アクセス・
メモリ（以下ｒＤＲＡＭＪという。）装置の半導体記憶
装置およびその製造方法に関するものである。
メモリ（以下ｒＤＲＡＭＪという。）装置の半導体記憶
装置およびその製造方法に関するものである。
従来の半導体記憶装置であるＤＲＡＭ装置として、例え
ば、特開昭６１−２０８２５５号公報に示されている。
ば、特開昭６１−２０８２５５号公報に示されている。
第６図は従来の半導体記憶装置の構成を示す断面図であ
る。
る。
第６図において、１０１はｐ型の８１基板、＋０２はセ
ル絶縁分離膜、１０３はｎ型の拡散領域、１０４はゲー
ト酸化膜、１０５はゲート電極、１０６はセルプレート
、＋０７はストレージノート（蓄積電極）、１０８は容
量絶縁膜を示す。容量領域１０９はセルプレート１０６
．容量絶縁膜１０８．ストレージノード１０７およびＳ
ｉ基板１０１から形成される。
ル絶縁分離膜、１０３はｎ型の拡散領域、１０４はゲー
ト酸化膜、１０５はゲート電極、１０６はセルプレート
、＋０７はストレージノート（蓄積電極）、１０８は容
量絶縁膜を示す。容量領域１０９はセルプレート１０６
．容量絶縁膜１０８．ストレージノード１０７およびＳ
ｉ基板１０１から形成される。
このように構成された従来の半導体記憶装置においては
、容量領域１０９に情報電荷が蓄積される。
、容量領域１０９に情報電荷が蓄積される。
すなわち、ゲート電極１０５のＯＮおよびＯＦＦにより
、情報電荷か拡散領域１０３を介して、容量領域＋０９
に書き込まれたり、また逆に容量領域１０９から読み出
されたりする。
、情報電荷か拡散領域１０３を介して、容量領域＋０９
に書き込まれたり、また逆に容量領域１０９から読み出
されたりする。
なお、ストレージノード（蓄積電極）１０７は、リソグ
ラフィ工程およびドライエツチング工程により形成され
る。
ラフィ工程およびドライエツチング工程により形成され
る。
しかしなから、このように構成された従来の半導体記憶
装置では、素子の微細化に伴い、ストレーンノード１０
７の平面寸法しか小さくなる（パターン間距離も小さく
なる。）と共に、容量領域１０９には一定値以上の容量
値を必要とされることから、ストレージノード１０７の
高さＨは大きくなる。
装置では、素子の微細化に伴い、ストレーンノード１０
７の平面寸法しか小さくなる（パターン間距離も小さく
なる。）と共に、容量領域１０９には一定値以上の容量
値を必要とされることから、ストレージノード１０７の
高さＨは大きくなる。
このようにストレージノード１０７の平面寸法りか小さ
くなると、リソグラフィ工程において、隣接、セル間で
干渉を生じ、部分的なパターンの細りが発生し、また、
ストレージノード＋０７の高さＴが大きくなると、ドラ
イエツチング工程においてエツチング時間が長くなり、
全体的なパターンの細りが発生する。これにより、従来
の半導体記憶装、置の構成においては、微細化に伴って
、最適寸法のストレージノード１０７を形成することが
困難であるという問題があった。
くなると、リソグラフィ工程において、隣接、セル間で
干渉を生じ、部分的なパターンの細りが発生し、また、
ストレージノード＋０７の高さＴが大きくなると、ドラ
イエツチング工程においてエツチング時間が長くなり、
全体的なパターンの細りが発生する。これにより、従来
の半導体記憶装、置の構成においては、微細化に伴って
、最適寸法のストレージノード１０７を形成することが
困難であるという問題があった。
この発明の目的は、上記問題点に鑑み、素子の微細化に
対応して、パターンの細りを生じることなく、蓄積容量
の大きな半導体記憶装置およびその製造方法を提供する
ことである。
対応して、パターンの細りを生じることなく、蓄積容量
の大きな半導体記憶装置およびその製造方法を提供する
ことである。
１課題を解決するための手段〕
請求項（１１記載の半導体記憶装置は、蓄積電極の存在
領域が、ビット線の長手方向においては、ビット線間の
第１の引出し用多結晶シリコンパッド上、第１の引出し
用多結晶シリコンパッドの両側に隣接したワード線上お
よびワード線に隣接した活性領域の一部領域上であり、
かつワード線の長手方向においては、第１の引き出し用
多結晶シリコンパットの両側に隣接したビット線の一部
領域上てあり、蓄積電極と隣接した他の蓄積電極との間
隔の最小距離が最小配線寸法以下であることを特徴とす
る 請求項（２）記載の半導体記憶装置の製造方法は、次の
とおりである。
領域が、ビット線の長手方向においては、ビット線間の
第１の引出し用多結晶シリコンパッド上、第１の引出し
用多結晶シリコンパッドの両側に隣接したワード線上お
よびワード線に隣接した活性領域の一部領域上であり、
かつワード線の長手方向においては、第１の引き出し用
多結晶シリコンパットの両側に隣接したビット線の一部
領域上てあり、蓄積電極と隣接した他の蓄積電極との間
隔の最小距離が最小配線寸法以下であることを特徴とす
る 請求項（２）記載の半導体記憶装置の製造方法は、次の
とおりである。
ワード線となるゲート電極を有するトランジスタ領域を
形成する。リソグラフィおよびドライエツチングにより
トランジスタ領域に電気的に接続した第１および第２の
引出し用多結晶シリコンパッドを形成する。全面に第１
の層間絶縁膜を形成した後、第２の引出し用多結晶シリ
コンパッドに電気的に接続したビット線を形成する。こ
のビット線上に第２の層間絶縁膜を形成した後、リソグ
ラフィおよびドライエツチングにより第１の引出し用多
結晶ソリコンパッド上の第１の層間絶縁膜１こコンタク
ト穴を形成する。化学気相成長法（ＣＶＤ法）により第
１の引出し用多結晶シリコンパッドの表面からワード線
上およびビット線の一部領域上まで選択的かつセルファ
ラインで多結晶シリコン膜を選択成長させることにより
、蓄積電極を形成する。蓄積電極の表面に容量絶縁膜を
形成する。この容量絶縁膜の表面にプレート電極を特徴
する 請求項（３）記載の半導体記憶装置の製造方法は次のと
おりである。
形成する。リソグラフィおよびドライエツチングにより
トランジスタ領域に電気的に接続した第１および第２の
引出し用多結晶シリコンパッドを形成する。全面に第１
の層間絶縁膜を形成した後、第２の引出し用多結晶シリ
コンパッドに電気的に接続したビット線を形成する。こ
のビット線上に第２の層間絶縁膜を形成した後、リソグ
ラフィおよびドライエツチングにより第１の引出し用多
結晶ソリコンパッド上の第１の層間絶縁膜１こコンタク
ト穴を形成する。化学気相成長法（ＣＶＤ法）により第
１の引出し用多結晶シリコンパッドの表面からワード線
上およびビット線の一部領域上まで選択的かつセルファ
ラインで多結晶シリコン膜を選択成長させることにより
、蓄積電極を形成する。蓄積電極の表面に容量絶縁膜を
形成する。この容量絶縁膜の表面にプレート電極を特徴
する 請求項（３）記載の半導体記憶装置の製造方法は次のと
おりである。
ワード線となるゲート電極を育するトランジスタ領域を
形成する。リソグラフィおよびドライエツチングにより
トランジスタ領域に電気的に接続した第１および第２の
引出し用多結晶シリコンパッドを形成する。全面に第１
の層間絶縁膜を形成した後、第２の引出し用多結晶シリ
コンパッドに電気的に接続したビット線を形成する。こ
のビット線上に第２の層間絶縁膜を形成した後、リソグ
ラフィおよびドライエツチングにより第１の引出し用多
結晶シリコンパッド上の第１の層間絶縁膜にコンタクト
穴を形成する。化学気相成長法（ＣＶＤ法）により第１
の引出し用多結晶シリコンパッドの表面からワード線上
およびビット線の一部領域上まで選択的にかつセルファ
ラインで第１の多結晶シリコン膜を選択成長させる。化
学気相成長法（ＣＶＤ法）または熱酸化法により第１の
多結晶シリンコ膜の表面に酸化膜を形成する。方向性ド
ライエツチングにより第１の多結晶シリコン膜上に形成
した酸化膜のみを除去する。第１の多結晶シリコン膜の
露出面のみに、化学気相成長法（ＣＶＤ法）により第２
の多結晶シリコン膜を選択成長させることにより蓄積電
極を形成する。この蓄積電極の側壁に残置した酸化膜を
除去する。
形成する。リソグラフィおよびドライエツチングにより
トランジスタ領域に電気的に接続した第１および第２の
引出し用多結晶シリコンパッドを形成する。全面に第１
の層間絶縁膜を形成した後、第２の引出し用多結晶シリ
コンパッドに電気的に接続したビット線を形成する。こ
のビット線上に第２の層間絶縁膜を形成した後、リソグ
ラフィおよびドライエツチングにより第１の引出し用多
結晶シリコンパッド上の第１の層間絶縁膜にコンタクト
穴を形成する。化学気相成長法（ＣＶＤ法）により第１
の引出し用多結晶シリコンパッドの表面からワード線上
およびビット線の一部領域上まで選択的にかつセルファ
ラインで第１の多結晶シリコン膜を選択成長させる。化
学気相成長法（ＣＶＤ法）または熱酸化法により第１の
多結晶シリンコ膜の表面に酸化膜を形成する。方向性ド
ライエツチングにより第１の多結晶シリコン膜上に形成
した酸化膜のみを除去する。第１の多結晶シリコン膜の
露出面のみに、化学気相成長法（ＣＶＤ法）により第２
の多結晶シリコン膜を選択成長させることにより蓄積電
極を形成する。この蓄積電極の側壁に残置した酸化膜を
除去する。
蓄積電極の表面に容量絶縁膜を形成する。この容量絶縁
膜の表面にプレート電極を特徴する請求項（４）記載の
半導体記憶装置の製造方法は次のとおりである。
膜の表面にプレート電極を特徴する請求項（４）記載の
半導体記憶装置の製造方法は次のとおりである。
ワード線となるゲート電極を有するトランジスタ領域を
形成する。リソグラフィおよびトライエツチングにより
トランジスタ領域に電気的に接続した第１および第２の
引出し用多結晶ソリコンパッドを形成する。全面に第１
の層間絶縁膜を形成した後、第２の引出し用多結晶シリ
コンパッドに電気的に接続したビット線を形成する。こ
のビット線上に第２の層間絶縁膜を形成した後、リソグ
ラフィおよびドライエツチングにより第１の引出し用多
結晶シリコンパッド上の第１の層間絶縁膜にコンタクト
穴を形成する。化学気相成長法（ＣＶＤ法）により多結
晶シリコン膜を第１の引出し用多結晶シリコンパッドの
表面よりワード線上およびビット線の一部領域上まで選
択的にかつセルファラインで選択成長させることにより
、蓄積電極を形成する。第２の層間絶縁膜を全面にわた
り所定の膜厚だけ除去する。蓄積電極の表面に容量絶縁
膜を形成する。この容量絶縁膜の表面にプレート電極を
形成する。
形成する。リソグラフィおよびトライエツチングにより
トランジスタ領域に電気的に接続した第１および第２の
引出し用多結晶ソリコンパッドを形成する。全面に第１
の層間絶縁膜を形成した後、第２の引出し用多結晶シリ
コンパッドに電気的に接続したビット線を形成する。こ
のビット線上に第２の層間絶縁膜を形成した後、リソグ
ラフィおよびドライエツチングにより第１の引出し用多
結晶シリコンパッド上の第１の層間絶縁膜にコンタクト
穴を形成する。化学気相成長法（ＣＶＤ法）により多結
晶シリコン膜を第１の引出し用多結晶シリコンパッドの
表面よりワード線上およびビット線の一部領域上まで選
択的にかつセルファラインで選択成長させることにより
、蓄積電極を形成する。第２の層間絶縁膜を全面にわた
り所定の膜厚だけ除去する。蓄積電極の表面に容量絶縁
膜を形成する。この容量絶縁膜の表面にプレート電極を
形成する。
この発明の構成によれば、蓄積電極の存在領域か、ビッ
ト線の長手方向においては、ビット線間の第１の引出し
用多結晶シリコンパッド上、この第１の引出し用多結晶
シリコンパッドの両側に隣接したワード線上およびこの
ワード線に隣接した活性領域の一部領域上であり、かつ
ワード線の長手方向においては、第１の引き出し用多結
晶シリコンパッドの両側に隣接したビット線の一部領域
上であり、蓄積電極と隣接した他の蓄積電極との間隔の
最小距離を最小配線寸法以下とすることにより、表面積
の大きな蓄積電極を得ることができ、蓄積容量の大きな
半導体記憶装置を得ることかできる。
ト線の長手方向においては、ビット線間の第１の引出し
用多結晶シリコンパッド上、この第１の引出し用多結晶
シリコンパッドの両側に隣接したワード線上およびこの
ワード線に隣接した活性領域の一部領域上であり、かつ
ワード線の長手方向においては、第１の引き出し用多結
晶シリコンパッドの両側に隣接したビット線の一部領域
上であり、蓄積電極と隣接した他の蓄積電極との間隔の
最小距離を最小配線寸法以下とすることにより、表面積
の大きな蓄積電極を得ることができ、蓄積容量の大きな
半導体記憶装置を得ることかできる。
請求項（２）、 ＋３１および（４）記載の構成によれ
ば、多結晶シリコン膜からなる蓄積電極を、リソグラフ
ィ工程を行うことなく、化学気相成長法（ＣＶＤ法）に
より選択的かつセルファラインで形成する。
ば、多結晶シリコン膜からなる蓄積電極を、リソグラフ
ィ工程を行うことなく、化学気相成長法（ＣＶＤ法）に
より選択的かつセルファラインで形成する。
したがって、従来のように、リソグラフィ工程における
蓄積電極の部分的なパターンの細りが生じることない。
蓄積電極の部分的なパターンの細りが生じることない。
また、化学気相成長法（ＣＶＤ法）により蓄積電極とな
る多結晶シリコン膜の膜厚を制御することにより隣接す
る蓄積電極間の距離を精密に制御することができる。し
たがって、隣接する蓄積電極間の最小距離を最小配線寸
法以下にすることができる。
る多結晶シリコン膜の膜厚を制御することにより隣接す
る蓄積電極間の距離を精密に制御することができる。し
たがって、隣接する蓄積電極間の最小距離を最小配線寸
法以下にすることができる。
さらに、請求項（３）記載の構成によれば、化学気相成
長法（ＣＶＤ法）により第１の多結晶シリコン膜をセル
ファラインで選択成長させた後、この第１の多結晶シリ
コン膜の表面に酸化膜を形成し、そして、第１の多結晶
シリコン膜上に形成した酸化膜のみを除去した後、さら
にこの第１の多結晶シリコン膜の露出面に化学気相成長
法（ＣＶＤ法）により第２の多結晶シリコン膜を選択成
長させることにより蓄積電極を形成する。すなわち、酸
化膜により隣接する蓄積電極間の距離を維持しつつ、第
２の多結晶シリコン膜の形成により蓄積電極の表面積を
大きくする。したかって、容量絶縁膜の表面積を大きく
することかでき、蓄積容量を大きくすることができる。
長法（ＣＶＤ法）により第１の多結晶シリコン膜をセル
ファラインで選択成長させた後、この第１の多結晶シリ
コン膜の表面に酸化膜を形成し、そして、第１の多結晶
シリコン膜上に形成した酸化膜のみを除去した後、さら
にこの第１の多結晶シリコン膜の露出面に化学気相成長
法（ＣＶＤ法）により第２の多結晶シリコン膜を選択成
長させることにより蓄積電極を形成する。すなわち、酸
化膜により隣接する蓄積電極間の距離を維持しつつ、第
２の多結晶シリコン膜の形成により蓄積電極の表面積を
大きくする。したかって、容量絶縁膜の表面積を大きく
することかでき、蓄積容量を大きくすることができる。
さらに、請求項（４）記載の構成によれば、ビット線上
に形成した第２の層間絶縁膜を全面にわたり所定の膜厚
のみ除去する。これにより、蓄積電極の表面積を大きく
することがてきる。
に形成した第２の層間絶縁膜を全面にわたり所定の膜厚
のみ除去する。これにより、蓄積電極の表面積を大きく
することがてきる。
この発明の一実施例を第１図ないし第５図に基づいて説
明する。
明する。
第１図はこの発明の一実施例の半導体記憶装置の主要部
の構成を示す概念図である。
の構成を示す概念図である。
第１図において、１０はワード線、１１はビット線、１
２は第１の引出し用多結晶シリコンバッドとなる蓄積電
極引出し用多結晶シリコンパッド、１３は蓄積電極、１
４は蓄積電極引出し用多結晶ソリコンバッド１２と半導
体基板（図示せず）との接触領域である。
２は第１の引出し用多結晶シリコンバッドとなる蓄積電
極引出し用多結晶シリコンパッド、１３は蓄積電極、１
４は蓄積電極引出し用多結晶ソリコンバッド１２と半導
体基板（図示せず）との接触領域である。
また、ａ、 ｂ、 ｃ、 ｄは各々、蓄積電極１
３となる多結晶シリコン膜の蓄積電極引出し用多結晶シ
リコンパッド１２の表面からの成長方向を示しており、
Ｘはビット線１１の長手方向およびＹはワード線１０の
長手方向である。
３となる多結晶シリコン膜の蓄積電極引出し用多結晶シ
リコンパッド１２の表面からの成長方向を示しており、
Ｘはビット線１１の長手方向およびＹはワード線１０の
長手方向である。
第１図に示すように、蓄積電極１３の存在領域か、ビッ
ト線１１の長手方向Ｘにおいては、ピッ）・線１１間の
蓄積電極引出し用多結晶シリコンバッド１２上、蓄積電
極引き出し用多結晶シリコンパッド１２の両側に隣接し
たワード線１０上およびワード線１０に隣接した活性領
域の一部領域上であり、また、ワード線１０の長手方向
Ｙにおいては、蓄積電極引き出し用多結晶シリコンパッ
ド１２の両側に隣接したビット線１１の一部領域上であ
る。また、この蓄積電極１３と、隣接する蓄積電極（図
示せず）との間隔の最小距離Ｓは最小配線寸法以下であ
る。
ト線１１の長手方向Ｘにおいては、ピッ）・線１１間の
蓄積電極引出し用多結晶シリコンバッド１２上、蓄積電
極引き出し用多結晶シリコンパッド１２の両側に隣接し
たワード線１０上およびワード線１０に隣接した活性領
域の一部領域上であり、また、ワード線１０の長手方向
Ｙにおいては、蓄積電極引き出し用多結晶シリコンパッ
ド１２の両側に隣接したビット線１１の一部領域上であ
る。また、この蓄積電極１３と、隣接する蓄積電極（図
示せず）との間隔の最小距離Ｓは最小配線寸法以下であ
る。
このように構成した半導体記憶装置は、蓄積電極１３の
表面積が大きく、これにより表面に形成した容量絶縁膜
８の面積も大きくすることができるため、蓄積容量を増
大させることができる。
表面積が大きく、これにより表面に形成した容量絶縁膜
８の面積も大きくすることができるため、蓄積容量を増
大させることができる。
第２図（ａ）はこの発明の一実施例の半導体記憶装置の
構成を示す平面図、第２図（ｂｌ〜（ｅ）は第２図（ａ
）に示すｘ−ｘ’線、ｗ−ｗ’線、Ｙ−Ｙ’線、Ｚ−Ｚ
′線における各断面図である。
構成を示す平面図、第２図（ｂｌ〜（ｅ）は第２図（ａ
）に示すｘ−ｘ’線、ｗ−ｗ’線、Ｙ−Ｙ’線、Ｚ−Ｚ
′線における各断面図である。
第２図（ａ）において、ｌＯＯ〜１０４はワード線、■
ｌＯ〜１１３はビット線、１５の太い実線で示す領域内
は活性領域、１６の一点鎖線で示す領域内は第２の引出
し用多結晶シリコンパットとなるビット線引出し用多結
晶シリコンパッド（第２図（ａ）および（Ｃ）の符号２
２）の存在領域、１７はビット線１１０〜１１３とビッ
ト線引出し用多結晶シリコンパッドとの接触領域、１８
の点線で示す領域内は、蓄積電極（第１図、第２図（ｂ
）、 （ｄ）および（ｅ）の符号１３）の存在領域、１
９の一点線で示す領域内は、第１の引出し用多結晶シリ
コンパッドとなる蓄積電極引出し用多結晶シリコンパッ
ド（第１図、第２図（ｂ）および（ｄｌの符号１２）の
存在領域、２０は蓄積電極と蓄積電極引出し用多結晶シ
リコンパッド１２との接触領域を示す。
ｌＯ〜１１３はビット線、１５の太い実線で示す領域内
は活性領域、１６の一点鎖線で示す領域内は第２の引出
し用多結晶シリコンパットとなるビット線引出し用多結
晶シリコンパッド（第２図（ａ）および（Ｃ）の符号２
２）の存在領域、１７はビット線１１０〜１１３とビッ
ト線引出し用多結晶シリコンパッドとの接触領域、１８
の点線で示す領域内は、蓄積電極（第１図、第２図（ｂ
）、 （ｄ）および（ｅ）の符号１３）の存在領域、１
９の一点線で示す領域内は、第１の引出し用多結晶シリ
コンパッドとなる蓄積電極引出し用多結晶シリコンパッ
ド（第１図、第２図（ｂ）および（ｄｌの符号１２）の
存在領域、２０は蓄積電極と蓄積電極引出し用多結晶シ
リコンパッド１２との接触領域を示す。
また、第２図（ａ）のｘ−ｘ’線における断面図である
第２図（ｂ）において、ｌはｐ型のシリコン基板、２は
セル絶縁分離膜、３はＮ０型拡散領域、４はゲート酸化
膜、６はプレート電極、８は容量絶縁膜、９は容量領域
、１２は第１の引出し用多結晶シリコンパッドとなる蓄
積電極引出し用多結晶シリコンパッド、１３は蓄積電極
、２１はワード線１０１〜１０５の周囲に形成した絶縁
膜、２２は第２の引出し用多結晶シリコンパッドとなる
ビット線引出し用多結晶シリコンパッド、２３はビット
線引出し用多結晶シリコンバッド２２上および絶縁膜２
１上に形成した第１の層間絶縁膜を示す。
第２図（ｂ）において、ｌはｐ型のシリコン基板、２は
セル絶縁分離膜、３はＮ０型拡散領域、４はゲート酸化
膜、６はプレート電極、８は容量絶縁膜、９は容量領域
、１２は第１の引出し用多結晶シリコンパッドとなる蓄
積電極引出し用多結晶シリコンパッド、１３は蓄積電極
、２１はワード線１０１〜１０５の周囲に形成した絶縁
膜、２２は第２の引出し用多結晶シリコンパッドとなる
ビット線引出し用多結晶シリコンパッド、２３はビット
線引出し用多結晶シリコンバッド２２上および絶縁膜２
１上に形成した第１の層間絶縁膜を示す。
また、第２図（ａｌのｗ−ｗ’線における断面図である
第２図（Ｃ）〜（ｅ）において、ビット線ＩＩＩは下層
の多結晶シリコン膜２４および上層のタングステン（Ｗ
）膜２５（またはタングステンシリサイド（ＷＳｉ、）
膜）からなる。なお、他のビット線１１０および１１２
〜１１３についても同様である。また、２６はビット線
１１１および１１２上に形成した第２の層間絶縁膜であ
る。
第２図（Ｃ）〜（ｅ）において、ビット線ＩＩＩは下層
の多結晶シリコン膜２４および上層のタングステン（Ｗ
）膜２５（またはタングステンシリサイド（ＷＳｉ、）
膜）からなる。なお、他のビット線１１０および１１２
〜１１３についても同様である。また、２６はビット線
１１１および１１２上に形成した第２の層間絶縁膜であ
る。
第２図（ａ）〜（ｅ）に示すように、蓄積電極１３の存
在領域１８は、ビット線１１０〜１１３の長手方向Ｘで
は、蓄積電極引出し用多結晶シリコンバッド１２上およ
びこの蓄積電極引出し用多結晶シリコンパッド１２の両
側に隣接したワード線＋０２および１０３上にあり、ワ
ード線ｉｏｏ〜１０４の長手方向Ｙでは、蓄積電極引出
し用多結晶シリコンパッド１２の両側に隣接したビット
線１１１および１１２の一部領域上にあり、隣接する他
の蓄積電極１３の存在領域１８との間隔の最小距離Ｓは
最小配線寸法以下である。
在領域１８は、ビット線１１０〜１１３の長手方向Ｘで
は、蓄積電極引出し用多結晶シリコンバッド１２上およ
びこの蓄積電極引出し用多結晶シリコンパッド１２の両
側に隣接したワード線＋０２および１０３上にあり、ワ
ード線ｉｏｏ〜１０４の長手方向Ｙでは、蓄積電極引出
し用多結晶シリコンパッド１２の両側に隣接したビット
線１１１および１１２の一部領域上にあり、隣接する他
の蓄積電極１３の存在領域１８との間隔の最小距離Ｓは
最小配線寸法以下である。
なお、この実施例においては、蓄積電極１３の存在領域
１８間の最小距離Ｓを０．２〔μｍ〕にしたが、蓄積電
極１３を形成する際のＣＶＤ法による膜厚制御性から最
小距離Ｓは０．０５〜０．ｌ〔μｍ〕にできる。
１８間の最小距離Ｓを０．２〔μｍ〕にしたが、蓄積電
極１３を形成する際のＣＶＤ法による膜厚制御性から最
小距離Ｓは０．０５〜０．ｌ〔μｍ〕にできる。
このように構成した半導体記憶装置の動作を以下説明す
る。
る。
情報電荷は、プレート電極６．容量絶縁膜８゜および蓄
積電極１３からなる容量領域９に蓄積する。また、この
情報電荷は、ゲート電極となるワードＪ１１２００−１
０４のＯＮ、ＯＦＦにより、蓄積電極引出し用多結晶シ
リコンパッド１２．Ｎ”型拡散領域３．ワード線１０２
（または１０４）の直下領域、ビット線引出し用多結
晶シリコンパッド２２およびビット線１１１（またはビ
ット線１１２）を介して容量領域９に書き込んだり、ま
た逆に容量領域９から読み出したりする。
積電極１３からなる容量領域９に蓄積する。また、この
情報電荷は、ゲート電極となるワードＪ１１２００−１
０４のＯＮ、ＯＦＦにより、蓄積電極引出し用多結晶シ
リコンパッド１２．Ｎ”型拡散領域３．ワード線１０２
（または１０４）の直下領域、ビット線引出し用多結
晶シリコンパッド２２およびビット線１１１（またはビ
ット線１１２）を介して容量領域９に書き込んだり、ま
た逆に容量領域９から読み出したりする。
なお、トランジスタ領域は、Ｎ３型拡散領域３゜ゲート
酸化膜４およびゲート電極となるワード線１００〜１０
５からなる。
酸化膜４およびゲート電極となるワード線１００〜１０
５からなる。
次に、この発明の一実施例の半導体記憶装置の製造方法
を第３図〜第５図に基づいて説明する。
を第３図〜第５図に基づいて説明する。
第３図（ａ）〜（Ｃ）はこの発明の第１の実施例の半導
体記憶装置の製造方法を示す工程順断面図である。
体記憶装置の製造方法を示す工程順断面図である。
ナオ、第３図（ａ）〜（Ｃ）ハ第２図（ａｌに示すｘ−
ｘ’線における断面図に該当する。
ｘ’線における断面図に該当する。
第３図（ａｌに示すように、半導体基板１ （例えばｐ
型）上の所定の領域に、ＬＯＣＯ３法により膜厚０．２
〔μｍ〕の素子分離膜２を形成し、この素子分離膜２上
および半導体基板１上にゲート酸化膜となる膜厚１０（
ｎｍ）の酸化膜、ゲート電極となる膜厚２５０〔ｎｍ〕
の多結晶シリコン膜および膜厚２５０（ｎｍ）の酸化膜
を成長させた後、フォトリソグラフィ工程により、ゲー
ト酸化膜４およびワード線１０２，１０３を形成する。
型）上の所定の領域に、ＬＯＣＯ３法により膜厚０．２
〔μｍ〕の素子分離膜２を形成し、この素子分離膜２上
および半導体基板１上にゲート酸化膜となる膜厚１０（
ｎｍ）の酸化膜、ゲート電極となる膜厚２５０〔ｎｍ〕
の多結晶シリコン膜および膜厚２５０（ｎｍ）の酸化膜
を成長させた後、フォトリソグラフィ工程により、ゲー
ト酸化膜４およびワード線１０２，１０３を形成する。
そして、ヒ素（Ａｓ）等の不純物をイオン注入してＮ゛
型拡散領域３を形成することによりトランジスタ領域２
８を形成する。
型拡散領域３を形成することによりトランジスタ領域２
８を形成する。
その後、全面に膜厚１０１００（ｎの多結晶ノリコン膜
を形成した後、リソグラフィおよびドライエツチングに
より蓄積電極引出し用多結晶シリコンパッド１２および
ビット線引出し用多結晶シリコンパッド２２を形成する
。
を形成した後、リソグラフィおよびドライエツチングに
より蓄積電極引出し用多結晶シリコンパッド１２および
ビット線引出し用多結晶シリコンパッド２２を形成する
。
そして、全面に第１の層間絶縁膜２３として酸化膜（Ｈ
ＴＯＨ）を形成した後、この層間絶縁膜２３にビット線
引出し用多結晶シリコンパッド２２とビット線（図示せ
ず）とを電気的に接続するためのコンタクト穴（図示せ
ず）を開口し、この開口を含む領域に多結晶シリコン膜
およびタングステンシリサイド（ＷＳｉｘ）膜を各々１
１００（ｎ〕蒸着することにより、ビット線引出し用多
結晶シリコンパッド２２に電気的に接続したビット線（
図示せず）を形成する。
ＴＯＨ）を形成した後、この層間絶縁膜２３にビット線
引出し用多結晶シリコンパッド２２とビット線（図示せ
ず）とを電気的に接続するためのコンタクト穴（図示せ
ず）を開口し、この開口を含む領域に多結晶シリコン膜
およびタングステンシリサイド（ＷＳｉｘ）膜を各々１
１００（ｎ〕蒸着することにより、ビット線引出し用多
結晶シリコンパッド２２に電気的に接続したビット線（
図示せず）を形成する。
このビット線上に第２の層間絶縁膜（第５図（ａ）の符
号２６）を形成した後、リソグラフィーおよびトライエ
ツチングにより、蓄積電極引出し用多結晶シリコンパッ
ド上の第１の層間絶縁膜２３に蓄積電極（図示せず）と
蓄積電極引出し用多結晶シリコンパッドとを電気的に接
続するためのコンタクト穴２９を形成する。
号２６）を形成した後、リソグラフィーおよびトライエ
ツチングにより、蓄積電極引出し用多結晶シリコンパッ
ド上の第１の層間絶縁膜２３に蓄積電極（図示せず）と
蓄積電極引出し用多結晶シリコンパッドとを電気的に接
続するためのコンタクト穴２９を形成する。
なお、５ｉｄｅ−Ｗａｌｌの形成方法は、記述していな
い。
い。
次に、第３図（ｂ）に示すように、蓄積電極引出し用多
結晶シリコンパッド１２の表面３０を圧力２０（Ｔｏｒ
ｒ）の水素雰囲気中で温度８５０じＣ）および２分間の
前処理（温度８００〜９００（”Ｃ）て５分間でも良い
。）を行った後、化学気相成長法（ＣＶＤ法）により、
多結晶シリコン膜３■を蓄積電極引出し用多結晶シリコ
ンパット１２の表面３０から矢印入方向に選択成長させ
る。この際の成長条件は、Ｓ ｉＨｔ ＣＬ 十Ｈ，十
ＨＣＣ温度８００（”Ｃ）で圧力２０ （Ｔｏｒｒ）な
る条件である（温度は６５０〜８００ じＣ〕、また圧
力は２０〜Ｉ ＯＯ（Ｔｏｒｒ）でも良い）。
結晶シリコンパッド１２の表面３０を圧力２０（Ｔｏｒ
ｒ）の水素雰囲気中で温度８５０じＣ）および２分間の
前処理（温度８００〜９００（”Ｃ）て５分間でも良い
。）を行った後、化学気相成長法（ＣＶＤ法）により、
多結晶シリコン膜３■を蓄積電極引出し用多結晶シリコ
ンパット１２の表面３０から矢印入方向に選択成長させ
る。この際の成長条件は、Ｓ ｉＨｔ ＣＬ 十Ｈ，十
ＨＣＣ温度８００（”Ｃ）で圧力２０ （Ｔｏｒｒ）な
る条件である（温度は６５０〜８００ じＣ〕、また圧
力は２０〜Ｉ ＯＯ（Ｔｏｒｒ）でも良い）。
これにより、多結晶シリコン膜３Ｉは、蓄積電極引出し
用多結晶シリコンパッドの表面からワード線１０２，１
０３およびビット線の一部領域上まで選択的およびセル
ファラインで選択成長する。
用多結晶シリコンパッドの表面からワード線１０２，１
０３およびビット線の一部領域上まで選択的およびセル
ファラインで選択成長する。
なお、−点鎖線は異なる時刻における多結晶シリコン膜
３１の選択成長の段階を示す。
３１の選択成長の段階を示す。
そして、第３図（Ｃ）に示すように、多結晶シリコン膜
３１の成長を、この多結晶シリコン膜３１と他の隣接し
た蓄積電極となる多結晶シリコン膜との間隔（第２図ｆ
ａ）における蓄積電極の存在領域１８間の最小距離Ｓ）
が最小配線寸法以下の距離になるところで中止すること
により、蓄積電極Ｉ３を形成する。
３１の成長を、この多結晶シリコン膜３１と他の隣接し
た蓄積電極となる多結晶シリコン膜との間隔（第２図ｆ
ａ）における蓄積電極の存在領域１８間の最小距離Ｓ）
が最小配線寸法以下の距離になるところで中止すること
により、蓄積電極Ｉ３を形成する。
その後、この蓄積電極１３の表面に容量絶縁膜８として
膜厚５ （ｎｍ）のＯＮＯ（Ｏｘ １ｄｅ−Ｎｉｔｒｉ
ｄｅ−Ｏｘｉｄｅ）膜を形成した後、さらに表面に膜厚
０．２〔μｍ〕の多結晶ポリシリコンを蒸着することに
より、プレート電極（図示せず）を形成する。
膜厚５ （ｎｍ）のＯＮＯ（Ｏｘ １ｄｅ−Ｎｉｔｒｉ
ｄｅ−Ｏｘｉｄｅ）膜を形成した後、さらに表面に膜厚
０．２〔μｍ〕の多結晶ポリシリコンを蒸着することに
より、プレート電極（図示せず）を形成する。
この第１の実施例によれば、容量絶縁膜８をＯＮＯ膜と
し、隣接する蓄積電極１３間の最小距離Ｓを０．２（μ
ｍ）とすると容量値は１９ 〔ｆＦ〕となり、また最小
距離Ｓを０．１〔μｍ〕とすると容量値は２２ＣｆＦ）
となった。
し、隣接する蓄積電極１３間の最小距離Ｓを０．２（μ
ｍ）とすると容量値は１９ 〔ｆＦ〕となり、また最小
距離Ｓを０．１〔μｍ〕とすると容量値は２２ＣｆＦ）
となった。
第４図（ａｌ〜（Ｃ１はこの発明の第２の実施例の半導
体記憶装置の製造方法を示す工程順断面図である。
体記憶装置の製造方法を示す工程順断面図である。
なお、第４図（ａ）〜（Ｃ）は第２図（ａ）に示すＸ−
Ｘ’線における断面図に該当する。
Ｘ’線における断面図に該当する。
第４図（ａ）に示すように、第１の実施例と同様にして
蓄積電極引出し用多結晶ソリコンバッド１２の表面３０
に前処理を施した後、この蓄積電極引出し用多結晶シリ
コンバッドＩ２の表面３０から第１の多結晶シリコン膜
３１を選択成長させ、この成長を、他の隣接した多結晶
シリコン膜との間隔が最小配線寸法以下の距離になると
ころで中止する。
蓄積電極引出し用多結晶ソリコンバッド１２の表面３０
に前処理を施した後、この蓄積電極引出し用多結晶シリ
コンバッドＩ２の表面３０から第１の多結晶シリコン膜
３１を選択成長させ、この成長を、他の隣接した多結晶
シリコン膜との間隔が最小配線寸法以下の距離になると
ころで中止する。
そして、第１の多結晶シリコンＪ［Ｉ３１の表面に熱酸
化により膜厚１０（ｎｍ）の酸化膜３２を形成し、その
後、異方性エツチングにより第」の多結晶シリコン膜３
１上の酸化膜を除去し、第１の多結晶シリコン膜３１の
側壁のみに酸化膜３２を残置させる。
化により膜厚１０（ｎｍ）の酸化膜３２を形成し、その
後、異方性エツチングにより第」の多結晶シリコン膜３
１上の酸化膜を除去し、第１の多結晶シリコン膜３１の
側壁のみに酸化膜３２を残置させる。
次に、第４図（ｂｌに示すように、蓄積電極の一部とな
る第１の多結晶シリコンｗＡ３１の露出面に化学気相成
長法（ＣＶＤ法）により、連続して膜厚０．２〔μｍ〕
の第２の多結晶シリコン膜３３を選択成長させる（矢印
Ｂ）ことにより、蓄積電極１３を形成する。この第２の
多結晶シリコン膜３３の１ 成長条件は、Ｓ ｉＨｔ
Ｃ１２＋Ｈ２＋ＨＣＩ！、温度８００（”Ｃ）で圧力２
０ ＣＴｏｒｒ）なる条件である（温度は６５０〜８０
０じＣ〕、また圧力は２０〜１００〔Ｔｏｒｒ〕でも良
い）。
る第１の多結晶シリコンｗＡ３１の露出面に化学気相成
長法（ＣＶＤ法）により、連続して膜厚０．２〔μｍ〕
の第２の多結晶シリコン膜３３を選択成長させる（矢印
Ｂ）ことにより、蓄積電極１３を形成する。この第２の
多結晶シリコン膜３３の１ 成長条件は、Ｓ ｉＨｔ
Ｃ１２＋Ｈ２＋ＨＣＩ！、温度８００（”Ｃ）で圧力２
０ ＣＴｏｒｒ）なる条件である（温度は６５０〜８０
０じＣ〕、また圧力は２０〜１００〔Ｔｏｒｒ〕でも良
い）。
なお、多結晶シリコン膜３３は矢印Ｂ方向に成長する。
そして、第４図（Ｃ）に示すように、蓄積電極１３の側
壁の酸化膜３２をウェットエツチングにより除去し、さ
らに蓄積電極１３の表面に容量絶縁膜８を形成する。
壁の酸化膜３２をウェットエツチングにより除去し、さ
らに蓄積電極１３の表面に容量絶縁膜８を形成する。
なお、容量絶縁膜８として、膜厚５ （ｎｍ）のＯＮＯ
（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜を形成
した。
（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜を形成
した。
その後、第１の実施例と同様にして、プレート電極（図
示せず）を形成する。
示せず）を形成する。
この第２の実施例によれば、第１の多結晶シリコン膜３
１上に形成する第２の多結晶シリコン膜３３の膜厚を０
．１〔μｍ〕とし、隣接する蓄積電極１３間の最小距離
Ｓを０．２〔μｍ〕とすると容量値は２２（ｆＦ）とな
り、また最小距離Ｓを０．１〔μｍ〕とすると容量値は
２６（ｆＦ）となった。
１上に形成する第２の多結晶シリコン膜３３の膜厚を０
．１〔μｍ〕とし、隣接する蓄積電極１３間の最小距離
Ｓを０．２〔μｍ〕とすると容量値は２２（ｆＦ）とな
り、また最小距離Ｓを０．１〔μｍ〕とすると容量値は
２６（ｆＦ）となった。
第５図ｆａｎ、 Ｑ）月よこの発明の第３の実施例の半
導体記憶装置の製造方法を示す工程順断面図である。
導体記憶装置の製造方法を示す工程順断面図である。
なお、ｗｃＳ図（ａｌ、 （ｂ）は第２図（ａｌ ！：
示すＹ−Ｙ’線における断面図に該当する。
示すＹ−Ｙ’線における断面図に該当する。
第５図（ａ）に示すように、第１の実施例と同様の工程
を経て蓄積電極１３を形成する。この際、多結晶シリコ
ン膜２４およびタングステンシリサンド膜２５からなる
ビット線１１１，１１２上に形成する第２の層間絶縁膜
２６の膜厚を０．３〔μｍ〕にする。
を経て蓄積電極１３を形成する。この際、多結晶シリコ
ン膜２４およびタングステンシリサンド膜２５からなる
ビット線１１１，１１２上に形成する第２の層間絶縁膜
２６の膜厚を０．３〔μｍ〕にする。
次に、第５図（ｂ）に示すように、第２の層間絶縁膜２
６をウェットエツチングにより膜厚０．２〔μｍ〕だけ
全面にわたり除去（符号Ｍ）する。第２の層間絶縁膜２
６が全面にわたり０．２〔μｍ〕だけ除去されているた
め、蓄積電極の側面（第１図の符号２７）の面積を増大
させることができる。
６をウェットエツチングにより膜厚０．２〔μｍ〕だけ
全面にわたり除去（符号Ｍ）する。第２の層間絶縁膜２
６が全面にわたり０．２〔μｍ〕だけ除去されているた
め、蓄積電極の側面（第１図の符号２７）の面積を増大
させることができる。
その後、容量絶縁膜（図示せず）およびプレート電極（
図示せず）を形成する。
図示せず）を形成する。
この第３の実施例によれば、ビット線１１１および１１
２上に膜厚０，３〔μｍ〕の第２の層間絶縁膜２６を形
成し、この第２の層間絶縁膜２６を全面にわたり膜厚０
．２〔μｍ〕除去し、最終的な第２の層間絶縁膜２６の
膜厚Ｑを０．１〔μｍ〕とすると、容量値は２６（ｆＦ
］となった。
２上に膜厚０，３〔μｍ〕の第２の層間絶縁膜２６を形
成し、この第２の層間絶縁膜２６を全面にわたり膜厚０
．２〔μｍ〕除去し、最終的な第２の層間絶縁膜２６の
膜厚Ｑを０．１〔μｍ〕とすると、容量値は２６（ｆＦ
］となった。
なお、この第１．第２および第３の実施例の容量絶縁膜
８として、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉ ｔｒｉｄｅ−Ｏ
ｘｉｄｅ）膜を形成したが、高誘電体膜である五酸化タ
ンタル（Ｔａ２ ｏｓ ）を形成しても良い。
８として、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉ ｔｒｉｄｅ−Ｏ
ｘｉｄｅ）膜を形成したが、高誘電体膜である五酸化タ
ンタル（Ｔａ２ ｏｓ ）を形成しても良い。
以上のように、この第１．第２および第３の実施例によ
れば、蓄積電極１３をセルファラインで精度良＜（０，
０５〜０．１ｃμｍ））形成できる。
れば、蓄積電極１３をセルファラインで精度良＜（０，
０５〜０．１ｃμｍ））形成できる。
また、蓄積電極１３．容量絶縁膜８およびプレート電極
６からなるメモリセル領域と周辺の段差を非常に低くす
ることができ、実施例においては、０．１〔μｍ〕とす
ることができた。
６からなるメモリセル領域と周辺の段差を非常に低くす
ることができ、実施例においては、０．１〔μｍ〕とす
ることができた。
この発明の半導体記憶装置およびその製造方法によれば
、蓄積電極の存在領域か、ヒツト線の長手方向において
は、ビット線間の第１の引出し用多結晶シリコンパッド
上２第１の引出し用多結晶シリコンパッドの両側に隣接
したワード線上およびワード線に隣接した活性領域の一
部領域上であり、かつワード線の長手方向においては、
第１の引き出し用多結晶シリコンパッドの両側に隣接し
たビット線の一部領域上であり、蓄積電極と隣接した他
の蓄積電極との間隔の最小距離を最小配線寸法以下とす
ることにより、表面積の大きな蓄積電極を得ることかで
き、蓄積容量の大きな半導体記憶装置を得ることができ
る。
、蓄積電極の存在領域か、ヒツト線の長手方向において
は、ビット線間の第１の引出し用多結晶シリコンパッド
上２第１の引出し用多結晶シリコンパッドの両側に隣接
したワード線上およびワード線に隣接した活性領域の一
部領域上であり、かつワード線の長手方向においては、
第１の引き出し用多結晶シリコンパッドの両側に隣接し
たビット線の一部領域上であり、蓄積電極と隣接した他
の蓄積電極との間隔の最小距離を最小配線寸法以下とす
ることにより、表面積の大きな蓄積電極を得ることかで
き、蓄積容量の大きな半導体記憶装置を得ることができ
る。
請求項（２］、 （３１および（４）記載のの半導体記
憶装置の製造方法によれば、化学気相成長法（ＣＶＤ法
）により選択的かつセルファラインで多結晶シリコン膜
からなる蓄積電極を形成する。したかって、蓄積電極に
パターンの細りを発生させることなく、かつ隣接する蓄
積電極間の最小距離を最小配線寸法以下にすることがで
きる。その結果、半導体記憶装置の蓄積容量値を一定と
し、かつ予想とおりの蓄積容量値を得ることができる。
憶装置の製造方法によれば、化学気相成長法（ＣＶＤ法
）により選択的かつセルファラインで多結晶シリコン膜
からなる蓄積電極を形成する。したかって、蓄積電極に
パターンの細りを発生させることなく、かつ隣接する蓄
積電極間の最小距離を最小配線寸法以下にすることがで
きる。その結果、半導体記憶装置の蓄積容量値を一定と
し、かつ予想とおりの蓄積容量値を得ることができる。
また、蓄積電極を形成する際にリソグラフィ工程を必要
としないため、歩留りが向上し、かつ低コスト化を図る
ことができる。
としないため、歩留りが向上し、かつ低コスト化を図る
ことができる。
第１図はこの発明の一実施例の半導体記憶装置の主要部
の構成を示す概念図、第２図（ａｌはこの発明の一実施
例の半導体記憶装置の構成を示す平面図、第２図（′ｂ
）〜（ｅ）は第２図（ａ） ＋、：示すｘ−ｘ’線、ｗ
−ｗ’線、Ｙ−Ｙ’線、ｚ−ｚ’線における各断面図、
第３図＋８）〜（Ｃ）はこの発明の第１の実施例の半導
体記憶装置の製造方法を示す工程順断面図、第４図ｆａ
）〜ｆｃ）はこの発明の第２の実施例の半導体記憶装置
の製造方法を示す工程順断面図、第５図（ａｌ、 （ｂ
）はこの発明の第３の実施例の半導体記憶装置の製造方
法を示す工程順断面図、第６図は従来の半導体記憶装置
の構成を示す断面図である。 ８・・・容量絶縁膜、１０．１００ 、１０１ 、１０
２ 、１０３ 。 １０４・・・ワード線、Ｉｆ、 １１０ 、 Ｉｌｌ
、 １１２ 、１１３・・・ビット線、】２・・・蓄Ｗ
ｔ極引出し用多結晶シリコンパッド（第１の引出し用多
結晶シリコンパッド）、１３・・・蓄積電極、１８・・
・蓄積電極の存在領域、２２・・・ビット線引出し用多
結晶シリコンパッド（第２の引出し用多結晶シリコンパ
ッド）、２３・・・第１の層間絶縁膜、２６・・・第２
の層間絶縁膜、２９・・・コンタクト穴、３１・・・第
１の多結晶ソリコン膜、３２・・・酸化膜、３３・・・
第２の多結晶ノリコン膜、Ｓ・・・最小距離 、−１，８−ｍ−８量− １℃、１００．ｌｏｔ −−−ワード牢ψ１０２．１
０３，１０４ ＋ｌ 、＋ １０．Ｉｌ＋ −一に一ト剰輩Ｎ２
１１３ １２−％樗１嘴〆１出し用即都晶ノリフンバ７ド（第１
の引出しｌ夕結晶シリつンパ／ド）＋ ３−”！１電極 １８ ・−嘗利１１りの６万う−叡 ２２−−−ビット稈引出し曲汐紹西シリク７バツド（早
２０引出し用り部品シ１ノフンバゾド）２３−〜−第１
の！＃聞ｅｔ總 ２６−−−−２の１Ｍ艷１１匣 ２９−−−コンタ２ト究 ３１−−一第１の５９Ｆ８品シ１ノフン績３３−＄２の
汐轄品シリフン膜 Ｓ−矛ノ１律 第１図 ｃ ＋６ １゜ Ｎ ≧
・〜へ − （Ｎ （Ｎ ” ” の −〜 円 Ｎ ヘ ヘ メー 品 二 〜 へ Ｎ Ｎ （？１ ０ − へ 円 − へ 〜 へ １′１′ 藪 Ｎ品 、７・−線 へ （Ｎ”） Ｃワ ＯＰ 〜 の へ −〇 −Ｎ ０ − ＮＮ Ｃワ （Ｎ （Ｍ Ｃつ Ｃ鵠
の構成を示す概念図、第２図（ａｌはこの発明の一実施
例の半導体記憶装置の構成を示す平面図、第２図（′ｂ
）〜（ｅ）は第２図（ａ） ＋、：示すｘ−ｘ’線、ｗ
−ｗ’線、Ｙ−Ｙ’線、ｚ−ｚ’線における各断面図、
第３図＋８）〜（Ｃ）はこの発明の第１の実施例の半導
体記憶装置の製造方法を示す工程順断面図、第４図ｆａ
）〜ｆｃ）はこの発明の第２の実施例の半導体記憶装置
の製造方法を示す工程順断面図、第５図（ａｌ、 （ｂ
）はこの発明の第３の実施例の半導体記憶装置の製造方
法を示す工程順断面図、第６図は従来の半導体記憶装置
の構成を示す断面図である。 ８・・・容量絶縁膜、１０．１００ 、１０１ 、１０
２ 、１０３ 。 １０４・・・ワード線、Ｉｆ、 １１０ 、 Ｉｌｌ
、 １１２ 、１１３・・・ビット線、】２・・・蓄Ｗ
ｔ極引出し用多結晶シリコンパッド（第１の引出し用多
結晶シリコンパッド）、１３・・・蓄積電極、１８・・
・蓄積電極の存在領域、２２・・・ビット線引出し用多
結晶シリコンパッド（第２の引出し用多結晶シリコンパ
ッド）、２３・・・第１の層間絶縁膜、２６・・・第２
の層間絶縁膜、２９・・・コンタクト穴、３１・・・第
１の多結晶ソリコン膜、３２・・・酸化膜、３３・・・
第２の多結晶ノリコン膜、Ｓ・・・最小距離 、−１，８−ｍ−８量− １℃、１００．ｌｏｔ −−−ワード牢ψ１０２．１
０３，１０４ ＋ｌ 、＋ １０．Ｉｌ＋ −一に一ト剰輩Ｎ２
１１３ １２−％樗１嘴〆１出し用即都晶ノリフンバ７ド（第１
の引出しｌ夕結晶シリつンパ／ド）＋ ３−”！１電極 １８ ・−嘗利１１りの６万う−叡 ２２−−−ビット稈引出し曲汐紹西シリク７バツド（早
２０引出し用り部品シ１ノフンバゾド）２３−〜−第１
の！＃聞ｅｔ總 ２６−−−−２の１Ｍ艷１１匣 ２９−−−コンタ２ト究 ３１−−一第１の５９Ｆ８品シ１ノフン績３３−＄２の
汐轄品シリフン膜 Ｓ−矛ノ１律 第１図 ｃ ＋６ １゜ Ｎ ≧
・〜へ − （Ｎ （Ｎ ” ” の −〜 円 Ｎ ヘ ヘ メー 品 二 〜 へ Ｎ Ｎ （？１ ０ − へ 円 − へ 〜 へ １′１′ 藪 Ｎ品 、７・−線 へ （Ｎ”） Ｃワ ＯＰ 〜 の へ −〇 −Ｎ ０ − ＮＮ Ｃワ （Ｎ （Ｍ Ｃつ Ｃ鵠
Claims (4)
- （１）ワード線となるゲート電極を有したトランジスタ
領域と、このトランジスタ領域に電気的に接続した第１
および第２の引出し用多結晶シリコンパッドと、前記第
１の引出し用多結晶シリコンパッドに電気的に接続した
蓄積電極と、前記第２の引出し用多結晶シリコンパッド
に電気的に接続したビット線とを備えた半導体記憶装置
であって、前記蓄積電極の存在領域が、前記ビット線の
長手方向においては、前記ビット線間の前記第１の引出
し用多結晶シリコンパッド上、前記第１の引出し用多結
晶シリコンパッドの両側に隣接したワード線上および前
記ワード線に隣接した活性領域の一部領域上であり、か
つ前記ワード線の長手方向においては、前記第１の引き
出し用多結晶シリコンパッドの両側に隣接したビット線
の一部領域上であり、前記蓄積電極と隣接した他の蓄積
電極との間隔の最小距離が最小配線寸法以下であること
を特徴とする半導体記憶装置。 - （２）ワード線となるゲート電極を有するトランジスタ
領域を形成する工程と、 リソグラフィおよびドライエッチングにより前記トラン
ジスタ領域に電気的に接続した第１および第２の引出し
用多結晶シリコンパッドを形成する工程と、 全面に第１の層間絶縁膜を形成した後、前記第２の引出
し用多結晶シリコンパッドに電気的に接続したビット線
を形成する工程と、 このビット線上に第２の層間絶縁膜を形成した後、リソ
グラフィおよびドライエッチングにより前記第１の引出
し用多結晶シリコンパッド上の前記第１の層間絶縁膜に
コンタクト穴を形成する工程と、 化学気相成長法（ＣＶＤ法）により前記第１の引出し用
多結晶シリコンパッドの表面から前記ワード線上および
前記ビット線の一部領域上まで選択的かつセルフアライ
ンで多結晶シリコン膜を選択成長させることにより、蓄
積電極を形成する工程と、 前記蓄積電極の表面に容量絶縁膜を形成する工程と、 この容量絶縁膜の表面にプレート電極を形成する工程と
を含む半導体記憶装置の製造方法。 - （３）ワード線となるゲート電極を有するトランジスタ
領域を形成する工程と、 リソグラフィおよびドライエッチングにより前記トラン
ジスタ領域に電気的に接続した第１および第２の引出し
用多結晶シリコンパッドを形成する工程と、 全面に第１の層間絶縁膜を形成した後、前記第２の引出
し用多結晶シリコンパッドに電気的に接続したビット線
を形成する工程と、 このビット線上に第２の層間絶縁膜を形成した後、リソ
グラフィおよびドライエッチングにより前記第１の引出
し用多結晶シリコンパッド上の前記第１の層間絶縁膜に
コンタクト穴を形成する工程と、 化学気相成長法（ＣＶＤ法）により前記第１の引出し用
多結晶シリコンパッドの表面から前記ワード線上および
前記ビット線の一部領域上まで選択的にかつセルフアラ
インで第１の多結晶シリコン膜を選択成長させる工程と
、 化学気相成長法（ＣＶＤ法）または熱酸化法により前記
第１の多結晶シリンコ膜の表面に酸化膜を形成する工程
と、 方向性ドライエッチングにより前記第１の多結晶シリコ
ン膜上に形成した酸化膜のみを除去する工程と、 前記第１の多結晶シリコン膜の露出面のみに、化学気相
成長法（ＣＶＤ法）により第２の多結晶シリコン膜を選
択成長させることにより蓄積電極を形成する工程と、 この蓄積電極の側壁に残置した酸化膜を除去する工程と
、 前記蓄積電極の表面に容量絶縁膜を形成する工程と、 この容量絶縁膜の表面にプレート電極を形成する工程と
を含む半導体記憶装置の製造方法。 - （４）ワード線となるゲート電極を有するトランジスタ
領域を形成する工程と、 リソグラフィおよびドライエッチングにより前記トラン
ジスタ領域に電気的に接続した第１および第２の引出し
用多結晶シリコンパッドを形成する工程と、 全面に第１の層間絶縁膜を形成した後、前記第２の引出
し用多結晶シリコンパッドに電気的に接続したビット線
を形成する工程と、 このビット線上に第２の層間絶縁膜を形成した後、リソ
グラフィおよびドライエッチングにより前記第１の引出
し用多結晶シリコンパッド上の前記第１の層間絶縁膜に
コンタクト穴を形成する工程と、 化学気相成長法（ＣＶＤ法）により多結晶シリコン膜を
前記第１の引出し用多結晶シリコンパッドの表面より前
記ワード線上および前記ビット線の一部領域上まで選択
的にかつセルフアラインで選択成長させることにより、
蓄積電極を形成する前記第２の層間絶縁膜を全面にわた
り所定の膜厚だけ除去する工程と、 前記蓄積電極の表面に容量絶縁膜を形成する工程と、 この容量絶縁膜の表面にプレート電極を形成する工程と
を含む半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311034A JPH04181769A (ja) | 1990-11-15 | 1990-11-15 | 半導体記憶装置およびその製造方法 |
| KR1019910020313A KR960014971B1 (ko) | 1990-11-15 | 1991-11-15 | 반도체기억장치 및 그 제조방법 |
| US08/047,110 US5312769A (en) | 1990-11-15 | 1993-04-13 | Method of making a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311034A JPH04181769A (ja) | 1990-11-15 | 1990-11-15 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04181769A true JPH04181769A (ja) | 1992-06-29 |
Family
ID=18012321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311034A Pending JPH04181769A (ja) | 1990-11-15 | 1990-11-15 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5312769A (ja) |
| JP (1) | JPH04181769A (ja) |
| KR (1) | KR960014971B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3474332B2 (ja) * | 1994-10-11 | 2003-12-08 | 台灣茂▲夕▼電子股▲分▼有限公司 | Ｄｒａｍ用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法 |
| US5576240A (en) * | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
| JP3903189B2 (ja) * | 1995-03-07 | 2007-04-11 | マイクロン・テクノロジー・インコーポレーテッド | Ｄｒａｍ半導体装置 |
| JP3703885B2 (ja) * | 1995-09-29 | 2005-10-05 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
| KR100212419B1 (ko) * | 1995-11-06 | 1999-08-02 | 김영환 | 디램의 전하저장전극 콘택홀 형성방법 |
| EP0810664A3 (en) * | 1996-05-31 | 1999-08-18 | Texas Instruments Incorporated | DRAM cell and method of its manufacture |
| DE19639899B4 (de) * | 1996-09-27 | 2005-07-07 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicheranordnung |
| EP0840371B1 (en) | 1996-10-30 | 2007-06-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor memory device |
| US5753552A (en) * | 1997-01-30 | 1998-05-19 | United Microelectronics Corporation | Method for fabricating a storage electrode without polysilicon bridge and undercut |
| KR100251228B1 (ko) * | 1997-12-31 | 2000-04-15 | 윤종용 | 반도체 메모리 장치의 콘택 형성방법 및 그 구조 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208255A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体記憶装置 |
| JP2510865B2 (ja) * | 1987-08-20 | 1996-06-26 | 日本電信電話株式会社 | 無線印刷電信における一括呼出方法 |
| KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
| JP2670288B2 (ja) * | 1988-03-24 | 1997-10-29 | 株式会社東芝 | 半導体装置の製造方法 |
| DE3818285A1 (de) * | 1988-05-30 | 1989-12-07 | Focke & Co | Verpackung fuer eine mehrzahl von kleinpackungen, insbesondere zigaretten-packungen |
| JPH0281655A (ja) * | 1988-09-20 | 1990-03-22 | Fujitsu Ltd | 罫線印刷方式 |
| KR920008886B1 (ko) * | 1989-05-10 | 1992-10-10 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
| US5108943A (en) * | 1991-01-02 | 1992-04-28 | Micron Technology, Inc. | Mushroom double stacked capacitor |
-
1990
- 1990-11-15 JP JP2311034A patent/JPH04181769A/ja active Pending
-
1991
- 1991-11-15 KR KR1019910020313A patent/KR960014971B1/ko not_active Expired - Fee Related
-
1993
- 1993-04-13 US US08/047,110 patent/US5312769A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010925A (ko) | 1992-06-27 |
| KR960014971B1 (ko) | 1996-10-23 |
| US5312769A (en) | 1994-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5302540A (en) | Method of making capacitor | |
| US4977102A (en) | Method of producing layer structure of a memory cell for a dynamic random access memory device | |
| US7105405B2 (en) | Rugged metal electrodes for metal-insulator-metal capacitors | |
| US5005103A (en) | Method of manufacturing folded capacitors in semiconductor and folded capacitors fabricated thereby | |
| JPH0724284B2 (ja) | 半導体装置の製造方法 | |
| US5989952A (en) | Method for fabricating a crown-type capacitor of a DRAM cell | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| JP2839076B2 (ja) | 半導体装置およびその製造方法 | |
| CN115988869B (zh) | 半导体结构及其制备方法 | |
| JP3778951B2 (ja) | スタックド−トレンチ型ダイナミックランダムアクセスメモリセルおよびダイナミックランダムアクセスメモリ（ｄｒａｍ）アレー内のスタックド−トレンチ型セル | |
| KR0186069B1 (ko) | 스택형 디램 셀의 캐패시터 제조방법 | |
| JPH04181769A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100316027B1 (ko) | 반도체 소자의 전하저장 전극 형성방법 | |
| US5104821A (en) | Method for fabricating stacked capacitors in a DRAM cell | |
| US5244825A (en) | DRAM process with improved poly-to-poly capacitor | |
| US5231044A (en) | Method of making semiconductor memory elements | |
| US5457063A (en) | Method for fabricating a capacitor for a dynamic random access memory cell | |
| JPH02312270A (ja) | Ｄｒａｍセル及びその製造方法 | |
| KR19980068182A (ko) | 반도체장치의 커패시터 제조방법 | |
| US5759893A (en) | Method of fabricating a rugged-crown shaped capacitor | |
| JP3120462B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US5359216A (en) | DRAM process with improved polysilicon-to-polysilicon capacitor and the capacitor | |
| JPH02152274A (ja) | 半導体メモリ装置の製造方法 | |
| JPH07202023A (ja) | 半導体記憶装置及びその製造方法 | |
| KR950013382B1 (ko) | 커패시터 및 그 제조방법 |