JP2000323666A - 半導体デバイスの保護回路および方法 - Google Patents
半導体デバイスの保護回路および方法Info
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
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- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】大電圧変動から高周波集積回路を保護するため
の保護回路をもたらす。 【解決手段】 静電放電（ESD）保護回路（２０）が、
低濃度ドープドレイン（LDD）を有する横方向拡散MOSト
ランジスタに接続された能動負荷回路（２２）を含む。
能動負荷回路は、電流制限回路（２６）と負荷トランジ
スタ（２７）とを有する。ESD保護回路（２０）は、静
電電荷による損傷からパワートランジスタ（１６）を保
護するように動作する。ESD現象の間、静電電荷がLDMOS
トランジスタ（２１）の降伏電圧を越えた後、LDMOSト
ランジスタ（２１）はアバランシェ降伏に入る。ESD保
護回路（２０）は、ESD中に低抵抗路をもたらし、静電
電荷を消散させる。
の保護回路をもたらす。 【解決手段】 静電放電（ESD）保護回路（２０）が、
低濃度ドープドレイン（LDD）を有する横方向拡散MOSト
ランジスタに接続された能動負荷回路（２２）を含む。
能動負荷回路は、電流制限回路（２６）と負荷トランジ
スタ（２７）とを有する。ESD保護回路（２０）は、静
電電荷による損傷からパワートランジスタ（１６）を保
護するように動作する。ESD現象の間、静電電荷がLDMOS
トランジスタ（２１）の降伏電圧を越えた後、LDMOSト
ランジスタ（２１）はアバランシェ降伏に入る。ESD保
護回路（２０）は、ESD中に低抵抗路をもたらし、静電
電荷を消散させる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に高電圧保護
回路に関し、特に静電放電（ESD）保護回路に関するも
のである。
回路に関し、特に静電放電（ESD）保護回路に関するも
のである。
【０００２】
【発明の背景】モノリシック集積回路の入力または出力
端子を静電放電などの急激な大電圧変動に晒すと、損傷
を受け得ることが良く知られている。例えば、人間の体
は、集積回路に永久的な損傷を与える数千ボルトの電位
を発現させるのに十分な電荷を蓄積することができる。
帯電した物体が集積回路の入力または出力端子に接触す
ると、蓄積した静電気が放電し、大電流が集積回路へと
流れる。この大電流は、ゲート酸化物などの集積回路内
の誘電材料を破壊したり、ポリシリコンまたはアルミニ
ウム相互接続体などの導電材料を溶融したりして、集積
回路に修理不能な損傷を与える。
端子を静電放電などの急激な大電圧変動に晒すと、損傷
を受け得ることが良く知られている。例えば、人間の体
は、集積回路に永久的な損傷を与える数千ボルトの電位
を発現させるのに十分な電荷を蓄積することができる。
帯電した物体が集積回路の入力または出力端子に接触す
ると、蓄積した静電気が放電し、大電流が集積回路へと
流れる。この大電流は、ゲート酸化物などの集積回路内
の誘電材料を破壊したり、ポリシリコンまたはアルミニ
ウム相互接続体などの導電材料を溶融したりして、集積
回路に修理不能な損傷を与える。
【０００３】一般に、集積回路製造業者は、集積回路の
大電圧変動による損傷を防止するために、集積回路内の
入力および出力回路から電流を分流する高電圧保護回路
を含ませる。集積回路を保護するための従来の１技法
は、保護回路のエネルギ消散能力を改善することであ
る。これは、保護回路に大面積幾何形状、広範な金属相
互接続体、大きな接触部などを持たせることにより達成
される。しかし、この技法の不利点として、集積回路の
寸法が大きくなり、半導体ウエファ当たりの集積回路数
を減少させ、ひいては集積回路の製造コストを上昇させ
てしまう。さらに、大面積によって、保護すべき集積回
路の入力／出力端子の容量が増加してしまう。このこと
は、高周波応用（例えば、１メガヘルツから２ギガヘル
ツ間で動作するセルラ通信などの）集積回路にとって好
ましくない。
大電圧変動による損傷を防止するために、集積回路内の
入力および出力回路から電流を分流する高電圧保護回路
を含ませる。集積回路を保護するための従来の１技法
は、保護回路のエネルギ消散能力を改善することであ
る。これは、保護回路に大面積幾何形状、広範な金属相
互接続体、大きな接触部などを持たせることにより達成
される。しかし、この技法の不利点として、集積回路の
寸法が大きくなり、半導体ウエファ当たりの集積回路数
を減少させ、ひいては集積回路の製造コストを上昇させ
てしまう。さらに、大面積によって、保護すべき集積回
路の入力／出力端子の容量が増加してしまう。このこと
は、高周波応用（例えば、１メガヘルツから２ギガヘル
ツ間で動作するセルラ通信などの）集積回路にとって好
ましくない。
【０００４】したがって、大電圧変動から高周波集積回
路を保護するための保護回路をもたらすことに利点があ
る。また、小面積で済み標準的な半導体プロセスと互換
である保護回路に利点がある。
路を保護するための保護回路をもたらすことに利点があ
る。また、小面積で済み標準的な半導体プロセスと互換
である保護回路に利点がある。
【０００５】
【実施例】図１は、集積回路１０の概略図であり、入力
信号を受信する入力端子１１と、出力信号をもたらす出
力端子１２とを有する。集積回路１０は、例えば高周波
パワートランジスタ１６などの半導体デバイスと、静電
放電による損傷からトランジスタ１６を保護するよう動
作する静電放電（ESD）保護回路２０とを含む。
信号を受信する入力端子１１と、出力信号をもたらす出
力端子１２とを有する。集積回路１０は、例えば高周波
パワートランジスタ１６などの半導体デバイスと、静電
放電による損傷からトランジスタ１６を保護するよう動
作する静電放電（ESD）保護回路２０とを含む。
【０００６】パワートランジスタ１６が損傷を招かずに
耐えうる最大の入力電圧がある。この最大電圧を超える
電圧は、パワートランジスタ１６に電気的にストレスを
与え、恒久的損傷を引き起こす。この最大電圧のこと
を、本明細書では、パワートランジスタ１６のストレス
電圧と呼び、その電圧を超えるとパワートランジスタ１
６が短期もしくは長期の損傷または信頼性低下を引き起
こす。例えば、金属酸化物（MOS）半導体のストレス電
圧は、そのトランジスタのゲート酸化物に印加できる最
大電圧によって決定される。もしストレス電圧を超える
と、ゲート酸化物は破壊し、トランジスタに恒久的な損
傷を与える。ゲート電位がストレス電圧以下に維持され
ると、損傷は起こらない。
耐えうる最大の入力電圧がある。この最大電圧を超える
電圧は、パワートランジスタ１６に電気的にストレスを
与え、恒久的損傷を引き起こす。この最大電圧のこと
を、本明細書では、パワートランジスタ１６のストレス
電圧と呼び、その電圧を超えるとパワートランジスタ１
６が短期もしくは長期の損傷または信頼性低下を引き起
こす。例えば、金属酸化物（MOS）半導体のストレス電
圧は、そのトランジスタのゲート酸化物に印加できる最
大電圧によって決定される。もしストレス電圧を超える
と、ゲート酸化物は破壊し、トランジスタに恒久的な損
傷を与える。ゲート電位がストレス電圧以下に維持され
ると、損傷は起こらない。
【０００７】ゲート酸化物以外の他の損傷機構も知られ
ており、それもデバイスのストレス電圧を決定すること
に注意すべきである。さらに、ストレス電圧以上の電圧
が必ずしもデバイスの欠陥を直ちに引き起こす必要はな
い。そのような電圧によって、デバイスが弱体化し、後
になって欠陥を引き起こしデバイスの信頼性を減少させ
ることもある。回路電圧がストレス電圧以下の値に維持
されていれば、デバイス損傷を回避することができる。
ており、それもデバイスのストレス電圧を決定すること
に注意すべきである。さらに、ストレス電圧以上の電圧
が必ずしもデバイスの欠陥を直ちに引き起こす必要はな
い。そのような電圧によって、デバイスが弱体化し、後
になって欠陥を引き起こしデバイスの信頼性を減少させ
ることもある。回路電圧がストレス電圧以下の値に維持
されていれば、デバイス損傷を回避することができる。
【０００８】保護回路２０が、パワートランジスタ１６
を保護するため入力端子１１に接続されており、パワー
トランジスタ１６のゲート電位がストレス電圧以上に上
昇してトランジスタ１６を損傷させる前に、ゲート電極
の静電電位を除去する。例示のために、トランジスタ１
６は横拡散金属酸化物半導体（LDMOS）パワートランジ
スタである。トランジスタ１６のゲート電極は入力端子
１１に接続されている。トランジスタ１６のドレイン電
極は出力端子１２に接続され、かつ、例えば供給電圧V
ssなどの動作電位源または電源電圧を受けるよう接続さ
れている。トランジスタ１６のソース電極は、例えば供
給電圧Vssなどの電源電圧を受けるように接続されてい
る。供給電圧Vddは例えば２８ボルト、供給電圧Vssはゼ
ロボルトである。
を保護するため入力端子１１に接続されており、パワー
トランジスタ１６のゲート電位がストレス電圧以上に上
昇してトランジスタ１６を損傷させる前に、ゲート電極
の静電電位を除去する。例示のために、トランジスタ１
６は横拡散金属酸化物半導体（LDMOS）パワートランジ
スタである。トランジスタ１６のゲート電極は入力端子
１１に接続されている。トランジスタ１６のドレイン電
極は出力端子１２に接続され、かつ、例えば供給電圧V
ssなどの動作電位源または電源電圧を受けるよう接続さ
れている。トランジスタ１６のソース電極は、例えば供
給電圧Vssなどの電源電圧を受けるように接続されてい
る。供給電圧Vddは例えば２８ボルト、供給電圧Vssはゼ
ロボルトである。
【０００９】保護回路２０は、能動負荷回路２２に接続
されるトランジスタ２１を含む。図１の実施例では、能
動負荷回路２２は、ｎチャネル金属酸化物半導体電界効
果トランジスタ（MOSFET）２７と抵抗器２６とを含む。
トランジスタ２７は負荷トランジスタと呼ばれる。
されるトランジスタ２１を含む。図１の実施例では、能
動負荷回路２２は、ｎチャネル金属酸化物半導体電界効
果トランジスタ（MOSFET）２７と抵抗器２６とを含む。
トランジスタ２７は負荷トランジスタと呼ばれる。
【００１０】トランジスタ２１のドレイン電極はトラン
ジスタ１６のゲート電極に接続され、ノード２５を形成
する。トランジスタ２１のゲート電極は、トランジスタ
２１のソース電極、トランジスタ２７のドレイン電極、
ゲート電極および抵抗器２６の第１端子に、共通に接続
される。抵抗器２６の第２端子およびトランジスタ２７
のソース電極は、供給電圧Vssを受けるために電源端子
に接続されている。
ジスタ１６のゲート電極に接続され、ノード２５を形成
する。トランジスタ２１のゲート電極は、トランジスタ
２１のソース電極、トランジスタ２７のドレイン電極、
ゲート電極および抵抗器２６の第１端子に、共通に接続
される。抵抗器２６の第２端子およびトランジスタ２７
のソース電極は、供給電圧Vssを受けるために電源端子
に接続されている。
【００１１】トランジスタ２７はMOSトランジスタとし
て示してあるけれども、本発明はこれに限定されない。
例えば、トランジスタ２７はバイポーラトランジスタで
あっても良い。集積回路１０内で用いるトランジスタと
は、制御電極に制御信号が印加されたときに第１および
第２導電電極間で導通路をもたらすものであると理解す
べきである。ドレイン電極とソース電極間に形成された
チャネル領域は導通路をもたらし、その導電性は制御信
号の値にしたがって調節されたり導通されたりする。さ
らに、MOSトランジスタの導電路は、そのドレイン・ソ
ース間降伏電圧以上の電圧を印加することにより導通さ
れる。
て示してあるけれども、本発明はこれに限定されない。
例えば、トランジスタ２７はバイポーラトランジスタで
あっても良い。集積回路１０内で用いるトランジスタと
は、制御電極に制御信号が印加されたときに第１および
第２導電電極間で導通路をもたらすものであると理解す
べきである。ドレイン電極とソース電極間に形成された
チャネル領域は導通路をもたらし、その導電性は制御信
号の値にしたがって調節されたり導通されたりする。さ
らに、MOSトランジスタの導電路は、そのドレイン・ソ
ース間降伏電圧以上の電圧を印加することにより導通さ
れる。
【００１２】MOSトランジスタのゲート電極は制御電極
と呼ばれ、MOSトランジスタのドレイン電極およびソー
ス電極は電流運搬電極また導電電極と呼ばれることに注
意すべきである。同様に、バイポーラトランジスタのベ
ースは制御電極と呼ばれ、バイポーラトランジスタのコ
レクタおよびエミッタは導電電極と呼ばれる。
と呼ばれ、MOSトランジスタのドレイン電極およびソー
ス電極は電流運搬電極また導電電極と呼ばれることに注
意すべきである。同様に、バイポーラトランジスタのベ
ースは制御電極と呼ばれ、バイポーラトランジスタのコ
レクタおよびエミッタは導電電極と呼ばれる。
【００１３】図２に示すように、トランジスタ２１は、
薄くドープしたドレイン（LDD）拡張領域を有するLDMOS
トランジスタである。図２は、本発明の実施例にしたが
った保護回路２０のLDMOSトランジスタ２１の断面図で
ある。トランジスタ２１は、Ｐ導電型の半導体基板３１
を含む。
薄くドープしたドレイン（LDD）拡張領域を有するLDMOS
トランジスタである。図２は、本発明の実施例にしたが
った保護回路２０のLDMOSトランジスタ２１の断面図で
ある。トランジスタ２１は、Ｐ導電型の半導体基板３１
を含む。
【００１４】ゲート構造３４がエピタキシャル層３２上
に形成される。ゲート構造３４は、例えば酸化物などの
誘電材料層３７上に形成されるポリシリコン層３６を含
む。酸化物層３７を形成するための適切な１方法は熱酸
化であり、層３６を形成する適切な１方法は化学蒸着で
ある。フォトリソグラフィおよびエッチング技法を用い
て、層３６，３７がパターン化され、ゲート構造３４が
形成される。ゲート構造３４は約１ミクロンのゲート長
を有する。酸化層３７はまた、ゲート酸化層と呼ばれ
る。
に形成される。ゲート構造３４は、例えば酸化物などの
誘電材料層３７上に形成されるポリシリコン層３６を含
む。酸化物層３７を形成するための適切な１方法は熱酸
化であり、層３６を形成する適切な１方法は化学蒸着で
ある。フォトリソグラフィおよびエッチング技法を用い
て、層３６，３７がパターン化され、ゲート構造３４が
形成される。ゲート構造３４は約１ミクロンのゲート長
を有する。酸化層３７はまた、ゲート酸化層と呼ばれ
る。
【００１５】例えばホウ素などのＰ導電型の不純物材料
でエピタキシャル層３２の一部をドープすることによ
り、ドープ領域４１が形成される。ドープ領域４１は、
拡散によって層内３２内に形成される。変形的には、ド
ープ領域４１はイオン注入によっても形成できる。ドー
プ領域４１のドープ濃度は、約１ｘ１０25〜１ｘ１０18
原子毎立方センチメートル（atoms/cm3）の範囲であ
る。
でエピタキシャル層３２の一部をドープすることによ
り、ドープ領域４１が形成される。ドープ領域４１は、
拡散によって層内３２内に形成される。変形的には、ド
ープ領域４１はイオン注入によっても形成できる。ドー
プ領域４１のドープ濃度は、約１ｘ１０25〜１ｘ１０18
原子毎立方センチメートル（atoms/cm3）の範囲であ
る。
【００１６】ドープ領域４３，４４，４５は、例えばヒ
素などのＮ型不純物材料をエピタキシャル層３２内に注
入することにより、好適に形成できる。ドープ領域４４
は、領域４１と４５との間に位置し、領域４３から領域
４１によって離れている。好適には、領域４４のドープ
濃度は領域４５のドープ濃度よりも低い。例えば、ドー
プ領域４３，４５の濃度は、約１ｘ１０19〜１ｘ１０21
原子毎立方センチメートル（atoms/cm3）の範囲であ
る。ドープ領域４４の濃度は、約１ｘ１０17原子毎立方
センチメートル（atoms/cm3）よりも低く、低濃度ドー
プドレイン（LDD）拡張領域と呼ばれる。領域４４は約
０．５ミクロンの拡張長を有する。
素などのＮ型不純物材料をエピタキシャル層３２内に注
入することにより、好適に形成できる。ドープ領域４４
は、領域４１と４５との間に位置し、領域４３から領域
４１によって離れている。好適には、領域４４のドープ
濃度は領域４５のドープ濃度よりも低い。例えば、ドー
プ領域４３，４５の濃度は、約１ｘ１０19〜１ｘ１０21
原子毎立方センチメートル（atoms/cm3）の範囲であ
る。ドープ領域４４の濃度は、約１ｘ１０17原子毎立方
センチメートル（atoms/cm3）よりも低く、低濃度ドー
プドレイン（LDD）拡張領域と呼ばれる。領域４４は約
０．５ミクロンの拡張長を有する。
【００１７】ポリシリコン層３６上に導電材料層５１を
配置し、ポリシリコン層３６とのオーミック接触を形成
する。層５１は、トランジスタ２１のゲート電極として
機能する。ドープ領域４３の一部上に導電材料層５２を
配置するすることにより、トランジスタ２１のソース電
極が形成される。ドープ領域４５の一部上に導電材料層
５３を配置することにより、トランジスタ２１のドレイ
ン電極が形成される。単一の導電材料層を配置してパタ
ーン化することによっても、導電層５１，５２，５３を
形成することができる。導電層５１，５２，５３のため
の好適な導電材料としては、タングステン、タングステ
ン合金、銅、アルミニウム、銅合金、アルミニウム合金
その他がある。
配置し、ポリシリコン層３６とのオーミック接触を形成
する。層５１は、トランジスタ２１のゲート電極として
機能する。ドープ領域４３の一部上に導電材料層５２を
配置するすることにより、トランジスタ２１のソース電
極が形成される。ドープ領域４５の一部上に導電材料層
５３を配置することにより、トランジスタ２１のドレイ
ン電極が形成される。単一の導電材料層を配置してパタ
ーン化することによっても、導電層５１，５２，５３を
形成することができる。導電層５１，５２，５３のため
の好適な導電材料としては、タングステン、タングステ
ン合金、銅、アルミニウム、銅合金、アルミニウム合金
その他がある。
【００１８】トランジスタ２１のドレイン電極は、LDD
拡張領域４４，より濃くドープした領域４５、層５３を
含む。トランジスタ２１のソース電極は、ドープ領域４
３，層５２を含む。ドープ領域４１は、トランジスタ２
１のチャネル領域として機能する。トランジスタ２１の
ゲート電極は、ゲート構造３４および層５１を含む。ト
ランジスタ２１の導電路は、層５３，エピタキシャル層
３２，領域４５，４４，４１，４３および層５２を含
む。
拡張領域４４，より濃くドープした領域４５、層５３を
含む。トランジスタ２１のソース電極は、ドープ領域４
３，層５２を含む。ドープ領域４１は、トランジスタ２
１のチャネル領域として機能する。トランジスタ２１の
ゲート電極は、ゲート構造３４および層５１を含む。ト
ランジスタ２１の導電路は、層５３，エピタキシャル層
３２，領域４５，４４，４１，４３および層５２を含
む。
【００１９】LDD拡張領域４４は、従来のMOSトランジス
タに比較して、トランジスタ２１のドレイン・ソース間
アバランシェ降伏電圧（BVDSS）を増大させる。さら
に、LDD拡張領域４４の存在によって、トランジスタ２
１のドレイン・ソース間容量が減少する。保護回路２０
のトランジスタ２７のような従来のMOSトランジスタ
は、LDD拡張領域を含んでいない。ゆえに、トランジス
タ２１のBVDSSはトランジスタ２７のBVDSSよりも大き
い。例として、トランジスタ２１のドレイン・ソース間
アバランシェ降伏電圧は、約２３ボルトである。トラン
ジスタ２７のドレイン・ソース間アバランシェ降伏電圧
は、約１５ボルトである。変形的には、ドープ領域４４
の代わりにエピタキシャル層３２を用いることによっ
て、トランジスタ２１のBVDSSを増大させることができ
る。言い換えれば、Ｎ導電型不純物材料でドープしてド
ープ領域４４を形成する代わりに、領域４１から０．５
ミクロンだけ横方向に離れて領域４５を形成することに
よって、領域４１，４５間にエピタキシャル層３２だけ
が存在するようにしても良い。
タに比較して、トランジスタ２１のドレイン・ソース間
アバランシェ降伏電圧（BVDSS）を増大させる。さら
に、LDD拡張領域４４の存在によって、トランジスタ２
１のドレイン・ソース間容量が減少する。保護回路２０
のトランジスタ２７のような従来のMOSトランジスタ
は、LDD拡張領域を含んでいない。ゆえに、トランジス
タ２１のBVDSSはトランジスタ２７のBVDSSよりも大き
い。例として、トランジスタ２１のドレイン・ソース間
アバランシェ降伏電圧は、約２３ボルトである。トラン
ジスタ２７のドレイン・ソース間アバランシェ降伏電圧
は、約１５ボルトである。変形的には、ドープ領域４４
の代わりにエピタキシャル層３２を用いることによっ
て、トランジスタ２１のBVDSSを増大させることができ
る。言い換えれば、Ｎ導電型不純物材料でドープしてド
ープ領域４４を形成する代わりに、領域４１から０．５
ミクロンだけ横方向に離れて領域４５を形成することに
よって、領域４１，４５間にエピタキシャル層３２だけ
が存在するようにしても良い。
【００２０】動作に当たり、図１を参照すると、静電放
電（ESD）現象が起きていない、通常の動作条件におい
て、トランジスタ２１，２７は非導通であり、保護回路
２０はノード２５とトランジスタ２７のソース電極との
間が開回路となっている。言い換えれば、トランジスタ
２１および能動負荷回路２２は、高抵抗動作モードにあ
り、ナノアンペアレベルの漏れ電流のみを流す。
電（ESD）現象が起きていない、通常の動作条件におい
て、トランジスタ２１，２７は非導通であり、保護回路
２０はノード２５とトランジスタ２７のソース電極との
間が開回路となっている。言い換えれば、トランジスタ
２１および能動負荷回路２２は、高抵抗動作モードにあ
り、ナノアンペアレベルの漏れ電流のみを流す。
【００２１】ESDが生じている間、静電電荷が端子１１
へと移動し、端子１１における電圧がトランジスタ２１
のBVDSSよりも大きいレベルへと増加する。トランジス
タ２１はアバランシェ降伏に入り、静電電荷からの降伏
電流がトランジスタ２１を流れる。言い換えれば、ノー
ド２５における電圧がトランジスタ２１のBVDSSを越え
ると、トランジスタ２１のドレイン・ソース電極間の導
電路が降伏電流を導通させる。降伏電流は、高抵抗動作
モードで動作しているときの保護回路の漏れ電流より３
桁も大きい。
へと移動し、端子１１における電圧がトランジスタ２１
のBVDSSよりも大きいレベルへと増加する。トランジス
タ２１はアバランシェ降伏に入り、静電電荷からの降伏
電流がトランジスタ２１を流れる。言い換えれば、ノー
ド２５における電圧がトランジスタ２１のBVDSSを越え
ると、トランジスタ２１のドレイン・ソース電極間の導
電路が降伏電流を導通させる。降伏電流は、高抵抗動作
モードで動作しているときの保護回路の漏れ電流より３
桁も大きい。
【００２２】降伏電流が抵抗器２６を流れると、トラン
ジスタ２７のゲート電極における電圧が上昇する。トラ
ンジスタ２７のゲート電極における電圧がトランジスタ
２７のしきい値電圧よりも大きいレベルに増加すると、
トランジスタ２７がオンして導通する。抵抗器２６は、
電流制限機能をもたらす。能動負荷回路２２内に用いる
ための電流制限機能をもたらすために、抵抗器２６の代
わりに、あるいはそれとともに他の素子を用いることも
可能である。例えば、抵抗器２６の代わりに、ダイオー
ドまたはダイオード接続トランジスタを用いることがで
きる。
ジスタ２７のゲート電極における電圧が上昇する。トラ
ンジスタ２７のゲート電極における電圧がトランジスタ
２７のしきい値電圧よりも大きいレベルに増加すると、
トランジスタ２７がオンして導通する。抵抗器２６は、
電流制限機能をもたらす。能動負荷回路２２内に用いる
ための電流制限機能をもたらすために、抵抗器２６の代
わりに、あるいはそれとともに他の素子を用いることも
可能である。例えば、抵抗器２６の代わりに、ダイオー
ドまたはダイオード接続トランジスタを用いることがで
きる。
【００２３】抵抗器２６，トランジスタ２１，２７中を
降伏電流が流れるにつれて、トランジスタ２７のゲート
電極における電圧が増大していき、ついにはトランジス
タ２７の寄生バイポーラスナップバック（snapback）電
圧に達する。トランジスタ２１，２７は共働して、ノー
ド２５とトランジスタ２７のソース電極との間に低抵抗
路を形成する。電流はその低抵抗路を分流し、パワート
ランジスタ１６のゲート電極に現れる静電電荷を散逸さ
せる。
降伏電流が流れるにつれて、トランジスタ２７のゲート
電極における電圧が増大していき、ついにはトランジス
タ２７の寄生バイポーラスナップバック（snapback）電
圧に達する。トランジスタ２１，２７は共働して、ノー
ド２５とトランジスタ２７のソース電極との間に低抵抗
路を形成する。電流はその低抵抗路を分流し、パワート
ランジスタ１６のゲート電極に現れる静電電荷を散逸さ
せる。
【００２４】好適には、トランジスタ２１の降伏電圧は
パワートランジスタ１６のストレス電圧よりも低く、そ
れにより保護回路２０が、ノード２５における電圧をト
ランジスタ１６のストレス電圧よりも低いレベルに制限
する。保護回路２０は、在来のMOSまたはバイポーラト
ランジスタを用いたゲート接地MOSトランジスタまたは
容量性結合ゲートMOSトランジスタESD構造などの従来の
保護回路に比較して、ノード２５においてより高い降伏
電圧を有する。例えば、単一の従来型MOSトランジスタ
を用いた保護回路は、約１５ボルトの降伏電圧を有す
る。本実施例の保護回路２０は、約２３ボルトの降伏電
圧を有する。さらに、本実施例の保護回路２０は、パワ
ートランジスタ１６のゲート電極における容量を減少さ
せる。このことは、高周波応用において望まれることで
ある。
パワートランジスタ１６のストレス電圧よりも低く、そ
れにより保護回路２０が、ノード２５における電圧をト
ランジスタ１６のストレス電圧よりも低いレベルに制限
する。保護回路２０は、在来のMOSまたはバイポーラト
ランジスタを用いたゲート接地MOSトランジスタまたは
容量性結合ゲートMOSトランジスタESD構造などの従来の
保護回路に比較して、ノード２５においてより高い降伏
電圧を有する。例えば、単一の従来型MOSトランジスタ
を用いた保護回路は、約１５ボルトの降伏電圧を有す
る。本実施例の保護回路２０は、約２３ボルトの降伏電
圧を有する。さらに、本実施例の保護回路２０は、パワ
ートランジスタ１６のゲート電極における容量を減少さ
せる。このことは、高周波応用において望まれることで
ある。
【図１】本発明の一実施例に係る保護回路を含む集積回
路の概略図。
路の概略図。
【図２】図１に示す保護回路の一部の断面図。
１０ 集積回路 １１ 入力端子 １２ 出力端子 １６ パワートランジスタ ２０ 保護回路 ２１ トランジスタ ２２ 能動負荷回路 ２５ ノード ２６ 抵抗器 ２７ 負荷トランジスタ ３１ 半導体基板 ３２ エピタキシャル層 ３４ ゲート構造 ３６ ポリシリコン層 ３７ 誘電材料層 ４１ ドープ領域 ４３ ドープ領域 ４４ ドープ領域 ４５ ドープ領域 ５１ 導電材料層 ５２ 導電材料層 ５３ 導電材料層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０３Ｋ 17/08
Claims (3)
- 【請求項１】 保護回路（２０）であって：制御電極
と、静電電荷を放電するため保護回路のノードに接続さ
れた第１導電電極と、前記制御電極に接続された第２導
電電極を有する、第１トランジスタ（２１）；第１トラ
ンジスタの降伏電圧よりも低い降伏電圧を有し、第１ト
ランジスタの制御電極に接続された制御電極と、第１ト
ランジスタの制御電極に接続された第１導電電極と、電
源端子に接続された第２導電電極とを有する第２トラン
ジスタ（２７）；ならびに第２トランジスタの制御電極
と電源端子との間に接続された電流制限回路（２６）；
から成る保護回路。 - 【請求項２】 集積回路（１０）であって：制御電極
と、集積回路（１０）のノード（２５）に接続された第
１導電電極と、前記制御電極に接続された第２導電電極
と、第１および第２導電電極間の導電路とを有する第１
トランジスタ（２１）であり、前記導電路がチャネル領
域（４１）と、高濃度ドープ領域（４５）と、チャネル
領域・高濃度ドープ領域間の低濃度ドープ領域（４４）
とを含む、ところの、第１トランジスタ（２１）；なら
びに第１トランジスタの第２導電電極と電源端子との間
に接続された能動負荷回路（２２）；から成る集積回
路。 - 【請求項３】 静電電荷から半導体回路を保護するため
の方法であって：静電電荷の電圧が導電路（２１）の降
伏電圧よりも大きいレベルに増加した後に、導電路（２
１）を導通させる段階；静電電荷により発生された降伏
電流を前記導電路に流す段階；前記降伏電流によって、
トランジスタ（２７）の導電電極における電圧を、トラ
ンジスタのバイポーラスナップバック電圧よりも大きい
レベルに増大させる段階；ならびに前記導電路およびト
ランジスタを通して、前記静電電荷を消散させる段階；
から成る方法。
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| US8537512B2 (en) | 2009-02-26 | 2013-09-17 | Freescale Semiconductor, Inc. | ESD protection using isolated diodes |
| DE102009053065A1 (de) | 2009-11-13 | 2011-05-19 | Austriamicrosystems Ag | Hochvolttransistor, ESD-Schutzschaltung und Verwendung eines Hochvolttransistors in einer ESD-Schutzschaltung |
| CN101770985B (zh) * | 2009-12-30 | 2014-11-05 | 上海集成电路研发中心有限公司 | 用于esd防护的mos器件的形成方法 |
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|---|---|---|---|---|
| US5578860A (en) | 1995-05-01 | 1996-11-26 | Motorola, Inc. | Monolithic high frequency integrated circuit structure having a grounded source configuration |
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1999
- 1999-04-30 US US09/302,537 patent/US6222236B1/en not_active Expired - Lifetime
-
2000
- 2000-04-24 JP JP2000122818A patent/JP4421073B2/ja not_active Expired - Fee Related
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