JPH06196634A - 空乏制御型分離ステージ - Google Patents
空乏制御型分離ステージInfo
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- JPH06196634A JPH06196634A JP4262338A JP26233892A JPH06196634A JP H06196634 A JPH06196634 A JP H06196634A JP 4262338 A JP4262338 A JP 4262338A JP 26233892 A JP26233892 A JP 26233892A JP H06196634 A JPH06196634 A JP H06196634A
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- Japan
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- heavily doped
- doped region
- depletion
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 空乏制御型分離ステージを有する入力保護素
子を提供する。 【構成】 本発明の一実施例では、空乏制御型分離抵抗
１０を、Ｎウエル拡散によって隣接するＮ＋領域１６お
よび１８間に形成する。一方のＮ＋拡散領域１６は入力
用ボンディングパッド２０と第１の保護素子とに電気的
に接触する。他のＮ＋拡散領域１８は第２の保護素子と
保護すべき内部回路２１とに電気的に接触する。過電圧
状態の間、空乏制御型分離抵抗は、この抵抗を流れる電
流値を安全な値にまで制限する。本発明の他の実施例で
は、空乏制御型分離ステージは、空乏制御型分離抵抗と
の組合せにおいて第１の保護素子としてシリコン制御整
流器（ＳＣＲ）を含む。
子を提供する。 【構成】 本発明の一実施例では、空乏制御型分離抵抗
１０を、Ｎウエル拡散によって隣接するＮ＋領域１６お
よび１８間に形成する。一方のＮ＋拡散領域１６は入力
用ボンディングパッド２０と第１の保護素子とに電気的
に接触する。他のＮ＋拡散領域１８は第２の保護素子と
保護すべき内部回路２１とに電気的に接触する。過電圧
状態の間、空乏制御型分離抵抗は、この抵抗を流れる電
流値を安全な値にまで制限する。本発明の他の実施例で
は、空乏制御型分離ステージは、空乏制御型分離抵抗と
の組合せにおいて第１の保護素子としてシリコン制御整
流器（ＳＣＲ）を含む。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の様な繊細な
電子素子に対する入力保護回路の分野に関するものであ
る。特にこの発明は、静電気の放電状態のような過電圧
状態に対する保護に関するものである。
電子素子に対する入力保護回路の分野に関するものであ
る。特にこの発明は、静電気の放電状態のような過電圧
状態に対する保護に関するものである。
【０００２】
【従来の技術】入力保護回路は、現代の集積回路、特に
電界効果トランジスタを基礎とする素子分野において、
非常に重要な部分である。非常に小さくかつ繊細な素子
構造は、高電圧に対して非常に敏感である。高電圧損壊
に対する危険性は、集積回路の製品化工程で始まり、集
積回路が使用されている期間中続くものである。
電界効果トランジスタを基礎とする素子分野において、
非常に重要な部分である。非常に小さくかつ繊細な素子
構造は、高電圧に対して非常に敏感である。高電圧損壊
に対する危険性は、集積回路の製品化工程で始まり、集
積回路が使用されている期間中続くものである。
【０００３】静電気の放電による高電圧損壊は、集積回
路を製品に組込む段階で起こりうる。静電気源として
は、電荷を生成する人間の体、および残留電荷を有する
組立機械がある。静電荷は物理的な接触によって、集積
回路に伝達される。組立工程に続いて、電源サージが高
電圧損壊の次の原因である。これらの高電圧は集積回路
を破壊してしまうこともあり、その結果、集積回路上の
高電圧を分散させるための機構を設けることによって避
けられたかもしれない、高価で退屈な修理作業が必要と
なる。この問題は、相補性金属酸化物半導体電界効果ト
ランジスタ型の集積回路において、特に深刻である。高
濃度のＣＭＯＳ素子に極度に高い電圧が印加されると、
これは静電気放電を引き起こし、集積回路の非常に薄い
ゲート酸化物および非常に短いチャンネル素子を破壊す
る。
路を製品に組込む段階で起こりうる。静電気源として
は、電荷を生成する人間の体、および残留電荷を有する
組立機械がある。静電荷は物理的な接触によって、集積
回路に伝達される。組立工程に続いて、電源サージが高
電圧損壊の次の原因である。これらの高電圧は集積回路
を破壊してしまうこともあり、その結果、集積回路上の
高電圧を分散させるための機構を設けることによって避
けられたかもしれない、高価で退屈な修理作業が必要と
なる。この問題は、相補性金属酸化物半導体電界効果ト
ランジスタ型の集積回路において、特に深刻である。高
濃度のＣＭＯＳ素子に極度に高い電圧が印加されると、
これは静電気放電を引き起こし、集積回路の非常に薄い
ゲート酸化物および非常に短いチャンネル素子を破壊す
る。
【０００４】このような過電圧状態を防止するための一
つの方法は、相補性金属酸化物半導体（ＣＭＯＳ）と両
立し得るシリコン制御整流器（ＳＣＲ）を用いる事であ
る。この構成は、この出願と同じ出願人による特許出願
０７／２１３，４９９号（１９８８年６月２７日出願）
に示されている。この構成は、非常に優れた保護機構を
提供するが、しかしＳＣＲ保護素子のしきい値電圧は非
常に高い。このしきい値電圧は通常７０−８０Ｖ程度で
ある。今日の多くの回路では、７０−８０Ｖのしきい値
では集積回路中の幾つかの素子を保護するには不適当で
あることが明らかにされている。この出願と同じ出願人
による米国特許第４，９３９，６１６号に、入力保護の
しきい値を大きく下げることができる他の入力保護構
造、すなわち低いトリガしきい値を有する入力保護素
子、が示されている。この構造は、シリコン制御整流器
（ＳＣＲ）型の素子であって、そのトリガ機構は保護素
子の一部分を取り囲むＮ−ウエルとＰ型基板との境界部
分におけるアバランシェ導通にある。
つの方法は、相補性金属酸化物半導体（ＣＭＯＳ）と両
立し得るシリコン制御整流器（ＳＣＲ）を用いる事であ
る。この構成は、この出願と同じ出願人による特許出願
０７／２１３，４９９号（１９８８年６月２７日出願）
に示されている。この構成は、非常に優れた保護機構を
提供するが、しかしＳＣＲ保護素子のしきい値電圧は非
常に高い。このしきい値電圧は通常７０−８０Ｖ程度で
ある。今日の多くの回路では、７０−８０Ｖのしきい値
では集積回路中の幾つかの素子を保護するには不適当で
あることが明らかにされている。この出願と同じ出願人
による米国特許第４，９３９，６１６号に、入力保護の
しきい値を大きく下げることができる他の入力保護構
造、すなわち低いトリガしきい値を有する入力保護素
子、が示されている。この構造は、シリコン制御整流器
（ＳＣＲ）型の素子であって、そのトリガ機構は保護素
子の一部分を取り囲むＮ−ウエルとＰ型基板との境界部
分におけるアバランシェ導通にある。
【０００５】
【発明が解決しようとする課題】従って、入力保護構造
は存在するものの、現在の入力保護機構において得られ
る過電圧保護性能を大幅に向上させることが可能な入力
保護構造を得ることが、強く望まれている。
は存在するものの、現在の入力保護機構において得られ
る過電圧保護性能を大幅に向上させることが可能な入力
保護構造を得ることが、強く望まれている。
【０００６】
【課題を解決するための手段】本発明において示された
実施例では、空乏制御型分離ステージを有する入力保護
素子を提供する。本発明の一実施例では、空乏制御型分
離抵抗を、隣接するＮ＋拡散領域間にＮウエル拡散によ
って形成する。Ｎ＋拡散領域の一つは入力用ボンディン
グパッドおよび第１の保護素子と電気的に接触してい
る。Ｎ＋拡散領域の他のものは第２の保護素子と保護す
べき内部回路とに電気的に接触している。空乏制御型分
離抵抗は、過電圧状態において、この抵抗を流れる電流
の量を安全なレベルにまで制限するものである。過電圧
状態とは、静電気放電および電源サージを含んでいる。
実施例では、空乏制御型分離ステージを有する入力保護
素子を提供する。本発明の一実施例では、空乏制御型分
離抵抗を、隣接するＮ＋拡散領域間にＮウエル拡散によ
って形成する。Ｎ＋拡散領域の一つは入力用ボンディン
グパッドおよび第１の保護素子と電気的に接触してい
る。Ｎ＋拡散領域の他のものは第２の保護素子と保護す
べき内部回路とに電気的に接触している。空乏制御型分
離抵抗は、過電圧状態において、この抵抗を流れる電流
の量を安全なレベルにまで制限するものである。過電圧
状態とは、静電気放電および電源サージを含んでいる。
【０００７】本発明の他の実施例では、空乏制御型分離
ステージは、空乏制御型分離抵抗との組合せにおいてシ
リコン制御整流器（ＳＣＲ）を第１の保護素子として含
んでいる。ＳＣＲのトリガ機構は、保護素子の一部分を
取り囲む入力用Ｎ＋領域とＰ型基板との境界におけるア
バランシェ導通である。勿論、開示した実施例とは反対
の導電型であっても有効に使用することができる。
ステージは、空乏制御型分離抵抗との組合せにおいてシ
リコン制御整流器（ＳＣＲ）を第１の保護素子として含
んでいる。ＳＣＲのトリガ機構は、保護素子の一部分を
取り囲む入力用Ｎ＋領域とＰ型基板との境界におけるア
バランシェ導通である。勿論、開示した実施例とは反対
の導電型であっても有効に使用することができる。
【０００８】
【実施例】本発明の特徴である新規な構成は請求項に開
示されている。しかしながら、以下に述べる詳細な説明
を添付の図面と関連させて参照する事によって、本発明
それ自身と同様、その他の特徴およびその効果を容易に
理解することが出来る。
示されている。しかしながら、以下に述べる詳細な説明
を添付の図面と関連させて参照する事によって、本発明
それ自身と同様、その他の特徴およびその効果を容易に
理解することが出来る。
【０００９】図１に、第１の放電素子Ｄ１、分離抵抗、
および小型のクランプ素子Ｄ２からなる、従来の２ステ
ージ入力保護回路を示す。内部回路を保護するために、
素子Ｄ２は、ゲートの誘電破壊しきい値よりもいくぶん
低い電圧Ｖ２においてクラップする必要がある。素子Ｄ
２は、静電気放電ＥＳＤが起こっている間、充分な電圧
が分離抵抗に生じて素子Ｄ１が電圧Ｖ１においてオン状
態となるまで、電流を下げ続けなければならない。しか
しながら、進んだ方法では、Ｖ１＝２５Ｖ、Ｖ２＝１５
Ｖ、および分離抵抗値＝１００オームの典型的な値で
は、分離抵抗は２０ｎｓの期間に１００ｍＡまで通電す
る。このことは、第１の保護素子Ｄ１がその完全な能力
を発揮する以前に、抵抗分離に失敗することを意味す
る。
および小型のクランプ素子Ｄ２からなる、従来の２ステ
ージ入力保護回路を示す。内部回路を保護するために、
素子Ｄ２は、ゲートの誘電破壊しきい値よりもいくぶん
低い電圧Ｖ２においてクラップする必要がある。素子Ｄ
２は、静電気放電ＥＳＤが起こっている間、充分な電圧
が分離抵抗に生じて素子Ｄ１が電圧Ｖ１においてオン状
態となるまで、電流を下げ続けなければならない。しか
しながら、進んだ方法では、Ｖ１＝２５Ｖ、Ｖ２＝１５
Ｖ、および分離抵抗値＝１００オームの典型的な値で
は、分離抵抗は２０ｎｓの期間に１００ｍＡまで通電す
る。このことは、第１の保護素子Ｄ１がその完全な能力
を発揮する以前に、抵抗分離に失敗することを意味す
る。
【００１０】図２−５は、Ｎウエル分離抵抗１０を有す
るこの発明の種々の実施例を示す。図２−５に示す全て
の実施例は、半導体基板１２およびこの基板１２中に形
成された低濃度ドーピングＮウエル１４を含んでいる。
図２に示す実施例では、Ｎウエル１４中に高濃度ドーピ
ングＮ＋領域１６および１８が形成され、領域１６は領
域１８と水平方向に間隔を設けて配置されている。領域
１６は入力用ボンディングパッド２０に電気的に接続さ
れている。領域１８は保護すべき回路構体２１に接続さ
れている。
るこの発明の種々の実施例を示す。図２−５に示す全て
の実施例は、半導体基板１２およびこの基板１２中に形
成された低濃度ドーピングＮウエル１４を含んでいる。
図２に示す実施例では、Ｎウエル１４中に高濃度ドーピ
ングＮ＋領域１６および１８が形成され、領域１６は領
域１８と水平方向に間隔を設けて配置されている。領域
１６は入力用ボンディングパッド２０に電気的に接続さ
れている。領域１８は保護すべき回路構体２１に接続さ
れている。
【００１１】図３に示す実施例では、高濃度ドーピング
Ｎ＋領域１６をＮウエル１４中に形成する。高濃度ドー
ピングＮ＋領域１８はＮウエル１４と基板１２間の接点
に形成される。領域１６は入力用ボンディングパッド２
０に電気的に接続されている。領域１８は保護すべき回
路構体２１に接続されている。
Ｎ＋領域１６をＮウエル１４中に形成する。高濃度ドー
ピングＮ＋領域１８はＮウエル１４と基板１２間の接点
に形成される。領域１６は入力用ボンディングパッド２
０に電気的に接続されている。領域１８は保護すべき回
路構体２１に接続されている。
【００１２】図４に示す実施例では、高濃度ドーピング
Ｎ＋領域１６は、Ｎウエル１４と基板１２との接点に形
成される。高濃度ドーピングＮ＋領域１８はＮウエル１
４中に形成される。領域１６は入力用ボンディングパッ
ド２０に電気的に接続される。領域１８は、保護すべき
回路構体２１に接続される。
Ｎ＋領域１６は、Ｎウエル１４と基板１２との接点に形
成される。高濃度ドーピングＮ＋領域１８はＮウエル１
４中に形成される。領域１６は入力用ボンディングパッ
ド２０に電気的に接続される。領域１８は、保護すべき
回路構体２１に接続される。
【００１３】図５に示す実施例では、高濃度ドーピング
Ｎ＋領域１６は、Ｎウエル１４と基板１２との接点に形
成される。高濃度ドーピングＮ＋領域１８もまたＮウエ
ル１４と基板１２との接点に形成される。領域１６は入
力用ボンディングパッド２０に電気的に接続される。領
域１８は、保護すべき回路構体２１に接続される。図２
−５に示す素子において、高濃度ドーピング領域１６お
よび１８間のＮウエル１４における抵抗特性によって、
抵抗が形成される。
Ｎ＋領域１６は、Ｎウエル１４と基板１２との接点に形
成される。高濃度ドーピングＮ＋領域１８もまたＮウエ
ル１４と基板１２との接点に形成される。領域１６は入
力用ボンディングパッド２０に電気的に接続される。領
域１８は、保護すべき回路構体２１に接続される。図２
−５に示す素子において、高濃度ドーピング領域１６お
よび１８間のＮウエル１４における抵抗特性によって、
抵抗が形成される。
【００１４】図２−５に示す各素子はさらに、入力用ボ
ンディングパッド２０と領域１６とに電気的に接続され
た第１の放電素子Ｄ１を含む。一例として、図６に、図
２の素子の入力用ボンディングパッド２０と領域１６と
に電気的に接続された第１の放電素子を示す。さらに第
２の放電素子Ｄ２を領域１８と内部回路２１とに電気的
に接続させても良い。一例として、図７に、第２の放電
素子Ｄ２を含む図６の素子を示す。
ンディングパッド２０と領域１６とに電気的に接続され
た第１の放電素子Ｄ１を含む。一例として、図６に、図
２の素子の入力用ボンディングパッド２０と領域１６と
に電気的に接続された第１の放電素子を示す。さらに第
２の放電素子Ｄ２を領域１８と内部回路２１とに電気的
に接続させても良い。一例として、図７に、第２の放電
素子Ｄ２を含む図６の素子を示す。
【００１５】図８は、第１保護回路Ｄ１と５Ｖにバイア
スされた高濃度ドーピング領域１６とを有する図２の素
子を示す。５Ｖの時点で、Ｎウエル１４中にＮウエルの
空乏端２２が形成され、基板１２中にＰウエル空乏端３
０が形成される。空乏端２２は空乏領域の境界を規定す
る。０−１０Ｖの範囲では、Ｎウエル分離抵抗１０は、
図９に示すように電圧対電流において直線状の傾斜を有
する。１５−２０Ｖの範囲では、Ｎウエル分離抵抗１０
は、電圧Ｖの増加に伴って、電流値を一定にしながら湾
曲し始める。電圧の増加と共にＮウエル分離抵抗１０の
抵抗値が増加するため、およびＮウエル空乏領域が高濃
度ドーピング領域１６の方向に向かって後退するので、
電流値は一定値に留まる。図９に示す結果的な電流対電
圧特性は、速度飽和効果を有する。速度飽和効果によっ
て、ＭＯＳ素子における定電流領域に似た定電流領域が
形成される。しかしながら、ある点では、高濃度ドーピ
ング領域１６および１８間の電場は、Ｎウエル分離抵抗
１０が一定値にスナップバックする臨界点に達する。こ
のこともまた、図９に示されている。なおこの図９で
は、４５Ｖでスナップバック電圧ＶSBに達する。その
後、Ｎウエル分離抵抗１０は、ＮＰＮ素子の如く振る舞
う。Ｎウエル空乏端２２、Ｐウエル空乏端３０、および
図３−５の素子の最終的な電流対電圧特性（図示せず）
は、図２に示す素子のそれと類似している。
スされた高濃度ドーピング領域１６とを有する図２の素
子を示す。５Ｖの時点で、Ｎウエル１４中にＮウエルの
空乏端２２が形成され、基板１２中にＰウエル空乏端３
０が形成される。空乏端２２は空乏領域の境界を規定す
る。０−１０Ｖの範囲では、Ｎウエル分離抵抗１０は、
図９に示すように電圧対電流において直線状の傾斜を有
する。１５−２０Ｖの範囲では、Ｎウエル分離抵抗１０
は、電圧Ｖの増加に伴って、電流値を一定にしながら湾
曲し始める。電圧の増加と共にＮウエル分離抵抗１０の
抵抗値が増加するため、およびＮウエル空乏領域が高濃
度ドーピング領域１６の方向に向かって後退するので、
電流値は一定値に留まる。図９に示す結果的な電流対電
圧特性は、速度飽和効果を有する。速度飽和効果によっ
て、ＭＯＳ素子における定電流領域に似た定電流領域が
形成される。しかしながら、ある点では、高濃度ドーピ
ング領域１６および１８間の電場は、Ｎウエル分離抵抗
１０が一定値にスナップバックする臨界点に達する。こ
のこともまた、図９に示されている。なおこの図９で
は、４５Ｖでスナップバック電圧ＶSBに達する。その
後、Ｎウエル分離抵抗１０は、ＮＰＮ素子の如く振る舞
う。Ｎウエル空乏端２２、Ｐウエル空乏端３０、および
図３−５の素子の最終的な電流対電圧特性（図示せず）
は、図２に示す素子のそれと類似している。
【００１６】スナップバック電圧ＶSBは領域１６と１８
間の距離の関数である。２個の高濃度ドーピング領域間
の距離が近くなると、スナップバック電圧は低くなる。
反対に、２個の高濃度ドーピング領域間の距離が大きく
なると、スナップバック電圧は増加する。例えば、本発
明の一実施例において、領域１６および１８間の距離が
２μｍの場合、１０Ｖのスナップバック電圧が実現され
る。他の実施例では、高濃度ドーピング領域間の距離が
８μｍ場合、４５Ｖのスナップバック電圧が実現され
る。いかなる場合も、スナップバック現象は、第１の保
護素子Ｄ１の活性化以前に発生してはならない。さもな
いと、内部回路２１が損傷される結果となる。
間の距離の関数である。２個の高濃度ドーピング領域間
の距離が近くなると、スナップバック電圧は低くなる。
反対に、２個の高濃度ドーピング領域間の距離が大きく
なると、スナップバック電圧は増加する。例えば、本発
明の一実施例において、領域１６および１８間の距離が
２μｍの場合、１０Ｖのスナップバック電圧が実現され
る。他の実施例では、高濃度ドーピング領域間の距離が
８μｍ場合、４５Ｖのスナップバック電圧が実現され
る。いかなる場合も、スナップバック現象は、第１の保
護素子Ｄ１の活性化以前に発生してはならない。さもな
いと、内部回路２１が損傷される結果となる。
【００１７】図１０は、２５Ｖの静電気放電を受けてい
る図７の回路を示す。Ｎウエル空乏端２２は高濃度ドー
ピング領域１６および１８の廻りに後退している。
る図７の回路を示す。Ｎウエル空乏端２２は高濃度ドー
ピング領域１６および１８の廻りに後退している。
【００１８】本発明の他の実施例において、図１１およ
び１２に示すように、Ｎウエル空乏抵抗は、２ステージ
入力保護回路において第１の保護素子Ｄ１としてのシリ
コン制御整流器ＳＣＲと組み合わせて用いられている。
Ｎウエル分離抵抗１０は、Ｐ型に低濃度ドーピングされ
た半導体基板１２中に形成される。低濃度ドーピングＮ
ウエル１４は基板１２中に形成される。高濃度ドーピン
グされたＮ型領域１６が図１１に示すＮウエル１４中
の、図２に示すＮウエル１４と基板１２との接点に形成
される。図１１および１２において、高濃度ドーピング
されたＮ型領域１８がＮウエル１４中に形成され、この
領域１８は領域１６と水平方向に離れている。高濃度ド
ーピングされたＰ型領域２４を、領域１６の反対側で領
域１８に隣接してＮウエル１４中に形成する。高濃度ド
ーピングされたＮ型領域２６をＮウエル１４とＰ型基板
１２との境界で領域２４に隣接して形成する。高濃度ド
ーピングされたＮ型領域２８をＰ型基板１２中に、領域
２６から離れて形成する。領域１８および２４は入力用
ボンディングパッド２０に電気的に接続されている。領
域１６は第２の保護素子Ｄ２に電気的に接続されてい
る。領域２８はＶSSに電気的に接続されている。
び１２に示すように、Ｎウエル空乏抵抗は、２ステージ
入力保護回路において第１の保護素子Ｄ１としてのシリ
コン制御整流器ＳＣＲと組み合わせて用いられている。
Ｎウエル分離抵抗１０は、Ｐ型に低濃度ドーピングされ
た半導体基板１２中に形成される。低濃度ドーピングＮ
ウエル１４は基板１２中に形成される。高濃度ドーピン
グされたＮ型領域１６が図１１に示すＮウエル１４中
の、図２に示すＮウエル１４と基板１２との接点に形成
される。図１１および１２において、高濃度ドーピング
されたＮ型領域１８がＮウエル１４中に形成され、この
領域１８は領域１６と水平方向に離れている。高濃度ド
ーピングされたＰ型領域２４を、領域１６の反対側で領
域１８に隣接してＮウエル１４中に形成する。高濃度ド
ーピングされたＮ型領域２６をＮウエル１４とＰ型基板
１２との境界で領域２４に隣接して形成する。高濃度ド
ーピングされたＮ型領域２８をＰ型基板１２中に、領域
２６から離れて形成する。領域１８および２４は入力用
ボンディングパッド２０に電気的に接続されている。領
域１６は第２の保護素子Ｄ２に電気的に接続されてい
る。領域２８はＶSSに電気的に接続されている。
【００１９】図１３は、図１１の過電圧保護素子の一配
置方法を示す図であり、図１４は図１２の過電圧保護素
子の一配置方法を示す図である。図１３および１４にお
いて、ボンディングパッド２０は、ドットで示すバイア
スを介してＮ＋領域１８とＰ＋領域２４とに接続されて
いる。空乏制御抵抗の抵抗値は、Ｎ＋領域１６と１８間
の低濃度ドーピングＮウエルの抵抗特性によって決定さ
れる。過電圧保護素子のドーピング領域は、この分野で
周知のマスク法およびイオン注入技術を用いることによ
って、基板１２中に容易に形成することができる。ある
いはまた、固体源からの拡散のような、他のドーピング
技術を用いることも可能である。Ｎウエル１４は、過電
圧保護素子を含む集積回路上にＰ型の電界効果トランジ
スタのためのＮウエルを形成する場合に、それと同時に
形成される。Ｎ＋領域１６、１８、２６および２８は、
集積回路上にＮチャンネルトランジスタを形成するため
のＮチャンネルソースおよびドレインを形成する時点
で、それと同時に形成される。Ｐ＋領域２４は、集積回
路の他の構成要素のためのＰチャンネルトランジスタに
おけるソース・ドレイン形成が実施される時点で、形成
される。Ｐ＋領域２６はＳＣＲの陽極となり、Ｎ＋領域
２８は陰極となる。従って、図２−７および図１１−１
２に示す各実施例は、ＣＭＯＳ製造工程と相補的に両立
するものである。
置方法を示す図であり、図１４は図１２の過電圧保護素
子の一配置方法を示す図である。図１３および１４にお
いて、ボンディングパッド２０は、ドットで示すバイア
スを介してＮ＋領域１８とＰ＋領域２４とに接続されて
いる。空乏制御抵抗の抵抗値は、Ｎ＋領域１６と１８間
の低濃度ドーピングＮウエルの抵抗特性によって決定さ
れる。過電圧保護素子のドーピング領域は、この分野で
周知のマスク法およびイオン注入技術を用いることによ
って、基板１２中に容易に形成することができる。ある
いはまた、固体源からの拡散のような、他のドーピング
技術を用いることも可能である。Ｎウエル１４は、過電
圧保護素子を含む集積回路上にＰ型の電界効果トランジ
スタのためのＮウエルを形成する場合に、それと同時に
形成される。Ｎ＋領域１６、１８、２６および２８は、
集積回路上にＮチャンネルトランジスタを形成するため
のＮチャンネルソースおよびドレインを形成する時点
で、それと同時に形成される。Ｐ＋領域２４は、集積回
路の他の構成要素のためのＰチャンネルトランジスタに
おけるソース・ドレイン形成が実施される時点で、形成
される。Ｐ＋領域２６はＳＣＲの陽極となり、Ｎ＋領域
２８は陰極となる。従って、図２−７および図１１−１
２に示す各実施例は、ＣＭＯＳ製造工程と相補的に両立
するものである。
【００２０】図１５は、図１１および１２に示す過電圧
保護素子の、ボンディングパッド２０と接地間の電流−
電圧特性を示すグラフである。グラフより明らかなよう
に、この過電圧保護素子は２０−３０Ｖの範囲内で電流
を通し始める。
保護素子の、ボンディングパッド２０と接地間の電流−
電圧特性を示すグラフである。グラフより明らかなよう
に、この過電圧保護素子は２０−３０Ｖの範囲内で電流
を通し始める。
【００２１】図１６は図１１の、図１７は図１２の素子
であって、５Ｖの入力電圧時のＮウエル空乏端２２とＰ
ウエル空乏端３０を示している。図１８および図１９は
それぞれ図１６と図１７の素子を示し、２５Ｖの入力電
圧時のＮウエル空乏端２２とＰウエル空乏端３０とを示
している。
であって、５Ｖの入力電圧時のＮウエル空乏端２２とＰ
ウエル空乏端３０を示している。図１８および図１９は
それぞれ図１６と図１７の素子を示し、２５Ｖの入力電
圧時のＮウエル空乏端２２とＰウエル空乏端３０とを示
している。
【００２２】なおここでは、本発明の特定の実施例が開
示されているが、これらは限定的な意味に解釈されるべ
きものではない。例えば、記載された実施例は正の過電
圧状態に対する過電圧保護機構を提供している。ドーピ
ングの極性を変更することによって、反対のドーピング
特性を有する過電圧保護素子を得る事は、明らかにこの
発明の範囲内に入る。さらに記載された実施例は集積回
路と組み合わせて利用されている。本発明はいかなる意
味においても集積回路に限定されるものではなく、個別
の素子に対しても過電圧保護機構を有効に提供する。従
って、添付の請求項の記載事項が、本発明の真の範囲に
入るものとして、このような全ての変更および実施例を
カバーするものである。
示されているが、これらは限定的な意味に解釈されるべ
きものではない。例えば、記載された実施例は正の過電
圧状態に対する過電圧保護機構を提供している。ドーピ
ングの極性を変更することによって、反対のドーピング
特性を有する過電圧保護素子を得る事は、明らかにこの
発明の範囲内に入る。さらに記載された実施例は集積回
路と組み合わせて利用されている。本発明はいかなる意
味においても集積回路に限定されるものではなく、個別
の素子に対しても過電圧保護機構を有効に提供する。従
って、添付の請求項の記載事項が、本発明の真の範囲に
入るものとして、このような全ての変更および実施例を
カバーするものである。
【００２３】以上の説明に関し、さらに以下の項を開示
する。 （１）以下の構成要素からなる、回路構体を過電圧状態
から保護するための空乏制御型分離ステージ素子、第２
の導電型を有する低濃度基板中に形成された第１の導電
型の低濃度ドーピング領域、前記第１の導電型を有する
前記低濃度ドーピング領域中の少なくとも一部分に形成
され、第１の入力ノードに電気的に接続された第１の高
濃度ドーピング領域、前記第１の導電型を有する前記低
濃度ドーピング領域中の少なくとも一部分に形成され、
前記回路構体に電気的に接続された、第２の高濃度ドー
ピング領域、および前記第１および第２の高濃度ドーピ
ング領域間に電気的に接続され、この第１および第２の
高濃度ドーピング領域間の電圧に応答する抵抗値を有す
る抵抗手段。
する。 （１）以下の構成要素からなる、回路構体を過電圧状態
から保護するための空乏制御型分離ステージ素子、第２
の導電型を有する低濃度基板中に形成された第１の導電
型の低濃度ドーピング領域、前記第１の導電型を有する
前記低濃度ドーピング領域中の少なくとも一部分に形成
され、第１の入力ノードに電気的に接続された第１の高
濃度ドーピング領域、前記第１の導電型を有する前記低
濃度ドーピング領域中の少なくとも一部分に形成され、
前記回路構体に電気的に接続された、第２の高濃度ドー
ピング領域、および前記第１および第２の高濃度ドーピ
ング領域間に電気的に接続され、この第１および第２の
高濃度ドーピング領域間の電圧に応答する抵抗値を有す
る抵抗手段。
【００２４】（２）前記第１の高濃度ドーピング領域は
完全に前記低濃度ドーピング領域中に形成されているも
のである、第１項に記載の素子。
完全に前記低濃度ドーピング領域中に形成されているも
のである、第１項に記載の素子。
【００２５】（３）前記第２の高濃度ドーピング領域は
完全に前記低濃度ドーピング領域中に形成されているも
のである、第１項に記載の素子。
完全に前記低濃度ドーピング領域中に形成されているも
のである、第１項に記載の素子。
【００２６】（４）前記第１および第２の高濃度ドーピ
ング領域は完全に前記低濃度ドーピング領域中に形成さ
れているものである、第１項に記載の素子。
ング領域は完全に前記低濃度ドーピング領域中に形成さ
れているものである、第１項に記載の素子。
【００２７】（５）前記第１の高濃度ドーピング領域
は、前記低濃度ドーピング領域および前記基板の接点に
形成されているものである、第１項に記載の素子。
は、前記低濃度ドーピング領域および前記基板の接点に
形成されているものである、第１項に記載の素子。
【００２８】（６）集積回路上に形成された第１項に記
載の素子。
載の素子。
【００２９】（７）前記第１の導電型はＮ型であり、前
記第２の導電型はＰ型である、第１項に記載の素子。
記第２の導電型はＰ型である、第１項に記載の素子。
【００３０】（８）前記第１の入力ノードは集積回路の
ボンディングパッドである、第１項に記載の素子。
ボンディングパッドである、第１項に記載の素子。
【００３１】（９）前記第１の高濃度ドーピング領域に
電気的に接続された第１の放電素子を含む、第１項に記
載の素子。
電気的に接続された第１の放電素子を含む、第１項に記
載の素子。
【００３２】（１０）前記第２の高濃度ドーピング領域
に電気的に接続された第２の放電素子を含む、第１項に
記載の素子。
に電気的に接続された第２の放電素子を含む、第１項に
記載の素子。
【００３３】（１１）以下の構成要素からなる、回路構
体を過電圧状態から保護するための空乏制御型分離ステ
ージ素子、第２の導電型を有する低濃度ドーピング基板
中に形成された第１の導電型の低濃度ドーピング領域、
前記第１の導電型を有する前記低濃度ドーピング領域中
の少なくとも一部分に形成され、前記回路構体に電気的
に接続された第１の高濃度ドーピング領域、前記第１の
導電型を有する前記低濃度ドーピング領域中に形成さ
れ、第１の入力ノードに電気的に接続された、第２の高
濃度ドーピング領域、前記低濃度ドーピング領域と前記
基板との接点に形成され、前記第１の導電型を有する第
３の高濃度ドーピング領域、前記低濃度ドーピング領域
中に形成され、前記第２の導電型を有し、前記第２およ
び第３の高濃度ドーピング領域間に位置し、前記第１の
入力ノードに電気的に接続された第４の高濃度ドーピン
グ領域、前記基板中に形成され、前記第１の導電型を有
し、前記低濃度ドーピング領域から離れている、第５の
高濃度ドーピング領域、および前記第１の高濃度ドーピ
ング領域と前記第２の高濃度ドーピング領域間に電気的
に接続され、この第１および第２の高濃度ドーピング領
域間の電圧に応答した抵抗値を有する抵抗手段。
体を過電圧状態から保護するための空乏制御型分離ステ
ージ素子、第２の導電型を有する低濃度ドーピング基板
中に形成された第１の導電型の低濃度ドーピング領域、
前記第１の導電型を有する前記低濃度ドーピング領域中
の少なくとも一部分に形成され、前記回路構体に電気的
に接続された第１の高濃度ドーピング領域、前記第１の
導電型を有する前記低濃度ドーピング領域中に形成さ
れ、第１の入力ノードに電気的に接続された、第２の高
濃度ドーピング領域、前記低濃度ドーピング領域と前記
基板との接点に形成され、前記第１の導電型を有する第
３の高濃度ドーピング領域、前記低濃度ドーピング領域
中に形成され、前記第２の導電型を有し、前記第２およ
び第３の高濃度ドーピング領域間に位置し、前記第１の
入力ノードに電気的に接続された第４の高濃度ドーピン
グ領域、前記基板中に形成され、前記第１の導電型を有
し、前記低濃度ドーピング領域から離れている、第５の
高濃度ドーピング領域、および前記第１の高濃度ドーピ
ング領域と前記第２の高濃度ドーピング領域間に電気的
に接続され、この第１および第２の高濃度ドーピング領
域間の電圧に応答した抵抗値を有する抵抗手段。
【００３４】（１２）前記第５の高濃度ドーピング領域
は基準電圧に電気的に接続されているものである、第１
１項に記載の素子。
は基準電圧に電気的に接続されているものである、第１
１項に記載の素子。
【００３５】（１３）前記第３、第４および第５の高濃
度ドーピング領域はシリコン制御整流器（ＳＣＲ）を構
成するものである、第１２項に記載の素子。
度ドーピング領域はシリコン制御整流器（ＳＣＲ）を構
成するものである、第１２項に記載の素子。
【００３６】（１４）集積回路上に形成された第１１項
に記載の素子。
に記載の素子。
【００３７】（１５）前記第１の導電型はＮ型であり、
前記第２の導電型はＰ型である、第１１項に記載の素
子。
前記第２の導電型はＰ型である、第１１項に記載の素
子。
【００３８】（１６）前記第一の入力ノードは集積回路
のボンディングパッドである、第１１項に記載の素子。
のボンディングパッドである、第１１項に記載の素子。
【００３９】（１７）以下のステップからなる、過電圧
状態から回路構体を保護するための方法、第２の導電型
を有する低濃度ドーピングの基板中に第１の導電型を有
する低濃度ドーピング領域を形成するステップ、前記低
濃度ドーピング領域の少なくとも一部分中に、第１の導
電型を有し、かつ第１の入力ノードに電気的に接続され
た第１の高濃度ドーピング領域を形成するステップ、お
よび前記低濃度ドーピング領域の少なくとも一部分中
に、第１の導電型を有し、かつ前記回路構体に電気的に
接続された第２の高濃度ドーピング領域を形成するステ
ップ。
状態から回路構体を保護するための方法、第２の導電型
を有する低濃度ドーピングの基板中に第１の導電型を有
する低濃度ドーピング領域を形成するステップ、前記低
濃度ドーピング領域の少なくとも一部分中に、第１の導
電型を有し、かつ第１の入力ノードに電気的に接続され
た第１の高濃度ドーピング領域を形成するステップ、お
よび前記低濃度ドーピング領域の少なくとも一部分中
に、第１の導電型を有し、かつ前記回路構体に電気的に
接続された第２の高濃度ドーピング領域を形成するステ
ップ。
【００４０】（１８）空乏制御型分離ステージを有する
入力保護素子を提供する。本発明の一実施例では、空乏
制御型分離抵抗１０を、Ｎウエル拡散によって隣接する
Ｎ＋領域１６および１８間に形成する。一方のＮ＋拡散
領域１６は入力用ボンディングパッド２０と第１の保護
素子とに電気的に接触する。他のＮ＋拡散領域１８は第
２の保護素子と保護すべき内部回路２１とに電気的に接
触する。過電圧状態の間、空乏制御型分離抵抗は、この
抵抗を流れる電流値を安全な値にまで制限する。本発明
の他の実施例では、空乏制御型分離ステージは、空乏制
御型分離抵抗との組合せにおいて第１の保護素子として
シリコン制御整流器（ＳＣＲ）を含む。
入力保護素子を提供する。本発明の一実施例では、空乏
制御型分離抵抗１０を、Ｎウエル拡散によって隣接する
Ｎ＋領域１６および１８間に形成する。一方のＮ＋拡散
領域１６は入力用ボンディングパッド２０と第１の保護
素子とに電気的に接触する。他のＮ＋拡散領域１８は第
２の保護素子と保護すべき内部回路２１とに電気的に接
触する。過電圧状態の間、空乏制御型分離抵抗は、この
抵抗を流れる電流値を安全な値にまで制限する。本発明
の他の実施例では、空乏制御型分離ステージは、空乏制
御型分離抵抗との組合せにおいて第１の保護素子として
シリコン制御整流器（ＳＣＲ）を含む。
【図１】従来の入力保護回路の概略図。
【図２】本発明の一実施例の概略側面図。
【図３】本発明の他の実施例の概略側面図。
【図４】本発明の更に他の実施例の概略側面図。
【図５】本発明の更に他の実施例の概略側面図。
【図６】第１の放電素子を含む図２の概略側面図。
【図７】第１の放電素子を含む図６の概略側面図。
【図８】低い入力電圧を有する場合の図２の概略側面
図。
図。
【図９】図２に示す素子のスナップバック電圧を示すグ
ラフ。
ラフ。
【図１０】高い入力電圧を有する場合の図２の概略側面
図。
図。
【図１１】本発明の更に他の実施例の概略側面図。
【図１２】本発明の更に他の実施例の概略側面図。
【図１３】図１１に示す実施例の平面図。
【図１４】図１２に示す実施例の平面図。
【図１５】図１１および１２に示す素子のトリガ電圧を
示すグラフ。
示すグラフ。
【図１６】低い入力電圧を有する場合の図１１の概略側
面図。
面図。
【図１７】低い入力電圧を有する場合の図１２の概略側
面図。
面図。
【図１８】高い入力電圧を有する場合の図１１の概略側
面図。
面図。
【図１９】高い入力電圧を有する場合の図１２の概略側
面図。
面図。
１０ 空乏制御型分離抵抗 １２ 基板 １４ 低濃度ドーピング領域 １６ 第１の高濃度ドーピング領域 １８ 第２の高濃度ドーピング領域 ２０ 入力用ボンディングパッド ２１ 内部回路
Claims (2)
- 【請求項１】 以下の構成要素からなる、回路構体を過
電圧状態から保護するための空乏制御型分離ステージ素
子、 第２の導電型を有する低濃度基板中に形成された第１の
導電型の低濃度ドーピング領域、 前記第１の導電型を有する前記低濃度ドーピング領域中
の少なくとも一部分に形成され、第１の入力ノードに電
気的に接続された第１の高濃度ドーピング領域、 前記第１の導電型を有する前記低濃度ドーピング領域中
の少なくとも一部分に形成され、前記回路構体に電気的
に接続された、第２の高濃度ドーピング領域、および前
記第１および第２の高濃度ドーピング領域間に電気的に
接続され、この第１および第２の高濃度ドーピング領域
間の電圧に応答する抵抗値を有する抵抗手段。 - 【請求項２】 以下のステップからなる、過電圧状態か
ら回路構体を保護するための方法、 第２の導電型を有する低濃度の基板中に第１の導電型を
有する低濃度ドーピング領域を形成するステップ、 前記低濃度ドーピング領域の少なくとも一部分中に、第
１の導電型を有し、かつ第１の入力ノードに電気的に接
続された第１の高濃度ドーピング領域を形成するステッ
プ、および前記低濃度ドーピング領域の少なくとも一部
分中に、第１の導電型を有し、かつ前記回路構体に電気
的に接続された第２の高濃度ドーピング領域を形成する
ステップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76773791A | 1991-09-30 | 1991-09-30 | |
| US767737 | 1991-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196634A true JPH06196634A (ja) | 1994-07-15 |
Family
ID=25080405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4262338A Pending JPH06196634A (ja) | 1991-09-30 | 1992-09-30 | 空乏制御型分離ステージ |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5925922A (ja) |
| EP (1) | EP0535536B1 (ja) |
| JP (1) | JPH06196634A (ja) |
| DE (1) | DE69232257T2 (ja) |
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1992
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