JP2000323686A

JP2000323686A - 低下した転送デバイスの漏れを有するｄｒａｍセルおよびその製造方法

Info

Publication number: JP2000323686A
Application number: JP2000116765A
Authority: JP
Inventors: Agahi Fareed; ファリード・アガヒー; Hembree Charles; チャールズ・ヘンブレー; Hoo Herberd; ハーバード・ホー; Shuriinivasan Radika; ラディカ・シュリーニヴァサン
Original assignee: Siemens Corp; International Business Machines Corp
Current assignee: Siemens Corp; International Business Machines Corp
Priority date: 1999-04-19
Filing date: 2000-04-18
Publication date: 2000-11-24
Also published as: TW449911B; CN1283870A; KR20010014761A

Abstract

(57)【要約】（修正有）【課題】ＤＲＡＭセル中のＦＥＴのオフ電流を減少さ
せるとともに、低い程度のソース・ドレイン接合漏れを
維持する製造方法を提供する。【解決手段】ソース領域１３およびドレイン領域１５
を有するシリコン基板１高濃度にホウ素イオン注入し、
基板表面にホウ素集中層２８を形成し、ゲート１８の側
面及びソース・ドレイン部上に酸化物層２９、次いで窒
化物スペーサ３０を形成し、ソース・ドレイン部上をエ
ッチングしてポリシリコン層３６を堆積させ、１０００
℃超のＲＴＯを実施することにより、ゲート１８下の転
送デバイスチャネル部を高濃度に残しソース領域１３、
ドレイン領域１５上部のホウ素イオンをポリシリコン層
３６に拡散させ後にポリシリコン層３６を除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に半導体デバイ
スに関し、さらに詳細には、低下したオフ電流
（Ｉ_off）および低いソース−ドレインの漏れを有する
電界効果トランジスタに関する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）セルは、通常は、転送デバイスおよび
コンデンサを有する。ＤＲＡＭセルがこのように呼ばれ
るのは、連続的に電力が印加されても一時的（数ミリ秒
程度）にしか情報を保持することができないからであ
る。したがって、このセルは、周期的に読み取り、リフ
レッシュしなければならない。記憶時間は、最初は非常
に短いように思われることもあるが、実際には各リフレ
ッシュ・サイクル間に多くのメモリ動作を可能にするの
に十分に長い。コスト・パー・ビット（cost per bi
t）、デバイス密度、および用途の柔軟性（すなわち読
取りおよび書込み双方の動作が可能である）といった利
点により、ＤＲＡＭセルは、今日までで最も広く使用さ
れる半導体メモリの形態となった。

【０００３】一般に、ＤＲＡＭセルの集積回路技術は、
多数の転送デバイスを単一のシリコン基板中に形成する
ことができることに基づく。１つのタイプの転送デバイ
スは、電界効果トランジスタ（ＦＥＴ）である。ＦＥＴ
には主に、金属酸化膜半導体電界効果トランジスタすな
わちＭＯＳＦＥＴ（絶縁ゲートＦＥＴまたはＩＧＦＥＴ
とも呼ばれる）、および接合ゲート（junction gate）
電界効果トランジスタすなわちＪＦＥＴの２つのタイプ
がある。

【０００４】ＦＥＴは、制御ゲートと、基板中に形成さ
れたソースおよびドレインの領域とを有する。ソースお
よびドレインの領域は、従来は、ホウ素などのイオンま
たはドーパントを半導体基板の表面中に注入することに
よって形成される。半導体基板は、通常は、イオン注入
によって形成された多量にドーピングされたｐ＋の浅い
ウェルを含む単結晶シリコンから作成される。制御ゲー
トは、ソース領域とドレイン領域の間の区域の上に堆積
した誘電絶縁体の上に形成される。制御ゲートに電圧が
印加されるにつれて、基板中の可動荷電粒子が、ソース
領域とドレイン領域の間の領域に伝導チャネルを形成す
る。このようにして、ＦＥＴ中で、ソース領域とドレイ
ン領域の間のシリコン領域の表面にチャネルが誘導さ
れ、ソースとドレインの間のチャネル中の電荷のトンネ
リングは、そのチャネルの上に堆積したゲートによって
制御される。チャネルが形成された後は、トランジスタ
は「オン」となり、ソース領域とドレイン領域の間を電
流が流れることができる。

【０００５】ウェハ上に製作される集積回路の数は、年
ごとに激増している。集積回路の製作技法を改良するこ
とによって、各集積回路チップのサイズをうまく最小限
に抑えることができることは既知である。１つの方法
は、ＦＥＴ中のチャネルの長さを短縮するものである。
残念ながら、ＦＥＴ中のチャネルが短くなると重大な欠
点が生じる。

【０００６】こうした欠点の１つは、オフ電流
（Ｉ_off）と呼ばれる、ゲートが閉じているときのゲー
トを介したコンデンサからの電流の漏れを抑制する必要
があることである。電流の漏れは、保存時間の短縮を招
く。ゲートの漏れの制御は、ＤＲＡＭセル中でチャネル
長が短くなるとさらに困難になる。さらに、将来の世代
のＤＲＡＭ製品は、より低い電力およびより長いリフレ
ッシュ・サイクルを必要とする可能性が高い。

【０００７】Ｉ_offを減少させる一般的な方法は、シリ
コン基板中に形成された浅いウェル中のドーパント濃度
を高めることである。ｎチャネルＦＥＴのｐ型ポリシリ
コン・ゲートなど、ゲート電極材料がＦＥＴのゲート電
極として使用される場合には、仕事関数の差が半導体基
板とポリシリコンの間で比較的大きく、しきい値電圧
（Ｖ_t）が降下する。したがって、通常は、チャネル領
域に基板と同じ導電型を有するホウ素などの不純物をイ
オン注入し、しきい値電圧を調節しながら上昇させる。
残念ながら、ウェル中のドーパント濃度を高めることに
より、蓄積ノードの漏れ、電界によって強化される（fi
eld-enhanced）接合の漏れ、およびゲートによって誘起
される（gate-induced）ドレインの漏れは全て悪化す
る。

【０００８】さらに、チャネルが短くなるにつれて、チ
ャネル中の電界は増大する。チャネル中のキャリアの移
動度は、飽和値に達するまで電界の増大とともに高ま
る。電界が連続的に増大する場合には、キャリアの量は
ドレイン付近の領域で増加することになる。この状況は
基板電流を発生させ、寄生バイポーラ接合型トランジス
タをもたらす。

【０００９】

【発明が解決しようとする課題】ＤＲＡＭセル中での従
来のＦＥＴの製作の欠陥から、トランジスタがオフであ
るときのゲートを介したコンデンサからの漏れ電流、な
らびに浅いウェルとソースおよびドレイン双方との間の
接合の漏れを減少させる必要が依然としてあることが分
かる。従来の製作方法の欠点を克服するために、新しい
方法を提供する。本発明の目的は、トランジスタ・デバ
イスのＩ_offを減少させながら、同時に低いソース−ド
レイン接合の漏れを維持する製作方法を提供することで
ある。

【００１０】

【課題を解決するための手段】以上その他の目的を達成
するために、またその目的に鑑みて、本発明は、コンデ
ンサを有するＤＲＡＭセルのための転送デバイスを制作
する方法を提供する。転送デバイスのチャネルは、ドレ
インおよびソースより高いホウ素イオン濃度を有する。
この構成は、しきい値電圧を高め、この方法で製造され
るＤＲＡＭセル中のＩ_offを減少させる。

【００１１】一実施形態では、ＤＲＡＭセルのための転
送デバイスは以下のステップで製作する。最初に、ソー
ス領域、ドレイン領域、およびチャネル領域を有するシ
リコン基板を形成する。次に、シリコン基板中にホウ素
イオンを注入する。注入中にチャネルが最高の用量（do
sage）のホウ素イオンを受け、これによりしきい値電圧
が高くなり、ＤＲＡＭセル中のＩ_offが減少する。

【００１２】別の実施形態では、ＤＲＡＭセルのための
転送デバイスは以下のステップで製作する。最初に、ソ
ース領域およびドレイン領域を有するシリコン基板を形
成する。次に、基板中にホウ素イオンを注入し、この基
板中に表面集中ホウ素部分を形成する。このステップに
続いて、ソース領域およびドレイン領域の上に犠牲層を
形成する。次に、ソース領域およびドレイン領域の少な
くとも一部分からホウ素イオンを除去して、チャネルが
ソース領域およびドレイン領域より高いホウ素イオン濃
度を有するようにし、それによりしきい値電圧を高め、
ＤＲＡＭセル中のＩ_offを減少させる。

【００１３】本発明は、添付の図面と関連して以下の詳
細な説明を読めば最も良く理解できる。通例に従い、図
面の様々なフィーチャは一定の比率にはなっていないこ
とを強調しておく。これに対して、様々なフィーチャの
寸法は、分かりやすくするために任意に延長または短縮
してある。図面には下記の図面が含まれる。

【００１４】

【発明の実施の形態】次に、図面に関連して本発明を説
明する。同じ番号は全ての図で同じエレメントを指すも
のとする。これらの図は、限定ではなく例示のためのも
のであり、本発明の方法の説明を容易にするために含め
たものである。

【００１５】トレンチ・コンデンサ（図１に示す）およ
び積層型コンデンサ（図２に示す）という、基本的な２
つの非平面型コンデンサ設計が現在使用されている。従
来のトレンチ・コンデンサＤＲＡＭセルでは、電荷は主
に垂直方向に蓄積される。図１のＤＲＡＭセルは、ｎウ
ェル１０およびｐウェル１１を有するシリコン基板１
と、ｐウェル中に形成された電界効果トランジスタ（Ｆ
ＥＴ）１２と、トレンチ型蓄積コンデンサ（storage ca
pacitor）２０と、埋込みストラップ２２とを含む。Ｆ
ＥＴ１２は、ソース１４、ドレイン１６、ゲート１８、
および通常はゲート１８と隣接してその下に堆積するチ
ャネル１９を含む。トレンチ型蓄積コンデンサ２０は、
埋込みストラップ２２によってＦＥＴ１２に電気的に接
続される。

【００１６】積層型コンデンサは、図２に示すように水
平方向に電荷を蓄積する。図２に示すＤＲＡＭセルは、
シリコン基板１と、シリコン基板中に形成された、ソー
ス１４、ドレイン１６、ゲート１８、およびゲートの下
に堆積したチャネル１９を有するＦＥＴ１２とを含む。
積層型コンデンサ４は、上側導電層５、絶縁層６、下側
導電層７、誘電体層８、および絶縁フィルム９を含む。

【００１７】図１および図２には単一のＤＲＡＭセルし
か示していないが、通常は複数のＤＲＡＭセルが形成さ
れることを当業者なら理解するであろう。さらに、本発
明は、トレンチ型コンデンサ２０および積層型コンデン
サ４のどちらの製作にも使用することができる。

【００１８】転送デバイス（すなわちＦＥＴ）のチャネ
ル１９を多量にドーピングすることにより、しきい値電
圧が高くなることが分かっている。さらに、ソースおよ
びドレインの領域中のホウ素濃度が低下すると、埋込み
ストラップを取り囲む接合の漏れが減少することによ
り、トランジスタがオフであるときの蓄積コンデンサか
らの漏れ電流（Ｉ_off）が減少することも分かってい
る。図３に示すように、本発明の方法は、ソース前駆領
域１３（ソース領域）およびドレイン前駆領域１５（ド
レイン領域）を有するシリコン基板を提供することから
開始する。

【００１９】第１の実施形態では、ゲート１８のフィー
チャを有するマスク２４を、図４に示すように、ソース
領域１３およびドレイン領域１５の上に形成する。この
実施形態では、ホウ素イオンは、最終的にゲート１８が
残る箇所にのみ注入される。マスク２４は、ホウ素イオ
ン注入の少なくとも一部分を遮蔽し、後述のように注入
をソース領域１３およびドレイン領域１５に限定する。
マスク２４は、本発明では重要ではない当技術分野で周
知の技法を使用して形成される。ゲート１８がポジ型レ
ジストによって形成される場合には、マスク２４はネガ
型レジストであることが好ましい。あるいは、ゲート１
８がネガ型レジストによって形成される場合には、マス
ク２４はポジ型レジストであることが好ましい。

【００２０】マスク２４の形成に続いて、基板１の表面
は、図５に示すように、好ましくは１〜２０ｋｅＶおよ
び１〜１０×１０¹²／ｃｍ²の密度でホウ素（Ｂ）イオ
ン注入を受ける。ホウ素イオンの注入は、基板１の、最
終的にはゲート１８が存在することになるソース領域１
３とドレイン領域１５の間の部分に、浅いウェル２６を
生成する。このステップでは、ホウ素イオンは少なくと
も部分的には埋込みストラップ２２の区域に注入しない
ように遮蔽され、それにより埋込みストラップの接合の
漏れが減少する。イオン注入に続いて、従来のＤＲＡＭ
工程段階を実施し、完全なＤＲＡＭセルを得る。

【００２１】次に、本発明の第２の実施形態について述
べる。最初に、図３に示すように、ソース領域１３およ
びドレイン領域１５を有するシリコン基板１を設ける。
次に、図６に示すように、基板１の表面が、好ましくは
１〜２０ｋｅＶおよび１〜１０×１０¹²／ｃｍ²の密度
でホウ素イオン注入を受ける。このイオン注入は、図７
に示すように、基板１の表面に浅い集中ホウ素部分２８
を生成する。

【００２２】図８に示すように、この方法の次のステッ
プは、シリコン基板１上のソース領域１３とドレイン領
域１５の間にゲート１８を形成することである。ゲート
１８は、当技術分野で従来既知の方法を使用して形成さ
れるが、これは本発明では重要ではない。

【００２３】次に、図９に示すように、ゲート１８の側
壁に沿って、また集中ホウ素領域２８の一部分でもある
基板１のソースおよびドレインの領域の上の表面上で、
酸化物層２９を成長させる。次に、酸化物層２９上に窒
化物スペーサ３０を形成する。窒化物スペーサ３０は、
化学的気相成長法（ＣＶＤ）とそれに続くドライ・エッ
チングなど、従来の方法を使用して形成する。

【００２４】次に、マスク・プロセスを実行し、外側支
持回路（support circuit）を覆いながらＤＲＡＭアレ
イを露出させる、または開放する。ブロック・レベル・
マスク（図示せず）は、レジストを塗布したり、フォト
リソグラフィによってレジスト・パターンを形成したり
するなど、従来の技法を使用して外側支持回路上に形成
する。ただし、ブロック・レベル・マスクは、ＤＲＡＭ
アレイ上には形成しない。次に、酸化物層２９の、窒化
物スペーサ３０の下にない部分を、エッチング、好まし
くは化学的下流エッチング（chemical down-stream etc
hing）（ＣＤＥ）または反応性イオン・エッチング（Ｒ
ＩＥ）によって除去する。図１０に示すように、このエ
ッチング・ステップにより、基板１の集中ホウ素部分２
８のソース領域１３およびドレイン領域１５の上に、露
出部分１３ａおよび１５ａがそれぞれ生じる。このエッ
チング・ステップの後で、ブロック・レベル・マスクを
除去する。

【００２５】次に、図１１に示すように、露出部分１３
ａおよび１５ａ上に犠牲層３４を形成する。犠牲酸化物
層３４は、ポリシリコンまたは酸化物であることが好ま
しい。次いで、１０００℃超の急速熱酸化（rapid ther
mal oxidation）（ＲＴＯ）を実施する。ＲＴＯによ
り、図１２に示すように、注入されたホウ素イオンは、
ソースおよびドレインの領域の上の集中ホウ素部分２８
から犠牲酸化物層３４中に押しやられる。このステップ
はゲート１８を形成した後で行われるので、チャネル領
域は一般に影響を受けない。

【００２６】図１３に示す好ましい実施形態では、犠牲
層３４を形成する前に、約５０から１００の薄いポリ
シリコン層３６を、ソース領域１３、ドレイン領域１
５、ゲート１８、および窒化物スペーサ３０上に堆積さ
せる。次いで、ポリシリコン層３６が１０００℃超のＲ
ＴＯを受け、ホウ素イオンが、ソースおよびドレインの
領域の上の集中ホウ素部分２８からポリシリコン層３６
中に外方拡散（outdiffuse）する。次いで、好ましくは
ＨＦエッチングなどのウェット・エッチング・プロセス
によって、ポリシリコン層３６を除去する。

【００２７】ホウ素イオンの外方拡散の後で、上述のよ
うに、通常のＤＲＡＭ処理を続行する。犠牲層３４は、
後続のリンイオンを注入するステップ中にスクリーン酸
化物層として使用されることが好ましい。このステップ
は、通常のＤＲＡＭの製作で従来通り実行される。

【００２８】以下の例は、本発明の全体的な性質をより
明確に説明するために含めたものである。これらの例は
本発明を例示するものであり、制限するものではない。

【００２９】

【実施例】実施例１ＮＦＥＴ中で、１０ｋｅＶのエネルギーで５．５×１０
¹²／ｃｍ²および４．０×１０¹²／ｃｍ²のホウ素イオン
注入を実施した。これらの注入の浅いホウ素のプロフィ
ルを図１４に示す。図１５は、５．５×１０¹²／ｃｍ²
および４．０×１０¹²／ｃｍ²の２通りの異なる浅いｐ
ウェルの注入量についての、ＮＦＥＴのソースおよびド
レイン区域の電流の漏れ（Ｉ_leak）を示すグラフであ
る。図１５に示すように、漏れは基板表面付近のホウ素
濃度に強く依存する。ホウ素イオンの用量が３０パーセ
ント低下すると、その区域の漏れは１桁以上減少する。

【００３０】実施例２図１６には、１０ｋｅＶのエネルギーで、浅いウェルの
ホウ素注入量を１４．５×１０¹²／ｃｍ²として、ＮＦ
ＥＴの３つの領域でシミュレートしたホウ素のプロフィ
ルを示してある。このシミュレーションは、ＴＳＵＰＲ
ＥＭ−４を使用して実施した。ソースおよびドレインの
領域、少量ドーピングしたドレイン（ＬＤＤ）領域、な
らびにチャネル領域に対応する３組のグラフがある。ホ
ウ素イオン濃度が、ゲート酸化物の最上部からシリコン
基板中への距離の関数として示してある。グラフの各組
は、犠牲層の外方拡散プロセスがある場合とない場合の
ホウ素のプロフィルを示す２つの曲線からなる。

【００３１】ホウ素イオンの犠牲層中への外方拡散の影
響は、ホウ素濃度が外方拡散のないプロセスと比べて表
面付近で３分の１に低下する、下２つのグラフに示すよ
うに明らかである。ＬＤＤ領域中のホウ素が抽出される
ことも明らかであるが、そのレベルははるかに低い。チ
ャネル領域では、ホウ素が犠牲層中に外方拡散した後、
ホウ素のプロフィルはほとんど変わらない。これらの結
果は、犠牲層中へのホウ素の外方拡散が、チャネル領域
中のホウ素濃度がソースおよびドレインの領域中より高
いという要件を満たすことを示す。

【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３３】（１）コンデンサ、しきい値電圧、および
オフ電流を有するＤＲＡＭセルのための転送デバイスを
製作する方法であって、（ａ）ソース領域、ドレイン領
域、およびチャネル領域を有するシリコン基板を形成す
るステップと、（ｂ）シリコン基板中にホウ素イオンを
注入するステップとを含み、前記注入ステップが、チャ
ネル領域に最高のホウ素イオン濃度をもたらし、それに
よりしきい値電圧を高め、ＤＲＡＭセルのオフ電流を減
少させる方法。（２）コンデンサが、トレンチ・コンデンサおよび積層
型コンデンサの一方である、上記（１）に記載の方法。（３）ＤＲＡＭセルが埋込みストラップを有し、コンデ
ンサがトレンチ・コンデンサであり、コンデンサが埋込
みストラップによって転送デバイスに電気的に接続され
る、上記（１）に記載の方法。（４）ステップ（ｂ）の前に、ソース領域およびドレイ
ン領域の上にマスクを形成するステップをさらに含む、
上記（１）に記載の方法。（５）前記注入ステップが、１ｋｅＶから２０ｋｅＶ
で、１×１０¹²／ｃｍ²から１０×１０¹²／ｃｍ²のホウ
素イオンを注入することを含む、上記（１）に記載の方
法。（６）コンデンサ、支持回路、しきい値電圧、およびオ
フ電流を有するＤＲＡＭセルのための、ソース、ドレイ
ン、ゲート、およびチャネルを有する転送デバイスを制
作する方法であって、（ａ）ソース領域およびドレイン
領域を有するシリコン基板を形成するステップと、
（ｂ）基板にホウ素イオンを注入して、前記基板中に表
面集中ホウ素部分を形成するステップと、（ｃ）ソース
領域およびドレイン領域の上に犠牲層を形成するステッ
プと、（ｄ）ソース領域およびドレイン領域の少なくと
も一部分からホウ素イオンを除去して、チャネルがソー
ス領域およびドレイン領域より高いホウ素イオン濃度を
有するようにし、それによりしきい値電圧を高め、ＤＲ
ＡＭセル中のオフ電流を減少させるステップとを含む方
法。（７）コンデンサが、トレンチ・コンデンサおよび積層
型コンデンサの一方である、上記（６）に記載の方法。（８）ＤＲＡＭセルが埋込みストラップを有し、コンデ
ンサがトレンチ・コンデンサであり、コンデンサが埋込
みストラップによって転送デバイスに電気的に接続され
る、上記（６）に記載の方法。（９）前記注入ステップが、１ｋｅＶから２０ｋｅＶ
で、１×１０¹²／ｃｍ²から１０×１０¹²／ｃｍ²のホウ
素イオンを注入することを含む、上記（６）に記載の方
法。（１０）ステップ（ｂ）とステップ（ｃ）の間に、側壁
を有するゲートを基板上に形成するステップ（ｂ１）を
さらに含む、上記（６）に記載の方法。（１１）ゲートを形成するステップ（ｂ１）とステップ
（ｃ）の間に、（ｉ）ゲートの側壁上に酸化物層を形成
するステップと、（ｉｉ）酸化物層上に窒化物層を形成
するステップと、（ｉｉｉ）転送デバイスを開放したま
ま残して、支持回路上にブロック・レベル・マスクを形
成するステップと、（ｉｖ）酸化物層の露出部分を除去
し、基板の露出部分を露出させるステップとをさらに含
む、上記（１０）に記載の方法。（１２）ステップ（ｄ）が、ソース領域およびドレイン
領域と隣接する集中ホウ素部分から犠牲層中にホウ素イ
オンを外方拡散させることを含む、上記（６）に記載の
方法。（１３）犠牲層がポリシリコンである、上記（６）に記
載の方法。（１４）犠牲層が酸化物である、上記（６）に記載の方
法。（１５）ステップ（ｉｉ）で、ホウ素イオンが急速熱酸
化によって外方拡散する、上記（１２）に記載の方法。（１６）転送デバイス、しきい値電圧、およびオフ電流
を含むＤＲＡＭセルであって、転送デバイスが、ホウ素
イオン濃度をそれぞれ有するソースおよびドレインと、
ゲートと、このゲートと隣接して配設された、ドレイン
およびソースのホウ素イオン濃度より高いホウ素イオン
濃度を有し、それによりしきい値電圧を高め、ＤＲＡＭ
セル中のオフ電流を減少させるチャネルとを含む、ＤＲ
ＡＭセル。（１７）コンデンサをさらに含む、上記（１６）に記載
のＤＲＡＭセル。（１８）コンデンサが、積層型コンデンサおよびトレン
チ・コンデンサの一方である、上記（１７）に記載のＤ
ＲＡＭセル。（１９）コンデンサおよび埋込みストラップをさらに含
む、上記（１６）に記載のＤＲＡＭセル。（２０）コンデンサがトレンチ・コンデンサであり、埋
込みストラップによって転送デバイスに電気的に接続さ
れる、上記（１９）に記載のＤＲＡＭセル。

【図面の簡単な説明】

【図１】トレンチ・コンデンサに電気的に接続されたＦ
ＥＴを示す概略図である。

【図２】積層型コンデンサに電気的に接続されたＦＥＴ
を示す概略図である。

【図３】先行ソース領域および先行ドレイン領域を有す
るシリコン基板を示す概略図である。

【図４】基板上の一部にマスクが形成された、図３のシ
リコン基板を示す概略図である。

【図５】ホウ素イオン注入を受ける、図４のシリコン基
板を示す概略図である。

【図６】ホウ素イオン注入を受ける、図３のシリコン基
板を示す概略図である。

【図７】集中ホウ素領域を有する、図６のシリコン基板
を示す概略図である。

【図８】基板上の一部にゲートが形成された、図７のシ
リコン基板を示す概略図である。

【図９】酸化物層および窒化物側壁を有する、図８のシ
リコン基板を示す概略図である。

【図１０】露出したシリコン部分を有する、図９のシリ
コン基板を示す概略図である。

【図１１】基板上の一部に犠牲層が形成された、図１０
のシリコン基板を示す概略図である。

【図１２】集中ホウ素領域の一部分が犠牲層中に外方拡
散した、図１１のシリコン基板を示す概略図である。

【図１３】基板上にポリシリコン層が形成された、図１
０のシリコン基板を示す概略図である。

【図１４】２通りの異なるホウ素イオン注入の後の、Ｎ
ＦＥＴ中の浅いホウ素のプロフィルを示す概略図であ
る。

【図１５】２通りの異なる浅いホウ素イオン注入につい
てのＮＦＥＴのソースおよびドレインの区域の漏れを示
す概略図である。

【図１６】犠牲層を使用した場合および使用しない場合
のＮＦＥＴデバイスの３つの領域のホウ素のプロフィル
を示す概略図である。

【符号の説明】

１シリコン基板１３ソース領域１５ドレイン領域１８ゲート２８集中ホウ素部分２９酸化物層３０窒化物スペーサ３４犠牲層

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフトＳＩＥＭＥＮＳＡＫＴＩＥＮＧＥＳＥＬＬＳＣＨＡＦＴドイツ連邦共和国、80333 ミュンヘン、ヴィッテルズバッハ・プラッツ２ (72)発明者ファリード・アガヒーアメリカ合衆国78730 テキサス州オースチンチャイナガーデン・ドライブ 4928 (72)発明者チャールズ・ヘンブレーアメリカ合衆国87111 ニューメキシコ州アルブケルケラ・ビスタ・グランデ・ノースイースト 11601 (72)発明者ハーバード・ホーアメリカ合衆国12534 ニューヨーク州ニュー・ウィンザーラディー・ロード 12 (72)発明者ラディカ・シュリーニヴァサンアメリカ合衆国07430 ニュージャージー州マフワデビドソン・コート 18

Claims

【特許請求の範囲】

【請求項１】コンデンサ、しきい値電圧、およびオフ電
流を有するＤＲＡＭセルのための転送デバイスを製作す
る方法であって、（ａ）ソース領域、ドレイン領域、およびチャネル領域
を有するシリコン基板を形成するステップと、（ｂ）シリコン基板中にホウ素イオンを注入するステッ
プとを含み、前記注入ステップが、チャネル領域に最高
のホウ素イオン濃度をもたらし、それによりしきい値電
圧を高め、ＤＲＡＭセルのオフ電流を減少させる方法。
【請求項２】コンデンサが、トレンチ・コンデンサおよ
び積層型コンデンサの一方である、請求項１に記載の方
法。
【請求項３】ＤＲＡＭセルが埋込みストラップを有し、
コンデンサがトレンチ・コンデンサであり、コンデンサ
が埋込みストラップによって転送デバイスに電気的に接
続される、請求項１に記載の方法。
【請求項４】ステップ（ｂ）の前に、ソース領域および
ドレイン領域の上にマスクを形成するステップをさらに
含む、請求項１に記載の方法。
【請求項５】前記注入ステップが、１ｋｅＶから２０ｋ
ｅＶで、１×１０¹²／ｃｍ²から１０×１０¹²／ｃｍ²の
ホウ素イオンを注入することを含む、請求項１に記載の
方法。
【請求項６】コンデンサ、支持回路、しきい値電圧、お
よびオフ電流を有するＤＲＡＭセルのための、ソース、
ドレイン、ゲート、およびチャネルを有する転送デバイ
スを制作する方法であって、（ａ）ソース領域およびドレイン領域を有するシリコン
基板を形成するステップと、（ｂ）基板にホウ素イオンを注入して、前記基板中に表
面集中ホウ素部分を形成するステップと、（ｃ）ソース領域およびドレイン領域の上に犠牲層を形
成するステップと、（ｄ）ソース領域およびドレイン領域の少なくとも一部
分からホウ素イオンを除去して、チャネルがソース領域
およびドレイン領域より高いホウ素イオン濃度を有する
ようにし、それによりしきい値電圧を高め、ＤＲＡＭセ
ル中のオフ電流を減少させるステップとを含む方法。
【請求項７】コンデンサが、トレンチ・コンデンサおよ
び積層型コンデンサの一方である、請求項６に記載の方
法。
【請求項８】ＤＲＡＭセルが埋込みストラップを有し、
コンデンサがトレンチ・コンデンサであり、コンデンサ
が埋込みストラップによって転送デバイスに電気的に接
続される、請求項６に記載の方法。
【請求項９】前記注入ステップが、１ｋｅＶから２０ｋ
ｅＶで、１×１０¹²／ｃｍ²から１０×１０¹²／ｃｍ²の
ホウ素イオンを注入することを含む、請求項６に記載の
方法。
【請求項１０】ステップ（ｂ）とステップ（ｃ）の間
に、側壁を有するゲートを基板上に形成するステップ
（ｂ１）をさらに含む、請求項６に記載の方法。
【請求項１１】ゲートを形成するステップ（ｂ１）とス
テップ（ｃ）の間に、（ｉ）ゲートの側壁上に酸化物層を形成するステップ
と、（ｉｉ）酸化物層上に窒化物層を形成するステップと、（ｉｉｉ）転送デバイスを開放したまま残して、支持回
路上にブロック・レベル・マスクを形成するステップ
と、（ｉｖ）酸化物層の露出部分を除去し、基板の露出部分
を露出させるステップとをさらに含む、請求項１０に記
載の方法。
【請求項１２】ステップ（ｄ）が、ソース領域およびド
レイン領域と隣接する集中ホウ素部分から犠牲層中にホ
ウ素イオンを外方拡散させることを含む、請求項６に記
載の方法。
【請求項１３】犠牲層がポリシリコンである、請求項６
に記載の方法。
【請求項１４】犠牲層が酸化物である、請求項６に記載
の方法。
【請求項１５】ステップ（ｉｉ）で、ホウ素イオンが急
速熱酸化によって外方拡散する、請求項１２に記載の方
法。
【請求項１６】転送デバイス、しきい値電圧、およびオ
フ電流を含むＤＲＡＭセルであって、転送デバイスが、
ホウ素イオン濃度をそれぞれ有するソースおよびドレイ
ンと、ゲートと、このゲートと隣接して配設された、ド
レインおよびソースのホウ素イオン濃度より高いホウ素
イオン濃度を有し、それによりしきい値電圧を高め、Ｄ
ＲＡＭセル中のオフ電流を減少させるチャネルとを含
む、ＤＲＡＭセル。
【請求項１７】コンデンサをさらに含む、請求項１６に
記載のＤＲＡＭセル。
【請求項１８】コンデンサが、積層型コンデンサおよび
トレンチ・コンデンサの一方である、請求項１７に記載
のＤＲＡＭセル。
【請求項１９】コンデンサおよび埋込みストラップをさ
らに含む、請求項１６に記載のＤＲＡＭセル。
【請求項２０】コンデンサがトレンチ・コンデンサであ
り、埋込みストラップによって転送デバイスに電気的に
接続される、請求項１９に記載のＤＲＡＭセル。