JP2000323701A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 従来、半導体装置の高機能化に伴いシリコン
基板上に形成する回路素子の高集積化が進められてきた
が、シリコン基板の一方の面にしか回路素子を形成して
いなかった。このことは、シリコン基板上に形成する回
路素子を設計する上で制約を受けてしまうという課題を
有していた。 【解決手段】 本発明では、シリコン基板の両面に回路
素子を有し、回路素子がスルーホール内部に形成した導
電膜を介して電気的に導通している半導体装置を得るこ
とができ、この構造とすることで従来の半導体装置の大
きさで約２倍の回路素子を形成することができ、高集積
化が可能となる。
基板上に形成する回路素子の高集積化が進められてきた
が、シリコン基板の一方の面にしか回路素子を形成して
いなかった。このことは、シリコン基板上に形成する回
路素子を設計する上で制約を受けてしまうという課題を
有していた。 【解決手段】 本発明では、シリコン基板の両面に回路
素子を有し、回路素子がスルーホール内部に形成した導
電膜を介して電気的に導通している半導体装置を得るこ
とができ、この構造とすることで従来の半導体装置の大
きさで約２倍の回路素子を形成することができ、高集積
化が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】以下、図面を用いて従来技術の一例を説
明する。図１４は従来例の半導体装置を示す断面図であ
る。図１４に記載するようにシリコン基板１の一方の面
にのみ回路素子２が形成されている構造となっている。
明する。図１４は従来例の半導体装置を示す断面図であ
る。図１４に記載するようにシリコン基板１の一方の面
にのみ回路素子２が形成されている構造となっている。
【０００３】また、上記半導体装置を基板などに実装す
る場合は、図１５に示すようにシリコン基板１上に形成
した回路素子２の端子上に突起電極５を設け、突起電極
５と基板１１上に設けた配線８とを導電接着剤やハンダ
などの接続材料６を介して接続し、半導体装置と基板１
１との間に封止樹脂７を流し込み、硬化させている。
る場合は、図１５に示すようにシリコン基板１上に形成
した回路素子２の端子上に突起電極５を設け、突起電極
５と基板１１上に設けた配線８とを導電接着剤やハンダ
などの接続材料６を介して接続し、半導体装置と基板１
１との間に封止樹脂７を流し込み、硬化させている。
【０００４】
【発明が解決しようとする課題】前述した半導体装置に
は以下に記載するような問題点がある。半導体装置の高
機能化に伴いシリコン基板上に形成する回路素子の高集
積化が進められてきたが、シリコン基板の一方の面にし
か回路素子を形成していなかった。このことは、シリコ
ン基板上に形成する回路素子を設計する上で制約を受け
てしまう。
は以下に記載するような問題点がある。半導体装置の高
機能化に伴いシリコン基板上に形成する回路素子の高集
積化が進められてきたが、シリコン基板の一方の面にし
か回路素子を形成していなかった。このことは、シリコ
ン基板上に形成する回路素子を設計する上で制約を受け
てしまう。
【０００５】半導体装置の高機能化には回路素子の形成
する面積を大きくする必要があり、従来のシリコン基板
の一方の面にしか回路素子を形成しない構造では、半導
体装置を大きくしなければならなかった。半導体装置が
大きくなるということは、当然、１枚のシリコンウエハ
ーからの取り個数が少なく、コストが高くなることにな
り、半導体装置を基板に実装する際の面積も大きくなっ
てしまう。半導体装置の実装面積が大きいということ
は、配線を形成した基板との熱膨張係数差により受ける
応力が大きくなり、その応力により断線が発生し半導体
装置の不良が発生しやすくなる。
する面積を大きくする必要があり、従来のシリコン基板
の一方の面にしか回路素子を形成しない構造では、半導
体装置を大きくしなければならなかった。半導体装置が
大きくなるということは、当然、１枚のシリコンウエハ
ーからの取り個数が少なく、コストが高くなることにな
り、半導体装置を基板に実装する際の面積も大きくなっ
てしまう。半導体装置の実装面積が大きいということ
は、配線を形成した基板との熱膨張係数差により受ける
応力が大きくなり、その応力により断線が発生し半導体
装置の不良が発生しやすくなる。
【０００６】本発明の目的は、上記課題を解決して、よ
りコンパクトで、かつ高集積化を可能とする半導体装置
およびその製造方法を提供することにある。
りコンパクトで、かつ高集積化を可能とする半導体装置
およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明における半導体装置およびその製造方法
は、下記記載の構成と製造方法を採用する。
めに、本発明における半導体装置およびその製造方法
は、下記記載の構成と製造方法を採用する。
【０００８】本発明の半導体装置は、シリコン基板の上
下両面に回路素子を有し、上面の回路素子と下面の回路
素子とを導通させるためのスルーホールを有し、スルー
ホール内部に導電膜を有することを特徴としている。
下両面に回路素子を有し、上面の回路素子と下面の回路
素子とを導通させるためのスルーホールを有し、スルー
ホール内部に導電膜を有することを特徴としている。
【０００９】本発明の積載型半導体装置は、シリコン基
板の上下両面に回路素子を有し、上面の回路素子と下面
の回路素子とを導通させるためのスルーホールを有し、
スルーホール内部に導電膜を有する半導体装置を複数有
し、一つあるいは複数の半導体装置は回路素子上に突起
電極を備え、一つの半導体装置の突起電極と他の半導体
装置の回路素子が接続材料で接続されていることを特徴
としている。
板の上下両面に回路素子を有し、上面の回路素子と下面
の回路素子とを導通させるためのスルーホールを有し、
スルーホール内部に導電膜を有する半導体装置を複数有
し、一つあるいは複数の半導体装置は回路素子上に突起
電極を備え、一つの半導体装置の突起電極と他の半導体
装置の回路素子が接続材料で接続されていることを特徴
としている。
【００１０】さらに、半導体装置と半導体装置との間の
隙間に封止樹脂を有することを特徴としている。
隙間に封止樹脂を有することを特徴としている。
【００１１】本発明の半導体パッケージは、突起電極を
有する半導体装置を配線基板上に搭載する半導体パッケ
ージであって、この配線基板は主にシリコンから形成さ
れ、この配線基板の上面には半導体装置の突起電極と接
続するための配線と、配線基板の下面には外部接続端子
と接続するための配線とを有し、かつこの配線基板は上
面の配線と下面の配線とを導通させるためのスルーホー
ルと、配線を保護するための保護膜とを備え、半導体装
置上に形成した突起電極と配線基板の配線とを接続材料
で接続し、半導体装置と配線基板との間を封止樹脂で封
止していることを特徴としている。
有する半導体装置を配線基板上に搭載する半導体パッケ
ージであって、この配線基板は主にシリコンから形成さ
れ、この配線基板の上面には半導体装置の突起電極と接
続するための配線と、配線基板の下面には外部接続端子
と接続するための配線とを有し、かつこの配線基板は上
面の配線と下面の配線とを導通させるためのスルーホー
ルと、配線を保護するための保護膜とを備え、半導体装
置上に形成した突起電極と配線基板の配線とを接続材料
で接続し、半導体装置と配線基板との間を封止樹脂で封
止していることを特徴としている。
【００１２】本発明の半導体装置の製造方法は、シリコ
ン基板の上下両面に回路素子を形成する回路素子形成工
程と、上下両面の回路素子同士を接続するためのスルー
ホールを形成するための穴あけ加工工程と、穴あけ加工
工程で設けられたスルーホールの内側に導電膜を形成す
る導電膜形成工程とを有することを特徴としている。
ン基板の上下両面に回路素子を形成する回路素子形成工
程と、上下両面の回路素子同士を接続するためのスルー
ホールを形成するための穴あけ加工工程と、穴あけ加工
工程で設けられたスルーホールの内側に導電膜を形成す
る導電膜形成工程とを有することを特徴としている。
【００１３】本発明の積載型半導体装置の製造方法は、
回路素子形成工程と、穴あけ加工工程と、導電膜形成工
程とで形成された半導体装置を複数用い、これら半導体
装置の上下両面の一方あるいは両方の回路素子上に突起
電極を設ける突起電極形成工程と、突起電極と回路素子
とを接続材料で接続し、複数の半導体装置を積載する積
載工程と、半導体装置間に封止樹脂を設置する封止工程
とを有することを特徴としている。
回路素子形成工程と、穴あけ加工工程と、導電膜形成工
程とで形成された半導体装置を複数用い、これら半導体
装置の上下両面の一方あるいは両方の回路素子上に突起
電極を設ける突起電極形成工程と、突起電極と回路素子
とを接続材料で接続し、複数の半導体装置を積載する積
載工程と、半導体装置間に封止樹脂を設置する封止工程
とを有することを特徴としている。
【００１４】本発明の半導体パッケージの製造方法は、
主にシリコンからなるシリコン基板の上下両面に配線を
形成するためのパターン化工程と、シリコン基板の上下
両面の配線同士を接続するためのスルーホールを形成す
る穴あけ加工工程と、スルーホールの内側に導電膜を設
ける導電膜形成工程と、配線を保護する保護膜を配線上
に形成する保護膜形成工程と、配線と半導体装置の突起
電極とを接続材料で固定するボンディング工程と、半導
体装置とシリコン基板間に封止樹脂を設置する封止工程
とを有することを特徴としている。
主にシリコンからなるシリコン基板の上下両面に配線を
形成するためのパターン化工程と、シリコン基板の上下
両面の配線同士を接続するためのスルーホールを形成す
る穴あけ加工工程と、スルーホールの内側に導電膜を設
ける導電膜形成工程と、配線を保護する保護膜を配線上
に形成する保護膜形成工程と、配線と半導体装置の突起
電極とを接続材料で固定するボンディング工程と、半導
体装置とシリコン基板間に封止樹脂を設置する封止工程
とを有することを特徴としている。
【００１５】
【発明の実施の形態】本発明はシリコン基板の上下両面
に回路素子や配線を形成し、スルーホール内に形成した
導電膜を介して電気的に導通している。このように、シ
リコン基板の上下両面に形成した回路素子や配線を、ス
ルーホール内に形成した導電膜を介して電気的に導通さ
せることで、従来の半導体装置の大きさで約２倍の回路
素子を形成することができ、高集積化が可能となる。さ
らにこの半導体装置に突起電極を設け、接続材料を用い
て積層することで、従来の半導体装置の実装面積でより
多くの回路素子を設置することができる。
に回路素子や配線を形成し、スルーホール内に形成した
導電膜を介して電気的に導通している。このように、シ
リコン基板の上下両面に形成した回路素子や配線を、ス
ルーホール内に形成した導電膜を介して電気的に導通さ
せることで、従来の半導体装置の大きさで約２倍の回路
素子を形成することができ、高集積化が可能となる。さ
らにこの半導体装置に突起電極を設け、接続材料を用い
て積層することで、従来の半導体装置の実装面積でより
多くの回路素子を設置することができる。
【００１６】また、シリコン基板からなる配線基板を用
いて半導体パッケージを形成することにより、半導体装
置と配線基板の熱膨張係数が同一になるため、熱応力の
影響を受けにくく、シリコン基板の両面に回路素子を形
成し、回路素子がスルーホール内部に形成した導電膜を
介して電気的に導通している半導体装置を積層したり、
配線基板を構成するシリコン基板上に回路素子を形成す
ることで、従来の半導体パッケージの実装面積でより多
くの回路素子を設置することが可能となる。
いて半導体パッケージを形成することにより、半導体装
置と配線基板の熱膨張係数が同一になるため、熱応力の
影響を受けにくく、シリコン基板の両面に回路素子を形
成し、回路素子がスルーホール内部に形成した導電膜を
介して電気的に導通している半導体装置を積層したり、
配線基板を構成するシリコン基板上に回路素子を形成す
ることで、従来の半導体パッケージの実装面積でより多
くの回路素子を設置することが可能となる。
【００１７】
【実施例】以下、図面を用いて、本発明の半導体装置お
よびその製造方法について説明する。
よびその製造方法について説明する。
【００１８】（実施例１）図１は本発明の第１の実施例
における半導体装置を示す断面図である。図１に記載す
るように、シリコン基板１の上下両面に回路素子２が形
成されており、シリコン基板１に形成したスルーホール
３に導電膜４を設け、回路素子２同士を電気的に導通し
ている構造となっている。
における半導体装置を示す断面図である。図１に記載す
るように、シリコン基板１の上下両面に回路素子２が形
成されており、シリコン基板１に形成したスルーホール
３に導電膜４を設け、回路素子２同士を電気的に導通し
ている構造となっている。
【００１９】つぎに第１の実施例における半導体装置の
製造方法を説明する。図１から図４は、第１の実施例に
おける半導体装置の製造工程を示す断面図である。
製造方法を説明する。図１から図４は、第１の実施例に
おける半導体装置の製造工程を示す断面図である。
【００２０】図２に記載するように、シリコン基板１の
上下両面に回路素子２を形成する。そのとき、シリコン
基板１の上下両面に形成した回路素子２のスルーホール
３を介して、導通させる端子部分の位置を揃えるため
に、あらかじめウェットブラスト法によりシリコン基板
１の一部分にスルーホール３を設けておき、そのスルー
ホール３をアライメントマークとして、回路素子２を形
成する。その後、ウェットブラスト法により、シリコン
基板１に形成した回路素子２の上下面を導通させる端子
部分にスルーホール３を設ける。
上下両面に回路素子２を形成する。そのとき、シリコン
基板１の上下両面に形成した回路素子２のスルーホール
３を介して、導通させる端子部分の位置を揃えるため
に、あらかじめウェットブラスト法によりシリコン基板
１の一部分にスルーホール３を設けておき、そのスルー
ホール３をアライメントマークとして、回路素子２を形
成する。その後、ウェットブラスト法により、シリコン
基板１に形成した回路素子２の上下面を導通させる端子
部分にスルーホール３を設ける。
【００２１】ウェットブラスト法は水や水と同粘度の液
体に、５０μｍ以下のアルミナやガラスなどの微小粒子
を１０〜２０重量％含有したものを、噴射ノズルより３
０〜１００ｍ／ｓの噴射速度でシリコン基板１に噴射す
ることで、微小粒子が研磨材としてシリコン基板１を削
りスルーホール３が開口する。このとき形成されるスル
ーホール３の形状は噴射ノズルの形状に依存する。
体に、５０μｍ以下のアルミナやガラスなどの微小粒子
を１０〜２０重量％含有したものを、噴射ノズルより３
０〜１００ｍ／ｓの噴射速度でシリコン基板１に噴射す
ることで、微小粒子が研磨材としてシリコン基板１を削
りスルーホール３が開口する。このとき形成されるスル
ーホール３の形状は噴射ノズルの形状に依存する。
【００２２】その後、図３に示すように、真空蒸着法、
電解メッキ法、無電解メッキ法などにより導電膜４をシ
リコン基板１上に形成した回路素子２上およびスルーホ
ール３内部に形成する。このとき回路素子２とスルーホ
ール３内部に形成した導電膜４が電気的に導通する。回
路素子２上およびスルーホール３内部に形成された導電
膜４は図４に記載するように、エッチングしない部分に
感光性樹脂１２などでマスキングをしておき、余分な導
電膜４をエッチングにより除去し、その後、感光性樹脂
１２を除去する。導電膜としては金、銀、銅、ニッケ
ル、ハンダなどの金属や、導電性高分子材料などを用い
ることができ、また回路素子と同一の材料で形成しても
良い。
電解メッキ法、無電解メッキ法などにより導電膜４をシ
リコン基板１上に形成した回路素子２上およびスルーホ
ール３内部に形成する。このとき回路素子２とスルーホ
ール３内部に形成した導電膜４が電気的に導通する。回
路素子２上およびスルーホール３内部に形成された導電
膜４は図４に記載するように、エッチングしない部分に
感光性樹脂１２などでマスキングをしておき、余分な導
電膜４をエッチングにより除去し、その後、感光性樹脂
１２を除去する。導電膜としては金、銀、銅、ニッケ
ル、ハンダなどの金属や、導電性高分子材料などを用い
ることができ、また回路素子と同一の材料で形成しても
良い。
【００２３】以上の工程によりシリコン基板１の両面に
回路素子２を有し、回路素子２がスルーホール３内部に
形成した導電膜４を介して、電気的に導通している半導
体装置を得ることができる。この構造とすることで従来
の半導体装置の大きさで約２倍の回路素子２を形成する
ことができ、高集積化が可能となる。
回路素子２を有し、回路素子２がスルーホール３内部に
形成した導電膜４を介して、電気的に導通している半導
体装置を得ることができる。この構造とすることで従来
の半導体装置の大きさで約２倍の回路素子２を形成する
ことができ、高集積化が可能となる。
【００２４】（実施例２）図５は本発明の第２の実施例
における積載型半導体装置を示す断面図である。図５に
記載するように、シリコン基板１の上下両面に回路素子
２を有し、回路素子２同士を導通させるためのスルーホ
ール３を有し、スルーホール３内部に導電膜４を有し、
上下いずれか一方の面に突起電極５を有している半導体
装置を接続材料６で積載してあり、その隙間に封止樹脂
７を有する構造となっている。
における積載型半導体装置を示す断面図である。図５に
記載するように、シリコン基板１の上下両面に回路素子
２を有し、回路素子２同士を導通させるためのスルーホ
ール３を有し、スルーホール３内部に導電膜４を有し、
上下いずれか一方の面に突起電極５を有している半導体
装置を接続材料６で積載してあり、その隙間に封止樹脂
７を有する構造となっている。
【００２５】つぎに第２の実施例における半導体装置の
製造方法を説明する。図５から図６は、第２の実施例に
おける半導体装置の製造工程を示す断面図である。
製造方法を説明する。図５から図６は、第２の実施例に
おける半導体装置の製造工程を示す断面図である。
【００２６】図６に記載するように、第１の実施例に記
載した方法により形成した半導体装置上の、上下いずれ
か一方の面に金や銅やニッケルなどからなる突起電極５
をメッキ法、スタッドバンプ法などにより形成する。同
様にして形成した半導体装置同士を、図５に記載するよ
うに導電接着剤、ハンダなどの接続材料６を用いて機械
的、電気的に接続し、半導体装置間の隙間には機械的強
度を向上させたり、耐環境性を向上させるために液状の
封止樹脂７を流し込み、硬化させた。
載した方法により形成した半導体装置上の、上下いずれ
か一方の面に金や銅やニッケルなどからなる突起電極５
をメッキ法、スタッドバンプ法などにより形成する。同
様にして形成した半導体装置同士を、図５に記載するよ
うに導電接着剤、ハンダなどの接続材料６を用いて機械
的、電気的に接続し、半導体装置間の隙間には機械的強
度を向上させたり、耐環境性を向上させるために液状の
封止樹脂７を流し込み、硬化させた。
【００２７】以上の工程によりシリコン基板１の両面に
回路素子２を有し、回路素子２がスルーホール３内部に
形成した導電膜４を介して、電気的に導通している半導
体装置を積層することができ、従来の半導体装置の実装
面積でより多くの回路素子２を設置することができた。
回路素子２を有し、回路素子２がスルーホール３内部に
形成した導電膜４を介して、電気的に導通している半導
体装置を積層することができ、従来の半導体装置の実装
面積でより多くの回路素子２を設置することができた。
【００２８】（実施例３）図７は本発明の第３の実施例
における半導体パッケージを示す断面図である。図７に
記載するように、上面側に半導体装置を接続するための
配線８と、下面側に外部接続端子と導通させるための配
線８を備え、さらに、配線８同士を接続するためのスル
ーホール３と、配線８を保護するための保護膜９とを備
えるシリコンからなる配線基板と、半導体装置上に形成
した突起電極５と、配線８とを接続するための接続材料
６と、半導体装置と配線基板の間に封止樹脂７とを有す
る構造となっている。
における半導体パッケージを示す断面図である。図７に
記載するように、上面側に半導体装置を接続するための
配線８と、下面側に外部接続端子と導通させるための配
線８を備え、さらに、配線８同士を接続するためのスル
ーホール３と、配線８を保護するための保護膜９とを備
えるシリコンからなる配線基板と、半導体装置上に形成
した突起電極５と、配線８とを接続するための接続材料
６と、半導体装置と配線基板の間に封止樹脂７とを有す
る構造となっている。
【００２９】つぎに第３の実施例における半導体パッケ
ージの製造方法を説明する。図７から図１３は、第３の
実施例における半導体装置の製造工程を示す断面図であ
る。
ージの製造方法を説明する。図７から図１３は、第３の
実施例における半導体装置の製造工程を示す断面図であ
る。
【００３０】図８に記載するように、シリコン基板１の
上下両面にスパッタ法や真空蒸着法により配線８となる
金属膜を形成する。シリコン基板１には、複数のスルー
ホール３をウェットブラスト法によって設ける。シリコ
ン基板１上に形成した配線８となる金属膜上およびスル
ーホール３内部に図９に記載するように、電解メッキ
法、無電解メッキ法などにより金属膜が設けられ、この
ときシリコン基板１上に形成した配線８となる金属膜
と、スルーホール３内部に形成した金属膜が電気的に導
通する。配線８となる金属膜や、スルーホール内側に形
成する金属膜は、銅、金、ニッケルなどで形成すること
ができる。また、第１および第２の実施例で使用した半
導体装置上の回路素子２と、同一の材料でもかまわな
い。
上下両面にスパッタ法や真空蒸着法により配線８となる
金属膜を形成する。シリコン基板１には、複数のスルー
ホール３をウェットブラスト法によって設ける。シリコ
ン基板１上に形成した配線８となる金属膜上およびスル
ーホール３内部に図９に記載するように、電解メッキ
法、無電解メッキ法などにより金属膜が設けられ、この
ときシリコン基板１上に形成した配線８となる金属膜
と、スルーホール３内部に形成した金属膜が電気的に導
通する。配線８となる金属膜や、スルーホール内側に形
成する金属膜は、銅、金、ニッケルなどで形成すること
ができる。また、第１および第２の実施例で使用した半
導体装置上の回路素子２と、同一の材料でもかまわな
い。
【００３１】つぎに図１０に記載するように、シリコン
基板１の上下両面に、感光性樹脂を設け、露光現像して
エッチングレジスト１２を形成させる。その後、図１１
に記載するように、エッチング液によりエッチングレジ
スト１２のない露出した金属膜を除去する。このエッチ
ング後、残ったエッチングレジスト１２を除去する。こ
の工程により、シリコン基板１の上面側には、半導体装
置を実装するための配線８と、下面側には外部接続端子
と接続するための配線８とが設けられる。さらに図１２
に記載するように、シリコン基板１の両面に配線８を保
護するための感光性樹脂からなる保護膜９を形成し、露
光現像を行い、半導体装置の接続部分と外部接続端子と
接続する部分に開口部を設ける。これにより配線基板が
完成する。
基板１の上下両面に、感光性樹脂を設け、露光現像して
エッチングレジスト１２を形成させる。その後、図１１
に記載するように、エッチング液によりエッチングレジ
スト１２のない露出した金属膜を除去する。このエッチ
ング後、残ったエッチングレジスト１２を除去する。こ
の工程により、シリコン基板１の上面側には、半導体装
置を実装するための配線８と、下面側には外部接続端子
と接続するための配線８とが設けられる。さらに図１２
に記載するように、シリコン基板１の両面に配線８を保
護するための感光性樹脂からなる保護膜９を形成し、露
光現像を行い、半導体装置の接続部分と外部接続端子と
接続する部分に開口部を設ける。これにより配線基板が
完成する。
【００３２】つぎに図７に記載するように、上記の方法
で形成した配線基板上面側の配線８と、半導体装置上に
形成した突起電極５とを導電接着剤またはハンダなどの
接続材料６を用いて電気的、機械的接続を行う。その
後、封止樹脂７を半導体装置と配線基板の隙間に流し込
み硬化することで、半導体装置を保護する。これで本発
明の半導体パッケージが完成する。
で形成した配線基板上面側の配線８と、半導体装置上に
形成した突起電極５とを導電接着剤またはハンダなどの
接続材料６を用いて電気的、機械的接続を行う。その
後、封止樹脂７を半導体装置と配線基板の隙間に流し込
み硬化することで、半導体装置を保護する。これで本発
明の半導体パッケージが完成する。
【００３３】このとき使用する半導体装置は、図１３に
記載するように第２の実施例に記載した方法により形成
した積載型半導体装置を使用することで、より高集積化
された半導体パッケージとなった。また配線基板を構成
するシリコン基板１上に回路素子２を形成することでさ
らなる高集積化が可能となった。
記載するように第２の実施例に記載した方法により形成
した積載型半導体装置を使用することで、より高集積化
された半導体パッケージとなった。また配線基板を構成
するシリコン基板１上に回路素子２を形成することでさ
らなる高集積化が可能となった。
【００３４】以上の工程によりシリコン基板１からなる
配線基板を用いて半導体パッケージを形成することによ
り、半導体装置と配線基板の熱膨張係数が同一になるた
め、熱応力の影響を受けにくく、実施例２に記載する半
導体装置を用いたり、配線基板を構成するシリコン基板
１上に回路素子２を形成することで、従来の半導体パッ
ケージの実装面積でより多くの回路素子を設置すること
ができた。
配線基板を用いて半導体パッケージを形成することによ
り、半導体装置と配線基板の熱膨張係数が同一になるた
め、熱応力の影響を受けにくく、実施例２に記載する半
導体装置を用いたり、配線基板を構成するシリコン基板
１上に回路素子２を形成することで、従来の半導体パッ
ケージの実装面積でより多くの回路素子を設置すること
ができた。
【００３５】
【発明の効果】以上の説明で明らかなように、シリコン
基板の両面に回路素子を有し、回路素子がスルーホール
内部に形成した導電膜を介して電気的に導通している半
導体装置の構造とすることで、従来の半導体装置の大き
さで約２倍の回路素子を形成することができ、高集積化
が可能となる。さらにこの半導体装置に突起電極を設
け、接続材料を用いて積層することで、従来の半導体装
置の実装面積でより多くの回路素子を設置することがで
きる。
基板の両面に回路素子を有し、回路素子がスルーホール
内部に形成した導電膜を介して電気的に導通している半
導体装置の構造とすることで、従来の半導体装置の大き
さで約２倍の回路素子を形成することができ、高集積化
が可能となる。さらにこの半導体装置に突起電極を設
け、接続材料を用いて積層することで、従来の半導体装
置の実装面積でより多くの回路素子を設置することがで
きる。
【００３６】また、シリコン基板からなる配線基板を用
いて半導体パッケージを形成することにより、半導体装
置と配線基板の熱膨張係数が同一になるため、熱応力の
影響を受けにくく、シリコン基板の両面に回路素子を形
成し、回路素子がスルーホール内部に形成した導電膜を
介して、電気的に導通している半導体装置を接続材料で
積層した半導体装置を用いたり、配線基板を構成するシ
リコン基板上に回路素子を形成することで、従来の半導
体パッケージの実装面積でより多くの回路素子を設置す
ることができる。
いて半導体パッケージを形成することにより、半導体装
置と配線基板の熱膨張係数が同一になるため、熱応力の
影響を受けにくく、シリコン基板の両面に回路素子を形
成し、回路素子がスルーホール内部に形成した導電膜を
介して、電気的に導通している半導体装置を接続材料で
積層した半導体装置を用いたり、配線基板を構成するシ
リコン基板上に回路素子を形成することで、従来の半導
体パッケージの実装面積でより多くの回路素子を設置す
ることができる。
【図１】本発明の第１の実施例における半導体装置を示
す断面図である。
す断面図である。
【図２】本発明の第１の実施例における半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図３】本発明の第１の実施例における半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図５】本発明の第２の実施例における積載型半導体装
置を示す断面図である。
置を示す断面図である。
【図６】本発明の第２の実施例における積載型半導体装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図７】本発明の第３の実施例における半導体パッケー
ジを示す断面図である。
ジを示す断面図である。
【図８】本発明の第３の実施例における半導体パッケー
ジの製造方法を示す断面図である。
ジの製造方法を示す断面図である。
【図９】本発明の第３の実施例における半導体パッケー
ジの製造方法を示す断面図である。
ジの製造方法を示す断面図である。
【図１０】本発明の第３の実施例における半導体パッケ
ージの製造方法を示す断面図である。
ージの製造方法を示す断面図である。
【図１１】本発明の第３の実施例における半導体パッケ
ージの製造方法を示す断面図である。
ージの製造方法を示す断面図である。
【図１２】本発明の第３の実施例における半導体パッケ
ージの製造方法を示す断面図である。
ージの製造方法を示す断面図である。
【図１３】本発明の実施例における半導体パッケージを
示す断面図である。
示す断面図である。
【図１４】従来例の半導体装置を示す断面図である。
【図１５】従来例の半導体装置の実装構造を示す断面図
である。
である。
１ シリコン基板 ２ 回路素子 ３ スルーホール ４ 導電膜 ５ 突起電極 ６ 接続材料 ７ 封止樹脂 ８ 配線 ９ 保護膜 １１ 基板 １２ エッチングレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/00 ３０１
Claims (9)
- 【請求項１】 シリコン基板の上下両面に回路素子を有
し、上面の回路素子と下面の回路素子とを導通させるた
めのスルーホールを有し、スルーホール内部に導電膜を
有することを特徴とする半導体装置。 - 【請求項２】 請求項１の半導体装置を複数有し、一つ
あるいは複数の半導体装置は回路素子上に突起電極を備
え、一つの半導体装置の突起電極と他の半導体装置の回
路素子が接続材料で接続されている構成を有することを
特徴とする積載型半導体装置。 - 【請求項３】 請求項２に記載の積載型半導体装置であ
って、半導体装置間の隙間に封止樹脂を有することを特
徴とする積載型半導体装置。 - 【請求項４】 突起電極を有する半導体装置を配線基板
上に搭載する半導体パッケージであって、この配線基板
は主にシリコンから形成され、この配線基板の上面には
半導体装置の突起電極と接続するための配線と、配線基
板の下面には外部接続端子と接続するための配線とを有
し、かつこの配線基板は上面の配線と下面の配線とを導
通させるためのスルーホールと、配線を保護するための
保護膜とを備え、半導体装置上に形成した突起電極と配
線基板の配線とを接続材料で接続し、半導体装置と配線
基板との間を封止樹脂で封止している構成を有する半導
体パッケージ。 - 【請求項５】 請求項４に記載の配線基板が請求項１に
記載の半導体装置であり、請求項４に記載の配線が請求
項１に記載の回路素子と同様の機能を示すことを特徴と
する半導体パッケージ。 - 【請求項６】 請求項４に記載の配線基板が、請求項２
および請求項３に記載の積載型半導体装置であることを
特徴とする半導体パッケージ。 - 【請求項７】 シリコン基板の上下両面に回路素子を形
成する回路素子形成工程と、上下両面の回路素子同士を
接続するためのスルーホールを形成するための穴あけ加
工工程と、穴あけ加工工程で設けられたスルーホールの
内側に導電膜を形成する導電膜形成工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７に記載の回路素子形成工程と、
穴あけ加工工程と、導電膜形成工程とで形成された半導
体装置を複数用い、これら半導体装置の上下両面の一方
あるいは両方の回路素子上に突起電極を設ける突起電極
形成工程と、突起電極と回路素子とを接続材料で接続
し、複数の半導体装置を積載する積載工程と、半導体装
置間に封止樹脂を設置する封止工程とを有することを特
徴とする積載型半導体装置の製造方法。 - 【請求項９】 主にシリコンからなるシリコン基板の上
下両面に配線を形成するためのパターン化工程と、シリ
コン基板の上下両面の配線同士を接続するためのスルー
ホールを形成する穴あけ加工工程と、スルーホールの内
側に導電膜を設ける導電膜形成工程と、配線を保護する
保護膜を配線上に形成する保護膜形成工程と、配線と半
導体装置の突起電極とを接続材料で固定するボンディン
グ工程と、半導体装置とシリコン基板間に封止樹脂を設
置する封止工程とを有する半導体パッケージの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11128859A JP2000323701A (ja) | 1999-05-10 | 1999-05-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11128859A JP2000323701A (ja) | 1999-05-10 | 1999-05-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323701A true JP2000323701A (ja) | 2000-11-24 |
Family
ID=14995143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11128859A Pending JP2000323701A (ja) | 1999-05-10 | 1999-05-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323701A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614106B2 (en) | 2000-09-27 | 2003-09-02 | Kabushiki Kaisha Toshiba | Stacked circuit device and method for evaluating an integrated circuit substrate using the stacked circuit device |
| JP2007263649A (ja) * | 2006-03-28 | 2007-10-11 | Dainippon Printing Co Ltd | 電気信号計測用治具およびその製造方法 |
| JP2007263650A (ja) * | 2006-03-28 | 2007-10-11 | Dainippon Printing Co Ltd | 電気信号測定用治具およびその製造方法 |
-
1999
- 1999-05-10 JP JP11128859A patent/JP2000323701A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614106B2 (en) | 2000-09-27 | 2003-09-02 | Kabushiki Kaisha Toshiba | Stacked circuit device and method for evaluating an integrated circuit substrate using the stacked circuit device |
| JP2007263649A (ja) * | 2006-03-28 | 2007-10-11 | Dainippon Printing Co Ltd | 電気信号計測用治具およびその製造方法 |
| JP2007263650A (ja) * | 2006-03-28 | 2007-10-11 | Dainippon Printing Co Ltd | 電気信号測定用治具およびその製造方法 |
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