JP2000323717A - 薄膜トランジスタおよびこの薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタおよびこの薄膜トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】しきい値電圧Ｖｔｈのような薄膜トランジスタ
の特性のバラツキに対する影響を小さくする一方で、ガ
ラス基板からの不純物の拡散を抑制する。 【解決手段】ガラス基板を覆う絶縁性アンダーコート薄
膜層と、この絶縁性アンダーコート薄膜層上に形成され
る多結晶シリコンの半導体活性層２６と、この半導体活
性層２６上に絶縁して形成されるゲート電極２８とを備
える。特に、絶縁性アンダーコート薄膜層はガラス基板
２１を覆う窒化シリコン膜２２およびこの窒化シリコン
膜２２を覆い１００ｎｍ以上の厚さを持つ酸化シリコン
膜２３を含む。
の特性のバラツキに対する影響を小さくする一方で、ガ
ラス基板からの不純物の拡散を抑制する。 【解決手段】ガラス基板を覆う絶縁性アンダーコート薄
膜層と、この絶縁性アンダーコート薄膜層上に形成され
る多結晶シリコンの半導体活性層２６と、この半導体活
性層２６上に絶縁して形成されるゲート電極２８とを備
える。特に、絶縁性アンダーコート薄膜層はガラス基板
２１を覆う窒化シリコン膜２２およびこの窒化シリコン
膜２２を覆い１００ｎｍ以上の厚さを持つ酸化シリコン
膜２３を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば液晶表示装
置に組込まれる薄膜トランジスタおよびこの薄膜トラン
ジスタの製造方法に関する。
置に組込まれる薄膜トランジスタおよびこの薄膜トラン
ジスタの製造方法に関する。
【０００２】
【従来の技術】アクティブマトリックス型液晶表示装置
では、半導体活性層が大面積の基板上にも均一性良く、
比較的低温で形成できるので、液晶表示画素のスイッチ
ング素子に非晶質シリコンの薄膜トランジスタが用いら
れ、また最近では表示画素のスイッチング素子のみなら
ず、周辺の駆動回路素子にも同一基板上に形成した薄膜
トランジスタを用いるようになってきている。ただし、
この周辺駆動回路素子の薄膜トランジスタには、非晶質
シリコンの薄膜トランジスタよりも電界効果移動度の大
きい多結晶シリコンを半導体活性層に用いた薄膜トラン
ジスタを用いている。
では、半導体活性層が大面積の基板上にも均一性良く、
比較的低温で形成できるので、液晶表示画素のスイッチ
ング素子に非晶質シリコンの薄膜トランジスタが用いら
れ、また最近では表示画素のスイッチング素子のみなら
ず、周辺の駆動回路素子にも同一基板上に形成した薄膜
トランジスタを用いるようになってきている。ただし、
この周辺駆動回路素子の薄膜トランジスタには、非晶質
シリコンの薄膜トランジスタよりも電界効果移動度の大
きい多結晶シリコンを半導体活性層に用いた薄膜トラン
ジスタを用いている。
【０００３】この薄膜トランジスタとしては半導体活性
層上にゲート絶縁層およびゲート電極が形成されるトッ
プゲート型が主に用いられている。図７および図８はこ
のトップゲート型薄膜トランジスタの製造工程を示す。
層上にゲート絶縁層およびゲート電極が形成されるトッ
プゲート型が主に用いられている。図７および図８はこ
のトップゲート型薄膜トランジスタの製造工程を示す。
【０００４】まず、図７（ａ）に示すように、石英のよ
うな絶縁性基板１の上に薄い非晶質シリコン膜２を平行
平板型ＲＦプラズマＣＶＤで形成する。次いで絶縁性基
板１を加熱処理を行い、膜中の水素を脱気させる。次に
図７（ｂ）に示すように、非晶質シリコン膜２にＸｅＣ
ｌエキシマレーザーを照射し、非晶質シリコン膜２を溶
融して多結晶化することにより多結晶シリコン膜３を形
成する。
うな絶縁性基板１の上に薄い非晶質シリコン膜２を平行
平板型ＲＦプラズマＣＶＤで形成する。次いで絶縁性基
板１を加熱処理を行い、膜中の水素を脱気させる。次に
図７（ｂ）に示すように、非晶質シリコン膜２にＸｅＣ
ｌエキシマレーザーを照射し、非晶質シリコン膜２を溶
融して多結晶化することにより多結晶シリコン膜３を形
成する。
【０００５】次に、図７（ｃ）に示すように、多結晶シ
リコン膜３をフォトリソグラフィーによりパターニング
して島状の多結晶シリコン膜からなる半導体活性層４を
形成する。次に図７（ｄ）に示すように、島状の半導体
活性層４の上にプラズマＣＶＤで酸化シリコンを堆積す
ることによりゲート絶縁層５を形成する。次にゲート絶
縁層５の上にスパッタリングによりモリブデンタングス
テン合金層を形成し、これをフォトリソグラフィーによ
りパターニングして図８（ｅ）に示すようなゲート電極
６を形成する。
リコン膜３をフォトリソグラフィーによりパターニング
して島状の多結晶シリコン膜からなる半導体活性層４を
形成する。次に図７（ｄ）に示すように、島状の半導体
活性層４の上にプラズマＣＶＤで酸化シリコンを堆積す
ることによりゲート絶縁層５を形成する。次にゲート絶
縁層５の上にスパッタリングによりモリブデンタングス
テン合金層を形成し、これをフォトリソグラフィーによ
りパターニングして図８（ｅ）に示すようなゲート電極
６を形成する。
【０００６】次に、図８（ｆ）に示すように、ゲート電
極７をマスクとして用いて、質量分離型のイオン注入装
置によりゲート絶縁層５を介して半導体活性層５に不純
物としてＰ（リン）を注入してソース領域７およびドレ
イン領域８を形成する。この後、再度アニールを行い注
入したリンを活性化する。
極７をマスクとして用いて、質量分離型のイオン注入装
置によりゲート絶縁層５を介して半導体活性層５に不純
物としてＰ（リン）を注入してソース領域７およびドレ
イン領域８を形成する。この後、再度アニールを行い注
入したリンを活性化する。
【０００７】次に、図８（ｇ）に示すように、プラズマ
ＣＶＤで酸化シリコンを堆積して層間絶縁層９を形成し
た後、フォトリソグラフィーで層間絶縁層９をパターニ
ングすることによりコンタクトホールを形成する。
ＣＶＤで酸化シリコンを堆積して層間絶縁層９を形成し
た後、フォトリソグラフィーで層間絶縁層９をパターニ
ングすることによりコンタクトホールを形成する。
【０００８】次に、図８（ｈ）に示すように、スパッタ
リングによりモリブデンタングステン合金を堆積し、こ
れをフォトリソグラフィーによりパターニングしてソー
ス電極１０およびドレイン電極１１を形成する。
リングによりモリブデンタングステン合金を堆積し、こ
れをフォトリソグラフィーによりパターニングしてソー
ス電極１０およびドレイン電極１１を形成する。
【０００９】以上の工程によって、多結晶シリコン薄膜
トランジスタを形成する。また絶縁性基板１が石英の場
合には、基板からの不純物持にＮａのような可動性イオ
ンの拡散がほとんどないため、前述のように基板上に直
接非晶質シリコン膜を形成するか、あるいは非晶質シリ
コン膜を形成する前にアンダーコート薄膜層として酸化
シリコン膜を形成、その上に非晶質シリコン膜を形成し
ていた。
トランジスタを形成する。また絶縁性基板１が石英の場
合には、基板からの不純物持にＮａのような可動性イオ
ンの拡散がほとんどないため、前述のように基板上に直
接非晶質シリコン膜を形成するか、あるいは非晶質シリ
コン膜を形成する前にアンダーコート薄膜層として酸化
シリコン膜を形成、その上に非晶質シリコン膜を形成し
ていた。
【００１０】
【発明が解決しようとする課題】しかし、近年パネルの
大画面化、あるいは低コスト化が要求されるため、高価
な石英基板に代わり、安価なガラス基板を用いる必要が
でてきた。しかし、ガラス基板を用いる場合には、基板
からの不純物の拡散が問題とされる。ガラス基板上に直
接半導体活性層を形成する場合はもちろん、アンダーコ
ート薄膜層を構成するために酸化シリコン膜を用いた場
合でも、酸化シリコン膜は可動イオン等の不純物の阻止
能が低く、このままではガラス基板を用いることはでき
ない。
大画面化、あるいは低コスト化が要求されるため、高価
な石英基板に代わり、安価なガラス基板を用いる必要が
でてきた。しかし、ガラス基板を用いる場合には、基板
からの不純物の拡散が問題とされる。ガラス基板上に直
接半導体活性層を形成する場合はもちろん、アンダーコ
ート薄膜層を構成するために酸化シリコン膜を用いた場
合でも、酸化シリコン膜は可動イオン等の不純物の阻止
能が低く、このままではガラス基板を用いることはでき
ない。
【００１１】不純物拡散の対策としては、不純物阻止能
の高い窒化シリコンをアンダーコート薄膜層として用い
る方法がある。しかし、窒化シリコンは酸化シリコンよ
り膜中欠陥、電荷密度が高いため窒化シリコン上に直接
半導体活性層を形成するのではなく、ガラス基板を覆う
窒化シリコン膜およびこの窒化シリコン膜を覆う酸化シ
リコン膜で構成される２層構造のアンダーコート薄膜層
を形成し、その上に半導体活性層を形成する方法もあ
る。
の高い窒化シリコンをアンダーコート薄膜層として用い
る方法がある。しかし、窒化シリコンは酸化シリコンよ
り膜中欠陥、電荷密度が高いため窒化シリコン上に直接
半導体活性層を形成するのではなく、ガラス基板を覆う
窒化シリコン膜およびこの窒化シリコン膜を覆う酸化シ
リコン膜で構成される２層構造のアンダーコート薄膜層
を形成し、その上に半導体活性層を形成する方法もあ
る。
【００１２】しかしながら、窒化シリコン／酸化シリコ
ン界面も欠陥や電荷を有し、この界面の状態は制御しに
くいため、薄膜トランジスタの特性、特にしきい値電圧
Ｖｔｈのバラツキ、シフト等に影響を及ぼす場合があ
る。
ン界面も欠陥や電荷を有し、この界面の状態は制御しに
くいため、薄膜トランジスタの特性、特にしきい値電圧
Ｖｔｈのバラツキ、シフト等に影響を及ぼす場合があ
る。
【００１３】また、半導体活性層に接する酸化シリコン
膜の膜質、特に膜中電荷密度も当然しきい値電圧Ｖｔｈ
に影響を及ぼす。しかし基板の大型化および、ガラス基
板を使うためプロセスの低温化が進むにつれ、酸化シリ
コン膜をプラズマＣＶＤで形成する必要があるが、シリ
コンの熱酸化プロセスとは異なり、プラズマＣＶＤによ
る酸化シリコン膜の膜質は一定しにくく、この酸化シリ
コン膜の膜質のバラツキがしきい値電圧Ｖｔｈのバラツ
キの原因ともなる。
膜の膜質、特に膜中電荷密度も当然しきい値電圧Ｖｔｈ
に影響を及ぼす。しかし基板の大型化および、ガラス基
板を使うためプロセスの低温化が進むにつれ、酸化シリ
コン膜をプラズマＣＶＤで形成する必要があるが、シリ
コンの熱酸化プロセスとは異なり、プラズマＣＶＤによ
る酸化シリコン膜の膜質は一定しにくく、この酸化シリ
コン膜の膜質のバラツキがしきい値電圧Ｖｔｈのバラツ
キの原因ともなる。
【００１４】本発明は、以上のような従来の薄膜トラン
ジスタの問題を鑑みなされたもので、薄膜トランジスタ
の特性、特にしきい値電圧Ｖｔｈのバラツキに対する影
響を小さくする一方で、ガラス基板からの不純物の拡散
を抑制することを可能にする薄膜トランジスタおよびこ
の薄膜トランジスタの製造方法を提供することを目的と
する。
ジスタの問題を鑑みなされたもので、薄膜トランジスタ
の特性、特にしきい値電圧Ｖｔｈのバラツキに対する影
響を小さくする一方で、ガラス基板からの不純物の拡散
を抑制することを可能にする薄膜トランジスタおよびこ
の薄膜トランジスタの製造方法を提供することを目的と
する。
【００１５】
【課題を解決するための手段】本発明によれば、ガラス
基板からの不純物の拡散を防止し、また半導体活性層と
電気的に良好な界面を形成するために、ガラス基板側か
ら窒化シリコン／酸化シリコンの２層でアンダーコート
薄膜層を構成し、アンダーコート酸化シリコン膜厚を１
００ｎｍ以上にして、半導体活性層から窒化シリコン／
酸化シリコン界面までの距離を離して、アンダーコート
薄膜層の窒化シリコン／酸化シリコン界面の電荷が薄膜
トランジスタに与える影響を小さくする。
基板からの不純物の拡散を防止し、また半導体活性層と
電気的に良好な界面を形成するために、ガラス基板側か
ら窒化シリコン／酸化シリコンの２層でアンダーコート
薄膜層を構成し、アンダーコート酸化シリコン膜厚を１
００ｎｍ以上にして、半導体活性層から窒化シリコン／
酸化シリコン界面までの距離を離して、アンダーコート
薄膜層の窒化シリコン／酸化シリコン界面の電荷が薄膜
トランジスタに与える影響を小さくする。
【００１６】本発明では、特にアンダーコート薄膜層用
の酸化シリコン膜をプラズマＣＶＤで形成する。この場
合、酸化シリコン膜の膜質のバラツキを抑制し、薄膜ト
ランジスタの特性を安定化させることができるため、酸
化が十分促進した酸化シリコン膜をアンダーコートを構
成するために用いる。このとき、酸化シリコン膜の屈折
率は、波長６３２．８ｎｍの光に対して１．４６５以下
とし、また酸化シリコン膜のＳｉ−Ｏ結合伸縮モードの
赤外吸収スペクトルピーク位置波数が１０５５ｃｍ-１
以上とする。
の酸化シリコン膜をプラズマＣＶＤで形成する。この場
合、酸化シリコン膜の膜質のバラツキを抑制し、薄膜ト
ランジスタの特性を安定化させることができるため、酸
化が十分促進した酸化シリコン膜をアンダーコートを構
成するために用いる。このとき、酸化シリコン膜の屈折
率は、波長６３２．８ｎｍの光に対して１．４６５以下
とし、また酸化シリコン膜のＳｉ−Ｏ結合伸縮モードの
赤外吸収スペクトルピーク位置波数が１０５５ｃｍ-１
以上とする。
【００１７】また、本発明では、大面積の液晶表示装置
に対応しやすいように、アンダーコート薄膜層として窒
化シリコン膜および酸化シリコン膜がプラズマＣＶＤで
形成する。
に対応しやすいように、アンダーコート薄膜層として窒
化シリコン膜および酸化シリコン膜がプラズマＣＶＤで
形成する。
【００１８】さらに本発明では、アンダーコート薄膜層
として窒化シリコン膜および酸化シリコン膜をプラズマ
ＣＶＤで形成するだけでなく、さらにこのプラズマＣＶ
Ｄで半導体活性層の多結晶シリコンあるいはその母材と
なる非晶質シリコンを形成する場合には、窒化シリコン
膜および酸化シリコン膜間、並びに酸化シリコン膜およ
び非晶質シリコン膜間の界面欠陥を少なくするために、
窒化シリコン膜、酸化シリコン膜、さらに多結晶シリコ
ンあるいはその母材となる非晶質シリコンをプラズマＣ
ＶＤ装置中で真空を破らずに形成する。真空を破らずに
これらの膜を成膜する場合、これらの膜を同一反応室内
で形成しても構わない。また、真空排気された搬送室を
介して基板を搬送し、別々の反応室でこれらの膜を成膜
しても構わない。
として窒化シリコン膜および酸化シリコン膜をプラズマ
ＣＶＤで形成するだけでなく、さらにこのプラズマＣＶ
Ｄで半導体活性層の多結晶シリコンあるいはその母材と
なる非晶質シリコンを形成する場合には、窒化シリコン
膜および酸化シリコン膜間、並びに酸化シリコン膜およ
び非晶質シリコン膜間の界面欠陥を少なくするために、
窒化シリコン膜、酸化シリコン膜、さらに多結晶シリコ
ンあるいはその母材となる非晶質シリコンをプラズマＣ
ＶＤ装置中で真空を破らずに形成する。真空を破らずに
これらの膜を成膜する場合、これらの膜を同一反応室内
で形成しても構わない。また、真空排気された搬送室を
介して基板を搬送し、別々の反応室でこれらの膜を成膜
しても構わない。
【００１９】
【発明の実施の形態】以下、本発明の一実施形態に係る
Ｎ型多結晶シリコン薄膜トランジスタを説明する。図１
および図２はこの薄膜トランジスタの製造工程を示す。
図１（ａ）に示すように、ガラス基板２１（例えばコー
ニング社製１７３７）の上に、平行平板型ＲＦプラズマ
ＣＶＤの同一反応室中で、厚さ５０ｎｍの窒化シリコン
膜２２と、厚さ１００ｎｍの酸化シリコン膜２３と、厚
さ５０ｎｍの非晶質シリコン膜２４を順次形成する。次
いで５００℃程度で１時間ほどガラス基板２１を加熱処
理し、窒化シリコン膜２２、酸化シリコン膜２３そして
非晶質シリコン膜２４の膜中の水素を一部脱気させる。
次に図１（ｂ）に示すように、非晶質シリコン膜２４に
ＸｅＣｌエキシマレーザーを照射し、非晶質シリコン膜
２４を溶融し再結晶化させることにより多結晶シリコン
膜２５を形成する。
Ｎ型多結晶シリコン薄膜トランジスタを説明する。図１
および図２はこの薄膜トランジスタの製造工程を示す。
図１（ａ）に示すように、ガラス基板２１（例えばコー
ニング社製１７３７）の上に、平行平板型ＲＦプラズマ
ＣＶＤの同一反応室中で、厚さ５０ｎｍの窒化シリコン
膜２２と、厚さ１００ｎｍの酸化シリコン膜２３と、厚
さ５０ｎｍの非晶質シリコン膜２４を順次形成する。次
いで５００℃程度で１時間ほどガラス基板２１を加熱処
理し、窒化シリコン膜２２、酸化シリコン膜２３そして
非晶質シリコン膜２４の膜中の水素を一部脱気させる。
次に図１（ｂ）に示すように、非晶質シリコン膜２４に
ＸｅＣｌエキシマレーザーを照射し、非晶質シリコン膜
２４を溶融し再結晶化させることにより多結晶シリコン
膜２５を形成する。
【００２０】次に、図１（ｃ）に示すように、多結晶シ
リコン膜２５をフォトリソグラフィーによりパターニン
グし、ＣＦ４ドライエッチングにより島状にすることに
より半導体活性層２６を形成する。次に図１（ｄ）に示
すように、島状の半導体活性層２６の上に酸化シリコン
をプラズマＣＶＤで堆積することによりゲート絶縁層２
７を形成する。次にゲート絶縁層２７の上にスパッタリ
ングによりモリブデンタングステン合金層を形成し、こ
れをフォトリソグラフィーによりパターニングして図２
（ｅ）に示すようなゲート電極２８を形成する。
リコン膜２５をフォトリソグラフィーによりパターニン
グし、ＣＦ４ドライエッチングにより島状にすることに
より半導体活性層２６を形成する。次に図１（ｄ）に示
すように、島状の半導体活性層２６の上に酸化シリコン
をプラズマＣＶＤで堆積することによりゲート絶縁層２
７を形成する。次にゲート絶縁層２７の上にスパッタリ
ングによりモリブデンタングステン合金層を形成し、こ
れをフォトリソグラフィーによりパターニングして図２
（ｅ）に示すようなゲート電極２８を形成する。
【００２１】次に、図２（ｆ）に示すように、ゲート電
極２８をマスクとして用いて、質量分離型のイオン注入
装置でゲート絶縁層２６を介して半導体活性層２６に不
純物としてＰ（リン）を注入することによりソース領域
２９およびドレイン領域３０を形成する。この後、再度
５００℃程度でアニールを行い、注入したリンを活性化
する。
極２８をマスクとして用いて、質量分離型のイオン注入
装置でゲート絶縁層２６を介して半導体活性層２６に不
純物としてＰ（リン）を注入することによりソース領域
２９およびドレイン領域３０を形成する。この後、再度
５００℃程度でアニールを行い、注入したリンを活性化
する。
【００２２】次に、図２（ｇ）に示すように、プラズマ
ＣＶＤで酸化シリコンを堆積することにより層間絶縁層
１１を形成した後、フォトリソグラフィーにより層間絶
縁層３１をパターニングすることによりコンタクトホー
ルを形成する。
ＣＶＤで酸化シリコンを堆積することにより層間絶縁層
１１を形成した後、フォトリソグラフィーにより層間絶
縁層３１をパターニングすることによりコンタクトホー
ルを形成する。
【００２３】次に、図２（ｈ）に示すように、スパッタ
リングによりモリブデンタングステン合金を堆積し、こ
の堆積により得られるモリブデンタングステン合金層を
フォトリソグラフィーによりパターニングすることによ
りソース電極３２およびドレイン電極３３を形成する。
リングによりモリブデンタングステン合金を堆積し、こ
の堆積により得られるモリブデンタングステン合金層を
フォトリソグラフィーによりパターニングすることによ
りソース電極３２およびドレイン電極３３を形成する。
【００２４】以上の工程によって、本発明による多結晶
シリコン薄膜トランジスタを製造する。
シリコン薄膜トランジスタを製造する。
【００２５】こうして製造した薄膜トランジスタにおい
て、アンダーコート薄膜層を構成するために用いた酸化
シリコン膜２３の膜厚を変えたときの、Ｎ型薄膜トラン
ジスタのしきい値電圧Ｖｔｈの変化を図３に示す。酸化
シリコン膜２３の膜厚が１００ｎｍより薄い場合には、
窒化シリコン膜２２および酸化シリコン膜２３間の界面
電荷の影響を強く受け、膜厚の変化に伴いＶｔｈが大き
く変化している。一方本発明に従い、酸化シリコン膜２
３の膜厚を１００ｎｍ以上にし、窒化シリコン膜２２お
よび酸化シリコン膜２３間の界面を半導体活性層から離
すと、界面電荷が半導体活性層に与える影響を小さくす
ることが可能となり、酸化シリコン膜２３の膜厚変動お
よびバラツキに対してしきい値電圧Ｖｔｈを安定させる
ことが可能となる。
て、アンダーコート薄膜層を構成するために用いた酸化
シリコン膜２３の膜厚を変えたときの、Ｎ型薄膜トラン
ジスタのしきい値電圧Ｖｔｈの変化を図３に示す。酸化
シリコン膜２３の膜厚が１００ｎｍより薄い場合には、
窒化シリコン膜２２および酸化シリコン膜２３間の界面
電荷の影響を強く受け、膜厚の変化に伴いＶｔｈが大き
く変化している。一方本発明に従い、酸化シリコン膜２
３の膜厚を１００ｎｍ以上にし、窒化シリコン膜２２お
よび酸化シリコン膜２３間の界面を半導体活性層から離
すと、界面電荷が半導体活性層に与える影響を小さくす
ることが可能となり、酸化シリコン膜２３の膜厚変動お
よびバラツキに対してしきい値電圧Ｖｔｈを安定させる
ことが可能となる。
【００２６】図４は平行平板型ＲＦプラズマＣＶＤによ
り成膜した酸化シリコン膜の膜中電荷密度を成膜ＲＦパ
ワー密度変化に対して示し、図５は平行平板型ＲＦプラ
ズマＣＶＤにより成膜した酸化シリコン膜の波長６３
２．８ｎｍの光に対する屈折率を成膜ＲＦパワー密度変
化に対して示し、図６は平行平板型ＲＦプラズマＣＶＤ
により成膜した酸化シリコン膜のＳｉ−Ｏ結合伸縮モー
ドの赤外吸収スペクトルピーク位置波数を成膜ＲＦパワ
ー密度変化に対して示す。
り成膜した酸化シリコン膜の膜中電荷密度を成膜ＲＦパ
ワー密度変化に対して示し、図５は平行平板型ＲＦプラ
ズマＣＶＤにより成膜した酸化シリコン膜の波長６３
２．８ｎｍの光に対する屈折率を成膜ＲＦパワー密度変
化に対して示し、図６は平行平板型ＲＦプラズマＣＶＤ
により成膜した酸化シリコン膜のＳｉ−Ｏ結合伸縮モー
ドの赤外吸収スペクトルピーク位置波数を成膜ＲＦパワ
ー密度変化に対して示す。
【００２７】プラズマＣＶＤによって成膜した酸化シリ
コン膜の波長６３２．８ｎｍの光に対する屈折率は、酸
化が促進して化学量論組成に近づくに伴い、屈折率は
１．４５〜１．４４程度になる。また、プラスマＣＶＤ
によって成膜した酸化シリコン膜のＳｉ−Ｏ結合伸縮モ
ードの赤外吸収スペクトルピーク位置波数は、酸化が促
進して化学量論組成に近づくに伴い、ピーク位置波数は
１０７９〜１０８１ｃｍ -１程度になる。
コン膜の波長６３２．８ｎｍの光に対する屈折率は、酸
化が促進して化学量論組成に近づくに伴い、屈折率は
１．４５〜１．４４程度になる。また、プラスマＣＶＤ
によって成膜した酸化シリコン膜のＳｉ−Ｏ結合伸縮モ
ードの赤外吸収スペクトルピーク位置波数は、酸化が促
進して化学量論組成に近づくに伴い、ピーク位置波数は
１０７９〜１０８１ｃｍ -１程度になる。
【００２８】図４、図５、および図６に示すように、本
発明に従い波長６３２．８ｎｍの光に対する屈折率が
１．４６５以下、あるいはＳｉ−Ｏ結合伸縮モードの赤
外吸収スペクトルピーク位置の波数が１０５５ｃｍ-１
以上の酸化シリコン膜をアンダーコート薄膜層に採用す
ることにより、成膜パラメーター（図４、図５、および
図６ではＲＦパワー密度をパラメーターの例とした）の
変動およびバラツキに対して、プラズマＣＶＤで成膜し
たアンダーコート薄膜層の酸化シリコン膜中の荷電密度
を安定化させ、ひいては薄膜トランジスタのしきい値電
圧Ｖｔｈを安定化させることが可能となる。
発明に従い波長６３２．８ｎｍの光に対する屈折率が
１．４６５以下、あるいはＳｉ−Ｏ結合伸縮モードの赤
外吸収スペクトルピーク位置の波数が１０５５ｃｍ-１
以上の酸化シリコン膜をアンダーコート薄膜層に採用す
ることにより、成膜パラメーター（図４、図５、および
図６ではＲＦパワー密度をパラメーターの例とした）の
変動およびバラツキに対して、プラズマＣＶＤで成膜し
たアンダーコート薄膜層の酸化シリコン膜中の荷電密度
を安定化させ、ひいては薄膜トランジスタのしきい値電
圧Ｖｔｈを安定化させることが可能となる。
【００２９】そして、プラズマＣＶＤで成膜した酸化シ
リコン膜の酸化を促進させるためには、図４、図５、お
よび図６に示すように、成膜ＲＦパワー密度を上げ、特
に０．３５Ｗ／ｃｍ２以上にすることが望ましい。ま
た、成膜ＲＦパワー密度以外にも成腹圧力を上げること
も酸化を促進することに効果があり、１Ｔｏｒｒ以上が
望ましい。
リコン膜の酸化を促進させるためには、図４、図５、お
よび図６に示すように、成膜ＲＦパワー密度を上げ、特
に０．３５Ｗ／ｃｍ２以上にすることが望ましい。ま
た、成膜ＲＦパワー密度以外にも成腹圧力を上げること
も酸化を促進することに効果があり、１Ｔｏｒｒ以上が
望ましい。
【００３０】
【発明の効果】本発明の薄膜トランジスタおよびその製
造方法に従い、半導体活性層の下に、アンダーコートと
して基板を覆う窒化シリコン膜とこの窒化シリコン膜を
覆う酸化シリコン膜を形成し、この酸化シリコン膜の膜
厚を１００ｎｍ以上にすることにより、基板に安価なガ
ラス基板を用いた場合においても、基板からの不純物拡
散を防ぎ、窒化シリコン膜および酸化シリコン膜間の界
面の電荷が薄膜トランジスタのしきい値電圧Ｖｔｈに与
える影響を小さくし、しきい値電圧Ｖｔｈを安定させる
ことが可能となる。したがって基板のコストダウンとト
ランジスタ特性安定化を図ることが可能となる。さらに
アンダーコートに用いるプラズマＣＶＤで形成した酸化
シリコン膜の波長６３２．８ｎｍの光に対する屈折率を
１．４６５以下、赤外吸収スペクトルのＳｉ−Ｏ結合伸
縮モードの赤外吸収スペクトルピーク位置波数を１０５
５ｃｍ-１以上にすることによりさらにしきい値電圧Ｖ
ｔｈの安定化を図ることが可能となる。
造方法に従い、半導体活性層の下に、アンダーコートと
して基板を覆う窒化シリコン膜とこの窒化シリコン膜を
覆う酸化シリコン膜を形成し、この酸化シリコン膜の膜
厚を１００ｎｍ以上にすることにより、基板に安価なガ
ラス基板を用いた場合においても、基板からの不純物拡
散を防ぎ、窒化シリコン膜および酸化シリコン膜間の界
面の電荷が薄膜トランジスタのしきい値電圧Ｖｔｈに与
える影響を小さくし、しきい値電圧Ｖｔｈを安定させる
ことが可能となる。したがって基板のコストダウンとト
ランジスタ特性安定化を図ることが可能となる。さらに
アンダーコートに用いるプラズマＣＶＤで形成した酸化
シリコン膜の波長６３２．８ｎｍの光に対する屈折率を
１．４６５以下、赤外吸収スペクトルのＳｉ−Ｏ結合伸
縮モードの赤外吸収スペクトルピーク位置波数を１０５
５ｃｍ-１以上にすることによりさらにしきい値電圧Ｖ
ｔｈの安定化を図ることが可能となる。
【図１】本発明の一実施形態に係る薄膜トランジスタの
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２】図１に示す製造工程に続く薄膜トランジスタの
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３】図１および図２に示すアンダーコート薄膜層用
の酸化シリコン膜の膜厚に対するＮ型薄膜トランジスタ
のしきい値電圧Ｖｔｈの変化を示すグラフである。
の酸化シリコン膜の膜厚に対するＮ型薄膜トランジスタ
のしきい値電圧Ｖｔｈの変化を示すグラフである。
【図４】平行平板型ＲＦプラズマＣＶＤにより成膜した
酸化シリコン膜の膜中電荷密度を成膜ＲＦパワー密度変
化に対して示すグラフである。
酸化シリコン膜の膜中電荷密度を成膜ＲＦパワー密度変
化に対して示すグラフである。
【図５】平行平板型ＲＦプラズマＣＶＤにより成膜した
酸化シリコン膜の波長６３２．８ｎｍの光に対する屈折
率を成膜ＲＦパワー密度変化に対して示すグラフであ
る。
酸化シリコン膜の波長６３２．８ｎｍの光に対する屈折
率を成膜ＲＦパワー密度変化に対して示すグラフであ
る。
【図６】平行平板型ＲＦプラズマＣＶＤにより成膜した
酸化シリコン膜のＳｉ−Ｏ結合伸縮モードの赤外吸収ス
ペクトルピーク位置波数を成膜ＲＦパワー密度変化に対
して示すグラフである。
酸化シリコン膜のＳｉ−Ｏ結合伸縮モードの赤外吸収ス
ペクトルピーク位置波数を成膜ＲＦパワー密度変化に対
して示すグラフである。
【図７】従来の多結晶シリコン薄膜トランジスタの製造
工程を示す断面図である。
工程を示す断面図である。
【図８】図７に示す製造工程に続く従来の薄膜トランジ
スタの製造工程を示す断面図である。
スタの製造工程を示す断面図である。
２１…ガラス基板 ２２…窒化シリコン膜 ２３…酸化シリコン膜 ２４…非晶質シリコン膜 ２５…多結晶シリコン膜 ２６…半導体活性層 ２７…ゲート絶縁層 ２８…デート電極 ２９…ソース領域 ３０…ドレイン領域 ３１…層間絶縁層 ３２…ソース電極 ３３…ドレイン電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 HA28 JA25 JA34 JA37 KA04 KA05 KB25 MA05 MA08 MA13 MA19 MA29 MA30 NA24 NA25 PA01 5F110 AA08 AA17 CC02 DD02 DD13 DD14 DD17 DD24 EE06 EE44 FF02 FF30 GG02 GG13 HJ01 HJ12 HJ23 HL06 HL23 NN02 NN23 NN35 PP03
Claims (15)
- 【請求項１】 ガラス基板を覆う絶縁性アンダーコート
薄膜層と、この絶縁性アンダーコート薄膜層上に形成さ
れる半導体活性層と、この半導体活性層上に絶縁して形
成されるゲート電極とを備え、前記絶縁性アンダーコー
ト薄膜層は前記ガラス基板を覆う窒化シリコン膜および
この窒化シリコン膜を覆う酸化シリコン膜を含み、前記
酸化シリコン膜は１００ｎｍ以上の厚さを持つことを特
徴とする薄膜トランジスタ。 - 【請求項２】 ガラス基板を覆う絶縁性アンダーコート
薄膜層と、この絶縁性アンダーコート薄膜層上に形成さ
れる半導体活性層と、この半導体活性層上に絶縁して形
成されるゲート電極とを備え、前記絶縁性アンダーコー
ト薄膜層は前記ガラス基板を覆う窒化シリコン膜および
この窒化シリコン膜を覆う酸化シリコン膜を含み、前記
酸化シリコン膜は波長６３２．８ｎｍの光に対して１．
４６５以下の屈折率を持つことを特徴とする薄膜トラン
ジスタ。 - 【請求項３】 前記酸化シリコン膜は１００ｎｍ以上の
厚さを持つことを特徴とする請求項２に記載の薄膜トラ
ンジスタ。 - 【請求項４】 ガラス基板を覆う絶縁性アンダーコート
薄膜層と、この絶縁性アンダーコート薄膜層上に形成さ
れる半導体活性層と、この半導体活性層上に絶縁して形
成されるゲート電極とを備え、前記絶縁性アンダーコー
ト薄膜層が前記ガラス基板を覆う窒化シリコン膜および
この窒化シリコン膜を覆う酸化シリコン膜を含み、前記
酸化シリコン膜はＳｉ−Ｏ結合伸縮モードの赤外吸収ス
ペクトルピーク位置波数が１０５５ｃｍ-１以上となる
特性を持つことを特徴とする薄膜トランジスタ。 - 【請求項５】 前記酸化シリコン膜は１００ｎｍ以上の
厚さを持つことを特徴とする請求項４に記載の薄膜トラ
ンジスタ。 - 【請求項６】 前記薄膜トランジスタが液晶表示画素の
スイッチング素子あるいは液晶表示画素の駆動回路素子
として形成されることを特徴とする請求項１、２、およ
び４のいずれかに記載の薄膜トランジスタ。 - 【請求項７】 ガラス基板を覆う絶縁性アンダーコート
薄膜層を形成する工程と、この絶縁性アンダーコート薄
膜層上に半導体活性層を形成する工程と、この半導体活
性層上に絶縁してゲート電極を形成する工程とを備え、
前記絶縁性アンダーコート薄膜層の形成工程は前記ガラ
ス基板を覆う窒化シリコン膜およびこの窒化シリコン膜
を覆う１００ｎｍ以上の厚さの酸化シリコン膜を形成す
る工程を含むことを特徴とする薄膜トランジスタの製造
方法。 - 【請求項８】 前記絶縁性アンダーコート薄膜層がプラ
ズマＣＶＤにより形成されることを特徴とする請求項７
に記載の薄膜トランジスタの製造方法。 - 【請求項９】 ガラス基板を覆う絶縁性アンダーコート
薄膜層を形成する工程と、この絶縁性アンダーコート薄
膜層上に半導体活性層を形成する工程と、この半導体活
性層上に絶縁してゲート電極を形成する工程とを備え、
前記絶縁性アンダーコート薄膜層の形成工程はプラズマ
ＣＶＤで前記ガラス基板を覆う窒化シリコン膜およびこ
の窒化シリコン膜を覆う酸化シリコン膜を形成する工程
を含み、前記酸化シリコン膜が波長６３２．８ｎｍの光
に対して１．４６５以下の屈折率を持つことを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項１０】 ガラス基板を覆う絶縁性アンダーコー
ト薄膜層を形成する工程と、この絶縁性アンダーコート
薄膜層上に半導体活性層を形成する工程と、この半導体
活性層上に絶縁してゲート電極を形成する工程とを備
え、前記絶縁性アンダーコート薄膜層の形成工程はプラ
ズマＣＶＤで前記ガラス基板を覆う窒化シリコン膜およ
びこの窒化シリコン膜を覆う酸化シリコン膜を形成する
工程を含み、前記酸化シリコン膜はＳｉ−Ｏ結合伸縮モ
ードの赤外吸収スペクトルピーク位置波数が１０５５ｃ
ｍ-１以上となる特性を持つことを特徴とする薄膜トラ
ンジスタの製造方法。 - 【請求項１１】 前記酸化シリコン膜が１００ｎｍ以上
の厚さを持つことを特徴とする請求項９および１０のい
ずれかに記載の薄膜トランジスタの製造方法。 - 【請求項１２】 前記半導体活性層の形成工程は、プラ
ズマＣＶＤで前記ガラス基板上に多結晶シリコンを堆積
する工程、あるいはプラズマＣＶＤで前記ガラス基板上
に非晶質シリコンを堆積しこの非晶質シリコンを結晶化
する工程を含むことを特徴とする請求項７、９、および
１０のいずれかに記載の薄膜トランジスタの製造方法。 - 【請求項１３】 前記窒化シリコン膜および前記酸化シ
リコン膜はプラズマＣＶＤ装置で真空を破ることなく窒
化シリコンおよび酸化シリコンを連続的に堆積して形成
されることを特徴とする請求項７、９、および１０のい
ずれかに記載の薄膜トランジスタの製造方法。 - 【請求項１４】 前記絶縁性アンダーコート薄膜層およ
び前記半導体活性層はプラズマＣＶＤ装置で真空を破る
ことなく連続的に形成されることを特徴とする請求項１
２に記載の薄膜トランジスタの製造方法。 - 【請求項１５】 前記薄膜トランジスタが液晶表示画素
のスイッチング素子あるいは液晶表示画素の駆動回路素
子として形成されることを特徴とする請求項７、９、お
よび１０のいずれかに記載の薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13272899A JP2000323717A (ja) | 1999-05-13 | 1999-05-13 | 薄膜トランジスタおよびこの薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13272899A JP2000323717A (ja) | 1999-05-13 | 1999-05-13 | 薄膜トランジスタおよびこの薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323717A true JP2000323717A (ja) | 2000-11-24 |
Family
ID=15088212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13272899A Pending JP2000323717A (ja) | 1999-05-13 | 1999-05-13 | 薄膜トランジスタおよびこの薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323717A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10276722B2 (en) | 2016-03-24 | 2019-04-30 | Joled Inc. | Thin film transistor |
-
1999
- 1999-05-13 JP JP13272899A patent/JP2000323717A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10276722B2 (en) | 2016-03-24 | 2019-04-30 | Joled Inc. | Thin film transistor |
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