JP2000332258A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 イオン注入による基板温度の上昇を抑制する
ことが可能なＴＦＴの製造方法を提供する。 【解決手段】 ガラス基板１０上に、ＳｉＯ2膜から成
る絶縁性保護膜１１を形成し、その上にｐ−Ｓｉ膜１２
から成る能動層１２を形成し、その更に上にＳｉＮ膜か
ら成る下層の第１のゲート絶縁膜１３とＳｉＮ膜から成
る上層の第２のゲート絶縁膜１４とを積層し、その上方
のゲート電極１５をマスクとして第２のゲート絶縁膜１
５を一部又は全部エッチングして除去する。そして第１
のゲート絶縁膜１４のみを通してイオン注入を行うの
で、低加速エネルギーのイオン注入でｐ−Ｓｉ膜１２に
まで注入を行うことができる。
ことが可能なＴＦＴの製造方法を提供する。 【解決手段】 ガラス基板１０上に、ＳｉＯ2膜から成
る絶縁性保護膜１１を形成し、その上にｐ−Ｓｉ膜１２
から成る能動層１２を形成し、その更に上にＳｉＮ膜か
ら成る下層の第１のゲート絶縁膜１３とＳｉＮ膜から成
る上層の第２のゲート絶縁膜１４とを積層し、その上方
のゲート電極１５をマスクとして第２のゲート絶縁膜１
５を一部又は全部エッチングして除去する。そして第１
のゲート絶縁膜１４のみを通してイオン注入を行うの
で、低加速エネルギーのイオン注入でｐ−Ｓｉ膜１２に
まで注入を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】近年、アクティブマトリクス方式ＬＣＤ
（Liquid Crystal Display：液晶表示装置）の画素駆動
素子として透明絶縁基板上に形成されたｐ−Ｓｉ膜を能
動層として用いた薄膜トランジスタ（Thin Film Transi
stor、以下、「ＴＦＴ」と称する。）の開発が進められ
ている。
（Liquid Crystal Display：液晶表示装置）の画素駆動
素子として透明絶縁基板上に形成されたｐ−Ｓｉ膜を能
動層として用いた薄膜トランジスタ（Thin Film Transi
stor、以下、「ＴＦＴ」と称する。）の開発が進められ
ている。
【０００３】多結晶シリコンＴＦＴ（Poly-Silicon Thi
n Film Transistor：以下、「ｐ−ＳｉＴＦＴ」と称す
る。）は、非晶質シリコン膜を能動層とした非晶質シリ
コンＴＦＴ（Amorphous Silicon Thin Film：以下、
「ａ−ＳｉＴＦＴ」と称する。）に比べ、電界移動度が
大きく駆動能力が高いという利点を有するため、ｐ−Ｓ
ｉＴＦＴを用いれば高性能のＬＣＤを実現できる上に、
画素部だけでなく周辺駆動回路までを画素部を同一基板
上に一体に形成することができる。
n Film Transistor：以下、「ｐ−ＳｉＴＦＴ」と称す
る。）は、非晶質シリコン膜を能動層とした非晶質シリ
コンＴＦＴ（Amorphous Silicon Thin Film：以下、
「ａ−ＳｉＴＦＴ」と称する。）に比べ、電界移動度が
大きく駆動能力が高いという利点を有するため、ｐ−Ｓ
ｉＴＦＴを用いれば高性能のＬＣＤを実現できる上に、
画素部だけでなく周辺駆動回路までを画素部を同一基板
上に一体に形成することができる。
【０００４】このようなｐ−ＳｉＴＦＴにおいて、能動
層としてのｐ−Ｓｉ膜にソース領域及びドレイン領域を
形成するためなどに、両領域にイオン注入を行った後に
その活性化のために熱処理を行っている。
層としてのｐ−Ｓｉ膜にソース領域及びドレイン領域を
形成するためなどに、両領域にイオン注入を行った後に
その活性化のために熱処理を行っている。
【０００５】以下に従来のＴＦＴの製造方法について説
明する。
明する。
【０００６】図４に従来のＴＦＴの製造方法にて作製し
たＴＦＴの断面図を示す。
たＴＦＴの断面図を示す。
【０００７】同図に示すように、ＳｉＯ2膜から成る第
１のゲート絶縁膜１３及びその上に形成したＳｉＮ膜か
ら成る第２のゲート絶縁膜１４が、ｐ−Ｓｉ膜１２を含
む基板全面に形成されている。
１のゲート絶縁膜１３及びその上に形成したＳｉＮ膜か
ら成る第２のゲート絶縁膜１４が、ｐ−Ｓｉ膜１２を含
む基板全面に形成されている。
【０００８】図５に従来のＴＦＴの製造工程断面図を示
す。
す。
【０００９】工程１（図５（ａ））：石英ガラス、無ア
ルカリガラス等からなる絶縁性基板１０上に、絶縁性保
護膜であるＳｉＯ2膜１１をプラズマＣＶＤ法を用いて
形成する。そのＳｉＯ2膜１１の上にプラズマＣＶＤ法
にてａ−Ｓｉ膜１２を形成する。そして、そのａ−Ｓｉ
膜１２の表面にＸｅＣｌエキシマレーザビームを走査し
ながら照射してアニール処理を行ってａ−Ｓｉ膜１２を
溶融再結晶化することによりｐ−Ｓｉ膜１２に改質した
後、能動層となるｐ−Ｓｉ膜１２を島化エッチングす
る。
ルカリガラス等からなる絶縁性基板１０上に、絶縁性保
護膜であるＳｉＯ2膜１１をプラズマＣＶＤ法を用いて
形成する。そのＳｉＯ2膜１１の上にプラズマＣＶＤ法
にてａ−Ｓｉ膜１２を形成する。そして、そのａ−Ｓｉ
膜１２の表面にＸｅＣｌエキシマレーザビームを走査し
ながら照射してアニール処理を行ってａ−Ｓｉ膜１２を
溶融再結晶化することによりｐ−Ｓｉ膜１２に改質した
後、能動層となるｐ−Ｓｉ膜１２を島化エッチングす
る。
【００１０】工程２（図５（ｂ））：ｐ−Ｓｉ膜１２の
上に、ＣＶＤ法にてＳｉＯ2膜から成る第１のゲート絶
縁膜１３及びＳｉＮ膜から成る第２のゲート絶縁膜１４
を全面に形成する。ＳｉＮ膜１４上に、クロム（Ｃ
ｒ）、モリブデン（Ｍｏ）などの高融点金属からなる導
電材料をスパッタ法を用いて成膜し、ホトリソグラフィ
技術及びＲＩＥ法によるドライエッチング技術を用いて
半導体膜１２と重畳するようにゲート電極１５を形成す
る。
上に、ＣＶＤ法にてＳｉＯ2膜から成る第１のゲート絶
縁膜１３及びＳｉＮ膜から成る第２のゲート絶縁膜１４
を全面に形成する。ＳｉＮ膜１４上に、クロム（Ｃ
ｒ）、モリブデン（Ｍｏ）などの高融点金属からなる導
電材料をスパッタ法を用いて成膜し、ホトリソグラフィ
技術及びＲＩＥ法によるドライエッチング技術を用いて
半導体膜１２と重畳するようにゲート電極１５を形成す
る。
【００１１】その後、ゲート電極１５をマスクとして、
ｐ−Ｓｉ膜１２に対して第１及び第２のゲート絶縁膜１
３，１４を通してＰ型またはＮ型のイオン注入１６をす
る。このイオン注入１６は、形成すべきＴＦＴのタイプ
に応じて、ゲート電極１５に覆われていないｐ−Ｓｉ膜
１２にＰ型またはＮ型の不純物イオンを注入する。こう
して、ゲート電極１５の下方のｐ−Ｓｉ膜１２は真性又
は実質的に真性なｐ−Ｓｉ膜１２となる。
ｐ−Ｓｉ膜１２に対して第１及び第２のゲート絶縁膜１
３，１４を通してＰ型またはＮ型のイオン注入１６をす
る。このイオン注入１６は、形成すべきＴＦＴのタイプ
に応じて、ゲート電極１５に覆われていないｐ−Ｓｉ膜
１２にＰ型またはＮ型の不純物イオンを注入する。こう
して、ゲート電極１５の下方のｐ−Ｓｉ膜１２は真性又
は実質的に真性なｐ−Ｓｉ膜１２となる。
【００１２】工程３（図５（ｃ））：ｐ−Ｓｉ膜１２よ
りも狭い幅にゲート電極１５及び第２の絶縁膜１４を覆
うレジスト１７を形成する。その後、このレジスト１７
をマスクとしてイオン注入１８を行う。こうして、不純
物イオンが低濃度に注入された領域、いわゆるＬＤＤ
（Lightly Doped Drain）領域１２ＬＤと、不純物イオ
ンが高濃度に注入された領域、即ちソース１２ｓ及びド
レイン１２ｄが形成される。
りも狭い幅にゲート電極１５及び第２の絶縁膜１４を覆
うレジスト１７を形成する。その後、このレジスト１７
をマスクとしてイオン注入１８を行う。こうして、不純
物イオンが低濃度に注入された領域、いわゆるＬＤＤ
（Lightly Doped Drain）領域１２ＬＤと、不純物イオ
ンが高濃度に注入された領域、即ちソース１２ｓ及びド
レイン１２ｄが形成される。
【００１３】これにより、ゲート電極１５の下層のｐ−
Ｓｉ膜１２のうち、ゲート電極１５直下はチャネル１２
ｃとなり、ゲート電極両側の部分がソース１２ｓ及びド
レイン１２ｄとなる。
Ｓｉ膜１２のうち、ゲート電極１５直下はチャネル１２
ｃとなり、ゲート電極両側の部分がソース１２ｓ及びド
レイン１２ｄとなる。
【００１４】工程４（図５（ｄ））：そして、レジスト
１７を除去した後、ｐ−Ｓｉ膜１２を含む基板１０全面
に、ＳｉＮ膜１９及びＳｉＯ2膜２０をプラズマＣＶＤ
法を用いて順に積層し、ＳｉＮ膜１９及びＳｉＯ2膜２
０の２層からなる層間絶縁膜を形成する。
１７を除去した後、ｐ−Ｓｉ膜１２を含む基板１０全面
に、ＳｉＮ膜１９及びＳｉＯ2膜２０をプラズマＣＶＤ
法を用いて順に積層し、ＳｉＮ膜１９及びＳｉＯ2膜２
０の２層からなる層間絶縁膜を形成する。
【００１５】このＳｉＮ膜１９及びＳｉＯ2膜２０を形
成した後、ソース１２ｓ及びドレイン１２ｄに対応した
位置に層間絶縁膜を貫通する第１のコンタクトホール３
０をｐ−Ｓｉ膜１２に到達するよう形成し、この第１の
コンタクトホール３０部分に、アルミニウム等の金属か
らなるソース電極２１及びドレイン電極２２を形成す
る。更にその上に、有機樹脂等から成る平坦化絶縁膜２
３を堆積する。そして、その平坦化絶縁膜２３のソース
電極２１に対応した位置にコンタクトホール３２を形成
して、そこに透明電極材料であるＩＴＯを堆積しパター
ン化して表示電極２４を形成する。
成した後、ソース１２ｓ及びドレイン１２ｄに対応した
位置に層間絶縁膜を貫通する第１のコンタクトホール３
０をｐ−Ｓｉ膜１２に到達するよう形成し、この第１の
コンタクトホール３０部分に、アルミニウム等の金属か
らなるソース電極２１及びドレイン電極２２を形成す
る。更にその上に、有機樹脂等から成る平坦化絶縁膜２
３を堆積する。そして、その平坦化絶縁膜２３のソース
電極２１に対応した位置にコンタクトホール３２を形成
して、そこに透明電極材料であるＩＴＯを堆積しパター
ン化して表示電極２４を形成する。
【００１６】上述のように、ｐ−Ｓｉ膜を用いたＴＦＴ
は、電界移動度が高いなどの利点があるが、その結晶粒
界に結晶欠陥が存在しており、膜内を移動する電子がト
ラップされやすい。特に、ＴＦＴのチャネル部分にこの
ような結晶欠陥が存在することは好ましくない。そこ
で、膜中に水素を導入して欠陥に存在するダン具リング
ボンドをこの水素でターミネイトすることが考えられて
いる。この水素のｐ−Ｓｉ膜内への導入方法としては水
素イオンを多量に含むＳｉＮ膜と、ｐ−Ｓｉ膜とを一緒
に加熱しＳｉＮ膜から水素イオンをｐ−Ｓｉ膜へと移動
させることが知られている。
は、電界移動度が高いなどの利点があるが、その結晶粒
界に結晶欠陥が存在しており、膜内を移動する電子がト
ラップされやすい。特に、ＴＦＴのチャネル部分にこの
ような結晶欠陥が存在することは好ましくない。そこ
で、膜中に水素を導入して欠陥に存在するダン具リング
ボンドをこの水素でターミネイトすることが考えられて
いる。この水素のｐ−Ｓｉ膜内への導入方法としては水
素イオンを多量に含むＳｉＮ膜と、ｐ−Ｓｉ膜とを一緒
に加熱しＳｉＮ膜から水素イオンをｐ−Ｓｉ膜へと移動
させることが知られている。
【００１７】ここで、加熱処理によりＳｉＮ膜１４中の
水素（Ｈ）原子をｐ−Ｓｉ膜１２に供給するためには、
ＳｉＮ膜１４はｐ−Ｓｉ膜１２にできるだけ近いことが
好適である。
水素（Ｈ）原子をｐ−Ｓｉ膜１２に供給するためには、
ＳｉＮ膜１４はｐ−Ｓｉ膜１２にできるだけ近いことが
好適である。
【００１８】しかし、ｐ−Ｓｉ膜１２とＳｉＮ膜１４と
が直接接すると、ＳｉＮ膜１４中に発生する固定電荷の
ため、ｐ−Ｓｉ膜１２を用いたＴＦＴの閾値が変動して
しまうことになり、従って上述のようなトップゲートＴ
ＦＴにおいてｐ−Ｓｉ膜１２上にゲート絶縁膜として直
接ＳｉＮ膜１４を設けることはできない。従って、図４
及び図５に示すように、ｐ−Ｓｉ膜１２上にＳｉＯ2膜
１３を設けた上層にＳｉＮ膜１４を設ける必要が出てく
る。すると、ゲート絶縁膜は２層構造とするのが良いこ
ととなる。
が直接接すると、ＳｉＮ膜１４中に発生する固定電荷の
ため、ｐ−Ｓｉ膜１２を用いたＴＦＴの閾値が変動して
しまうことになり、従って上述のようなトップゲートＴ
ＦＴにおいてｐ−Ｓｉ膜１２上にゲート絶縁膜として直
接ＳｉＮ膜１４を設けることはできない。従って、図４
及び図５に示すように、ｐ−Ｓｉ膜１２上にＳｉＯ2膜
１３を設けた上層にＳｉＮ膜１４を設ける必要が出てく
る。すると、ゲート絶縁膜は２層構造とするのが良いこ
ととなる。
【００１９】
【発明が解決しようとする課題】しかしながら、このよ
うにトップゲートＴＦＴにおいてゲート絶縁膜を下層か
ら順にＳｉＯ2膜１３及びＳｉＮ膜１４の２層構造とし
た場合、半導体膜にイオン注入する際には２層のゲート
絶縁膜を通り抜けてｐ−Ｓｉ膜１２に到達するようにイ
オン注入の加速エネルギーを上げなければならない。例
えばリン（Ｐ）を注入する場合には１００ｋｅＶ以上の
加速エネルギーで注入しなければならない。そのため、
注入装置の消費電力が増大してしまうという欠点があっ
た。
うにトップゲートＴＦＴにおいてゲート絶縁膜を下層か
ら順にＳｉＯ2膜１３及びＳｉＮ膜１４の２層構造とし
た場合、半導体膜にイオン注入する際には２層のゲート
絶縁膜を通り抜けてｐ−Ｓｉ膜１２に到達するようにイ
オン注入の加速エネルギーを上げなければならない。例
えばリン（Ｐ）を注入する場合には１００ｋｅＶ以上の
加速エネルギーで注入しなければならない。そのため、
注入装置の消費電力が増大してしまうという欠点があっ
た。
【００２０】また、イオン注入の加速エネルギーを高く
すると、注入時の基板温度はおよそ２００℃にもなって
しまう。そうすると、ゲート電極１５及びＬＤＤ形成領
域を覆っているレジスト１７がその温度によって劣化し
てしまい、例えばその周縁がゆがんでしまったりあるい
はイオン注入を終えてレジストを除去する際に剥がれに
くくなるなどの欠点があった。
すると、注入時の基板温度はおよそ２００℃にもなって
しまう。そうすると、ゲート電極１５及びＬＤＤ形成領
域を覆っているレジスト１７がその温度によって劣化し
てしまい、例えばその周縁がゆがんでしまったりあるい
はイオン注入を終えてレジストを除去する際に剥がれに
くくなるなどの欠点があった。
【００２１】そこで本発明は、上記の従来の欠点に鑑み
て為されたものであり、高加速エネルギーでイオン注入
を行った場合に発生する基板温度の上昇を抑制すること
が可能なＴＦＴの製造方法を提供することを目的とす
る。
て為されたものであり、高加速エネルギーでイオン注入
を行った場合に発生する基板温度の上昇を抑制すること
が可能なＴＦＴの製造方法を提供することを目的とす
る。
【００２２】
【課題を解決するための手段】本発明のＴＦＴの製造方
法は、基板上に、半導体膜、第１のゲート絶縁膜、第２
のゲート絶縁膜及びゲート電極を順に形成して成る薄膜
トランジスタの製造方法であって、前記ゲート電極をマ
スクとして前記第１のゲート絶縁膜上の第２ゲート絶縁
膜を一部又は全部エッチングして除去するものである。
法は、基板上に、半導体膜、第１のゲート絶縁膜、第２
のゲート絶縁膜及びゲート電極を順に形成して成る薄膜
トランジスタの製造方法であって、前記ゲート電極をマ
スクとして前記第１のゲート絶縁膜上の第２ゲート絶縁
膜を一部又は全部エッチングして除去するものである。
【００２３】また、上述のＴＦＴの製造方法は、前記第
２ゲート絶縁膜を一部又は全部エッチングして除去した
後に、更に前記ゲート電極をマスクとして前記半導体膜
にイオン注入し、該イオン注入より後に加熱処理するＴ
ＦＴの製造方法である。
２ゲート絶縁膜を一部又は全部エッチングして除去した
後に、更に前記ゲート電極をマスクとして前記半導体膜
にイオン注入し、該イオン注入より後に加熱処理するＴ
ＦＴの製造方法である。
【００２４】更に、上述のＴＦＴの製造方法は、前記第
１のゲート絶縁膜はシリコン酸化膜であり、前記第２の
ゲート絶縁膜はシリコン窒化膜であるＴＦＴの製造方法
である。
１のゲート絶縁膜はシリコン酸化膜であり、前記第２の
ゲート絶縁膜はシリコン窒化膜であるＴＦＴの製造方法
である。
【００２５】
【発明の実施の形態】以下に、本発明のＴＦＴの製造方
法について説明する。
法について説明する。
【００２６】図１に、本発明にて形成したＴＦＴの断面
図を示す。
図を示す。
【００２７】同図に示すように、従来のＴＦＴの製造方
法によって作製したＴＦＴと異なる点は、ＳｉＮ膜から
成る第２のゲート絶縁膜１４がゲート電極１５をマスク
としてエッチングされてゲート電極１５以外の領域にお
いてはＳｉＮ膜が設けられていない点である。
法によって作製したＴＦＴと異なる点は、ＳｉＮ膜から
成る第２のゲート絶縁膜１４がゲート電極１５をマスク
としてエッチングされてゲート電極１５以外の領域にお
いてはＳｉＮ膜が設けられていない点である。
【００２８】図２に本発明のＴＦＴの製造工程断面図を
示す。
示す。
【００２９】工程１（図２（ａ））：石英ガラス、無ア
ルカリガラス等からなる絶縁性基板１０上に、絶縁性保
護膜であるＳｉＯ2膜１１をプラズマＣＶＤ法を用いて
形成する。そのＳｉＯ2膜１１の上にプラズマＣＶＤ法
にてａ−Ｓｉ膜１２を形成する。そして、そのａ−Ｓｉ
膜１２の表面にＸｅＣｌエキシマレーザビームを走査し
ながら照射してアニール処理を行ってａ−Ｓｉ膜１２を
溶融再結晶化することによりｐ−Ｓｉ膜１２に改質した
後、ｐ−Ｓｉ膜１２を島化エッチングする。このｐ−Ｓ
ｉ膜１２がｐ−ＳｉＴＦＴの能動層となる。
ルカリガラス等からなる絶縁性基板１０上に、絶縁性保
護膜であるＳｉＯ2膜１１をプラズマＣＶＤ法を用いて
形成する。そのＳｉＯ2膜１１の上にプラズマＣＶＤ法
にてａ−Ｓｉ膜１２を形成する。そして、そのａ−Ｓｉ
膜１２の表面にＸｅＣｌエキシマレーザビームを走査し
ながら照射してアニール処理を行ってａ−Ｓｉ膜１２を
溶融再結晶化することによりｐ−Ｓｉ膜１２に改質した
後、ｐ−Ｓｉ膜１２を島化エッチングする。このｐ−Ｓ
ｉ膜１２がｐ−ＳｉＴＦＴの能動層となる。
【００３０】工程２（図２（ｂ））：ｐ−Ｓｉ膜１２の
上に、ＣＶＤ法にて、ＳｉＯ2膜からなる第１のゲート
絶縁膜１３及びＳｉＮ膜からなる第２のゲート絶縁膜１
４を全面に形成する。第２のゲート絶縁膜１４上に、Ｃ
ｒ、Ｍｏなどの高融点金属からなる導電材料をスパッタ
法を用いて成膜し、ホトリソグラフィ技術及びＲＩＥ法
によるドライエッチング技術を用いて半導体膜１２と重
畳するようにゲート電極１５を形成する。なお、このゲ
ート電極１５形成と同時に、このゲート電極に繋がって
おりゲート信号を供給するゲート信号線も形成する（図
示せず）。
上に、ＣＶＤ法にて、ＳｉＯ2膜からなる第１のゲート
絶縁膜１３及びＳｉＮ膜からなる第２のゲート絶縁膜１
４を全面に形成する。第２のゲート絶縁膜１４上に、Ｃ
ｒ、Ｍｏなどの高融点金属からなる導電材料をスパッタ
法を用いて成膜し、ホトリソグラフィ技術及びＲＩＥ法
によるドライエッチング技術を用いて半導体膜１２と重
畳するようにゲート電極１５を形成する。なお、このゲ
ート電極１５形成と同時に、このゲート電極に繋がって
おりゲート信号を供給するゲート信号線も形成する（図
示せず）。
【００３１】工程３（図２（ｃ））：ゲート電極１５を
マスクとして、第２の絶縁膜１４をエッチングして除去
し、ゲート電極１５の下のみに第２の絶縁膜１４を残
す。そして、ｐ−Ｓｉ膜１２に対してＰ型またはＮ型の
イオン（不純物）注入１６をする。このイオン注入１６
は、形成すべきＴＦＴのタイプに応じて、ゲート電極１
５及び第２の絶縁膜１４に覆われていないｐ−Ｓｉ膜１
２にＰ型またはＮ型の不純物イオンを注入する。従っ
て、ゲート電極１５の下方のｐ−Ｓｉ膜１２には不純物
イオンは注入されず真性又は実質的に真性なｐ−Ｓｉ膜
１２である。
マスクとして、第２の絶縁膜１４をエッチングして除去
し、ゲート電極１５の下のみに第２の絶縁膜１４を残
す。そして、ｐ−Ｓｉ膜１２に対してＰ型またはＮ型の
イオン（不純物）注入１６をする。このイオン注入１６
は、形成すべきＴＦＴのタイプに応じて、ゲート電極１
５及び第２の絶縁膜１４に覆われていないｐ−Ｓｉ膜１
２にＰ型またはＮ型の不純物イオンを注入する。従っ
て、ゲート電極１５の下方のｐ−Ｓｉ膜１２には不純物
イオンは注入されず真性又は実質的に真性なｐ−Ｓｉ膜
１２である。
【００３２】工程４（図２（ｄ））：ｐ−Ｓｉ膜１２よ
りも狭い幅でかつゲート電極１５及び第２の絶縁膜１４
を覆うレジスト１７を形成する。その後、このレジスト
１７をマスクとしてイオン注入１８を行う。こうして、
不純物イオンが低濃度に注入された領域、いわゆるＬＤ
Ｄ（Lightly Doped Drain）領域１２ＬＤと、不純物イ
オンが高濃度に注入された領域、即ちソース１２ｓ及び
ドレイン１２ｄが形成される。
りも狭い幅でかつゲート電極１５及び第２の絶縁膜１４
を覆うレジスト１７を形成する。その後、このレジスト
１７をマスクとしてイオン注入１８を行う。こうして、
不純物イオンが低濃度に注入された領域、いわゆるＬＤ
Ｄ（Lightly Doped Drain）領域１２ＬＤと、不純物イ
オンが高濃度に注入された領域、即ちソース１２ｓ及び
ドレイン１２ｄが形成される。
【００３３】ここで、約４００℃で２時間加熱すること
により、注入した不純物が活性化されるとともに、第２
のゲート絶縁膜１４であるＳｉＮ膜中の水素原子がｐ−
Ｓｉ膜中に導入されて水素化が図れる。
により、注入した不純物が活性化されるとともに、第２
のゲート絶縁膜１４であるＳｉＮ膜中の水素原子がｐ−
Ｓｉ膜中に導入されて水素化が図れる。
【００３４】これにより、ゲート電極１５の下層のｐ−
Ｓｉ膜１２のうち、ゲート電極１５直下はチャネル１２
ｃとなり、ゲート電極１５両側の部分がソース１２ｓ及
びドレイン１２ｄとなる。
Ｓｉ膜１２のうち、ゲート電極１５直下はチャネル１２
ｃとなり、ゲート電極１５両側の部分がソース１２ｓ及
びドレイン１２ｄとなる。
【００３５】なお、Ｐチャネル型のＴＦＴを形成する場
合には、ボロン（Ｂ）等のＰ型イオンを注入し、Ｎチャ
ネル型のＴＦＴを形成する場合には、リン（Ｐ）等のＮ
型イオンを注入する。
合には、ボロン（Ｂ）等のＰ型イオンを注入し、Ｎチャ
ネル型のＴＦＴを形成する場合には、リン（Ｐ）等のＮ
型イオンを注入する。
【００３６】工程５（図２（ｅ））：そして、レジスト
１７を除去した後、ｐ−Ｓｉ膜１２を含む基板１０全面
に、ＳｉＮ膜１９及びＳｉＯ2膜２０をプラズマＣＶＤ
法を用いて順に積層し、ＳｉＮ膜１９及びＳｉＯ2膜２
０の２層からなる層間絶縁膜を形成する。このＳｉＮ膜
１９及びＳｉＯ2膜２０を形成した後、約４００℃で２
時間程度の加熱を施す。そうすることにより層間絶縁膜
中のＳｉＮ膜より水素イオンがｐ−Ｓｉ膜１２に導入さ
れて水素化が図れる。
１７を除去した後、ｐ−Ｓｉ膜１２を含む基板１０全面
に、ＳｉＮ膜１９及びＳｉＯ2膜２０をプラズマＣＶＤ
法を用いて順に積層し、ＳｉＮ膜１９及びＳｉＯ2膜２
０の２層からなる層間絶縁膜を形成する。このＳｉＮ膜
１９及びＳｉＯ2膜２０を形成した後、約４００℃で２
時間程度の加熱を施す。そうすることにより層間絶縁膜
中のＳｉＮ膜より水素イオンがｐ−Ｓｉ膜１２に導入さ
れて水素化が図れる。
【００３７】その後、ソース１２ｓ及びドレイン１２ｄ
に対応した位置に層間絶縁膜を貫通する第１のコンタク
トホール３０をｐ−Ｓｉ膜１２に到達するよう形成し、
この第１のコンタクトホール３０部分に、アルミニウム
等の金属からなるソース電極２１及びドレイン電極２２
を形成する。更にその上に、有機樹脂等から成る平坦化
絶縁膜２３を堆積する。そして、その平坦化絶縁膜２３
のソース電極２１に対応した位置にコンタクトホール３
２を形成して、そこに透明電極材料であるＩＴＯを堆積
しパターン化して表示電極２４を形成する。こうして、
半導体素子であるｐ−ＳｉＴＦＴが形成される。
に対応した位置に層間絶縁膜を貫通する第１のコンタク
トホール３０をｐ−Ｓｉ膜１２に到達するよう形成し、
この第１のコンタクトホール３０部分に、アルミニウム
等の金属からなるソース電極２１及びドレイン電極２２
を形成する。更にその上に、有機樹脂等から成る平坦化
絶縁膜２３を堆積する。そして、その平坦化絶縁膜２３
のソース電極２１に対応した位置にコンタクトホール３
２を形成して、そこに透明電極材料であるＩＴＯを堆積
しパターン化して表示電極２４を形成する。こうして、
半導体素子であるｐ−ＳｉＴＦＴが形成される。
【００３８】以上のように、ＳｉＯ2膜から成る下層の
第１のゲート絶縁膜１３とＳｉＮ膜から成る上層の第２
のゲート絶縁膜１４とを積層し、ゲート電極１５をマス
クとして第２のゲート絶縁膜１４をエッチングして除去
し、第１のゲート絶縁膜１３のみを通してイオン注入を
行うので、低加速エネルギーのイオン注入でｐ−Ｓｉ膜
１２にまで注入を行うことができる。
第１のゲート絶縁膜１３とＳｉＮ膜から成る上層の第２
のゲート絶縁膜１４とを積層し、ゲート電極１５をマス
クとして第２のゲート絶縁膜１４をエッチングして除去
し、第１のゲート絶縁膜１３のみを通してイオン注入を
行うので、低加速エネルギーのイオン注入でｐ−Ｓｉ膜
１２にまで注入を行うことができる。
【００３９】また、ＬＤＤ形成領域を形成するためのイ
オン注入においては、ＬＤＤ形成領域を覆うレジストが
劣化しない加速エネルギーでイオン注入することができ
る。
オン注入においては、ＬＤＤ形成領域を覆うレジストが
劣化しない加速エネルギーでイオン注入することができ
る。
【００４０】そのため、イオン注入装置の消費電力を抑
制することができるとともに、イオン注入時のレジスト
の劣化を防止できる。
制することができるとともに、イオン注入時のレジスト
の劣化を防止できる。
【００４１】なお、上述の実施の形態においては、第２
のゲート絶縁膜１４をゲート電極１５とほぼ同じ形状に
なるようにゲート電極下以外はエッチングして全部除去
した場合について説明したが、この第２のゲート絶縁膜
１４は全部を除去してしまうのではなく、絶縁膜１４の
一部の厚みを残しても良い。
のゲート絶縁膜１４をゲート電極１５とほぼ同じ形状に
なるようにゲート電極下以外はエッチングして全部除去
した場合について説明したが、この第２のゲート絶縁膜
１４は全部を除去してしまうのではなく、絶縁膜１４の
一部の厚みを残しても良い。
【００４２】図３に他の実施の形態の製造工程断面図を
示す。
示す。
【００４３】図３の前述の図２と異なる点は、第２のゲ
ート絶縁膜１４をゲート電極１５下のみならず、他の領
域にも一部の厚みを残している点である。他の構造及び
製造工程は図１及び図２に示すものと同じであるので説
明は省略する。
ート絶縁膜１４をゲート電極１５下のみならず、他の領
域にも一部の厚みを残している点である。他の構造及び
製造工程は図１及び図２に示すものと同じであるので説
明は省略する。
【００４４】ここで、エッチングによって残ったゲート
絶縁膜１４の厚みは、ソース１２ｓ及びドレイン１２ｄ
に不純物イオンを注入できる程度の厚みであればよい。
例えば、４００Åの厚みをエッチングによって１００〜
２００Åにする。平均では約１５０Å程度にする。ま
た、層間絶縁膜中のＳｉＮ膜に含まれた水素イオンを約
４００℃にて２時間加熱した際にも十分に導入できる厚
みであることが好ましい。
絶縁膜１４の厚みは、ソース１２ｓ及びドレイン１２ｄ
に不純物イオンを注入できる程度の厚みであればよい。
例えば、４００Åの厚みをエッチングによって１００〜
２００Åにする。平均では約１５０Å程度にする。ま
た、層間絶縁膜中のＳｉＮ膜に含まれた水素イオンを約
４００℃にて２時間加熱した際にも十分に導入できる厚
みであることが好ましい。
【００４５】また、ゲート絶縁膜１４を一部残すことに
より、イオン注入後に約４００℃で２時間加熱した際
に、ｐ−Ｓｉ膜１２を覆った第２のゲート絶縁膜１４の
ＳｉＮ膜から水素イオンがｐ−Ｓｉ膜の全面に容易に導
入することができる。
より、イオン注入後に約４００℃で２時間加熱した際
に、ｐ−Ｓｉ膜１２を覆った第２のゲート絶縁膜１４の
ＳｉＮ膜から水素イオンがｐ−Ｓｉ膜の全面に容易に導
入することができる。
【００４６】このように第２のゲート絶縁膜１４を一部
の厚み残すことにより、イオン注入が十分にできるとと
もに、半導体層全体を緻密なＳｉＮ膜で覆うことができ
るので、不純物等の侵入を防止することができ、ＴＦＴ
の信頼性の向上が図れる。
の厚み残すことにより、イオン注入が十分にできるとと
もに、半導体層全体を緻密なＳｉＮ膜で覆うことができ
るので、不純物等の侵入を防止することができ、ＴＦＴ
の信頼性の向上が図れる。
【００４７】また、各実施の形態においては、ａ−Ｓｉ
膜にレーザを照射してｐ−Ｓｉ膜を得て能動層とした場
合について説明したが、ｐ−Ｓｉ膜を直接絶縁性保護膜
上にＣＶＤ法などによって形成した場合についても同様
の効果が得られる。
膜にレーザを照射してｐ−Ｓｉ膜を得て能動層とした場
合について説明したが、ｐ−Ｓｉ膜を直接絶縁性保護膜
上にＣＶＤ法などによって形成した場合についても同様
の効果が得られる。
【００４８】この絶縁性保護膜は基板１０としてガラス
基板等を用いた場合にナトリウムイオン等がｐ−Ｓｉ膜
に侵入することを防ぐために形成しているものである。
このような不純物侵入が無い基板を用いる場合には絶縁
保護膜を用いる必要はない。ただし、基板が絶縁性を示
さない基板である場合には絶縁保護膜を形成する必要は
ある。
基板等を用いた場合にナトリウムイオン等がｐ−Ｓｉ膜
に侵入することを防ぐために形成しているものである。
このような不純物侵入が無い基板を用いる場合には絶縁
保護膜を用いる必要はない。ただし、基板が絶縁性を示
さない基板である場合には絶縁保護膜を形成する必要は
ある。
【００４９】また、各実施の形態においては、ソース１
２ｓに対応して設けたコンタクトホール３０にＡｌを充
填してソース電極２１を形成し、更にそのソース電極２
１にコンタクトしてＩＴＯから成る表示電極２４を形成
したが、それに限定されるものではなく、コンタクトホ
ール３０にＩＴＯを充填してソース１２ｓに直接コンタ
クトさせて表示電極２４としてもよい。
２ｓに対応して設けたコンタクトホール３０にＡｌを充
填してソース電極２１を形成し、更にそのソース電極２
１にコンタクトしてＩＴＯから成る表示電極２４を形成
したが、それに限定されるものではなく、コンタクトホ
ール３０にＩＴＯを充填してソース１２ｓに直接コンタ
クトさせて表示電極２４としてもよい。
【００５０】また、各実施の形態においては、ＬＤＤ領
域を形成するためのレジストの劣化について説明した
が、ｎ型チャネルＴＦＴ及びｐ型チャネルＴＦＴを同一
基板に備えたＴＦＴの場合に、一方の型のイオン注入を
する際にそのイオンが注入されることを防止するために
他方の型のＴＦＴに設けたレジストの場合においても、
イオン注入終了後に剥がれにくくなることも防止するこ
とができる。
域を形成するためのレジストの劣化について説明した
が、ｎ型チャネルＴＦＴ及びｐ型チャネルＴＦＴを同一
基板に備えたＴＦＴの場合に、一方の型のイオン注入を
する際にそのイオンが注入されることを防止するために
他方の型のＴＦＴに設けたレジストの場合においても、
イオン注入終了後に剥がれにくくなることも防止するこ
とができる。
【００５１】更に、ＴＦＴ特性の向上を図るために、水
素原子を多量に含むＳｉＮ膜からｐ−Ｓｉ膜に加熱によ
り水素原子を供給するが、この水素原子は少なくともｐ
−Ｓｉ膜のうちチャネルに供給されればよい。これは、
ＬＤ領域１２ＬＤ、ソース１２ｓ及びドレイン１２ｄに
は、不純物がドープされるため、ｐ−Ｓｉ膜中のダング
リングボンドの導電性に及ぼす影響は小さいがｐ−Ｓｉ
膜のチャネル領域は実質的に真性でありこの領域で膜中
のダングリングボンドがターミネイトされていないとＴ
ＦＴの動作特性に大きな影響を及ぼすからである。従っ
て、本発明によれば、ゲート電極直下にのみ残したＳｉ
Ｎ膜より効率的に水素原子を供給することが可能であ
る。
素原子を多量に含むＳｉＮ膜からｐ−Ｓｉ膜に加熱によ
り水素原子を供給するが、この水素原子は少なくともｐ
−Ｓｉ膜のうちチャネルに供給されればよい。これは、
ＬＤ領域１２ＬＤ、ソース１２ｓ及びドレイン１２ｄに
は、不純物がドープされるため、ｐ−Ｓｉ膜中のダング
リングボンドの導電性に及ぼす影響は小さいがｐ−Ｓｉ
膜のチャネル領域は実質的に真性でありこの領域で膜中
のダングリングボンドがターミネイトされていないとＴ
ＦＴの動作特性に大きな影響を及ぼすからである。従っ
て、本発明によれば、ゲート電極直下にのみ残したＳｉ
Ｎ膜より効率的に水素原子を供給することが可能であ
る。
【００５２】
【発明の効果】本発明のＴＦＴの製造方法によれば、イ
オン注入を行った場合に発生する基板温度の上昇を抑制
することが可能なＴＦＴの製造方法を提供することがで
きる。
オン注入を行った場合に発生する基板温度の上昇を抑制
することが可能なＴＦＴの製造方法を提供することがで
きる。
【図１】本発明のＴＦＴの製造方法にて作製したＴＦＴ
の断面図である。
の断面図である。
【図２】本発明の製造工程断面図である。
【図３】本発明の他の実施の形態の製造工程断面図であ
る。
る。
【図４】従来のＴＦＴの製造方法にて作製したＴＦＴの
断面図である。
断面図である。
【図５】従来の製造工程断面図である。
１０ 絶縁性基板 １１ 絶縁性保護膜 １２ 半導体膜 １２ｓ ソース １２ｄ ドレイン １２ｃ チャネル １３ 第１のゲート絶縁膜 １４ 第２のゲート絶縁膜 １５ ゲート電極 １６ イオン注入 １７ レジスト １８ イオン注入 １９ 第１の層間絶縁膜 ２０ 第２の層間絶縁膜 ２１ ソース電極 ２２ ドレイン電極 ２３ 平坦化絶縁膜 ２４ 表示電極
Claims (3)
- 【請求項１】 基板上に、半導体膜、第１のゲート絶縁
膜、第２のゲート絶縁膜及びゲート電極を順に形成して
成る薄膜トランジスタの製造方法であって、前記ゲート
電極をマスクとして前記第１のゲート絶縁膜上の第２ゲ
ート絶縁膜を一部又は全部エッチングして除去すること
を特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記第２ゲート絶縁膜を一部又は全部エ
ッチングして除去した後に、更に前記ゲート電極をマス
クとして前記半導体膜にイオン注入し、該イオン注入よ
り後に加熱処理することを特徴とする請求項１に記載の
薄膜トランジスタの製造方法。 - 【請求項３】 前記第１のゲート絶縁膜はシリコン酸化
膜であり、前記第２のゲート絶縁膜はシリコン窒化膜で
あることを特徴とする請求項１又は２に記載の薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000071626A JP2000332258A (ja) | 1999-03-16 | 2000-03-15 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7041999 | 1999-03-16 | ||
| JP11-70419 | 1999-03-16 | ||
| JP2000071626A JP2000332258A (ja) | 1999-03-16 | 2000-03-15 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332258A true JP2000332258A (ja) | 2000-11-30 |
Family
ID=26411584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000071626A Pending JP2000332258A (ja) | 1999-03-16 | 2000-03-15 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332258A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359022B1 (ko) * | 2000-12-20 | 2002-10-31 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘형 박막트랜지스터 제조 방법 |
| US7541646B2 (en) | 2006-03-08 | 2009-06-02 | Mitsubishi Electric Corporation | Thin film transistor device and method of manufacturing the same |
| US8642134B2 (en) | 2006-12-22 | 2014-02-04 | Sony Corporation | Coated-product with marking, process for manufacturing the same, and enclosure for electronic apparatus |
| US9070716B2 (en) | 2004-06-29 | 2015-06-30 | Samsung Display Co., Ltd. | Thin film transistor and method of fabricating the same |
-
2000
- 2000-03-15 JP JP2000071626A patent/JP2000332258A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359022B1 (ko) * | 2000-12-20 | 2002-10-31 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘형 박막트랜지스터 제조 방법 |
| US9070716B2 (en) | 2004-06-29 | 2015-06-30 | Samsung Display Co., Ltd. | Thin film transistor and method of fabricating the same |
| US9947771B2 (en) | 2004-06-29 | 2018-04-17 | Samsung Display Co., Ltd. | Thin film transistor and method of fabricating the same |
| US7541646B2 (en) | 2006-03-08 | 2009-06-02 | Mitsubishi Electric Corporation | Thin film transistor device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
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