JP2000323991A - 電圧発生回路及びｄ／ａ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】精度の良い出力を得ることができる電圧発生回
路を提供すること。 【解決手段】第１基準電源ＶRPと第２基準電源ＶRNが供
給される第１端子Ｔ１と第２端子Ｔ２間に同一インピー
ダンスを有する第１抵抗Ｒ１１と第６抵抗Ｒ１６と、両
抵抗Ｒ１１，Ｒ１６間に抵抗Ｒ１２〜Ｒ１５を直列接続
する。抵抗Ｒ１１，Ｒ１２間のノードＮ１３から第１制
御電流Ｉａを引き抜き、抵抗Ｒ１５，Ｒ１６間のノード
Ｎ１４に第１制御電流Ｉａと相関値を持つ第２制御電流
Ｉｂを供給する。そして、第１及び第２制御電流Ｉａ，
Ｉｂを制御してノードＮ１３，Ｎ１４間の電位差を一定
値に保ったまま、それらノードＮ１３，Ｎ１４の電位を
変更し、第４抵抗Ｒ１４の両端の電位を持つ第１及び第
２出力信号Ｖout0，Ｖout1を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高電位電源と低電位
電源の電位差を分圧して分圧電圧を生成する電圧発生回
路に関し、詳しくは、Ｄ／Ａ変換回路に組み込まれる電
圧発生回路に関する。

【０００２】近年の半導体装置には、デジタルーアナロ
グ変換回路（Ｄ／Ａ変換回路）や電流発生回路等の様々
な回路が１つのチップ上に搭載されるようになってきて
いる。そして、それぞれの回路において特性の向上が要
求されている。例えば、Ｄ／Ａ変換回路は、デジタル回
路とアナログ回路との間のインタフェース回路として搭
載され、出力するアナログ信号の直線性の精度向上が要
求されている。

【０００３】

【従来の技術】図７は、半導体装置に搭載された抵抗ス
トリング方式のデジタルーアナログ変換回路（Ｄ／Ａ変
換回路）１１の回路図である。

【０００４】Ｄ／Ａ変換回路１１は、高電位電源ＶDDと
低電位電源ＶSSとの間の電位差を均等に１６分割し、デ
ジタル信号Ｄ２，Ｄ１，Ｄ０に対応する電位（（ＶDD−
ＶSS)×（ｎ／１６）＋ＶSS）を有するアナログ信号Ａ
ｏｕｔを生成する。Ｄ／Ａ変換回路１１は、３ビットデ
ジタル信号Ｄ２〜Ｄ０に対応する数の抵抗Ｒ１〜Ｒ８を
有する分圧回路１２、スイッチＳＷ１〜ＳＷ６、インバ
ータ回路１３〜１５を含む。抵抗Ｒ１〜Ｒ８は、高電位
電源ＶDDと低電位電源ＶSSとの間に直列に接続されてい
る。各抵抗Ｒ１〜Ｒ８の抵抗値は、デジタル信号Ｄ２〜
Ｄ０のビット数（＝３）に応じて重み付けされている。

【０００５】抵抗Ｒ１が基準抵抗値「１」を有している
場合、抵抗Ｒ２，Ｒ７は抵抗値「１」、抵抗Ｒ３，Ｒ６
は抵抗値「２」に、抵抗Ｒ４，Ｒ５，Ｒ８は抵抗値
「４」を有するように設定されている。尚、各抵抗Ｒ１
〜Ｒ８の抵抗値は、同一抵抗値を有する抵抗素子を所定
数並列接続することにより重み付けされている。即ち、
抵抗Ｒ４，Ｒ５，Ｒ８を１つの抵抗素子にて構成され、
それらと同一抵抗値を有する４つの抵抗素子を並列接続
して抵抗Ｒ１，Ｒ２，Ｒ７を、２つの抵抗素子を並列接
続して抵抗Ｒ３，Ｒ６を構成している。

【０００６】高電位電源ＶDD側の抵抗Ｒ２，Ｒ３にはス
イッチＳＷ３，ＳＷ４がそれぞれ並列に接続され、低電
位電源ＶSS側の抵抗Ｒ６，Ｒ７にはスイッチＳＷ５，Ｓ
Ｗ６がそれぞれ並列に接続されている。スイッチＳＷ
３，ＳＷ４はＰチャネルＭＯＳトランジスタにて構成さ
れ、スイッチＳＷ５，ＳＷ６はＮチャネルＭＯＳトラン
ジスタにて構成される。スイッチＳＷ３，ＳＷ６のゲー
トには、デジタル信号Ｄ０をインバータ回路１５にて反
転した信号が供給され、スイッチＳＷ４，ＳＷ５のゲー
トには、デジタル信号Ｄ１をインバータ回路１４にて反
転した信号が供給される。これにより、Ｄ／Ａ変換回路
１１は、下位２ビットデジタル信号Ｄ１，Ｄ０に従って
スイッチＳＷ３〜ＳＷ６をオン又はオフするように制御
する。

【０００７】例えば、下位２ビットデジタル信号「０
０」に従ってＤ／Ａ変換回路１１は、スイッチＳＷ３，
ＳＷ４をオフする（スイッチＳＷ５，ＳＷ６をオン）。
これにより、ノードＮ２と低電位電源ＶSSとの間の抵抗
値は、「４」に設定される（高電位電源ＶDDとノードＮ
１の間の抵抗値は「８」に設定される）。Ｄ／Ａ変換回
路１１は、更に下位２ビットデジタル信号「０１」に従
ってスイッチＳＷ４，ＳＷ６をオフにする（スイッチＳ
Ｗ３，ＳＷ５をオン）。これにより、ノードＮ２と低電
位電源ＶSSとの間の抵抗値は、「５」に設定される（高
電位電源ＶDDとノードＮ１との間の抵抗値は「７」に設
定される）。

【０００８】ノードＮ１とノードＮ２との間の抵抗値
は、常に「４」（Ｒ５の抵抗値）である。従って、Ｄ／
Ａ変換回路１１は、スイッチＳＷ３〜ＳＷ６を制御して
高電位電源ＶDDと低電位電源ＶSSとの間の抵抗値を常に
一定の値「１６」に保持する。Ｄ／Ａ変換回路１１は、
更に下位２ビットデジタル信号Ｄ１，Ｄ０に従って高電
位電源ＶDDとノードＮ１間との間の抵抗値及びノードＮ
２と低電位電源ＶSSとの間の抵抗値を１ずつ変更する。

【０００９】ノードＮ１及びＮ２の電位は、高電位電源
ＶDDと低電位電源ＶSS間の電位差と、高電位電源ＶDDと
ノードＮ１との間の抵抗値，ノードＮ１，Ｎ２間の抵抗
値，ノードＮ２と低電位電源ＶSSとの間の抵抗値によっ
て決定される。従って、Ｄ／Ａ変換回路１１は、下位２
ビットデジタル信号Ｄ１，Ｄ０に従ってノードＮ１及び
Ｎ２の電位を高電位電源ＶDDと低電位電源ＶSS間の電位
差の１／１６のステップで変更する。

【００１０】ノードＮ１とノードＮ２との間の電位差
は、抵抗Ｒ５〜Ｒ１１により等分割されて、複数（この
場合、８個）の分圧電圧が生成される。Ｄ／Ａ変換回路
１１は、上位ビットデジタル信号２に従ってスイッチＳ
Ｗ１，ＳＷ２のうちの１つをオンする。そのオンされた
スイッチを介して１つの生成された分圧電圧を持つアナ
ログ信号Ａｏｕｔが出力される。

【００１１】

【発明が解決しようとする課題】しかしながら、各スイ
ッチＳＷ３〜ＳＷ６がオンしたときの抵抗値は０オーム
（Ω）ではない。従って、抵抗Ｒ２，Ｒ３，Ｒ６，Ｒ７
にスイッチＳＷ１ａ〜ＳＷ３ｂのオン抵抗がそれぞれ並
列に接続される。そして、各スイッチＳＷ３〜ＳＷ６
は、平行に接続された抵抗Ｒ２，Ｒ３，Ｒ６，Ｒ７との
間を導電性の素材による配線で接続され、その配線の抵
抗成分が各抵抗の抵抗値に加わる。この結果、ノードＮ
１と高電位電源ＶDDとの間の抵抗値、ノードＮ２と低電
位電源ＶSSとの間の抵抗値のそれぞれに誤差が生じ、ノ
ードＮ１とノードＮ２との間の電位が変化する。この変
化によって、高電位電源ＶDDと低電位電源ＶSSの間の電
位差が均等に１６分割された分圧電圧が得られなくな
る。このことは、デジタル信号Ｄ２〜Ｄ０からアナログ
信号Ａｏｕｔへの変換精度の低下を招く。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は精度の良い出力を得るこ
とができる電圧発生回路及びＤ／Ａ変換回路を提供する
ことにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、高電位の第１基準電源と
低電位の第２基準電源が供給され、第１基準電源と第２
基準電源間を分割した電位を有する出力信号を発生する
電圧発生回路であって、第１基準電源が供給される第１
端子に接続された第１インピーダンス素子と、第１イン
ピーダンス素子と同一インピーダンスを有し第２基準電
源が供給される第２端子に接続された第２インピーダン
ス素子と、第１インピーダンス素子と第２インピーダン
ス素子との間に接続された所定のインピーダンスを有す
る第３インピーダンス素子とを含み、第１端子と第２端
子間の所定のノードにおいて第１基準電源と第２基準電
源間を分割した分圧電圧を有する出力信号を発生する第
１分圧回路と、第１インピーダンス素子と第３インピー
ダンス素子間の第１ノードに接続された第１電流源と、
第２インピーダンス素子と第３インピーダンス素子間の
第２ノードに接続された第２電流源と、を備え、第１電
流源と第２電流源は、互いに相関値を有する第１制御電
流と第２制御電流を第１ノードと第２ノードに供給し、
第１ノードと第２ノードとの電位差を保持するととも
に、第１ノードと第２ノードの電位を第１制御電流と第
２制御電流の値に対応する電位に変更する。このよう
に、制御電流により出力信号の電位を変更することで任
意の電位を有する出力信号を発生し、分圧回路はインピ
ーダンス素子にスイッチ回路等の余分な抵抗分を含まな
いため、それによる分圧精度の低下が抑えられる。

【００１４】第１電流源と第２電流源は、請求項２に記
載の発明のように、第１制御電流と第２制御電流を流す
方向を互いに逆に制御する。第１電流源と第２電流源
は、請求項３に記載の発明のように、第１，第２制御電
流の絶対値の合計が常に一定値となるように両制御電流
を制御する。

【００１５】請求項４に記載の発明は、複数ビットのデ
ジタル信号をアナログ信号に変換するＤ／Ａ変換回路で
あって、下位ビットデジタル信号のビット数に対応する
複数の出力電圧を発生する電圧発生回路と、上位ビット
デジタル信号に基づいて、複数の出力電圧のうちの１つ
を選択して生成したアナログ信号を出力する選択回路
と、を備え、電圧発生回路は、第１電源が供給される第
１端子に接続された第１インピーダンス素子と、第１イ
ンピーダンス素子と同一のインピーダンスを有し第２電
源が供給される第２端子に接続された第２インピーダン
ス素子と、第１インピーダンス素子と第２インピーダン
ス素子間に接続された所定のインピーダンスを有する第
３インピーダンス素子と、第１インピーダンス素子と第
３インピーダンス素子間の第１ノードに接続された第１
電流源と、第２インピーダンス素子と第３インピーダン
ス素子間の第２ノードに接続された第２電流源と、を備
え、第１電流源と第２電流源は互いに相関値を持つ第１
制御電流と第２制御電流を第１ノードと第２ノードに供
給し、第１ノードと第２ノードとの電位差を保持し、且
つ各ノードの電位を第１制御電流と第２制御電流の値に
対応する電位に変更する。このように、制御電流により
出力信号の電位を変更することで任意の電位を有するア
ナログ信号を生成し、分圧回路はインピーダンス素子に
並列に接続されるスイッチ回路を含まないため、それに
よる分圧精度の低下を抑え、精度の高いアナログ信号を
出力する。

【００１６】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図６に従って説明する。図１は、一実施
形態のＤ／Ａ変換回路のブロック回路図である。

【００１７】Ｄ／Ａ変換回路２１は、複数ビット（本実
施形態では３ビット）のデジタル信号Ｄ２〜Ｄ０に対応
する電位を有するアナログ信号Ａｏｕｔを生成する。Ｄ
／Ａ変換回路２１は、電圧発生回路２２、出力電圧選択
回路２３を備える。

【００１８】電圧発生回路２２は、抵抗ストリングを有
し、上位ビット数に対応して生成した複数（本実施形態
では２つ）の出力信号Ｖout0，Ｖout1を選択回路２３に
出力する。電圧発生回路２２は、下位２ビットのデジタ
ル信号Ｄ１，Ｄ０に応答し、出力信号Ｖout0，Ｖout1の
電位差を一定に保持し、且つ両信号Ｖout0，Ｖout1の電
位を所定のステップで変更する。

【００１９】選択回路２３は、上位ビットデジタル信号
Ｄ２に応答して出力信号Ｖout0，Ｖout1の一方を選択
し、その選択した信号の電位を有するアナログ信号Ａｏ
ｕｔを出力する。２ビットのデジタル信号Ｄ１，Ｄ０の
論理組み合わせのパターン数は「４」であり、電圧発生
回路２２は、４パターンの電位を持つ出力信号Ｖout0，
Ｖout1を出力する。従って、Ｄ／Ａ変換回路２１は、所
定ステップ毎の８パターンの電位を持つアナログ信号Ａ
ｏｕｔを出力する。

【００２０】図２は、電圧発生回路２２のブロック回路
図である。電圧発生回路２２は、第１分圧回路３１、
（出力電圧）制御電流発生回路３２、（出力電圧）制御
電流反転回路３３、定電流回路３４、出力電圧補正回路
３５、高電圧端子電流補正回路（第１電流補正回路）３
６、低電圧端子電流補正回路（第２電流補正回路）３７
を含む。

【００２１】第１分圧回路３１は、高電位の第１基準電
源ＶRPが供給される第１端子Ｔ１と低電位の第２基準電
源ＶRNが供給される第２端子Ｔ２の間に直列接続された
複数（本実施形態では６個）のインピーダンス素子とし
ての抵抗Ｒ１１〜Ｒ１６を含む。第１端子Ｔ１に接続さ
れた第１抵抗Ｒ１１と、第２端子Ｔ２に接続された第６
抵抗Ｒ１６は、実質的に同一のインピーダンスを有す
る。尚、本実施形態では、第１抵抗Ｒ１１と第６抵抗Ｒ
１６間の第２〜第５抵抗Ｒ１２〜Ｒ１５は、第１及び第
６抵抗Ｒ１１，Ｒ１６と実質的に同一のインピーダンス
を有する。

【００２２】従って、第１分圧回路３１は、各抵抗Ｒ１
１〜Ｒ１６間のノードに第１基準電源ＶRPと第２基準電
源ＶRN間の電位差を分圧した分圧電圧を発生する。そし
て、第３抵抗Ｒ１３と第４抵抗Ｒ１４間のノードＮ１１
の電位を有する第１出力信号Ｖout0と、第４抵抗Ｒ１４
と第５抵抗Ｒ１５間のノードＮ１２の電位を有する第２
出力信号Ｖout1が図１の選択回路２３に供給される。

【００２３】第１抵抗Ｒ１１と第２抵抗Ｒ１２間のノー
ドＮ１３には第１及び第２電流源としての制御電流発生
回路３２が接続され、第５抵抗Ｒ１５と第６抵抗Ｒ１６
間のノードＮ１４には第２電流源としての制御電流反転
回路３３が接続される。両回路３２，３３はノードＮ１
３とノードＮ１４に対し、互いに相関のある電流値を有
する制御電流Ｉａと制御電流Ｉｂをそれぞれ印加する。
更に、両回路３２，３３は、制御電流Ｉａと制御電流Ｉ
ｂを互いに逆方向に流す。

【００２４】詳述すると、制御電流発生回路３２は、ノ
ードＮ１３から第１制御電流Ｉａを引き込み、その第１
制御電流Ｉａの値と相関関係にある値を持つ電流Ｉｃを
制御電流反転回路３３から引き込むように動作する。更
に、制御電流発生回路３２は、第１制御電流Ｉａの絶対
値と電流Ｉｃのそれの合計値を常に一定値とするように
それらの値を制御する。制御電流反転回路３３は、電流
Ｉｃの方向を反転した電流Ｉｂを流す。即ち、制御電流
反転回路３３は、第１制御電流Ｉａの値と相関関係にあ
る値を持ち、且つ第１制御電流Ｉａと逆方向の第２制御
電流ＩｂをノードＮ１４に供給する。尚、両回路３２，
３３が流す第１制御電流Ｉａと第２制御電流Ｉｂの方向
を上記と逆にしても良い、制御電流発生回路３２が引き
込む第１制御電流Ｉａは第１抵抗Ｒ１１のみに流れ、制
御電流反転回路３３が供給する第２制御電流Ｉｂは第６
抵抗Ｒ１６のみに流れる。従って、制御電流発生回路３
２及び制御電流反転回路３３は、第１制御電流Ｉａと第
２制御電流Ｉｂの値を制御することで、第１抵抗Ｒ１１
と第６抵抗Ｒ１６の実効的なインピーダンス値をそれぞ
れ制御する。

【００２５】更に、制御電流発生回路３２は、両制御電
流Ｉａ，Ｉｂの絶対値の合計を一定に保つ。従って、第
１端子Ｔ１と第２端子Ｔ２間に流れる電流値は、各制御
電流Ｉａ，Ｉｂの値が変更されても一定となる。即ち、
これらにより、制御電流発生回路３２及び制御電流反転
回路３３は、ノードＮ１３とノードＮ１４の電位、即ち
ノードＮ１１とノードＮ１２との間の電位差を一定に保
ちつつ、それらの電位を制御する。

【００２６】制御電流発生回路３２と制御電流反転回路
３３は定電流回路３４に接続されている。定電流回路３
４は、出力信号Ｖout0，Ｖout1の電位を変更するステッ
プに対応する値を持つ単位電流を発生させる機能を有す
る。単位電流の値は、出力信号Ｖout0，Ｖout1を変更す
るステップに応じて設定される。

【００２７】即ち、電圧発生回路２２は、ノードＮ１１
とノードＮ１２間の電位差を下位ビットデジタル信号Ｄ
１，Ｄ０のパターン数「４」に等分割した値を１つのス
テップ（変化量）としている。従って、ノードＮ１１と
ノードＮ１２間のインピーダンス（抵抗値）をパターン
数「４」で等分割した値（抵抗値）を持つ抵抗（単位抵
抗）の両端の電位差を１ステップ分の変化量とする電流
量を単位電流の値に設定する。制御電流Ｉａ，Ｉｂを単
位電流毎に増減することで、両ノードＮ１３，１４の電
位、即ち両出力信号Ｖout0，Ｖout1の電位をステップ毎
に変更することができる。

【００２８】従って、制御電流発生回路３２及び制御電
流反転回路３３は、制御電流Ｉａ，Ｉｂの値を、デジタ
ル信号Ｄ１，Ｄ０に基づいて、単位電流の整数倍の値だ
け変更する。詳述すると、制御電流発生回路３２は、単
位電流の整数倍の値ΔＩだけ減少させた値を持つ第１制
御電流ＩａをノードＮ１３から引き込み、制御電流反転
回路３３は、値ΔＩ増加した値を持つ第２制御電流Ｉｂ
をノードＮ１４に供給する。

【００２９】出力電圧補正回路３５は、常に初期値を持
つ設定電流ＩｄをノードＮ１４に供給する。この設定電
流Ｉｄは、第６抵抗Ｒ１６のみに流れ、その実効的なイ
ンピーダンスを変更する。これにより、第１端子Ｔ１と
第２端子Ｔ２との間の実効的なインピーダンスを所定値
に設定する。本実施形態では、第１端子Ｔ１と第２端子
Ｔ２との間の実効的なインピーダンスを単位抵抗の３６
倍の値に設定している。これにより、電圧発生回路２２
は、第１基準電源ＶRPと第２基準電源ＶRN間の電位差を
３６分割したステップ毎の値を持つ出力信号Ｖout0，Ｖ
out1を出力する。尚、第１端子Ｔ１と第２端子Ｔ２との
間の実効インピーダンスを適宜変更してもよい。

【００３０】第１電流補正回路３６と第２電流補正回路
３７は第１端子Ｔ１と第２端子Ｔ２にそれぞれ接続され
ている。第１電流補正回路３６と第２電流補正回路３７
は、制御電流Ｉａ，Ｉｂの値に対応する値を持つ補正電
流Ｉｅ，Ｉｆを第１端子Ｔ１と第２端子Ｔ２に供給す
る。これにより、第１電流補正回路３６と第２電流補正
回路３７は、制御電流発生回路３２と制御電流反転回路
３３が流す制御電流Ｉａ，Ｉｂにより第１基準電源ＶRP
と第２基準電源ＶRNが変動するのを防ぐ。

【００３１】詳述すると、第１電流補正回路３６は、制
御電流反転回路３３がノードＮ１４に供給する第２制御
電流Ｉｂの値と同一値を持つ第１補正電流Ｉｅを第１端
子Ｔ１から引き込む。第２制御電流Ｉｂの値は、第１制
御電流Ｉａのそれと相関がある。従って、第１電流補正
回路３６は、第１制御電流Ｉａの値と相関値を持つ第１
補正電流Ｉｅを第１端子Ｔ１から引き抜く、ということ
もできる。これにより、第１端子Ｔ１と第２端子Ｔ２と
の間の電流量を一定に保ち、第１端子Ｔ１と第２端子Ｔ
２の電位を安定させる。

【００３２】第２電流補正回路３７は、制御電流発生回
路３２がノードＮ１３から引き抜く第１制御電流Ｉａの
値と同一値を持つ第２補正電流Ｉｆを第２端子Ｔ２に供
給する。同様に、第２電流補正回路３７は、第２制御電
流Ｉｂの値と相関値を持つ第２補正電流Ｉｆを第２端子
Ｔ２に供給する、ということもできる。これにより、第
１端子Ｔ１と第２端子Ｔ２との間の電流量を一定に保
ち、第１端子Ｔ１と第２端子Ｔ２の電位を安定させる。

【００３３】次に、電圧発生回路２２の動作原理を説明
する。図３は、図２の電圧発生回路２２を簡略化したブ
ロック回路図であり、この回路により電圧発生回路の動
作原理が容易に説明される。

【００３４】図３の電圧発生回路は、抵抗Ｒ２１，Ｒ２
２，Ｒ２３と第１及び第２電流源４１，４２を含む。抵
抗Ｒ２１〜Ｒ２３は、高電位の第１基準電源ＶRPが供給
される第１端子Ｔ１と、低電位の第２基準電源ＶRNが供
給される第２端子Ｔ２の間に直列接続され、分圧回路４
３を構成する。

【００３５】第１端子Ｔ１に接続された第１抵抗Ｒ２１
と、第２端子Ｔ２に接続された第３抵抗Ｒ２３は、実質
的に同一のインピーダンスを有し、尚、本説明では、第
２抵抗Ｒ２２は抵抗Ｒ２１，Ｒ２３と実質的に同一のイ
ンピーダンスを有し、それらを「Ｒ」とする。

【００３６】第１抵抗Ｒ２１と第２抵抗Ｒ２２間のノー
ドＮ１３には第１電流源４１が接続され、この第１電流
源４１はノードＮ１３から第１制御電流Ｉａを引き込
む。第２抵抗Ｒ２２と第３抵抗Ｒ２３間のノードＮ１４
には第２電流源４２が接続され、この第２電流源４２は
ノードＮ１４に第１制御電流Ｉａと相関値を持つ第２制
御電流Ｉｂを供給する。

【００３７】そして、第１抵抗Ｒ２１と第２抵抗Ｒ２２
間のノードＮ１１の電位を持つ第１出力信号Ｖout0と、
第２抵抗Ｒ２２と第３抵抗Ｒ２３間のノードＮ１２の電
位を持つ第２出力信号Ｖout1が生成される。

【００３８】今、第１基準電源ＶRPの値を「V1」、第２
基準電源ＶRNの値を「０ボルト」とする。先ず、出力信
号Ｖout0，Ｖout1の初期電圧として、ノードＮ１１，Ｎ
１２に与える電位を設定する。即ち、初期電圧設定値と
して、第１出力信号Ｖout0を「8/16×V1」に、第２出力
信号Ｖout1を「4/16×V1」にするために第１電流源４１
が引き込む第１制御電流Ｉａの値（定常電流値）を設定
する。設定電流値は、次式により算出される。

【００３９】第１電流源４１が０アンペア（Ａ）の第１
制御電流Ｉａを流している時、第１出力信号Ｖout0は、 Ｖout0=(2R/3R)×V1=2/3×V1 となる。従って、設定する目標電圧値との差電圧ΔＶ
は、 ΔＶ=2/3×V1-8/16×V1=1/6×V1 となる。そして、第１電流源４１による制御電流Ｉａは
第１抵抗Ｒ４１にのみ流れる。このため電流源１に設定
する電流値Ｉ(0) は、 Ｉ(0)=ΔＶ/R=(1/6×V1)/R として求められる。

【００４０】次に、出力信号Ｖout0，Ｖout1を１ステッ
プ、即ち「1/16×V1」上昇させるために第１電流源４１
と第２電流源４２が流す制御電流Ｉａ，Ｉｂの制御量、
即ち単位電流の電流値Ｉ(t)は、 |Ｉ(t)|=(1/16×V1)/R となる。

【００４１】従って、第１出力信号Ｖout0を初期電圧設
定値からステップ毎に変化させるときの第１電流源４１
の制御電流Ｉａの値Ｉ(1)は、 となる。そして、第１及び第２電流源４１，４２は、制
御電流Ｉａ，Ｉｂの絶対値の和を常に一定値に制御する
ため、第２電流源４２の制御電流Ｉｂの値Ｉ(2)は、 となる。尚、D(n)はデジタル信号Ｄ１，Ｄ０の１０進数
値であり、「０」〜「３」の値を取る。従って、第１及
び第２出力信号Ｖout0，Ｖout1をステップ毎に得るため
の第１及び第２制御電流Ｉａ，Ｉｂの値Ｉ(1)，Ｉ(2)
は、Ｖout0=8/16×V1，Ｖout1=4/16×V1の時の設定電流
値は、 Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×0 Ｉ(2)=((1/16×V1)/R)×0 Ｖout0=9/16×V1，Ｖout1=5/16×V1の時の設定電流値
は、 Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×1 Ｉ(2)=((1/16×V1)/R)×1 Ｖout0=10/16×V1，Ｖout1=6/16×V1の時の設定電流値
は、 Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×2 Ｉ(2)=((1/16×V1)/R)×2 Ｖout0=11/16×V1，Ｖout1=7/16×V1の時の設定電流値
は、 Ｉ(1)=(1/6×V1)/R-((1/16×V1)/R)×3 Ｉ(2)=((1/16×V1)/R)×3 となる。

【００４２】上記の第１及び第２電流源４１，４２が流
す第１及び第２制御電流Ｉａ，Ｉｂの電流値Ｉ(1)，Ｉ
(2)と、第１及び第２出力信号Ｖout0，Ｖout1の組み合
わせを適宜選択することで、「4/16×V1」〜「11/16×V
1」の８パターンの電圧を得ることができる。

【００４３】上記のように、電圧発生回路２２の第１分
圧回路４３、即ち抵抗ストリングに、分圧電圧を発生す
るための素子は抵抗素子のみしか存在しておらず、従来
のＤ／Ａ変換回路１１で問題となるスイッチとそれを接
続する配線による抵抗は存在していない。これらによ
り、電圧発生回路２２及びそれを用いた抵抗ストリング
方式Ｄ／Ａ変換回路においては、高精度に均等分割した
電圧を出力することが可能である。

【００４４】次に、各回路の構成及び動作を説明する。
図４は、第１分圧回路３１、定電流回路３４の回路図で
ある。第１分圧回路３１の抵抗Ｒ１１〜Ｒ１６は、実質
的に同一インピーダンスを有する複数（４個）の単位抵
抗Ｒａから構成される。

【００４５】定電流回路３４は、第２及び第３分圧回路
５１，５２、オペアンプ５３、第１，第２カレントミラ
ー回路５４，５５を含む。第２分圧回路５１は、第１基
準電源ＶRPと第２基準電源ＶRNがそれぞれ供給される第
１端子Ｔ１と第２端子Ｔ２との間に直列接続された３２
本の単位抵抗素子Ｒｂを含む。全ての抵抗素子Ｒｂは、
第１分圧回路３１を構成する単位抵抗Ｒａと実質的に同
一のインピーダンスを有する。従って、第１端子Ｔ１か
ら数えて１６番目の抵抗Ｒｂと１７番目の抵抗Ｒｂ間の
ノードＮ２１は、第１基準電源ＶRPと第２基準電源ＶRN
との間の中間の電位（(ＶRP-ＶRN)/２）を有する。

【００４６】第３分圧回路５２は、第１端子Ｔ１と第２
端子Ｔ２との間に直列接続された３２本の単位抵抗素子
Ｒｃを含む。全ての抵抗素子Ｒｃは、第１分圧回路３１
を構成する単位抵抗Ｒａと実質的に同一のインピーダン
スを有する。従って、８，９番目の抵抗Ｒｃ間のノード
Ｎ２２と第１端子Ｔ１の間の合成抵抗値と、２４，２５
番目の抵抗Ｒｃ間のノードＮ２３と第２端子Ｔ２の間の
合成抵抗値は実質的に同じである。

【００４７】１４，１５番目の抵抗Ｒｃの間のノードＮ
２４とノードＮ２２の間の合成抵抗値は、第２分圧回路
５１のノードＮ２１と第１端子Ｔ１の間の合成抵抗値よ
りも、２本の抵抗Ｒｃ、即ち単位抵抗Ｒａの抵抗値の２
倍の値だけ小さい値（＝１４×Ｒａ）を持つ。ノードＮ
２４とノードＮ２３の間の合成抵抗値は、ノードＮ２１
と第２端子Ｔ２の間の合成抵抗値よりも２本の抵抗Ｒ
ｃ、即ち単位抵抗Ｒａの抵抗値の２倍の値だけ大きい値
（＝１８×Ｒａ）を持つ。

【００４８】オペアンプ５３のプラス入力端子は第２分
圧回路５１のノードＮ２１に接続され、マイナス入力端
子は第３分圧回路５２のノードＮ２４に接続されてい
る。オペアンプ５３の出力端子は、第１カレントミラー
回路５４に接続されている。

【００４９】第１カレントミラー回路５４はＰチャネル
ＭＯＳトランジスタＴＰ１．ＴＰ２から構成され、トラ
ンジスタＴＰ１，ＴＰ２のソースは、第１基準電源ＶRP
よりも高い電位を持つ高電位電源ＶDDが供給される第３
端子Ｔ３に接続されている。入力側の第１ＰＭＯＳトラ
ンジスタＴＰ１のドレインがオペアンプ５３の出力端子
に接続され、出力側の第２ＰＭＯＳトランジスタＴＰ２
のドレインが第２カレントミラー回路５５に接続されて
いる。

【００５０】第２カレントミラー回路５５は、Ｎチャネ
ルＭＯＳトランジスタＴＮ１，ＴＮ２，ＴＮ３から構成
され、各トランジスタＴＮ１〜ＴＮ３のソースは、第２
基準電源ＶRNよりも低い電位を持つ低電位電源ＶSSが供
給される第４端子Ｔ４に接続されている。入力側の第１
ＮＭＯＳトランジスタＴＮ１のドレインが第２トランジ
スタＴＰ２のドレインに接続され、出力側の第２ＮＭＯ
ＳトランジスタＴＮ２と第３ＮＭＯＳトランジスタＴＮ
３のドレインが第３分圧回路５２のノードＮ２２，Ｎ２
３にそれぞれ接続されている。

【００５１】第２ＰＭＯＳトランジスタＴＰ２は，第１
ＰＭＯＳトランジスタＴＰ１と実質的に同一値の電流を
流すように形成され、第２及び第３ＮＭＯＳトランジス
タＴＮ２，ＴＮ３は第１ＮＭＯＳトランジスタＴＮ１と
実質的に同一値の電流を流すように形成されている。従
って、第２ＮＭＯＳトランジスタＴＮ２と第３ＮＭＯＳ
トランジスタＴＮ３は、オペアンプ５３の出力電流値と
実質的に同一値の電流Ｉ11，Ｉ12をそれぞれノードＮ２
２，Ｎ２３から第４端子Ｔ４に流す。

【００５２】オペアンプ５３は両入力端子に同一電圧値
を受けるように出力端子から電流を出力する。オペアン
プ５３の入力端子差電圧、即ちノードＮ２１，Ｎ２４の
電位差は、単位抵抗Ｒａの両端にかかる電位の２倍の値
となり、この差電圧をゼロとするように、抵抗Ｒｃ８本
分に対して電流を印加するようにオペアンプ５３が動作
する。

【００５３】オペアンプ５３の出力電流値は、第２ＰＭ
ＯＳトランジスタＴＰ２が流す電流値と実質的に同一で
あり、この電流値は、第２ＮＭＯＳトランジスタＴＮ２
と第３ＮＭＯＳトランジスタＴＮ３がそれぞれ流す電流
Ｉ11，Ｉ12の値と実質的に同一である。

【００５４】単位抵抗Ｒａ（＝Ｒｂ＝Ｒｃ）の抵抗値を
「１」とすると、電流Ｉ11，Ｉ12は、 となる。この電流Ｉ11，Ｉ12の値と同じ電流値を持つ電
流が単位電流である。以降、単位電流をＩ(t) で表す。

【００５５】尚、ノードＮ２１が第１基準電源ＶRPと第
２基準電源ＶRNとの間の中間電位（(ＶRP-ＶRN)/２）に
設定されれば、第２分圧回路５１を構成する抵抗の数が
変更されてもよい。また、各抵抗が異なる値を有してい
ても良い。

【００５６】制御電流発生回路３２は、第２カレントミ
ラー回路５５の入力側のトランジスタＴＮ１とカレント
ミラー接続されたＮＭＯＳトランジスタＴＮ２１〜ＴＮ
２４を含む。トランジスタＴＮ２１〜ＴＮ２４は、第２
カレントミラー回路５５の出力側のトランジスタＴＮ２
と実質的に同一の電気的特性を有する。従って、各トラ
ンジスタＴＮ２１〜ＴＮ２４は、トランジスタＴＮ２が
流す電流Ｉ11と同じ電流値、即ち単位電流Ｉ(t) と同じ
値を有する電流Ｉ21〜Ｉ24を流す。

【００５７】出力電圧補正回路３５は、第２カレントミ
ラー回路５５のトランジスタＴＮ１とカレントミラー接
続されたＮＭＯＳトランジスタＴＮ３１を含む。トラン
ジスタＴＮ３１は、第２カレントミラー回路５５の出力
側のトランジスタＴＮ２の電気的特性と実質的に４倍の
電気的特性を有する。従って、トランジスタＴＮ３１
は、単位電流Ｉ(t) の電流値の４倍の電流値を持つ電流
Ｉ31を流す。

【００５８】第２電流補正回路３７は、第２カレントミ
ラー回路５５のトランジスタＴＮ１とカレントミラー接
続されたＮＭＯＳトランジスタＴＮ４１を含む。トラン
ジスタＴＮ４１は、第２カレントミラー回路５５の出力
側のトランジスタＴＮ２と実質的に同一の電気的特性を
有する。従って、トランジスタＴＮ４１は、単位電流Ｉ
(t) と同じ電流値を有する電流Ｉ41を流す。

【００５９】次に、制御電流発生回路３２と制御電流反
転回路３３の構成及び動作を、図６に従って説明する。
制御電流発生回路３２は、トランジスタＴＮ２１〜ＴＮ
２４、インバータ６１〜６６、スイッチ回路６７〜６９
を含む。トランジスタＴＮ２１〜ＴＮ２３は、ソースが
低電位電源ＶSSが供給される第４端子Ｔ４（図４参照）
に接続され、ドレインが各スイッチ回路６７〜６９に接
続されている。

【００６０】各スイッチ回路６７〜６９は、トランジス
タ対ＴN25a，ＴN25b、ＴN26a，ＴN26b、ＴN27a，ＴN27b
を含む。第１トランジスタ対ＴN25a，ＴN25bはソースは
互いに接続され、その接続点が第１トランジスタＴＮ２
１のドレインに接続されている。第２トランジスタ対Ｔ
N26a，ＴN26bはソースが互いに接続され、その接続点が
第２トランジスタＴＮ２２のドレインに接続されてい
る。第３トランジスタ対ＴN27a，ＴN27bは、ソースが互
いに接続され、その接続点が第３トランジスタＴＮ２３
のドレインに接続されている。

【００６１】第１インバータ６１にはデジタル信号Ｄ０
が入力され、出力端子はトランジスタＴN25aのゲートと
第２インバータ６２の入力端子に接続され、第２インバ
ータ６２の出力端子はトランジスタＴN25bのゲートに接
続されている。第３インバータ６３にはデジタル信号Ｄ
１が入力され、出力端子はトランジスタＴN26aのゲート
と第２インバータ６４の入力端子に接続され、第４イン
バータ６４の出力端子はトランジスタＴN26bのゲートに
接続されている。第５インバータ６５にはデジタル信号
Ｄ１が入力され、出力端子はトランジスタＴN27aのゲー
トと第２インバータ６６の入力端子に接続され、第６イ
ンバータ６６の出力端子はトランジスタＴN27bのゲート
に接続されている。

【００６２】トランジスタＴＮ２１〜ＴＮ２４は定電流
回路３４のトランジスタＴＮ３とカレントミラー接続さ
れ、各々電流Ｉ21〜Ｉ24を出力する。インバータ６１
は、デジタル信号Ｄ０に応答してトランジスタＴN25aと
インバータ６２を駆動する。インバータ６２は、インバ
ータ６１からの信号に応答してトランジスタＴN25bを駆
動する。これにより、トランジスタ対ＴN25a，ＴN25b
は、デジタル信号Ｄ０に応答して相補的にオン・オフす
る。

【００６３】インバータ６３は、デジタル信号Ｄ１に応
答してトランジスタＴN26aとインバータ６４を駆動す
る。インバータ６４は、インバータ６３からの信号に応
答してトランジスタＴN26bを駆動する。これにより、ト
ランジスタ対ＴN26a，ＴN26bは、デジタル信号Ｄ１に応
答して相補的にオン・オフする。

【００６４】インバータ６５は、デジタル信号Ｄ１に応
答してトランジスタＴN27aとインバータ６６を駆動す
る。インバータ６６は、インバータ６５からの信号に応
答してトランジスタＴN27bを駆動する。これにより、ト
ランジスタ対ＴN27a，ＴN27bは、デジタル信号Ｄ１に応
答して相補的にオン・オフする。

【００６５】このように、制御電流発生回路３２は、デ
ジタル信号Ｄ１，Ｄ０に応答してオンしたトランジスタ
の組み合わせにより、制御電流Ｉａと、その電流Ｉａの
値と相関値を持つ電流Ｉｃを流す。

【００６６】［Ｌレベルのデジタル信号Ｄ１，Ｄ０のケ
ース］デジタル信号Ｄ１，Ｄ０に応答してトランジスタ
ＴN25a，ＴN26a，ＴN27aがオンする。これにより、制御
電流発生回路３２は、第１〜第４トランジスタＴＮ２１
〜ＴＮ２４が流す電流Ｉ21〜Ｉ24の合計値、即ち単位電
流Ｉ(t) の４倍の値を持つ制御電流Ｉａを流す。ちなみ
に、この時の電流Ｉｃの値は０である。

【００６７】［Ｈレベルのデジタル信号Ｄ０，Ｌレベル
のデジタル信号Ｄ１のケース］デジタル信号Ｄ０に応答
してトランジスタＴN25bがオンし、デジタル信号Ｄ１に
応答してトランジスタＴN26a，ＴN27aがオンする。これ
により、制御電流発生回路３２は、第１トランジスタＴ
Ｎ２１が流す電流Ｉ21の値、即ち単位電流Ｉ(t) と同じ
値を持つ制御電流Ｉｃと、第２〜第４トランジスタＴＮ
２２〜ＴＮ２４が流す電流Ｉ22〜Ｉ24の合計値、即ち単
位電流Ｉ(t) の３倍の値を持つ制御電流Ｉａを流す。

【００６８】［Ｌレベルのデジタル信号Ｄ０，Ｈレベル
のデジタル信号Ｄ１のケース］デジタル信号Ｄ０に応答
してトランジスタＴN25aがオンし、デジタル信号Ｄ１に
応答してトランジスタＴN26b，ＴN27bがオンする。これ
により、制御電流発生回路３２は、第１トランジスタＴ
Ｎ２１と第４トランジスタＴＮ２４がそれぞれ流す電流
Ｉ21,I24の合計値、即ち単位電流Ｉ(t) の２倍の値を持
つ制御電流Ｉａと、第２〜第４トランジスタＴＮ２２〜
ＴＮ２４が流す電流Ｉ22，Ｉ23の合計値、即ち単位電流
Ｉ(t) の２倍の値を持つ制御電流Ｉｃを流す。

【００６９】［Ｈレベルのデジタル信号Ｄ１，Ｄ０のケ
ース］デジタル信号Ｄ１，Ｄ０に応答してトランジスタ
ＴN25b，Ｔ26b，Ｔ27bがオンする。これにより、制御電
流発生回路３２は、第１〜第３トランジスタＴＮ２１〜
ＴＮ２３が流す電流Ｉ21〜Ｉ23の合計値、即ち単位電流
Ｉ(t) の３倍の値を持つ制御電流Ｉｃと、第４トランジ
スタＴＮ２４が流す電流Ｉ24の値、即ち単位電流Ｉ(t)
と同一値を持つ制御電流Ｉａを流す。

【００７０】上記をまとめると、次のようになる。制御
電流発生回路３２は、デジタル信号Ｄ１，Ｄ０に対応し
て、 １０進数換算値"０"の時、Ｉａ＝４×Ｉ(t) 、Ｉｃ＝０
×Ｉ(t) 、 １０進数換算値"１"の時、Ｉａ＝３×Ｉ(t) 、Ｉｃ＝１
×Ｉ(t) 、 １０進数換算値"２"の時、Ｉａ＝４×Ｉ(t) 、Ｉｃ＝２
×Ｉ(t) 、 １０進数換算値"３"の時、Ｉａ＝１×Ｉ(t) 、Ｉｃ＝３
×Ｉ(t) 、 を各々出力する。

【００７１】制御電流反転回路３３はＰＭＯＳトランジ
スタＴＰ５１，ＴＰ５２を含み、トランジスタＴＰ５
１，ＴＰ５２はカレントミラー回路７１を形成する。入
力側のトランジスタＴＰ５１は、ドレインが制御電流発
生回路３２のスイッチ回路６７〜６９を構成する第２ト
ランジスタＴN25b，ＴN26b，ＴN27bのソースに接続さ
れ、制御電流Ｉｃが流れる。出力側の第２トランジスタ
ＴＰ５２はドレインが第１分圧回路３１のノードＮ１４
に接続されている。第２トランジスタＴＰ５２は、第１
トランジスタＴＰ５１と実質的に同一の電気的特性を有
し、トランジスタＴＰ５１に流れる電流Ｉｃの値と同一
値を持つ制御電流ＩｂをノードＮ１４に供給する。

【００７２】第１分圧回路３１のノードＮ１４には図５
の出力電圧補正回路３５が接続され、その出力電圧補正
回路３５から単位電流Ｉ(t) の値の４倍の値を持つ設定
電流Ｉｄが供給される。即ち、ノードＮ１４には、制御
電流反転回路３３による制御電流Ｉｂと、出力電圧補正
回路３５による設定電流Ｉｄの合成電流Ｉｇが供給され
る。

【００７３】制御電流Ｉｂ（＝Ｉｃ）は、デジタル信号
Ｄ１，Ｄ０の１０進数換算値に対応する値を持ち、設定
電流Ｉｄは常に一定の値を持つ。従って、ノードＮ１４
に供給される制御電流Ｉｇは、デジタル信号Ｄ１，Ｄ０
に対応して、 １０進数換算値"０"の時、Ｉｇ＝４×Ｉ(t) 、 １０進数換算値"１"の時、Ｉｇ＝５×Ｉ(t) 、 １０進数換算値"２"の時、Ｉｇ＝６×Ｉ(t) 、 １０進数換算値"３"の時、Ｉｇ＝７×Ｉ(t) 、 となる。

【００７４】次に、出力電圧補正回路３５、第１電流補
正回路３６、第２電流補正回路３７の構成及び動作を、
図５に従って説明する。出力電圧補正回路３５は、ＮＭ
ＯＳトランジスタＴＮ３１、ＰＭＯＳトランジスタＴＰ
３１，ＴＰ３２を含む。

【００７５】トランジスタＴＮ３１は定電流回路３４の
トランジスタＴＮ１とカレントミラー接続され、単位電
流Ｉ(t) の４倍の値を持つ電流Ｉ３１を流す。トランジ
スタＴＰ３１，ＴＰ３２はカレントミラー回路７２を形
成し、トランジスタＴＰ３１，ＴＰ３２のソースには高
電位電源ＶDDが供給される。入力側のトランジスタＴＰ
３１のドレインはトランジスタＴＮ３１のドレインに接
続され、トランジスタＴＮ３１の出力電流Ｉ３１を受け
る。出力側のトランジスタＴＰ３２は、トランジスタＴ
Ｐ３１と実質的に同一の電気的特性を持ち、トランジス
タＴＰ３１が流す電流Ｉ３１の値と同一値（単位電流Ｉ
(t) の４倍の値）を持つ設定電流Ｉｄを出力する。

【００７６】第１電流補正回路３６は、ＰＭＯＳトラン
ジスタＴＰ６１とＮＭＯＳトランジスタＴＮ６１，ＴＮ
６２を含む。トランジスタＴＰ６１は、ソースに高電位
電源ＶDDが供給され、ドレインはＮＭＯＳトランジスタ
ＴＮ６１に接続されている。トランジスタＴＰ６１は、
制御電流反転回路３３のカレントミラー回路７１を構成
する入力トランジスタＴＰ５１とカレントミラー接続さ
れ、そのトランジスタＴＰ５１が流す電流Ｉｃの値と同
一値を持つ電流Ｉ61を流す。

【００７７】ＮＭＯＳトランジスタＴＮ６１，ＴＮ６２
はカレントミラー回路７３を形成する。トランジスタＴ
Ｎ６１，ＴＮ６２のソースには低電位電源ＶSSが供給さ
れ、入力側のトランジスタＴＮ６１のＰＭＯＳトランジ
スタＴＰ６１のドレインに接続されている。出力側のト
ランジスタＴＮ６２は、ドレインが第１基準電源ＶRPが
供給される第１端子Ｔ１（図２参照）に接続されてい
る。

【００７８】出力側のトランジスタＴＮ６２は、入力側
のトランジスタＴＮ６１と実質的に同一の電気的特性を
有する。従って、出力側トランジスタＴＮ６２は、入力
側トランジスタＴＮ６１に流れる電流Ｉ61の値と同じ値
を持つ第１補正電流Ｉｅを第１基準電源ＶRP（第１端子
Ｔ１）から低電位電源ＶSSに流す。

【００７９】トランジスタＴＮ６１に流れる電流Ｉ61の
値は、制御電流反転回路３３が第１分圧回路３１のノー
ドＮ１４に供給する制御電流Ｉｂの値と同一である。従
って、第１電流補正回路３６は、制御電流Ｉｂの値と同
一値を持つ補正電流Ｉｅを、第１基準電源ＶRPから低電
位電源ＶSSに流す。これを、デジタル信号Ｄ１，Ｄ０の
１０進数換算値に対応して示すと、 １０進数換算値"０"の時、Ｉｅ＝０×Ｉ(t) 、 １０進数換算値"１"の時、Ｉｅ＝１×Ｉ(t) 、 １０進数換算値"２"の時、Ｉｅ＝２×Ｉ(t) 、 １０進数換算値"３"の時、Ｉｅ＝３×Ｉ(t) 、 となる。

【００８０】第２電流補正回路３７は、ＮＭＯＳトラン
ジスタＴＮ４１，ＴＮ４２、ＰＭＯＳトランジスタＴＰ
４１〜ＴＰ４４を含む。ＮＭＯＳトランジスタＴＮ４１
は定電流回路３４のトランジスタＴＮ１とカレントミラ
ー接続され、単位電流Ｉ(t) と同一値を持つ電流Ｉ41を
流す。

【００８１】ＮＭＯＳトランジスタＴＮ４２は、第１電
流補正回路３６のトランジスタＴＮ６１とカレントミラ
ー接続され、補正電流Ｉｅ、即ち制御電流Ｉｂと同一値
を持つ電流Ｉ42を流す。

【００８２】ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２
はカレントミラー回路７４を形成し、トランジスタＴＰ
４１，ＴＰ４２は、ソースに高電位電源ＶDDが供給さ
れ、ドレインがカレントミラー回路７４を形成するトラ
ンジスタＴＰ４３，ＴＰ４４のソースに接続されてい
る。また、トランジスタＴＰ４２のドレインはトランジ
スタＴＮ４２のドレインに接続されている。トランジス
タＴＰ４３のドレインはトランジスタＴＮ４１のドレイ
ンに接続され、トランジスタＴＰ４４のドレインは第２
基準電源ＶRNが供給される第２端子Ｔ２（図２参照）に
接続されている。

【００８３】カレントミラー回路７４を構成する出力側
のトランジスタＴＰ４２は、入力側トランジスタＴＰ４
１が持つ電気的特性の３倍の電気的特性を持つ。従っ
て、カレントミラー回路７４は、トランジスタＴＮ４１
が流す電流Ｉ41を入力側トランジスタＴＰ４１で受け、
出力側トランジスタＴＰ４２から電流Ｉ41の３倍の値
（単位電流Ｉ(t) の３倍の値）を持つ電流Ｉ43を流す。

【００８４】第２カレントミラー回路７５は、第１カレ
ントミラー回路７４にカスケード接続されている。カレ
ントミラー回路７５を構成する出力側のトランジスタＴ
Ｐ４４は、入力側のトランジスタＴＰ４３が持つ電気的
特性の３倍のそれを持つ。

【００８５】入力側トランジスタＴＰ４３は、第１カレ
ントミラー回路７４の入力側トランジスタＴＰ４１の出
力電流をそのままトランジスタＴＮ４１に通過させてい
る。出力側のトランジスタＴＰ４４は、トランジスタＴ
Ｎ４２の出力電流Ｉ42とトランジスタＴＰ４２の出力電
流Ｉ43を合成した第２補正電流Ｉｆを第２基準電源ＶRN
に供給する。

【００８６】トランジスタＴＰ４２は一定値を持つ電流
Ｉ43を流す。従って、トランジスタＴＰ４４が流す補正
電流Ｉｆは、 Ｉｆ=Ｉ43-Ｉ42 となる。

【００８７】従って、デジタル信号Ｄ１，Ｄ０の１０進
数換算値に対応して示すと、 １０進数換算値"０"の時、Ｉｆ＝３×Ｉ(t) 、 １０進数換算値"１"の時、Ｉｆ＝２×Ｉ(t) 、 １０進数換算値"２"の時、Ｉｆ＝１×Ｉ(t) 、 １０進数換算値"３"の時、Ｉｆ＝０×Ｉ(t) 、 となる。

【００８８】次に、選択回路２３の構成及び動作を、図
６に従って説明する。選択回路２３は、第１及び第２ス
イッチ回路８１，８２、インバータ８３を含む。第１ス
イッチ回路８１は第１分圧回路３１のノードＮ１１に接
続され、第２スイッチ回路８２はノードＮ１２に接続さ
れている。

【００８９】第１及び第２スイッチ回路８１，８２は、
それぞれ並列接続された一対のＰＭＯＳトランジスタと
ＮＭＯＳトランジスタにより構成されている。第１スイ
ッチ回路８１のＮＭＯＳトランジスタと第２スイッチ回
路８２のＰＭＯＳトランジスタのゲートにはデジタル信
号Ｄ２が入力され、第１スイッチ回路８１のＰＭＯＳト
ランジスタと第２スイッチ回路８２のＮＭＯＳトランジ
スタのゲートには、デジタル信号Ｄ２が入力されるイン
バータ８３の出力信号が入力される。

【００９０】このように構成された第１及び第２スイッ
チ回路８１，８２は、デジタル信号Ｄ２に応答して相補
的にオン・オフする。そして、オンしたスイッチ回路８
１，８２を介して出力信号Ｖout0，Ｖout1のうちの一方
が、アナログ信号Ａｏｕｔとして出力される。

【００９１】次に、上記のように構成されたＤ／Ａ変換
回路２１の作用を説明する。 ［１０進数換算値"０"のケース（Ｄ０=Ｌｏ,Ｄ１=Ｌｏ,
Ｄ２=Ｌｏ）］単位電流Ｉ(t) の４倍の値を持つ制御電
流Ｉａと、単位電流Ｉ(t) の４倍の値を持つ制御電流Ｉ
ｇを受けて、第１分圧回路３１のノードＮ１３の電位
は、第２分圧回路５１の第１基準電源ＶRPから８本目と
９本目の接点電圧と同電圧値に、第１分圧回路３１のノ
ードＮ１４の電位は、第２分圧回路５１の第１基準電源
ＶRPから２４本目と２５本目の接点電圧と同電圧値にな
る。

【００９２】従って、第１分圧回路３１のノードＮ１３
からノードＮ１４までの抵抗素子間接点１７個所の電圧
は、第２分圧回路５１の第１基準電源ＶRPから８本目と
９本目の接点から、第１基準電源ＶRPから２４本目と２
５本目の接点までの抵抗素子間接点１７個所の電圧と各
々一致する。

【００９３】Ｌレベルのデジタル信号Ｄ２に応答してス
イッチ回路８２がオンし、出力信号Ｖout0、即ちノード
Ｎ１１の電位（第２分圧回路５１の第１基準電源ＶRPか
ら２０本目と２１本目の接点の電位）を持つアナログ信
号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの
電圧値は、 Ａｏｕｔ=(VRP-VRN)×(12/32)＋VRN となる。

【００９４】［１０進数換算値"１"のケース（Ｄ０=Ｌ
ｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］単位電流Ｉ(t) の４倍の値
を持つ制御電流Ｉａと、単位電流Ｉ(t) の４倍の値を持
つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ
１３の電位は、第２分圧回路５１の第１基準電源ＶRPか
ら７本目と８本目の接点電圧と同電圧値に、第１分圧回
路３１のノードＮ１４の電位は、第２分圧回路５１の第
１基準電源ＶRPから２３本目と２４本目の接点電圧と同
電圧値になる。

【００９５】従って、第１分圧回路３１のノードＮ１３
からノードＮ１４までの抵抗素子間接点１７個所の電圧
は、第２分圧回路５１の第１基準電源ＶRPから７本目と
８本目の接点から、第１基準電源ＶRPから２３本目と２
４本目の接点までの抵抗素子間接点１７個所の電圧と各
々一致する。

【００９６】Ｌレベルのデジタル信号Ｄ２に応答してス
イッチ回路８２がオンし、出力信号Ｖout0、即ちノード
Ｎ１１の電位（第２分圧回路５１の第１基準電源ＶRPか
ら１９本目と２０本目の接点の電位）を持つアナログ信
号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの
電圧値は、 Ａｏｕｔ=(VRP-VRN)×(13/32)＋VRN となる。

【００９７】［１０進数換算値"２"のケース（Ｄ０=Ｌ
ｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］単位電流Ｉ(t) の４倍の値
を持つ制御電流Ｉａと、単位電流Ｉ(t) の４倍の値を持
つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ
１３の電位は、第２分圧回路５１の第１基準電源ＶRPか
ら６本目と７本目の接点電圧と同電圧値に、第１分圧回
路３１のノードＮ１４の電位は、第２分圧回路５１の第
１基準電源ＶRPから２２本目と２３本目の接点電圧と同
電圧値になる。

【００９８】従って、第１分圧回路３１のノードＮ１３
からノードＮ１４までの抵抗素子間接点１７個所の電圧
は、第２分圧回路５１の第１基準電源ＶRPから６本目と
７本目の接点から、第１基準電源ＶRPから２２本目と２
３本目の接点までの抵抗素子間接点１７個所の電圧と各
々一致する。

【００９９】Ｌレベルのデジタル信号Ｄ２に応答してス
イッチ回路８２がオンし、出力信号Ｖout0、即ちノード
Ｎ１１の電位（第２分圧回路５１の第１基準電源ＶRPか
ら１８本目と１９本目の接点の電位）を持つアナログ信
号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの
電圧値は、 Ａｏｕｔ=(VRP-VRN)×(14/32)＋VRN となる。

【０１００】［１０進数換算値"３"のケース（Ｄ０=Ｌ
ｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］単位電流Ｉ(t) の１倍の値
を持つ制御電流Ｉａと、単位電流Ｉ(t) の７倍の値を持
つ制御電流Ｉｇを受けて、第１分圧回路３１のノードＮ
１３の電位は、第２分圧回路５１の第１基準電源ＶRPか
ら５本目と６本目の接点電圧と同電圧値に、第１分圧回
路３１のノードＮ１４の電位は、第２分圧回路５１の第
１基準電源ＶRPから２０本目と２１本目の接点電圧と同
電圧値になる。

【０１０１】従って、第１分圧回路３１のノードＮ１３
からノードＮ１４までの抵抗素子間接点１７個所の電圧
は、第２分圧回路５１の第１基準電源ＶRPから５本目と
６本目の接点から、第１基準電源ＶRPから２０本目と２
１本目の接点までの抵抗素子間接点１７個所の電圧と各
々一致する。

【０１０２】Ｌレベルのデジタル信号Ｄ２に応答してス
イッチ回路８２がオンし、出力信号Ｖout0、即ちノード
Ｎ１１の電位（第２分圧回路５１の第１基準電源ＶRPか
ら１７本目と１８本目の接点の電位）を持つアナログ信
号Ａｏｕｔが出力される。このアナログ信号Ａｏｕｔの
電圧値は、 Ａｏｕｔ=(VRP-VRN)×(15/32)＋VRN となる。

【０１０３】［１０進数換算値"４"のケース（Ｄ０=Ｌ
ｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］このケースは、１０進数換
算値が"０" のケースと同様な電位設定を行う。そし
て、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回
路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の
電位（第２分圧回路５１の第１基準電源ＶRPから１６本
目と１７本目の接点の電位）を持つアナログ信号Ａｏｕ
ｔが出力される。このアナログ信号Ａｏｕｔのの電圧値
は、 Ａｏｕｔ=(VRP-VRN)×(16/32)＋VRN となる。

【０１０４】［１０進数換算値"５"のケース（Ｄ０=Ｌ
ｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］このケースは、１０進数換
算値が"１" のケースと同様な電位設定を行う。そし
て、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回
路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の
電位（第２分圧回路５１の第１基準電源ＶRPから１５本
目と１６本目の接点の電位）を持つアナログ信号Ａｏｕ
ｔが出力される。このアナログ信号Ａｏｕｔのの電圧値
は、 Ａｏｕｔ=(VRP-VRN)×(17/32)＋VRN となる。

【０１０５】［１０進数換算値"６"のケース（Ｄ０=Ｌ
ｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］このケースは、１０進数換
算値が"２" のケースと同様な電位設定を行う。そし
て、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回
路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の
電位（第２分圧回路５１の第１基準電源ＶRPから１４本
目と１５本目の接点の電位）を持つアナログ信号Ａｏｕ
ｔが出力される。このアナログ信号Ａｏｕｔのの電圧値
は、 Ａｏｕｔ=(VRP-VRN)×(18/32)＋VRN となる。

【０１０６】［１０進数換算値"７"のケース（Ｄ０=Ｌ
ｏ,Ｄ１=Ｌｏ,Ｄ２=Ｌｏ）］このケースは、１０進数換
算値が"３" のケースと同様な電位設定を行う。そし
て、Ｈレベルのデジタル信号Ｄ２に応答してスイッチ回
路８１がオンし、出力信号Ｖout1、即ちノードＮ１２の
電位（第２分圧回路５１の第１基準電源ＶRPから１３本
目と１４本目の接点の電位）を持つアナログ信号Ａｏｕ
ｔが出力される。このアナログ信号Ａｏｕｔのの電圧値
は、 Ａｏｕｔ=(VRP-VRN)×(19/32)＋VRN となる。

【０１０７】次に、第１電流補正回路３６による第１端
子Ｔ１に供給される第１基準電源ＶRPに対する電流変動
補正動作を説明する。上記のように、第１基準電源ＶRP
が供給される第１端子Ｔ１から第１分圧回路３１への流
入電流は、制御電流Ｉａによって変動する。これを相殺
するために、第１電流補正回路３６により、第１端子Ｔ
１から補正電流Ｉｅを流す。

【０１０８】［１０進数換算値"０"又は"４"のケース
（Ｄ０＝Ｌｏ，Ｄ１＝Ｌｏ）］この場合、単位電流Ｉ
(t) の４倍の値を持つ制御電流ＩａがノードＮ１３から
引き抜かれる。従って、第１電流補正回路３６は、単位
電流Ｉ(t) の０倍の値を持つ補正電流Ｉｅを流す。

【０１０９】［１０進数換算値"１"又は"５"のケース
（Ｄ０＝Ｈｉ，Ｄ１＝Ｌｏ）］この場合、単位電流Ｉ
(t) の３倍の値を持つ制御電流ＩａがノードＮ１３から
引き抜かれる。従って、第１電流補正回路３６は、単位
電流Ｉ(t) の１倍の値を持つ補正電流Ｉｅを流す。

【０１１０】［１０進数換算値"２"又は"６"のケース
（Ｄ０＝Ｌｏ，Ｄ１＝Ｈｉ）］この場合、単位電流Ｉ
(t) の２倍の値を持つ制御電流ＩａがノードＮ１３から
引き抜かれる。従って、第１電流補正回路３６は、単位
電流Ｉ(t) の２倍の値を持つ補正電流Ｉｅを流す。

【０１１１】［１０進数換算値"３"又は"７"のケース
（Ｄ０＝Ｈｉ，Ｄ１＝Ｈｉ）］この場合、単位電流Ｉ
(t) の１倍の値を持つ制御電流ＩａがノードＮ１３から
引き抜かれる。従って、第１電流補正回路３６は、単位
電流Ｉ(t) の３倍の値を持つ補正電流Ｉｅを流す。

【０１１２】以上のように、第１電流補正回路３６は、
制御電流Ｉａの絶対値と補正電流Ｉｅの絶対値の和を常
に一定値（＝単位電流Ｉ(t) の４倍の値）に保つように
補正電流Ｉｅの値を制御する。これにより、第１端子Ｔ
１の電位変動が抑えられ、出力信号Ｖout0，Ｖout1の電
圧精度、即ちアナログ信号Ａｏｕｔの変換精度が高くな
る。

【０１１３】次に、第２電流補正回路３７による第２端
子Ｔ２に供給される第２基準電源ＶRNに対する電流変動
補正動作を説明する。上記のように第１分圧回路３１か
ら第２基準電源ＶRNが供給される第２端子Ｔ２への流出
電流は、制御電流Ｉｇ（制御電流Ｉｂと設定電流Ｉｄの
合成電流）によって変動する。これを相殺する（絶対値
の和を一定値に保つ）ために、第２電流補正回路３７か
ら、第２端子Ｔ２へ補正電流Ｉｆを流し込む。

【０１１４】［１０進数換算値"０"又は"４"のケース
（Ｄ０＝Ｌｏ，Ｄ１＝Ｌｏ）］この場合、単位電流Ｉ
(t) の４倍の値を持つ制御電流ＩｇがノードＮ１４に供
給される。従って、第２電流補正回路３７は、単位電流
Ｉ(t) の３倍の値を持つ補正電流Ｉｆを流す。

【０１１５】［１０進数換算値"１"又は"５"のケース
（Ｄ０＝Ｈｉ，Ｄ１＝Ｌｏ）］この場合、単位電流Ｉ
(t) の５倍の値を持つ制御電流ＩｇがノードＮ１４に供
給される。従って、第２電流補正回路３７は、単位電流
Ｉ(t) の２倍の値を持つ補正電流Ｉｆを流す。

【０１１６】［１０進数換算値"２"又は"６"のケース
（Ｄ０＝Ｌｏ，Ｄ１＝Ｈｉ）］この場合、単位電流Ｉ
(t) の６倍の値を持つ制御電流ＩｇがノードＮ１４に供
給される。従って、第２電流補正回路３７は、単位電流
Ｉ(t) の１倍の値を持つ補正電流Ｉｆを流す。

【０１１７】［１０進数換算値"３"又は"７"のケース
（Ｄ０＝Ｈｉ，Ｄ１＝Ｈｉ）］この場合、単位電流Ｉ
(t) の７倍の値を持つ制御電流ＩｇがノードＮ１４に供
給される。従って、第２電流補正回路３７は、３倍の単
位電流Ｉ(t) の０倍の値を持つ補正電流Ｉｆを流す。

【０１１８】以上のように、第２電流補正回路３７は、
制御電流Ｉｇの絶対値と補正電流Ｉｆの絶対値の和を常
に一定値（＝単位電流Ｉ(t) の７倍の値）に保つように
補正電流Ｉｆの値を制御する。これにより、第２端子Ｔ
２の電位変動が抑えられ、出力信号Ｖout0，Ｖout1の電
圧精度、即ちアナログ信号Ａｏｕｔの変換精度が高くな
る。

【０１１９】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）第１基準電源ＶRPが供給される第１端子Ｔ１に接
続された第１抵抗Ｒ１１と、第２基準電源ＶRNが供給さ
れる第２端子Ｔ２に接続され第１抵抗Ｒ１１と同一イン
ピーダンスを有する第６抵抗Ｒ１６と、両抵抗Ｒ１１，
Ｒ１６間に直列接続された抵抗Ｒ１２〜Ｒ１５を含む。
第１抵抗Ｒ１１と第２抵抗Ｒ１２との間のノードＮ１３
から第１制御電流Ｉａを引き抜き、第５抵抗Ｒ１５と第
６抵抗Ｒ１６間のノードＮ１４に第１制御電流Ｉａと相
関値を持つ第２制御電流Ｉｂを供給する。そして、第１
及び第２制御電流Ｉａ，Ｉｂを制御してノードＮ１３，
Ｎ１４間の電位差を一定値に保ったまま、それらノード
Ｎ１３，Ｎ１４の電位を変更し、第４抵抗Ｒ１４の両端
の電位を持つ第１，第２出力信号Ｖout0，Ｖout1を出力
するようにした。この様に、制御電流Ｉａ，Ｉｂの値を
制御することで第１及び第２出力信号Ｖout0，Ｖout1の
電圧を変更することができる。その結果、第１〜第６抵
抗Ｒ１１〜Ｒ１６にスイッチ回路等の抵抗分の影響がな
く、第１及び第２出力信号Ｖout0，Ｖout1の電圧精度を
高くする事ができる。これによりＤ／Ａ変換回路２１
は、精度の高いアナログ信号Ａｏｕｔを生成することが
できる。

【０１２０】（２）第１電流補正回路３６（高電位端子
電流補正回路）は、第１基準電源ＶRPが供給される第１
端子Ｔ１から第２制御電流Ｉｂと同一値を有する第１補
正電流Ｉｅを引き抜く。第２電流補正回路３７（停電異
端視電流補正回路）は、第２基準電源ＶRNが供給される
第２端子Ｔ２へ第１制御電流Ｉａと同一値を有する第２
補正電流Ｉｆを供給する。これにより、第２制御電流Ｉ
ｂにより第１及び第２基準電源ＶRP，ＶRNの電位が変動
するのを防ぎ、精度の高い第１及び第２出力信号Ｖout
0，Ｖout1を出力することができる。

【０１２１】（３）電圧補正回路３５は、ノードＮ１４
へ所定値の設定電流Ｉｄを供給する。これにより、ノー
ドＮ１４と第２端子Ｔ２間の抵抗Ｒ１６の実効インピー
ダンスを変更し、第１端子Ｔ１と第２端子Ｔ２との間の
分圧電圧を所定の電圧ステップに容易に初期設定するこ
とができる。

【０１２２】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○ 制御電流発生回路３２に含まれ、定電流回路３４の
カレントミラー回路５５を構成する入力側のトランジス
タＴＮ１とカレントミラー接続されたトランジスタＴＮ
２１〜ＴＮ２４を、デジタル信号Ｄ１，Ｄ０のビット位
置に応じて重み付けして構成しても良い。

【０１２３】

【発明の効果】以上詳述したように、請求項１乃至３に
記載の発明によれば、出力信号の電圧を変更するために
分圧回路に対して、余分なスイッチ回路等の抵抗分の影
響なく、精度の高い出力信号を得ることが可能な電圧発
生回路を提供することができる。

【０１２４】請求項４に記載の発明によれば、出力信号
の電圧を変更するために分圧回路に対して、余分なスイ
ッチ回路等の抵抗分の影響なく、精度の高いアナログ信
号を得ることが可能なＤ／Ａ変換回路を提供することが
できる。

【０１２５】以上の説明に関して以下の項を開示する。 （１）第１乃至第３インピーダンス素子は、所定の抵抗
値を有する単位抵抗素子を複数接続して構成される、こ
とを特徴とする請求項１乃至３のうちの何れか１項に記
載の電圧発生回路。 （２）前記第３インピーダンス素子は、前記第１インピ
ーダンス素子と同一インピーダンスを有する複数の副イ
ンピーダンス素子を直列接続して構成され、前記複数の
副インピーダンス素子間のノードから前記出力信号を出
力する、ことを特徴とする請求項１乃至３及び上記
（１）のうちの何れか１項に記載の電圧発生回路。 （３）単位電流を発生する定電流回路を備え、前記第１
電流源と前記第２電流源は、前記単位電流に基づいて前
記第１制御電流と前記第２制御電流をそれぞれ変更す
る、ことを特徴とする請求項１乃至３及び上記（１）
（２）のうちの何れか１項に記載の電圧発生回路。 （４）前記単位電流は、前記出力信号の電圧可変ステッ
プに対応して設定される、ことを特徴とする上記（３）
に記載の電圧発生回路。 （５）前記定電流回路は、前記第１基準電源と前記第２
基準電源との差電圧を分圧して第１分圧電圧を生成する
第２分圧回路と、前記第１基準電源と前記第２基準電源
がそれぞれ供給される同一インピーダンスを有する第１
及び第２インピーダンス素子と、前記第１インピーダン
ス素子と前記第２インピーダンス素子間に接続された第
３インピーダンス素子を含む第３分圧回路と、を備え、
前記第３インピーダンス素子は、前記第１分圧電圧と所
定の電位差を有する第２分圧電圧を生成するための複数
の副インピーダンス素子を含み、前記第１分圧電圧と前
記第２分圧電圧が一致するように出力電流を出力する差
動回路と、前記出力電流を受け、前記第１インピーダン
ス素子と前記第３インピーダンス素子間のノードと、前
記第２インピーダンス素子と前記第３インピーダンス素
子間のノードから前記出力電流と同一値を有する単位電
流をそれぞれ流すカレントミラー回路と、を備えた、こ
とを特徴とする上記（３）又は（４）に記載の電圧発生
回路。 （６）前記第１電流源と前記第２電流源は、デジタル信
号に応答して前記単位電流のステップで変化させた前記
第１制御電流を発生すると共に、該第１制御電流と相関
値を持つ第３制御電流を発生する制御電流発生回路と、
前記第３制御電流の方向を反転した前記第２制御電流を
生成する制御電流反転回路と、から構成された、ことを
特徴とする請求項１乃至３及び上記（１）乃至（５）の
うちの何れか１項に記載の電圧発生回路。 （７）前記制御電流発生回路は、前記単位電流と同一値
の電流を流すトランジスタを複数ビットのデジタル信号
に対応した数だけ設け、前記複数のトランジスタのう
ち、複数ビットのデジタル信号に対応するトランジスタ
が流す電流に基づいて前記第１制御電流を発生させると
共に、他のトランジスタが流す電流に基づいて前記第３
制御電流を発生させる、ことを特徴とする上記（６）に
記載の電圧発生回路。 （８）前記複数のトランジスタのうちの１つは、前記第
１制御電流を発生させるために常時用いられる、ことを
特徴とする上記（７）に記載の電圧発生回路。 （９）前記制御電流反転回路は、前記第３制御電流を受
け、反対方向に流れる前記第２制御電流を発生するカレ
ントミラー回路である、ことを特徴とする上記（６）に
記載の電圧発生回路。 （１０）前記第１分圧回路を構成する単位抵抗素子は、
前記第１基準電源と前記第２基準電源間の分割数よりも
少なく設けられ、前記第１及び第２ノードの少なくとも
一方に所定値の設定電流を供給する電圧補正回路を備
え、前記第１基準電源と前記第２基準電源間の合成イン
ピーダンスが前記分割数に対応するように前記定電流を
供給するノードと前記基準電源間の実効インピーダンス
を補正する、ことを特徴とする上記（１）に記載の電圧
発生回路。 （１１）前記第１端子に接続され、該端子から前記第２
制御電流と同一値を有する第１補正電流を引く抜く第１
電流補正回路を備えた、ことを特徴とする請求項１乃至
３及び上記（１）乃至（１０）のうちの何れか１項に記
載の電圧発生回路。 （１２）前記第２端子に接続され、該端子へ前記第１制
御電流と同一値を有する第２補正電流を供給する第２電
流補正回路を備えた、ことを特徴とする請求項１乃至３
及び上記（１）乃至（１１）のうちの何れか１項に記載
の電圧発生回路。

【図面の簡単な説明】

【図１】 一実施形態のＤ／Ａ変換回路のブロック回路
図である。

【図２】 電圧発生回路のブロック回路図である。

【図３】 電圧発生回路の原理説明図である。

【図４】 分圧回路及び定電流回路の回路図である。

【図５】 電圧補正回路、第１，第２電流補正回路の回
路図である。

【図６】 制御電流発生回路、制御電流反転回路、及び
出力電圧選択回路の回路図である。

【図７】 従来のＤ／Ａ変換回路の回路図である。

【符号の説明】 ３１ 第１分圧回路 ３２ 第１電流源及び第２電流源としての制御電流発生
回路 ３３ 第２電流源としての制御電流反転回路 ３４ 定電流回路 ３５ 電圧補正回路 ３６ 第１電流補正回路 ３７ 第２電流補正回路 ４１ 第１電流源 ４２ 第２電流源 Ｒ１１，Ｒ２１ 第１インピーダンス素子 Ｒ１６，Ｒ２３ 第２インピーダンス素子 Ｒ１２〜Ｒ１５，Ｒ２２ 第３インピーダンス素子 Ｒａ，Ｒｂ，Ｒｃ 単位抵抗 Ａｏｕｔ アナログ信号 Ｄ２〜Ｄ０ デジタル信号 Ｉａ，Ｉｂ 制御電流 Ｉｄ 設定電流 Ｉｅ 第１補正電流 Ｉｆ 第２補正電流 ＶRP 第１基準電源 ＶRN 第２基準電源 Ｖout0 第１出力信号 Ｖout1 第２出力信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 高電位の第１基準電源と低電位の第２基
   準電源が供給され、前記第１基準電源と前記第２基準電
   源間を分割した電位を有する出力信号を発生する電圧発
   生回路であって、 前記第１基準電源が供給される第１端子に接続された第
   １インピーダンス素子と、前記第１インピーダンス素子
   と同一インピーダンスを有し前記第２基準電源が供給さ
   れる第２端子に接続された第２インピーダンス素子と、
   前記第１インピーダンス素子と前記第２インピーダンス
   素子との間に接続された所定のインピーダンスを有する
   第３インピーダンス素子とを含み、前記第１端子と前記
   第２端子間の所定のノードにおいて前記第１基準電源と
   前記第２基準電源間を分割した分圧電圧を有する前記出
   力信号を発生する第１分圧回路と、 前記第１インピーダンス素子と前記第３インピーダンス
   素子間の第１ノードに接続された第１電流源と、 前記第２インピーダンス素子と前記第３インピーダンス
   素子間の第２ノードに接続された第２電流源と、を備
   え、 前記第１電流源と前記第２電流源は、互いに相関値を有
   する第１制御電流と第２制御電流を前記第１ノードと前
   記第２ノードに供給し、 前記第１ノードと前記第２ノードとの電位差を保持する
   とともに、前記第１ノードと前記第２ノードの電位を前
   記第１制御電流と前記第２制御電流の値に対応する電位
   に変更する、ことを特徴とする電圧発生回路。
2. 【請求項２】 前記第１電流源と前記第２電流源は、前
   記第１制御電流と前記第２制御電流を流す方向を互いに
   逆に制御する、ことを特徴とする請求項１に記載の電圧
   発生回路。
3. 【請求項３】 前記第１電流源と前記第２電流源は、前
   記第１制御電流と前記第２制御電流の絶対値の合計が常
   に一定値となるように前記両制御電流を制御する、こと
   を特徴とする請求項１又は２に記載の電圧発生回路。
4. 【請求項４】 複数ビットのデジタル信号をアナログ信
   号に変換するＤ／Ａ変換回路であって、 下位ビットデジタル信号のビット数に対応する複数の出
   力電圧を発生する電圧発生回路と、 上位ビットデジタル信号に基づいて、前記複数の出力電
   圧のうちの１つを選択して生成したアナログ信号を出力
   する選択回路と、を備え、 前記電圧発生回路は、 第１電源が供給される第１端子に接続された第１インピ
   ーダンス素子と、 前記第１インピーダンス素子と同一のインピーダンスを
   有し第２電源が供給される第２端子に接続された第２イ
   ンピーダンス素子と、 前記第１インピーダンス素子と前記第２インピーダンス
   素子との間に接続された所定のインピーダンスを有する
   第３インピーダンス素子と、 前記第１インピーダンス素子と前記第３インピーダンス
   素子との間の第１ノードに接続された第１電流源と、 前記第２インピーダンス素子と前記第３インピーダンス
   素子との間の第２ノードに接続された第２電流源と、を
   備え、 前記第１電流源と前記第２電流源は互いに相関値を持つ
   第１制御電流と第２制御電流を前記第１ノードと前記第
   ２ノードに供給し、 前記第１ノードと前記第２ノードとの電位差を保持し、
   且つ前記各ノードの電位を前記第１制御電流と前記第２
   制御電流の値に対応する電位に変更する、ことを特徴と
   するＤ／Ａ変換回路。