JPH05268093A - ディジタル・アナログ変換装置 - Google Patents
ディジタル・アナログ変換装置Info
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- JPH05268093A JPH05268093A JP6291692A JP6291692A JPH05268093A JP H05268093 A JPH05268093 A JP H05268093A JP 6291692 A JP6291692 A JP 6291692A JP 6291692 A JP6291692 A JP 6291692A JP H05268093 A JPH05268093 A JP H05268093A
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- 238000006243 chemical reaction Methods 0.000 claims description 8
- 229920005994 diacetyl cellulose Polymers 0.000 description 30
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】
【目的】低精度のＤＡＣ部を組合わせて疑似的に高精度
化するとともに、面積の小さい且つ消費電流も少なくて
済むＤＡＣ装置を提供することにある。 【構成】基準電圧ＶＲと接地間に縦列接続した第１の抵
抗ラダーの内偶数個目の抵抗接点電圧および奇数個目の
抵抗接点電圧をそれぞれ出力する低精度のＤＡＣ部１お
よび２を有する。しかも、これらＤＡＣ部１，２の出力
間に縦列接続した第２の抵抗ラダーの抵抗接点の電圧を
低精度のＤＡＣ部３で出力する。これらＤＡＣ部１〜３
を制御回路により制御する。
化するとともに、面積の小さい且つ消費電流も少なくて
済むＤＡＣ装置を提供することにある。 【構成】基準電圧ＶＲと接地間に縦列接続した第１の抵
抗ラダーの内偶数個目の抵抗接点電圧および奇数個目の
抵抗接点電圧をそれぞれ出力する低精度のＤＡＣ部１お
よび２を有する。しかも、これらＤＡＣ部１，２の出力
間に縦列接続した第２の抵抗ラダーの抵抗接点の電圧を
低精度のＤＡＣ部３で出力する。これらＤＡＣ部１〜３
を制御回路により制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板上に集積され
たディジタル・アナログ変換装置に関し、特にＶＣＸＯ
制御用のディジタル・アナログ変換装置に関する。
たディジタル・アナログ変換装置に関し、特にＶＣＸＯ
制御用のディジタル・アナログ変換装置に関する。
【０００２】
【従来の技術】従来のディジタル・アナログ変換装置
（以下、ＤＡＣ装置と称す）、特に抵抗ラダー型高分解
能のＤＡＣ装置は、上位ビットを入力して変換する第１
のＤＡＣ部と、下位ビットを入力して変換する第２のＤ
ＡＣ部とを有し、これらの出力を演算増幅器で加算する
ことにより、アナログ出力電圧を得ている。かかるＤＡ
Ｃ装置で単調増加性を保証するためには、第１のＤＡＣ
部の精度が上位ビットの精度ではなく、全ビットの最下
位ビットの１／２以下の誤差を要求されている。すなわ
ち、第１のＤＡＣ部は分解能に対して高精度が要求され
る。この対策としては、第２のＤＡＣ部のフルスケール
電圧を変化させたり、あるいは第２のＤＡＣ部に冗長ビ
ットを設け、ＰＲＯＭに補償データを書き込むことによ
り、高精度を得ている。
（以下、ＤＡＣ装置と称す）、特に抵抗ラダー型高分解
能のＤＡＣ装置は、上位ビットを入力して変換する第１
のＤＡＣ部と、下位ビットを入力して変換する第２のＤ
ＡＣ部とを有し、これらの出力を演算増幅器で加算する
ことにより、アナログ出力電圧を得ている。かかるＤＡ
Ｃ装置で単調増加性を保証するためには、第１のＤＡＣ
部の精度が上位ビットの精度ではなく、全ビットの最下
位ビットの１／２以下の誤差を要求されている。すなわ
ち、第１のＤＡＣ部は分解能に対して高精度が要求され
る。この対策としては、第２のＤＡＣ部のフルスケール
電圧を変化させたり、あるいは第２のＤＡＣ部に冗長ビ
ットを設け、ＰＲＯＭに補償データを書き込むことによ
り、高精度を得ている。
【０００３】図４はかかる従来の一例を説明するための
高精度ＤＡＣ装置における変換部の構成図である。図４
に示すように、従来のＤＡＣ装置は基準電圧端子ＶＲと
接地電位端子の間に（２8 −１）個の抵抗ＲＣ１〜ＲＣ
２５５および２4 個の抵抗ＲＤ０〜ＲＤ１５を直列に接
続した抵抗ラダーを有し、この抵抗ラダーにマスタデコ
ーダ１５およびスレーブデコーダ１６を接続している。
しかも、これらのデコーダ１５，１６で選択した接点電
圧を演算増幅器１８や抵抗からなる加算回路１７で加算
することにより出力する。ここで、各抵抗の精度は、 １５×ＲＤ 〈 ＲＣ 〈 １７×ＲＤ を満足しなければ、単調増加性を保証できない。従っ
て、抵抗ＲＤをユニット抵抗とした場合、２(8+4) ＝４
０９６個のユニット抵抗を接続する必要がある。
高精度ＤＡＣ装置における変換部の構成図である。図４
に示すように、従来のＤＡＣ装置は基準電圧端子ＶＲと
接地電位端子の間に（２8 −１）個の抵抗ＲＣ１〜ＲＣ
２５５および２4 個の抵抗ＲＤ０〜ＲＤ１５を直列に接
続した抵抗ラダーを有し、この抵抗ラダーにマスタデコ
ーダ１５およびスレーブデコーダ１６を接続している。
しかも、これらのデコーダ１５，１６で選択した接点電
圧を演算増幅器１８や抵抗からなる加算回路１７で加算
することにより出力する。ここで、各抵抗の精度は、 １５×ＲＤ 〈 ＲＣ 〈 １７×ＲＤ を満足しなければ、単調増加性を保証できない。従っ
て、抵抗ＲＤをユニット抵抗とした場合、２(8+4) ＝４
０９６個のユニット抵抗を接続する必要がある。
【０００４】
【発明が解決しようとする課題】上述した従来のＤＡＣ
装置は、ラダー抵抗の精度を上げるため大きな寸法の単
位抵抗を分解能の数だけ並べ、しかも比較的大きな電流
を流す必要がある。このため、分解能を上げるためには
面積が大きくなり、消費電流も大きくなるという欠点が
ある。
装置は、ラダー抵抗の精度を上げるため大きな寸法の単
位抵抗を分解能の数だけ並べ、しかも比較的大きな電流
を流す必要がある。このため、分解能を上げるためには
面積が大きくなり、消費電流も大きくなるという欠点が
ある。
【０００５】本発明の目的は、かかる分解能の高精度化
とともに、面積の小さい且つ消費電流も少なくて済むＤ
ＡＣ装置を提供することにある。
とともに、面積の小さい且つ消費電流も少なくて済むＤ
ＡＣ装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＤＡＣ装置は、
基準電圧端子と接地電位端子間に縦列接続する２n 個の
第１の抵抗ラダーの内偶数個目の抵抗接点の電圧を出力
する第１のディジタル・アナログ変換部と、前記第１の
抵抗ラダーの内奇数個目の抵抗接点の電圧を出力する第
２のディジタル・アナログ変換部と、前記第１および第
２のディジタル・アナログ変換部の出力間に縦列接続す
る２i 個の第２の抵抗ラダーの抵抗接点の電圧を出力す
る第３のディジタル・アナログ変換部と、ｎビットのデ
ィジタルデータを入力することにより（ｎ＋ｉ）ビット
の制御データを作成して前記第１乃至第３のディジタル
・アナログ変換部へ出力する制御回路とを有して構成さ
れる。
基準電圧端子と接地電位端子間に縦列接続する２n 個の
第１の抵抗ラダーの内偶数個目の抵抗接点の電圧を出力
する第１のディジタル・アナログ変換部と、前記第１の
抵抗ラダーの内奇数個目の抵抗接点の電圧を出力する第
２のディジタル・アナログ変換部と、前記第１および第
２のディジタル・アナログ変換部の出力間に縦列接続す
る２i 個の第２の抵抗ラダーの抵抗接点の電圧を出力す
る第３のディジタル・アナログ変換部と、ｎビットのデ
ィジタルデータを入力することにより（ｎ＋ｉ）ビット
の制御データを作成して前記第１乃至第３のディジタル
・アナログ変換部へ出力する制御回路とを有して構成さ
れる。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を説明するための
ＤＡＣ装置における変換部の構成図である。図１に示す
ように、本実施例は基準電圧端子ＶＲと接地電位端子と
の間に２8 個の抵抗ＲＡ０〜ＲＡ２５５を直接接続した
抵抗ラダーを有し、これを共通に使用する。この抵抗ラ
ダーの偶数個目の抵抗接点の電圧を第１のＤＡＣ部１で
変換し、同じ抵抗ラダーの奇数個目の抵抗接点の電圧を
第２のＤＡＣ部２で変換する。これら第１および第２の
ＤＡＣ部１，２はそれぞれデコーダ４，演算増幅器５
と、デコーダ６，演算増幅器７とを有する。また、第１
および第２のＤＡＣ部１，２の出力間には、２4 個の抵
抗ＲＢ０〜ＲＢ１５を直列接続した抵抗ラダーを有し、
抵抗接点の電圧をデコーダ８，演算増幅器９を介して変
換する第３のＤＡＣ部３を有する。これら第１〜第３の
ＤＡＣ部１〜３は抵抗ラダーの接点の内１つをデコーダ
４，６，８で選択し、演算増幅器５，７，９で出力す
る。以下に説明するように、第１〜第３のＤＡＣ部１〜
３自体は低精度であるが、これらを組合わせることによ
り高精度化する。
て説明する。図１は本発明の一実施例を説明するための
ＤＡＣ装置における変換部の構成図である。図１に示す
ように、本実施例は基準電圧端子ＶＲと接地電位端子と
の間に２8 個の抵抗ＲＡ０〜ＲＡ２５５を直接接続した
抵抗ラダーを有し、これを共通に使用する。この抵抗ラ
ダーの偶数個目の抵抗接点の電圧を第１のＤＡＣ部１で
変換し、同じ抵抗ラダーの奇数個目の抵抗接点の電圧を
第２のＤＡＣ部２で変換する。これら第１および第２の
ＤＡＣ部１，２はそれぞれデコーダ４，演算増幅器５
と、デコーダ６，演算増幅器７とを有する。また、第１
および第２のＤＡＣ部１，２の出力間には、２4 個の抵
抗ＲＢ０〜ＲＢ１５を直列接続した抵抗ラダーを有し、
抵抗接点の電圧をデコーダ８，演算増幅器９を介して変
換する第３のＤＡＣ部３を有する。これら第１〜第３の
ＤＡＣ部１〜３は抵抗ラダーの接点の内１つをデコーダ
４，６，８で選択し、演算増幅器５，７，９で出力す
る。以下に説明するように、第１〜第３のＤＡＣ部１〜
３自体は低精度であるが、これらを組合わせることによ
り高精度化する。
【０００８】図２は図１に示す変換部を制御する制御回
路のブロック図である。図２に示すように、この制御回
路１０は前述した３つのデコーダ４，６，８を制御する
回路であり、ＣＰＵ１１と、ラッチ１２，１３とカウン
タ１４とを含んでいる。８ビットの入力データはＤＡＴ
Ａ端子からＣＰＵ１１に与えられ、ラッチ１２又は１３
の一方のデータを書き換える。このとき、ラッチ１２，
１３のどちらが大きいかをＣＰＵ１１で判定し、その結
果によりクロックφを計数する４ビットのアップ・ダウ
ン・カウンタ１４の計数を開始させる。次に、ラッチ１
２，１３及びカウンタ１４の出力は第１〜第３のＤＡＣ
部１〜３中のデコーダ４，６，８に入力される。かかる
カウンタ１４が４ビットの計数を終了した時点での分解
能は８ビットであるものの、計数中の変化は、最大１２
ビットの分解能を持ち、疑似的に分解能を向上させるこ
とができる。
路のブロック図である。図２に示すように、この制御回
路１０は前述した３つのデコーダ４，６，８を制御する
回路であり、ＣＰＵ１１と、ラッチ１２，１３とカウン
タ１４とを含んでいる。８ビットの入力データはＤＡＴ
Ａ端子からＣＰＵ１１に与えられ、ラッチ１２又は１３
の一方のデータを書き換える。このとき、ラッチ１２，
１３のどちらが大きいかをＣＰＵ１１で判定し、その結
果によりクロックφを計数する４ビットのアップ・ダウ
ン・カウンタ１４の計数を開始させる。次に、ラッチ１
２，１３及びカウンタ１４の出力は第１〜第３のＤＡＣ
部１〜３中のデコーダ４，６，８に入力される。かかる
カウンタ１４が４ビットの計数を終了した時点での分解
能は８ビットであるものの、計数中の変化は、最大１２
ビットの分解能を持ち、疑似的に分解能を向上させるこ
とができる。
【０００９】ここで、デコーダ４は偶数を選択し、デコ
ーダ６は奇数を選択するように接続されているため、入
力データ８ビット中最下位ビットはラッチ１２，１３の
どちらを書き換えるかの選択ビットに使用され、上位７
ビットのみが送出される。また、ラッチ１２，１３のデ
ータを比較し、さらに前回のデータからの増減により、
カウンタ１４のアップカウントあるいはダウンカウント
を決定する。すなわち、ラッチ１２のデータが大で前回
から増加の場合と、ラッチ１２のデータが小で前回から
減少の場合はアップ・カウントとなり、またラッチ１２
のデータが小で前回から増加の場合とラッチ１２のデー
タが大で前回から減少の場合はダウン・カウントとな
る。特に、前回のと同じときはカウント１４のクロック
φを禁止する。
ーダ６は奇数を選択するように接続されているため、入
力データ８ビット中最下位ビットはラッチ１２，１３の
どちらを書き換えるかの選択ビットに使用され、上位７
ビットのみが送出される。また、ラッチ１２，１３のデ
ータを比較し、さらに前回のデータからの増減により、
カウンタ１４のアップカウントあるいはダウンカウント
を決定する。すなわち、ラッチ１２のデータが大で前回
から増加の場合と、ラッチ１２のデータが小で前回から
減少の場合はアップ・カウントとなり、またラッチ１２
のデータが小で前回から増加の場合とラッチ１２のデー
タが大で前回から減少の場合はダウン・カウントとな
る。特に、前回のと同じときはカウント１４のクロック
φを禁止する。
【００１０】図３は図１および図２における各部の動作
タイミング図である。図３に示すように、第３のＤＡＣ
部３の出力ｃは第１のＤＡＣ部１の出力ａ及び第２のＤ
ＡＣ部２の出力ｂの間を１６段階に変化するが、図では
簡単にするために４段階のみを示す。例えば、前回との
変化が３Ｈ以上のときはすばやく応答し、変化が２Ｈ以
下のときは８ビットの分解能内に誤差がおさまってい
る。
タイミング図である。図３に示すように、第３のＤＡＣ
部３の出力ｃは第１のＤＡＣ部１の出力ａ及び第２のＤ
ＡＣ部２の出力ｂの間を１６段階に変化するが、図では
簡単にするために４段階のみを示す。例えば、前回との
変化が３Ｈ以上のときはすばやく応答し、変化が２Ｈ以
下のときは８ビットの分解能内に誤差がおさまってい
る。
【００１１】本実施例のＤＡＣ装置は変化の過程では１
２ビット精度で変化し、安定時は８ビット精度となるた
め、低速で且つ急激な変化を嫌う用途に使用する。特
に、ＶＣＸＯ制御では、ＤＡＣ出力の変化で出力周波数
が飛ぶため、時定数の大きなローパス・フィルタを付け
たり、高分解能のＤＡＣ装置を使用するが、本実施例を
用いると、容易に実現が可能となる。例えば、４Ｖフル
スケールで８ビットの場合、１ＬＳＢ当り約１６ｍＶ変
化し、ＶＣＸＯの周波数が１０ＭＨｚ，感度１０ｐｐｍ
／Ｖとすると、１．６Ｈｚ変化することになる。これに
対し、本実施例のＤＡＣ装置により、疑似１２ビットと
すれば、変化はＤＡＣ装置の出力が１ｍＶ，ＶＣＸＯの
出力周波数が０．１Ｈｚずつ変化することになる。
２ビット精度で変化し、安定時は８ビット精度となるた
め、低速で且つ急激な変化を嫌う用途に使用する。特
に、ＶＣＸＯ制御では、ＤＡＣ出力の変化で出力周波数
が飛ぶため、時定数の大きなローパス・フィルタを付け
たり、高分解能のＤＡＣ装置を使用するが、本実施例を
用いると、容易に実現が可能となる。例えば、４Ｖフル
スケールで８ビットの場合、１ＬＳＢ当り約１６ｍＶ変
化し、ＶＣＸＯの周波数が１０ＭＨｚ，感度１０ｐｐｍ
／Ｖとすると、１．６Ｈｚ変化することになる。これに
対し、本実施例のＤＡＣ装置により、疑似１２ビットと
すれば、変化はＤＡＣ装置の出力が１ｍＶ，ＶＣＸＯの
出力周波数が０．１Ｈｚずつ変化することになる。
【００１２】
【発明の効果】以上説明したように、本発明のＤＡＣ装
置は第１及び第２のＤＡＣ部の出力電圧を２つの基準電
圧とする第３のＤＡＣ部を設け、８ｂｉｔ精度の抵抗ラ
ダーと４ｂｉｔ精度の抵抗ラダーを組合せることによ
り、疑似的に１２ｂｉｔまでの分解能を得られるという
効果がある。しかも、各抵抗ラダーの精度が低いにもか
かわらず、原理的に１２ｂｉｔの単調増加性を保証する
ことができるという効果がある。さらに、第１の抵抗ラ
ダーと第２の抵抗ラダーは演算増幅器により分離されて
いるため、その抵抗値及び電流は無関係であり、設計の
自由度が上るという効果がある。また、常に同じ演算増
幅器を使用するため、ゲインやオフセットは誤差に影響
しない。従って、低精度の抵抗ラダーや演算増幅器を使
ったＤＡＣ部を組合せることにより、集積化に適した高
精度のＤＡＣ装置を実現できるという効果がある。
置は第１及び第２のＤＡＣ部の出力電圧を２つの基準電
圧とする第３のＤＡＣ部を設け、８ｂｉｔ精度の抵抗ラ
ダーと４ｂｉｔ精度の抵抗ラダーを組合せることによ
り、疑似的に１２ｂｉｔまでの分解能を得られるという
効果がある。しかも、各抵抗ラダーの精度が低いにもか
かわらず、原理的に１２ｂｉｔの単調増加性を保証する
ことができるという効果がある。さらに、第１の抵抗ラ
ダーと第２の抵抗ラダーは演算増幅器により分離されて
いるため、その抵抗値及び電流は無関係であり、設計の
自由度が上るという効果がある。また、常に同じ演算増
幅器を使用するため、ゲインやオフセットは誤差に影響
しない。従って、低精度の抵抗ラダーや演算増幅器を使
ったＤＡＣ部を組合せることにより、集積化に適した高
精度のＤＡＣ装置を実現できるという効果がある。
【図１】本発明の一実施例を説明するためのＤＡＣ装置
における変換部の模式図である。
における変換部の模式図である。
【図２】図１に示す変換部を制御する制御回路のブロッ
ク図である。
ク図である。
【図３】図１および図２における各部の動作タイミング
図である。
図である。
【図４】従来の一例を示すＤＡＣ装置における変換部の
構成図である。
構成図である。
１ 第１のＤＡＣ部 ２ 第２のＤＡＣ部 ３ 第３のＤＡＣ部 ４，６，８ デコーダ ５，７，９ 演算増幅器 １０ 制御回路 １１ ＣＰＵ １２，１３ ラッチ １４ カウンタ
Claims (3)
- 【請求項１】 基準電圧端子と接地電位端子間に縦列接
続する２n 個の第１の抵抗ラダーの内偶数個目の抵抗接
点の電圧を出力する第１のディジタル・アナログ変換部
と、前記第１の抵抗ラダーの内奇数個目の抵抗接点の電
圧を出力する第２のディジタル・アナログ変換部と、前
記第１および第２のディジタル・アナログ変換部の出力
間に縦列接続する２i 個の第２の抵抗ラダーの抵抗接点
の電圧を出力する第３のディジタル・アナログ変換部
と、ｎビットのディジタルデータを入力することにより
（ｎ＋ｉ）ビットの制御データを作成して前記第１乃至
第３のディジタル・アナログ変換部へ出力する制御回路
とを有することを特徴とするディジタル・アナログ変換
装置。 - 【請求項２】 前記第１乃至第３のディジタル・アナロ
グ変換部は、それぞれデコーダおよび演算増幅器を含む
請求項１記載のディジタル・アナログ変換装置。 - 【請求項３】 前記制御回路は、入力ｎビットにより前
記第１あるいは第２のディジタル・アナログ変換部のど
ちらか一方を変化させ、前記第１および第２のディジタ
ル・アナログ変換部の出力の変化分を時間と共に変化さ
せるｉビットのデータを自動発生する請求項１記載のデ
ィジタル・アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291692A JPH05268093A (ja) | 1992-03-19 | 1992-03-19 | ディジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291692A JPH05268093A (ja) | 1992-03-19 | 1992-03-19 | ディジタル・アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268093A true JPH05268093A (ja) | 1993-10-15 |
Family
ID=13214061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6291692A Pending JPH05268093A (ja) | 1992-03-19 | 1992-03-19 | ディジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268093A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2831061A1 (de) * | 1977-07-15 | 1979-02-01 | Chiyoda Chem Eng Construct Co | Verfahren zur hydrodesulfurierung von schwerem kohlenwasserstoffoel |
| JP2002314421A (ja) * | 2001-04-13 | 2002-10-25 | Canon Inc | 電子回路、及び該電子回路を備えた液晶装置 |
| KR100625752B1 (ko) * | 1999-05-13 | 2006-09-20 | 후지쯔 가부시끼가이샤 | 전압 발생 회로 및 디지털 아날로그 변환 회로 |
| JP2006319393A (ja) * | 2005-05-10 | 2006-11-24 | Renesas Technology Corp | 通信用半導体集積回路および無線通信装置 |
| KR100723509B1 (ko) * | 2005-11-05 | 2007-05-30 | 삼성전자주식회사 | 저항 스트링 컨버터와 커패시터 컨버터를 결합하는디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그컨버팅 방법 |
| KR100790973B1 (ko) * | 2005-11-17 | 2008-01-02 | 삼성전자주식회사 | 디지털-아날로그 컨버팅 드라이버 |
| KR100845746B1 (ko) * | 2006-08-02 | 2008-07-11 | 삼성전자주식회사 | 면적을 최소화하는 디지털-아날로그 변환기 및 그것을포함하는 소스 드라이버 |
-
1992
- 1992-03-19 JP JP6291692A patent/JPH05268093A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2831061A1 (de) * | 1977-07-15 | 1979-02-01 | Chiyoda Chem Eng Construct Co | Verfahren zur hydrodesulfurierung von schwerem kohlenwasserstoffoel |
| KR100625752B1 (ko) * | 1999-05-13 | 2006-09-20 | 후지쯔 가부시끼가이샤 | 전압 발생 회로 및 디지털 아날로그 변환 회로 |
| JP2002314421A (ja) * | 2001-04-13 | 2002-10-25 | Canon Inc | 電子回路、及び該電子回路を備えた液晶装置 |
| JP2006319393A (ja) * | 2005-05-10 | 2006-11-24 | Renesas Technology Corp | 通信用半導体集積回路および無線通信装置 |
| KR100723509B1 (ko) * | 2005-11-05 | 2007-05-30 | 삼성전자주식회사 | 저항 스트링 컨버터와 커패시터 컨버터를 결합하는디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그컨버팅 방법 |
| KR100790973B1 (ko) * | 2005-11-17 | 2008-01-02 | 삼성전자주식회사 | 디지털-아날로그 컨버팅 드라이버 |
| KR100845746B1 (ko) * | 2006-08-02 | 2008-07-11 | 삼성전자주식회사 | 면적을 최소화하는 디지털-아날로그 변환기 및 그것을포함하는 소스 드라이버 |
| US8054302B2 (en) | 2006-08-02 | 2011-11-08 | Samsung Electronics Co., Ltd. | Digital to analog converter with minimum area and source driver having the same |
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Legal Events
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| A02 | Decision of refusal |
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