JP2000330135A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JP2000330135A JP2000330135A JP2000064582A JP2000064582A JP2000330135A JP 2000330135 A JP2000330135 A JP 2000330135A JP 2000064582 A JP2000064582 A JP 2000064582A JP 2000064582 A JP2000064582 A JP 2000064582A JP 2000330135 A JP2000330135 A JP 2000330135A
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Abstract
(57)【要約】
【課題】 アクティブマトリクス基板側の遮蔽膜と、対
向基板側の遮蔽膜を重なるように設けることで良質な画
像表示を行うことができるアクティブマトリクス型液晶
表示装置を提供する。 【解決手段】 ソース信号線駆動回路及び第１の遮蔽膜
を有する第１の基板と、第２の遮蔽膜を有する第２の基
板と、を有するアクティブマトリクス型液晶表示装置で
あって、前記第２の遮蔽膜は、前記ソース信号線駆動回
路の一部または全部と重なっており、前記第１の遮蔽膜
と前記第２の遮蔽膜は一部重なっていることを特徴とす
るアクティブマトリクス型液晶表示装置。
向基板側の遮蔽膜を重なるように設けることで良質な画
像表示を行うことができるアクティブマトリクス型液晶
表示装置を提供する。 【解決手段】 ソース信号線駆動回路及び第１の遮蔽膜
を有する第１の基板と、第２の遮蔽膜を有する第２の基
板と、を有するアクティブマトリクス型液晶表示装置で
あって、前記第２の遮蔽膜は、前記ソース信号線駆動回
路の一部または全部と重なっており、前記第１の遮蔽膜
と前記第２の遮蔽膜は一部重なっていることを特徴とす
るアクティブマトリクス型液晶表示装置。
Description
【０００１】
【発明の属する技術分野】本願発明は絶縁表面を有する
基板上に薄膜トランジスタ（以下、ＴＦＴという）で構
成された回路を有する半導体装置およびその作製方法に
関する。特に本願発明は、画素マトリクス回路とその周
辺に設けられる駆動回路を同一基板上に設けたアクティ
ブマトリクス型液晶表示装置に代表される電気光学装
置、および電気光学装置を搭載した電子機器に関する。
尚、本願明細書において半導体装置とは、半導体特性を
利用することで機能する装置全般を指し、上記電気光学
装置およびその電気光学装置を搭載した電子機器も半導
体装置に含む。
基板上に薄膜トランジスタ（以下、ＴＦＴという）で構
成された回路を有する半導体装置およびその作製方法に
関する。特に本願発明は、画素マトリクス回路とその周
辺に設けられる駆動回路を同一基板上に設けたアクティ
ブマトリクス型液晶表示装置に代表される電気光学装
置、および電気光学装置を搭載した電子機器に関する。
尚、本願明細書において半導体装置とは、半導体特性を
利用することで機能する装置全般を指し、上記電気光学
装置およびその電気光学装置を搭載した電子機器も半導
体装置に含む。
【０００２】
【０００３】最近、安価なガラス基板上に薄膜トランジ
スタ（ＴＦＴ）を作製する技術が急速に発達してきてい
る。その理由は、アクティブマトリクス型液晶表示装置
の需要が高まったことにある。アクティブマトリクス型
液晶表示装置は、マトリクス状に配置された数十〜数百
万個もの各画素のそれぞれに薄膜トランジスタを配置
し、各画素電極に出入りする電荷を薄膜トランジスタの
スイッチング機能により制御するものである。
スタ（ＴＦＴ）を作製する技術が急速に発達してきてい
る。その理由は、アクティブマトリクス型液晶表示装置
の需要が高まったことにある。アクティブマトリクス型
液晶表示装置は、マトリクス状に配置された数十〜数百
万個もの各画素のそれぞれに薄膜トランジスタを配置
し、各画素電極に出入りする電荷を薄膜トランジスタの
スイッチング機能により制御するものである。
【０００４】そして、各画素ＴＦＴは画素マトリクス回
路の周辺に形成された駆動回路領域に配置される回路Ｔ
ＦＴによって制御される。回路ＴＦＴはその組み合わせ
によってアナログバッファ回路やインバータ回路などを
構成している。
路の周辺に形成された駆動回路領域に配置される回路Ｔ
ＦＴによって制御される。回路ＴＦＴはその組み合わせ
によってアナログバッファ回路やインバータ回路などを
構成している。
【０００５】この様にアクティブマトリクス型液晶表示
装置は、画素マトリクス回路にマトリクス状に配置され
る画素ＴＦＴと、駆動回路領域に配置される回路ＴＦＴ
とを全て同一基板上に集積化した集積化回路を有する。
装置は、画素マトリクス回路にマトリクス状に配置され
る画素ＴＦＴと、駆動回路領域に配置される回路ＴＦＴ
とを全て同一基板上に集積化した集積化回路を有する。
【０００６】ところで、アクティブマトリクス型液晶表
示装置を駆動させて画像表示を行うに際して、可視光を
透過させる必要のない配線とトランジスタとの上方には
遮光性を有する遮蔽膜（ＢＭ）を配置するのが一般的で
ある。
示装置を駆動させて画像表示を行うに際して、可視光を
透過させる必要のない配線とトランジスタとの上方には
遮光性を有する遮蔽膜（ＢＭ）を配置するのが一般的で
ある。
【０００７】この事は、薄膜トランジスタの電気特性が
活性層（半導体層）の光誘起現象により劣化することを
防ぐ効果と、画素電極端部で電界が乱れた場合に生じる
表示画像の乱れを視認させない様にする効果とを持つ。
特に、100 万ルクス程度の光を照射されるプロジェクタ
用のアクティブマトリクス型液晶表示装置は光誘起によ
る劣化が大きな問題となっているため、遮蔽膜の配置が
不可欠である。
活性層（半導体層）の光誘起現象により劣化することを
防ぐ効果と、画素電極端部で電界が乱れた場合に生じる
表示画像の乱れを視認させない様にする効果とを持つ。
特に、100 万ルクス程度の光を照射されるプロジェクタ
用のアクティブマトリクス型液晶表示装置は光誘起によ
る劣化が大きな問題となっているため、遮蔽膜の配置が
不可欠である。
【０００８】遮蔽膜としてはチタン膜、クロム膜など遮
光性を有する金属薄膜や、黒色顔料を分散させた樹脂材
料を用いることができる。遮蔽膜はこれまで製造の簡便
さから遮蔽膜を対向基板側へ設けることが多かった。
光性を有する金属薄膜や、黒色顔料を分散させた樹脂材
料を用いることができる。遮蔽膜はこれまで製造の簡便
さから遮蔽膜を対向基板側へ設けることが多かった。
【０００９】しかし、従来からセル組み工程において素
子側基板（本明細書ではアクティブマトリクス基板と呼
ぶ）と対向基板との貼り合わせ精度は悪く、大きめの位
置合わせマージンをとって遮蔽膜を形成しないと所望の
位置を遮光することが出来ない状況であった。
子側基板（本明細書ではアクティブマトリクス基板と呼
ぶ）と対向基板との貼り合わせ精度は悪く、大きめの位
置合わせマージンをとって遮蔽膜を形成しないと所望の
位置を遮光することが出来ない状況であった。
【００１０】大きめの位置合わせマージンをとって遮蔽
膜を形成するということは画素マトリクス回路の開口率
を下げることに繋がり、好ましいことではない。
膜を形成するということは画素マトリクス回路の開口率
を下げることに繋がり、好ましいことではない。
【００１１】また、現状の貼り合わせ技術のままでは対
向基板側に遮蔽膜を設けた場合に位置合わせマージンが
大きすぎ、今後進められるデバイス素子の微細化に対応
できない恐れが示唆されている。
向基板側に遮蔽膜を設けた場合に位置合わせマージンが
大きすぎ、今後進められるデバイス素子の微細化に対応
できない恐れが示唆されている。
【００１２】そのため、近年ではアクティブマトリクス
基板側に遮蔽膜を形成する「ＢＭ on ＴＦＴ」構造が主
流となってきている。この場合、画素電極よりも上層ま
たは下層に層間絶縁膜を介して遮蔽膜を形成して所望の
位置を遮光することができる。
基板側に遮蔽膜を形成する「ＢＭ on ＴＦＴ」構造が主
流となってきている。この場合、画素電極よりも上層ま
たは下層に層間絶縁膜を介して遮蔽膜を形成して所望の
位置を遮光することができる。
【００１３】上記「ＢＭ on ＴＦＴ」構造は遮蔽膜を形
成する際の位置合わせマージンを必要最低限に抑えるこ
とが可能であり、開口率を向上させる上で非常に有効な
手段となっている。
成する際の位置合わせマージンを必要最低限に抑えるこ
とが可能であり、開口率を向上させる上で非常に有効な
手段となっている。
【００１４】以上の様に、「ＢＭ on ＴＦＴ」構造は様
々なメリットを有する技術であるがその効果を発揮する
のは画素マトリクス回路においてのみであり、駆動回路
領域ではかえってデメリットが生じてしまう。
々なメリットを有する技術であるがその効果を発揮する
のは画素マトリクス回路においてのみであり、駆動回路
領域ではかえってデメリットが生じてしまう。
【００１５】駆動回路領域に配置される回路ＴＦＴは、
その用途から画素ＴＦＴに比べて高速動作を要求され
る。ところが、駆動回路の上方に遮蔽膜が形成される
と、遮蔽膜と回路ＴＦＴとの間に寄生容量が形成されて
動作速度が低下するといった問題が生じる。特に駆動回
路の中でも、ソース信号線駆動回路は、ゲート信号線に
信号が入力されている期間内に、前記ゲート信号線に接
続されている画素ＴＦＴ全てに順に信号を入力する必要
がある。そのため、高速動作が要求されている。
その用途から画素ＴＦＴに比べて高速動作を要求され
る。ところが、駆動回路の上方に遮蔽膜が形成される
と、遮蔽膜と回路ＴＦＴとの間に寄生容量が形成されて
動作速度が低下するといった問題が生じる。特に駆動回
路の中でも、ソース信号線駆動回路は、ゲート信号線に
信号が入力されている期間内に、前記ゲート信号線に接
続されている画素ＴＦＴ全てに順に信号を入力する必要
がある。そのため、高速動作が要求されている。
【００１６】回路ＴＦＴの動作速度が低下すると、画像
表示スピードが遅くなり、表示画像のチラツキやフリッ
カなどの諸問題が発生する。即ち、アクティブマトリク
ス型液晶表示装置としての品質を著しく損ねることが問
題となっている。
表示スピードが遅くなり、表示画像のチラツキやフリッ
カなどの諸問題が発生する。即ち、アクティブマトリク
ス型液晶表示装置としての品質を著しく損ねることが問
題となっている。
【００１７】
【発明が解決しようとする課題】本明細書で開示する発
明は、上記問題点を解決して高画質な画像表示を行うこ
とのできるアクティブマトリクス型液晶表示装置を実現
する技術を提供することを課題とする。
明は、上記問題点を解決して高画質な画像表示を行うこ
とのできるアクティブマトリクス型液晶表示装置を実現
する技術を提供することを課題とする。
【００１８】
【００１９】本願発明によって、ソース信号線駆動回路
及び第１の遮蔽膜を有する第１の基板と、第２の遮蔽膜
を有する第２の基板と、を有するアクティブマトリクス
型液晶表示装置であって、前記第２の遮蔽膜の一部又は
全部の上部に、前記ソース信号線駆動回路の一部または
全部が設けられており、前記第１の遮蔽膜の一部の上部
に前記第２の遮蔽膜の一部が設けられていることを特徴
とするアクティブマトリクス型液晶表示装置が提供され
る。
及び第１の遮蔽膜を有する第１の基板と、第２の遮蔽膜
を有する第２の基板と、を有するアクティブマトリクス
型液晶表示装置であって、前記第２の遮蔽膜の一部又は
全部の上部に、前記ソース信号線駆動回路の一部または
全部が設けられており、前記第１の遮蔽膜の一部の上部
に前記第２の遮蔽膜の一部が設けられていることを特徴
とするアクティブマトリクス型液晶表示装置が提供され
る。
【００２０】本願発明によって、ソース信号線駆動回
路、ゲート信号線駆動回路及び第１の遮蔽膜を有する第
１の基板と、第２の遮蔽膜を有する第２の基板と、を有
するアクティブマトリクス型液晶表示装置であって、前
記第２の遮蔽膜の一部又は全部の上部に、前記ソース信
号線駆動回路の一部または全部が設けられており、前記
第２の遮蔽膜の一部又は全部の上部に、前記ゲート信号
線駆動回路の一部または全部が設けられており、前記第
１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一部が設
けられていることを特徴とするアクティブマトリクス型
液晶表示装置が提供される。
路、ゲート信号線駆動回路及び第１の遮蔽膜を有する第
１の基板と、第２の遮蔽膜を有する第２の基板と、を有
するアクティブマトリクス型液晶表示装置であって、前
記第２の遮蔽膜の一部又は全部の上部に、前記ソース信
号線駆動回路の一部または全部が設けられており、前記
第２の遮蔽膜の一部又は全部の上部に、前記ゲート信号
線駆動回路の一部または全部が設けられており、前記第
１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一部が設
けられていることを特徴とするアクティブマトリクス型
液晶表示装置が提供される。
【００２１】
【００２２】以下に本願発明のアクティブマトリクス型
液晶表示装置の実施の形態を説明する。ただし、本願発
明のアクティブマトリクス型液晶表示装置は、以下の実
施の形態に限定されるわけではない。
液晶表示装置の実施の形態を説明する。ただし、本願発
明のアクティブマトリクス型液晶表示装置は、以下の実
施の形態に限定されるわけではない。
【００２３】（実施の形態１）本願発明によるアクティ
ブマトリクス型液晶表示装置の上面の概略図を図１に示
す。図１において、１０１はアクティブマトリクス基板
であり、ソース信号線駆動回路１０２及びゲート信号線
駆動回路１０３からなる駆動回路領域には回路ＴＦＴが
配置され、画素マトリクス回路１０４には画素ＴＦＴが
マトリクス状に配置されている。なお、アクティブマト
リク基板１０１としては、ガラス基板などが用いられ
る。
ブマトリクス型液晶表示装置の上面の概略図を図１に示
す。図１において、１０１はアクティブマトリクス基板
であり、ソース信号線駆動回路１０２及びゲート信号線
駆動回路１０３からなる駆動回路領域には回路ＴＦＴが
配置され、画素マトリクス回路１０４には画素ＴＦＴが
マトリクス状に配置されている。なお、アクティブマト
リク基板１０１としては、ガラス基板などが用いられ
る。
【００２４】ゲート信号線駆動回路１０３上に一定の電
位（基準電位）に保たれたコモン線１０６に接続された
ＩＴＯ配線１０７が設けられている。本明細書において
ＩＴＯ配線とは、ＩＴＯ（酸化インジウム・スズ）でで
きている配線のことである。コモン線１０６はＦＰＣ１
０９によって外部に接続され一定の電位（基準電位）に
保たれており、コモン線１０６に接続されたＩＴＯ配線
１０７も基準電位に保たれている。画素マトリクス回路
１０４の上には、可視光を透過する必要のある画像表示
領域（図示せず）のみを残して遮蔽膜１０５が形成され
ている。遮蔽膜１０５は図面では示していないが、実際
にはマトリクス形状を有している。
位（基準電位）に保たれたコモン線１０６に接続された
ＩＴＯ配線１０７が設けられている。本明細書において
ＩＴＯ配線とは、ＩＴＯ（酸化インジウム・スズ）でで
きている配線のことである。コモン線１０６はＦＰＣ１
０９によって外部に接続され一定の電位（基準電位）に
保たれており、コモン線１０６に接続されたＩＴＯ配線
１０７も基準電位に保たれている。画素マトリクス回路
１０４の上には、可視光を透過する必要のある画像表示
領域（図示せず）のみを残して遮蔽膜１０５が形成され
ている。遮蔽膜１０５は図面では示していないが、実際
にはマトリクス形状を有している。
【００２５】遮蔽膜１０５はアルミニウム（Ａｌ）、チ
タン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）
を有する膜が好ましい。また黒色顔料を分散させた樹脂
材料を遮蔽膜に用いることもできる。遮蔽膜１０５はゲ
ート信号線駆動回路１０３の一部を覆っているが、ゲー
ト信号線駆動回路１０３の全てを覆うようにしても良
い。遮蔽膜１０５はコモン線とは接続されていないフロ
ーティング（Ｆｌｏａｔｉｎｇ）の状態となっている。
コモン線１０６に接続されたＩＴＯ配線１０７は、遮蔽
膜１０５との間に誘電体（図示せず）を有しており、遮
蔽膜１０５の上方にＩＴＯ配線１０７が設けられている
部分にカップリング容量１０８を形成している。遮蔽膜
１０５は図面では示さないが、実際にはマトリクス形状
を有している。
タン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）
を有する膜が好ましい。また黒色顔料を分散させた樹脂
材料を遮蔽膜に用いることもできる。遮蔽膜１０５はゲ
ート信号線駆動回路１０３の一部を覆っているが、ゲー
ト信号線駆動回路１０３の全てを覆うようにしても良
い。遮蔽膜１０５はコモン線とは接続されていないフロ
ーティング（Ｆｌｏａｔｉｎｇ）の状態となっている。
コモン線１０６に接続されたＩＴＯ配線１０７は、遮蔽
膜１０５との間に誘電体（図示せず）を有しており、遮
蔽膜１０５の上方にＩＴＯ配線１０７が設けられている
部分にカップリング容量１０８を形成している。遮蔽膜
１０５は図面では示さないが、実際にはマトリクス形状
を有している。
【００２６】また、アクティブマトリクス基板１０１と
対向する様に対向基板が配置される。そして、対向基板
においてソース信号線駆動回路１０２の上部に位置する
領域には、ソース信号線駆動回路１０２が有する回路Ｔ
ＦＴを遮光するための対向遮蔽膜１１０が形成される。
本実施の形態ではこの対向遮蔽膜１１０が、ソース信号
線駆動回路１０２全体の上部に設けられている例を示し
ているが、ソース信号線駆動回路１０２が有するサンプ
リング回路の上部のみに設けるようにしても良い。サン
プリング回路とは画像信号をサンプリングし、ソース信
号線に入力する動作を行う回路を示す。
対向する様に対向基板が配置される。そして、対向基板
においてソース信号線駆動回路１０２の上部に位置する
領域には、ソース信号線駆動回路１０２が有する回路Ｔ
ＦＴを遮光するための対向遮蔽膜１１０が形成される。
本実施の形態ではこの対向遮蔽膜１１０が、ソース信号
線駆動回路１０２全体の上部に設けられている例を示し
ているが、ソース信号線駆動回路１０２が有するサンプ
リング回路の上部のみに設けるようにしても良い。サン
プリング回路とは画像信号をサンプリングし、ソース信
号線に入力する動作を行う回路を示す。
【００２７】また、遮蔽膜１０５の上部に対向遮蔽膜１
１０が設けられている領域を遮蔽部１１１とする。図２
に図１のＡ−Ａ’における断面の概略図を示す。アクテ
ィブマトリクス基板１０１上に画素マトリクス回路１０
４、層間絶縁膜１１４が順に積層されており、アクティ
ブマトリクス基板１０１及び層間絶縁膜１１４の上に、
遮蔽膜１０５、絶縁膜１１５が順に積層されている。対
向基板１１３に接するように対向絶縁膜１１６が設けら
れており、対向絶縁膜１１６上に対向遮蔽膜１１０が設
けられている。
１０が設けられている領域を遮蔽部１１１とする。図２
に図１のＡ−Ａ’における断面の概略図を示す。アクテ
ィブマトリクス基板１０１上に画素マトリクス回路１０
４、層間絶縁膜１１４が順に積層されており、アクティ
ブマトリクス基板１０１及び層間絶縁膜１１４の上に、
遮蔽膜１０５、絶縁膜１１５が順に積層されている。対
向基板１１３に接するように対向絶縁膜１１６が設けら
れており、対向絶縁膜１１６上に対向遮蔽膜１１０が設
けられている。
【００２８】アクティブマトリクス基板１０１と対向基
板１１３はスペーサを挟んで、シール材（図示せず）に
より接着される。従って、スペーサの直径が基板間距離
（セルギャップ）となる。また、シール材はアクティブ
マトリクス基板１０１と対向基板１１３との間に挟持さ
れる液晶層を封入する機能も持っている。従って、液晶
注入前に予め注入口をシール材で形成しておき、液晶注
入後にそこを封止材によって封止する。
板１１３はスペーサを挟んで、シール材（図示せず）に
より接着される。従って、スペーサの直径が基板間距離
（セルギャップ）となる。また、シール材はアクティブ
マトリクス基板１０１と対向基板１１３との間に挟持さ
れる液晶層を封入する機能も持っている。従って、液晶
注入前に予め注入口をシール材で形成しておき、液晶注
入後にそこを封止材によって封止する。
【００２９】遮蔽部１１１の幅Ｌ（位置合わせのマージ
ン）は、２０μｍ以上であることが望ましい。遮蔽部１
１１の幅Ｌを２０μｍ以上にすることによって、ソース
信号線駆動回路１０２に光が入射し、ソース信号線駆動
回路１０２の中の回路ＴＦＴのオフ電流が上がるのを防
ぐことが可能になる。また遮蔽膜がアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル
（Ｔａ）等の金属を有する場合、電磁波が駆動回路に入
り、ソース信号線駆動回路１０２が誤作動するのを防ぐ
ことも可能になる。
ン）は、２０μｍ以上であることが望ましい。遮蔽部１
１１の幅Ｌを２０μｍ以上にすることによって、ソース
信号線駆動回路１０２に光が入射し、ソース信号線駆動
回路１０２の中の回路ＴＦＴのオフ電流が上がるのを防
ぐことが可能になる。また遮蔽膜がアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタンタル
（Ｔａ）等の金属を有する場合、電磁波が駆動回路に入
り、ソース信号線駆動回路１０２が誤作動するのを防ぐ
ことも可能になる。
【００３０】本実施の形態のアクティブマトリクス型液
晶表示装置の回路図の一例を図１１に示す。ソース信号
線駆動回路７０１（図１で示すところの１０２）、ゲー
ト信号線駆動回路７０２（図１で示すところの１０
３）、画素マトリクス回路（図１で示すところの１０
４）７０３、画素ＴＦＴ７０４、画素電極と対向電極と
の間に液晶を挟んだ液晶セル７０５、画素電極と遮蔽膜
７１２の間に誘電体を挟んで形成される保持容量７０
６、ソース信号線７０７、ゲート信号線７０８が図１１
に示されるように設けられている。
晶表示装置の回路図の一例を図１１に示す。ソース信号
線駆動回路７０１（図１で示すところの１０２）、ゲー
ト信号線駆動回路７０２（図１で示すところの１０
３）、画素マトリクス回路（図１で示すところの１０
４）７０３、画素ＴＦＴ７０４、画素電極と対向電極と
の間に液晶を挟んだ液晶セル７０５、画素電極と遮蔽膜
７１２の間に誘電体を挟んで形成される保持容量７０
６、ソース信号線７０７、ゲート信号線７０８が図１１
に示されるように設けられている。
【００３１】またカップリング容量７１０（図１で示す
ところの１０８）がフローティングになっている遮蔽膜
７１２（図１で示すところの１０５）とコモン線７１１
（図１で示すところの１０６及び１０７）との間に設け
られている。ソース信号線駆動回路７０１とゲート信号
線駆動回路７０２は、一般に駆動回路と総称されてい
る。
ところの１０８）がフローティングになっている遮蔽膜
７１２（図１で示すところの１０５）とコモン線７１１
（図１で示すところの１０６及び１０７）との間に設け
られている。ソース信号線駆動回路７０１とゲート信号
線駆動回路７０２は、一般に駆動回路と総称されてい
る。
【００３２】また、画素マトリクス回路７０３では、ソ
ース信号線駆動回路７０１に接続されたソース信号線７
０７と、ゲート信号線駆動回路７０２に接続されたゲー
ト信号線７０８が交差している。そのソース信号線７０
７とゲート信号線７０８とに囲まれた領域、画素部７０
９に、画素の薄膜トランジスタ（画素ＴＦＴ）７０４
と、液晶セル７０５と、保持容量７０６とが設けられて
いる。
ース信号線駆動回路７０１に接続されたソース信号線７
０７と、ゲート信号線駆動回路７０２に接続されたゲー
ト信号線７０８が交差している。そのソース信号線７０
７とゲート信号線７０８とに囲まれた領域、画素部７０
９に、画素の薄膜トランジスタ（画素ＴＦＴ）７０４
と、液晶セル７０５と、保持容量７０６とが設けられて
いる。
【００３３】ソース信号線７０７に入力された画像信号
は、画素ＴＦＴ７０４により選択され、所定の画素電極
に書き込まれる。ソース信号線駆動回路７０１におい
て、タイミング信号によりサンプリングされた画像信号
が、ソース信号線７０７に供給される。画素ＴＦＴ７０
４は、ゲート信号線駆動回路７０２からゲート信号線７
０８を介して入力される選択信号により動作する。
は、画素ＴＦＴ７０４により選択され、所定の画素電極
に書き込まれる。ソース信号線駆動回路７０１におい
て、タイミング信号によりサンプリングされた画像信号
が、ソース信号線７０７に供給される。画素ＴＦＴ７０
４は、ゲート信号線駆動回路７０２からゲート信号線７
０８を介して入力される選択信号により動作する。
【００３４】本実施の形態においては、画素ＴＦＴ７０
４に接続しているソース信号線７０７の１ラインごとに
逆の極性の電圧を印加する、ソースライン反転で駆動さ
せる。このソースライン反転とは、液晶に常に１つの向
きの電界が印加されることによる液晶の劣化を防ぐため
に行われる。図８に示すように、ソース信号線１ライン
ごとに極性が逆の信号を印加し、１フレーム期間ごとに
前記信号の極性を反転させることで、液晶に常に１つの
向きの電界が印加されることによって液晶が劣化するの
を防ぐ。１フレーム期間とは全ての画素が１つの画面を
表示する期間を示す。
４に接続しているソース信号線７０７の１ラインごとに
逆の極性の電圧を印加する、ソースライン反転で駆動さ
せる。このソースライン反転とは、液晶に常に１つの向
きの電界が印加されることによる液晶の劣化を防ぐため
に行われる。図８に示すように、ソース信号線１ライン
ごとに極性が逆の信号を印加し、１フレーム期間ごとに
前記信号の極性を反転させることで、液晶に常に１つの
向きの電界が印加されることによって液晶が劣化するの
を防ぐ。１フレーム期間とは全ての画素が１つの画面を
表示する期間を示す。
【００３５】このソースライン反転を用いた場合、フロ
ーティングにした遮蔽膜１０５の電位の変動も平均化さ
れてしまう。そのために、遮蔽膜を一定の電位（基準電
位）に保たれたコモン線に接続しない状態（フローティ
ング）にしても、遮蔽膜の電位は時間的に平均を取ると
ほぼ一定に保たれる。そのため、遮蔽膜と画素電極との
間に誘電体を挟み込んだ構造の保持容量において、遮蔽
膜をフローティングにしても、保持容量としての機能は
十分果たすことが可能である。よって良好なコントラス
トを有する、より鮮明な画像表示を得ることができる。
ーティングにした遮蔽膜１０５の電位の変動も平均化さ
れてしまう。そのために、遮蔽膜を一定の電位（基準電
位）に保たれたコモン線に接続しない状態（フローティ
ング）にしても、遮蔽膜の電位は時間的に平均を取ると
ほぼ一定に保たれる。そのため、遮蔽膜と画素電極との
間に誘電体を挟み込んだ構造の保持容量において、遮蔽
膜をフローティングにしても、保持容量としての機能は
十分果たすことが可能である。よって良好なコントラス
トを有する、より鮮明な画像表示を得ることができる。
【００３６】遮蔽膜の電位の変動ΔＶは遮蔽膜とコモン
線との間に形成されるカップリング容量の容量値Ｃと遮
蔽膜にかかる電荷量Ｑによって、その値が決まる。しか
し、電荷量Ｑは画素数、ソース信号線に入力される信号
の電圧の値によって固定されてしまうので、実際には遮
蔽膜の電位の変動ΔＶの値はカップリング容量の容量値
Ｃによって決定されてしまう。このＣの値が大きければ
大きいほどΔＶは小さくなり、遮蔽膜の電位をより一定
に保つことが可能になる。カップリング容量の容量値
は、ゲート信号線１ラインに画素ＴＦＴを介して接続さ
れている全ての保持容量の容量値の合計の１０倍以上で
あれば良い。
線との間に形成されるカップリング容量の容量値Ｃと遮
蔽膜にかかる電荷量Ｑによって、その値が決まる。しか
し、電荷量Ｑは画素数、ソース信号線に入力される信号
の電圧の値によって固定されてしまうので、実際には遮
蔽膜の電位の変動ΔＶの値はカップリング容量の容量値
Ｃによって決定されてしまう。このＣの値が大きければ
大きいほどΔＶは小さくなり、遮蔽膜の電位をより一定
に保つことが可能になる。カップリング容量の容量値
は、ゲート信号線１ラインに画素ＴＦＴを介して接続さ
れている全ての保持容量の容量値の合計の１０倍以上で
あれば良い。
【００３７】また、遮蔽膜とコモン線とを接続する場合
には、遮蔽膜とコモン線との間に設けられた層間絶縁膜
にマスクを用いたフォトリソグラフィーによってコンタ
クトホールをあける必要があった。しかし、遮蔽膜をフ
ローティングにして遮蔽膜とコモン線との間に大容量の
カップリング容量を形成した場合、その必要はなくな
り、アクティブマトリクス型液晶表示装置の作製工程を
削減し、高い歩留まりを達成することが可能になり、ま
たその作製コストを抑えることが可能になる。
には、遮蔽膜とコモン線との間に設けられた層間絶縁膜
にマスクを用いたフォトリソグラフィーによってコンタ
クトホールをあける必要があった。しかし、遮蔽膜をフ
ローティングにして遮蔽膜とコモン線との間に大容量の
カップリング容量を形成した場合、その必要はなくな
り、アクティブマトリクス型液晶表示装置の作製工程を
削減し、高い歩留まりを達成することが可能になり、ま
たその作製コストを抑えることが可能になる。
【００３８】以上の様な構成でなるアクティブマトリク
ス型液晶表示装置は、画素マトリクス回路は「ＢＭ on
ＴＦＴ」構造が採用されているので、開口率を落とすこ
となく効率良く可視光を遮断することが可能である。本
願発明者らが実際に作製したアクティブマトリクス型液
晶表示装置の開口率は６０％を超えるものであった。
ス型液晶表示装置は、画素マトリクス回路は「ＢＭ on
ＴＦＴ」構造が採用されているので、開口率を落とすこ
となく効率良く可視光を遮断することが可能である。本
願発明者らが実際に作製したアクティブマトリクス型液
晶表示装置の開口率は６０％を超えるものであった。
【００３９】また、対向基板１１３側に対向遮蔽膜１１
０を設けているので、対向遮蔽膜１１０と回路ＴＦＴと
の間に寄生容量が形成されることによって、回路ＴＦＴ
の動作速度が落ちることはない。
０を設けているので、対向遮蔽膜１１０と回路ＴＦＴと
の間に寄生容量が形成されることによって、回路ＴＦＴ
の動作速度が落ちることはない。
【００４０】また、対向遮蔽膜１１０はソース信号線駆
動回路１０２全面または、ソース信号線駆動回路が有す
るサンプリング回路上を覆うことが出来れば良い。即
ち、画素マトリクス回路に形成する遮蔽膜１０５の様な
精密な精度で位置合わせを行う必要がなく、それが故に
対向基板１１３側に対向遮蔽膜１１０を設けることがで
きるのである。
動回路１０２全面または、ソース信号線駆動回路が有す
るサンプリング回路上を覆うことが出来れば良い。即
ち、画素マトリクス回路に形成する遮蔽膜１０５の様な
精密な精度で位置合わせを行う必要がなく、それが故に
対向基板１１３側に対向遮蔽膜１１０を設けることがで
きるのである。
【００４１】また遮蔽部１１１の幅Ｌが２０μｍ以上に
なるように設けることによって、２組の遮蔽膜を用いる
本願発明の様な構成であっても、ソース信号線駆動回路
１０２に光が入射して回路ＴＦＴのオフ電流が上がるの
を防ぐことが可能になる。
なるように設けることによって、２組の遮蔽膜を用いる
本願発明の様な構成であっても、ソース信号線駆動回路
１０２に光が入射して回路ＴＦＴのオフ電流が上がるの
を防ぐことが可能になる。
【００４２】またそれに加えて、ソースライン反転で液
晶を駆動させ、遮蔽膜をフローティングにして遮蔽膜と
コモン線との間に大容量のカップリング容量を形成する
ことによって、遮蔽膜の電位の変動ΔＶが小さくなる。
カップリング容量の容量値が大きければ大きいほどΔＶ
は小さくなり、遮蔽膜の電位をより一定に保つことが可
能になるため、良好なコントラストで且つ鮮明な画像を
得ることができる。
晶を駆動させ、遮蔽膜をフローティングにして遮蔽膜と
コモン線との間に大容量のカップリング容量を形成する
ことによって、遮蔽膜の電位の変動ΔＶが小さくなる。
カップリング容量の容量値が大きければ大きいほどΔＶ
は小さくなり、遮蔽膜の電位をより一定に保つことが可
能になるため、良好なコントラストで且つ鮮明な画像を
得ることができる。
【００４３】（実施の形態２）本願発明によるアクティ
ブマトリクス型液晶表示装置の別の実施の形態の上面の
概略図を図３に示す。図３において、２０１はアクティ
ブマトリクス基板であり、ソース信号線駆動回路２０２
及びゲート信号線駆動回路２０３からなる駆動回路領域
には回路ＴＦＴが配置され、画素マトリクス回路２０４
には画素ＴＦＴがマトリクス状に配置されている。な
お、アクティブマトリク基板２０１としては、ガラス基
板などが用いられる。
ブマトリクス型液晶表示装置の別の実施の形態の上面の
概略図を図３に示す。図３において、２０１はアクティ
ブマトリクス基板であり、ソース信号線駆動回路２０２
及びゲート信号線駆動回路２０３からなる駆動回路領域
には回路ＴＦＴが配置され、画素マトリクス回路２０４
には画素ＴＦＴがマトリクス状に配置されている。な
お、アクティブマトリク基板２０１としては、ガラス基
板などが用いられる。
【００４４】ゲート信号線駆動回路２０３上に一定の電
位（基準電位）に保たれたコモン線２０６に接続された
ＩＴＯ配線２０７が設けられている。コモン線２０６は
ＦＰＣ２０９によって外部に接続され一定の電位（基準
電位）に保たれており、コモン線２０６に接続されたＩ
ＴＯ配線２０７も基準電位に保たれている。画素マトリ
クス回路２０４の上には、可視光を透過する必要のある
画像表示領域（図示せず）のみを残して遮蔽膜２０５が
形成されている。遮蔽膜２０５は図面では示さないが、
実際にはマトリクス形状を有している。
位（基準電位）に保たれたコモン線２０６に接続された
ＩＴＯ配線２０７が設けられている。コモン線２０６は
ＦＰＣ２０９によって外部に接続され一定の電位（基準
電位）に保たれており、コモン線２０６に接続されたＩ
ＴＯ配線２０７も基準電位に保たれている。画素マトリ
クス回路２０４の上には、可視光を透過する必要のある
画像表示領域（図示せず）のみを残して遮蔽膜２０５が
形成されている。遮蔽膜２０５は図面では示さないが、
実際にはマトリクス形状を有している。
【００４５】遮蔽膜２０５はアルミニウム（Ａｌ）、チ
タン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）
を有する膜が好ましい。また黒色顔料を分散させた樹脂
材料を遮蔽膜に用いることもできる。遮蔽膜２０５はゲ
ート信号線駆動回路２０３の一部を覆っているが、ゲー
ト信号線駆動回路２０３の全てを覆うようにしても良
い。遮蔽膜２０５はコモン線とは接続されていないフロ
ーティング（Ｆｌｏａｔｉｎｇ）の状態となっている。
コモン線２０６に接続されたＩＴＯ配線２０７は、遮蔽
膜２０５との間に誘電体（図示せず）を有しており、遮
蔽膜２０５の上部にＩＴＯ配線２０７が設けられている
部分にカップリング容量２０８を形成している。
タン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）
を有する膜が好ましい。また黒色顔料を分散させた樹脂
材料を遮蔽膜に用いることもできる。遮蔽膜２０５はゲ
ート信号線駆動回路２０３の一部を覆っているが、ゲー
ト信号線駆動回路２０３の全てを覆うようにしても良
い。遮蔽膜２０５はコモン線とは接続されていないフロ
ーティング（Ｆｌｏａｔｉｎｇ）の状態となっている。
コモン線２０６に接続されたＩＴＯ配線２０７は、遮蔽
膜２０５との間に誘電体（図示せず）を有しており、遮
蔽膜２０５の上部にＩＴＯ配線２０７が設けられている
部分にカップリング容量２０８を形成している。
【００４６】また、アクティブマトリクス基板２０１と
対向する様に対向基板が配置される。そして、対向基板
においてソース信号線駆動回路２０２及びゲート信号線
駆動回路２０３の上部に、ソース信号線駆動回路２０２
が有する回路ＴＦＴを遮光するための対向遮蔽膜２１０
が形成される。この対向遮蔽膜２１０はソース信号線駆
動回路２０２及びゲート信号線駆動回路２０３全体の上
部に設けられている例を示しているが、ソース信号線駆
動回路２０２が有するサンプリング回路及びゲート信号
線駆動回路２０３全体の上部に設けるようにしても良
い。
対向する様に対向基板が配置される。そして、対向基板
においてソース信号線駆動回路２０２及びゲート信号線
駆動回路２０３の上部に、ソース信号線駆動回路２０２
が有する回路ＴＦＴを遮光するための対向遮蔽膜２１０
が形成される。この対向遮蔽膜２１０はソース信号線駆
動回路２０２及びゲート信号線駆動回路２０３全体の上
部に設けられている例を示しているが、ソース信号線駆
動回路２０２が有するサンプリング回路及びゲート信号
線駆動回路２０３全体の上部に設けるようにしても良
い。
【００４７】また、遮蔽膜２０５の上部に対向遮蔽膜２
１０が設けられている領域を遮蔽部２１１とする。図４
に図３のＡ−Ａ’における断面の概略図を示す。アクテ
ィブマトリクス基板２０１上に画素マトリクス回路２０
４、層間絶縁膜２１４が順に積層されており、アクティ
ブマトリクス基板２０１と層間絶縁膜２１４との上に、
遮蔽膜２０５、絶縁膜２１５が順に積層されている。対
向基板２１３に接するように対向絶縁膜２１６が設けら
れており、絶縁膜２１６上に対向遮蔽膜２１０が設けら
れている。
１０が設けられている領域を遮蔽部２１１とする。図４
に図３のＡ−Ａ’における断面の概略図を示す。アクテ
ィブマトリクス基板２０１上に画素マトリクス回路２０
４、層間絶縁膜２１４が順に積層されており、アクティ
ブマトリクス基板２０１と層間絶縁膜２１４との上に、
遮蔽膜２０５、絶縁膜２１５が順に積層されている。対
向基板２１３に接するように対向絶縁膜２１６が設けら
れており、絶縁膜２１６上に対向遮蔽膜２１０が設けら
れている。
【００４８】アクティブマトリクス基板２０１と対向基
板２１３はスペーサを挟んで、シール材（図示せず）に
より接着される。従って、スペーサの直径が基板間距離
（セルギャップ）となる。また、シール材はアクティブ
マトリクス基板２０１と対向基板２１３との間に挟持さ
れる液晶層を封入するための封止材としての機能も持っ
ている。従って、液晶注入前に予め注入口をシール材に
形成しておき、液晶注入後にそこを封止する。
板２１３はスペーサを挟んで、シール材（図示せず）に
より接着される。従って、スペーサの直径が基板間距離
（セルギャップ）となる。また、シール材はアクティブ
マトリクス基板２０１と対向基板２１３との間に挟持さ
れる液晶層を封入するための封止材としての機能も持っ
ている。従って、液晶注入前に予め注入口をシール材に
形成しておき、液晶注入後にそこを封止する。
【００４９】遮蔽部２１１の幅Ｌは２０μｍ以上である
ことが望ましい。遮蔽部２１１の幅Ｌを２０μｍ以上に
することによって、ソース信号線駆動回路２０２に光が
入射してソース信号線駆動回路の中の回路ＴＦＴのオフ
電流が上がるのを防ぐことが可能になる。また遮蔽膜が
アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃ
ｒ）またはタンタル（Ｔａ）等の金属を有する場合、電
磁波が駆動回路に入り、駆動回路が誤作動するのを防ぐ
ことも可能になる。
ことが望ましい。遮蔽部２１１の幅Ｌを２０μｍ以上に
することによって、ソース信号線駆動回路２０２に光が
入射してソース信号線駆動回路の中の回路ＴＦＴのオフ
電流が上がるのを防ぐことが可能になる。また遮蔽膜が
アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃ
ｒ）またはタンタル（Ｔａ）等の金属を有する場合、電
磁波が駆動回路に入り、駆動回路が誤作動するのを防ぐ
ことも可能になる。
【００５０】また実施の形態１と同様に、本実施の形態
では、ソースライン反転で液晶を駆動させ、液晶に常に
１つの向きの電界が印加されることによって液晶が劣化
するのを防ぐ。
では、ソースライン反転で液晶を駆動させ、液晶に常に
１つの向きの電界が印加されることによって液晶が劣化
するのを防ぐ。
【００５１】実施の形態１で上述したように、ソースラ
イン反転で液晶を駆動させて、遮蔽膜をコモン線に接続
せずにフローティングにすることで、遮蔽膜をコモン線
に接続しなくても、遮蔽膜の電位が時間的に平均を取る
と一定に保たれるので、遮蔽膜と画素電極との間に誘電
体を挟み込んだ構造の保持容量を形成することが可能に
なる。よって遮蔽膜をパターニングによって形成した後
に、遮蔽膜とコモン線を接続するために、遮蔽膜とコモ
ン線との間に設けられた層間絶縁膜にマスクを用いたフ
ォトリソグラフィーによるコンタクトホールをあける必
要がない。このため作製工程を削減し、高い歩留まりを
達成することが可能になり、またアクティブマトリクス
型液晶表示装の作製コストを抑えることが可能になる。
イン反転で液晶を駆動させて、遮蔽膜をコモン線に接続
せずにフローティングにすることで、遮蔽膜をコモン線
に接続しなくても、遮蔽膜の電位が時間的に平均を取る
と一定に保たれるので、遮蔽膜と画素電極との間に誘電
体を挟み込んだ構造の保持容量を形成することが可能に
なる。よって遮蔽膜をパターニングによって形成した後
に、遮蔽膜とコモン線を接続するために、遮蔽膜とコモ
ン線との間に設けられた層間絶縁膜にマスクを用いたフ
ォトリソグラフィーによるコンタクトホールをあける必
要がない。このため作製工程を削減し、高い歩留まりを
達成することが可能になり、またアクティブマトリクス
型液晶表示装の作製コストを抑えることが可能になる。
【００５２】またそれに加えて、遮蔽膜をフローティン
グにして遮蔽膜とコモン線との間に大容量のカップリン
グ容量を形成することによって、遮蔽膜の電位の変動Δ
Ｖが小さくなる。カップリング容量の容量値が大きけれ
ば大きいほどΔＶは小さくなり、遮蔽膜の電位をより一
定に保つことが可能になるため、良好なコントラストで
且つ鮮明な画像を得ることができる。
グにして遮蔽膜とコモン線との間に大容量のカップリン
グ容量を形成することによって、遮蔽膜の電位の変動Δ
Ｖが小さくなる。カップリング容量の容量値が大きけれ
ば大きいほどΔＶは小さくなり、遮蔽膜の電位をより一
定に保つことが可能になるため、良好なコントラストで
且つ鮮明な画像を得ることができる。
【００５３】（実施の形態３）実施の形態１及び実施の
形態２では、遮蔽膜の一部の上部に、対向遮蔽膜の一部
が設けられていて、なおかつ遮蔽膜がフローティングで
カップリング容量を有するアクティブマトリクス型液晶
表示装置の例について説明した。本実施の形態では、遮
蔽膜の一部の上部に、対向遮蔽膜の一部が設けられてい
て、なおかつ遮蔽膜がコモン線と接続して、カップリ
ング容量を形成しない例、遮蔽膜がフローティング
で、カップリング容量を形成しない例、遮蔽膜がコモ
ン線と接続しカップリング容量を形成している例につい
て説明する
形態２では、遮蔽膜の一部の上部に、対向遮蔽膜の一部
が設けられていて、なおかつ遮蔽膜がフローティングで
カップリング容量を有するアクティブマトリクス型液晶
表示装置の例について説明した。本実施の形態では、遮
蔽膜の一部の上部に、対向遮蔽膜の一部が設けられてい
て、なおかつ遮蔽膜がコモン線と接続して、カップリ
ング容量を形成しない例、遮蔽膜がフローティング
で、カップリング容量を形成しない例、遮蔽膜がコモ
ン線と接続しカップリング容量を形成している例につい
て説明する
【００５４】本実施の形態のについて、アクティブマ
トリクス型液晶表示装置の回路図の一例を図９に示す。
ソース信号線駆動回路５０１、ゲート信号線駆動回路５
０２、画素マトリクス回路５０３、画素ＴＦＴ５０４、
画素電極と対向電極との間に液晶を挟んだ液晶セル５０
５、画素電極と遮蔽膜の間に誘電体を挟んで形成される
保持容量５０６、ソース信号線５０７、ゲート信号線５
０８が図９に示されるように設けられている。遮蔽膜は
コモン線５１１に接続されている。
トリクス型液晶表示装置の回路図の一例を図９に示す。
ソース信号線駆動回路５０１、ゲート信号線駆動回路５
０２、画素マトリクス回路５０３、画素ＴＦＴ５０４、
画素電極と対向電極との間に液晶を挟んだ液晶セル５０
５、画素電極と遮蔽膜の間に誘電体を挟んで形成される
保持容量５０６、ソース信号線５０７、ゲート信号線５
０８が図９に示されるように設けられている。遮蔽膜は
コモン線５１１に接続されている。
【００５５】また、画素マトリクス回路５０３では、ソ
ース信号線駆動回路５０１に接続されたソース信号線５
０７と、ゲート信号線駆動回路５０２に接続されたゲー
ト信号線５０８が交差している。そのソース信号線５０
７とゲート信号線５０８に囲まれた領域、画素部５０９
に、画素の薄膜トランジスタ（画素ＴＦＴ）５０４と、
液晶セル５０５と、保持容量５０６が設けられている。
ース信号線駆動回路５０１に接続されたソース信号線５
０７と、ゲート信号線駆動回路５０２に接続されたゲー
ト信号線５０８が交差している。そのソース信号線５０
７とゲート信号線５０８に囲まれた領域、画素部５０９
に、画素の薄膜トランジスタ（画素ＴＦＴ）５０４と、
液晶セル５０５と、保持容量５０６が設けられている。
【００５６】ソース信号線５０７に入力された画像信号
は、画素ＴＦＴ５０４により選択され、所定の画素電極
に書き込まれる。ソース信号線駆動回路５０１において
タイミング信号によりサンプリングされた画像信号が、
ソース信号線５０７に供給される。画素ＴＦＴ５０４
は、ゲート信号線駆動回路５０２からゲート信号線５０
８を介して入力される選択信号により動作する。
は、画素ＴＦＴ５０４により選択され、所定の画素電極
に書き込まれる。ソース信号線駆動回路５０１において
タイミング信号によりサンプリングされた画像信号が、
ソース信号線５０７に供給される。画素ＴＦＴ５０４
は、ゲート信号線駆動回路５０２からゲート信号線５０
８を介して入力される選択信号により動作する。
【００５７】本実施の形態のについて、アクティブマ
トリクス型液晶表示装置の回路図の一例を図１０に示
す。ソース信号線駆動回路６０１、ゲート信号線駆動回
路６０２、画素マトリクス回路６０３、画素ＴＦＴ６０
４、画素電極と対向電極との間に液晶を挟んだ液晶セル
６０５、画素電極と遮蔽膜の間に誘電体を挟んで形成さ
れる保持容量６０６、ソース信号線６０７、ゲート信号
線６０８が図１０に示されるように設けられている。ま
たフローティングになっている遮蔽膜６１２とコモン線
６１１が図１０に示すように設けられている。
トリクス型液晶表示装置の回路図の一例を図１０に示
す。ソース信号線駆動回路６０１、ゲート信号線駆動回
路６０２、画素マトリクス回路６０３、画素ＴＦＴ６０
４、画素電極と対向電極との間に液晶を挟んだ液晶セル
６０５、画素電極と遮蔽膜の間に誘電体を挟んで形成さ
れる保持容量６０６、ソース信号線６０７、ゲート信号
線６０８が図１０に示されるように設けられている。ま
たフローティングになっている遮蔽膜６１２とコモン線
６１１が図１０に示すように設けられている。
【００５８】また、画素マトリクス回路６０３では、ソ
ース信号線駆動回路６０１に接続されたソース信号線６
０７と、ゲート信号線駆動回路６０２に接続されたゲー
ト信号線６０８が交差している。そのソース信号線６０
７とゲート信号線６０８に囲まれた領域、画素部６０９
に、画素の薄膜トランジスタ（画素ＴＦＴ）６０４と、
液晶セル６０５と、保持容量６０６が設けられている。
ース信号線駆動回路６０１に接続されたソース信号線６
０７と、ゲート信号線駆動回路６０２に接続されたゲー
ト信号線６０８が交差している。そのソース信号線６０
７とゲート信号線６０８に囲まれた領域、画素部６０９
に、画素の薄膜トランジスタ（画素ＴＦＴ）６０４と、
液晶セル６０５と、保持容量６０６が設けられている。
【００５９】保持容量６０６は画素電極と遮蔽膜６１２
の間に誘電体を挟んだ構成となっており、全ての遮蔽膜
６１２はコモン線６１１とは接続されていないフローテ
ィング（Ｆｌｏａｔｉｎｇ）となっている。ソース信号
線６０７に入力された画像信号は、画素ＴＦＴ６０４に
より選択され、所定の画素電極に書き込まれる。
の間に誘電体を挟んだ構成となっており、全ての遮蔽膜
６１２はコモン線６１１とは接続されていないフローテ
ィング（Ｆｌｏａｔｉｎｇ）となっている。ソース信号
線６０７に入力された画像信号は、画素ＴＦＴ６０４に
より選択され、所定の画素電極に書き込まれる。
【００６０】ソース信号線駆動回路６０１においてタイ
ミング信号によりサンプリングされた画像信号が、ソー
ス信号線６０７に供給される。画素ＴＦＴ６０４は、ゲ
ート信号線駆動回路６０２からゲート信号線６０８を介
して入力される選択信号により動作する。
ミング信号によりサンプリングされた画像信号が、ソー
ス信号線６０７に供給される。画素ＴＦＴ６０４は、ゲ
ート信号線駆動回路６０２からゲート信号線６０８を介
して入力される選択信号により動作する。
【００６１】さらに、本実施の形態においては、ソース
ライン反転で液晶を駆動させる。このソースライン反転
を用いた場合、遮蔽膜６１２の電位の変動も平均化され
てしまう。そのために、遮蔽膜を一定の電位（基準電
位）に保たれたコモン線に接続しないフローティングの
状態にしても、遮蔽膜の電位は時間的に平均を取るとほ
ぼ一定に保たれる。そのため、遮蔽膜と画素電極との間
に誘電体を挟み込んだ構造の保持容量において、遮蔽膜
をフローティングにしても、保持容量としての機能を十
分果たすことが可能になる。よって良好なコントラスト
を有する、より鮮明な画像を得ることができる。
ライン反転で液晶を駆動させる。このソースライン反転
を用いた場合、遮蔽膜６１２の電位の変動も平均化され
てしまう。そのために、遮蔽膜を一定の電位（基準電
位）に保たれたコモン線に接続しないフローティングの
状態にしても、遮蔽膜の電位は時間的に平均を取るとほ
ぼ一定に保たれる。そのため、遮蔽膜と画素電極との間
に誘電体を挟み込んだ構造の保持容量において、遮蔽膜
をフローティングにしても、保持容量としての機能を十
分果たすことが可能になる。よって良好なコントラスト
を有する、より鮮明な画像を得ることができる。
【００６２】またこの場合遮蔽膜をパターニングによっ
て形成した後に、遮蔽膜とコモン線を接続するために、
遮蔽膜とコモン線との間に設けられた層間絶縁膜にマス
クを用いたフォトリソグラフィーによるコンタクトホー
ルをあける必要がなくなる。そのため作製工程を削減
し、高い歩留まりを達成することが可能になり、またア
クティブマトリクス型液晶表示装の作製コストを抑える
ことが可能になる。
て形成した後に、遮蔽膜とコモン線を接続するために、
遮蔽膜とコモン線との間に設けられた層間絶縁膜にマス
クを用いたフォトリソグラフィーによるコンタクトホー
ルをあける必要がなくなる。そのため作製工程を削減
し、高い歩留まりを達成することが可能になり、またア
クティブマトリクス型液晶表示装の作製コストを抑える
ことが可能になる。
【００６３】本実施の形態のについて、アクティブマ
トリクス型液晶表示装置の回路図の一例を図１２に示
す。ソース信号線駆動回路８０１、ゲート信号線駆動回
路８０２、画素マトリクス回路８０３、画素ＴＦＴ８０
４、画素電極と対向電極との間に液晶を挟んだ液晶セル
８０５、画素電極と遮蔽膜の間に誘電体を挟んで形成さ
れる保持容量８０６、ソース信号線８０７、ゲート信号
線８０８が図１２に示されるように設けられている。ま
たカップリング容量８１０が遮蔽膜８１２とコモン線８
１１とによって形成されており、遮蔽膜８１２とコモン
線８１１は接続されている。
トリクス型液晶表示装置の回路図の一例を図１２に示
す。ソース信号線駆動回路８０１、ゲート信号線駆動回
路８０２、画素マトリクス回路８０３、画素ＴＦＴ８０
４、画素電極と対向電極との間に液晶を挟んだ液晶セル
８０５、画素電極と遮蔽膜の間に誘電体を挟んで形成さ
れる保持容量８０６、ソース信号線８０７、ゲート信号
線８０８が図１２に示されるように設けられている。ま
たカップリング容量８１０が遮蔽膜８１２とコモン線８
１１とによって形成されており、遮蔽膜８１２とコモン
線８１１は接続されている。
【００６４】また、画素マトリクス回路８０３では、ソ
ース信号線駆動回路８０１に接続されたソース信号線８
０７と、ゲート信号線駆動回路８０２に接続されたゲー
ト信号線８０８が交差している。そのソース信号線８０
７とゲート信号線８０８に囲まれた領域、画素部８０９
に、画素の薄膜トランジスタ（画素ＴＦＴ）８０４と、
液晶セル８０５と、保持容量８０６が設けられている。
ース信号線駆動回路８０１に接続されたソース信号線８
０７と、ゲート信号線駆動回路８０２に接続されたゲー
ト信号線８０８が交差している。そのソース信号線８０
７とゲート信号線８０８に囲まれた領域、画素部８０９
に、画素の薄膜トランジスタ（画素ＴＦＴ）８０４と、
液晶セル８０５と、保持容量８０６が設けられている。
【００６５】また遮蔽膜８１２とコモン線８１１で形成
されるカップリング容量８１０の容量値は、ゲート信号
線１ラインに画素ＴＦＴを介して接続されている全ての
保持容量の容量値の合計の１０倍以上であれば良い。
されるカップリング容量８１０の容量値は、ゲート信号
線１ラインに画素ＴＦＴを介して接続されている全ての
保持容量の容量値の合計の１０倍以上であれば良い。
【００６６】ソース信号線８０７に入力された画像信号
は、画素ＴＦＴ８０４により選択され、所定の画素電極
に書き込まれる。ソース信号線駆動回路８０１において
タイミング信号によりサンプリングされた画像信号が、
ソース信号線８０７に供給される。画素ＴＦＴ８０４
は、ゲート信号線駆動回路８０２からゲート信号線８０
８を介して入力される選択信号により動作する。
は、画素ＴＦＴ８０４により選択され、所定の画素電極
に書き込まれる。ソース信号線駆動回路８０１において
タイミング信号によりサンプリングされた画像信号が、
ソース信号線８０７に供給される。画素ＴＦＴ８０４
は、ゲート信号線駆動回路８０２からゲート信号線８０
８を介して入力される選択信号により動作する。
【００６７】本実施の形態においては、遮蔽膜を一定の
電位（基準電位）に保たれたコモン線に接続することで
基準電位に保っている。さらにコモン線と遮蔽膜とによ
ってカップリング容量を形成してやることで、コモン線
が接続している電源からのノイズが直接液晶に印加され
ることによって画質が落ちるのを防いでいる。よって、
良好なコントラストを有する、より鮮明な画像を得るこ
とができる。
電位（基準電位）に保たれたコモン線に接続することで
基準電位に保っている。さらにコモン線と遮蔽膜とによ
ってカップリング容量を形成してやることで、コモン線
が接続している電源からのノイズが直接液晶に印加され
ることによって画質が落ちるのを防いでいる。よって、
良好なコントラストを有する、より鮮明な画像を得るこ
とができる。
【００６８】
【実施例】以下に、本願発明の実施例を説明する。
【００６９】（実施例１）本実施例では、本願発明のア
クティブマトリクス型液晶表示装置の画素マトリクス回
路とその周辺に設けられる駆動回路のＴＦＴを同時に作
製する方法の一例について、図１３〜図１５を用いて説
明する。なお、本実施例は本願発明のアクティブマトリ
クス型液晶表示装置の作製方法の一例であって、本願発
明はこの作製方法に限られない。
クティブマトリクス型液晶表示装置の画素マトリクス回
路とその周辺に設けられる駆動回路のＴＦＴを同時に作
製する方法の一例について、図１３〜図１５を用いて説
明する。なお、本実施例は本願発明のアクティブマトリ
クス型液晶表示装置の作製方法の一例であって、本願発
明はこの作製方法に限られない。
【００７０】〔島状半導体層、ゲート絶縁膜形成の工
程：図１３（Ａ）〕図１３（Ａ）において、アクティブ
マトリクス基板６００１には、無アルカリガラス基板や
石英基板を使用することが望ましい。その他にもシリコ
ン基板や金属基板の表面に絶縁膜を形成したものをアク
ティブマトリクス基板としても良い。
程：図１３（Ａ）〕図１３（Ａ）において、アクティブ
マトリクス基板６００１には、無アルカリガラス基板や
石英基板を使用することが望ましい。その他にもシリコ
ン基板や金属基板の表面に絶縁膜を形成したものをアク
ティブマトリクス基板としても良い。
【００７１】そして、アクティブマトリクス基板６００
１のＴＦＴが形成される表面には、酸化シリコン膜、窒
化シリコン膜、または窒化酸化シリコン膜からなる下地
膜をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎ
ｍの厚さに形成した。例えば下地膜として、窒化シリコ
ン膜６００２を２５〜１００ｎｍ、ここでは５０ｎｍの
厚さに、酸化シリコン膜６００３を５０〜３００ｎｍ、
ここでは１５０ｎｍの厚さとした２層構造で形成すると
良い。下地膜はアクティブマトリクス基板からの不純物
汚染を防ぐために設けられるものであり、石英基板を用
いた場合には必ずしも設けなくても良い。
１のＴＦＴが形成される表面には、酸化シリコン膜、窒
化シリコン膜、または窒化酸化シリコン膜からなる下地
膜をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎ
ｍの厚さに形成した。例えば下地膜として、窒化シリコ
ン膜６００２を２５〜１００ｎｍ、ここでは５０ｎｍの
厚さに、酸化シリコン膜６００３を５０〜３００ｎｍ、
ここでは１５０ｎｍの厚さとした２層構造で形成すると
良い。下地膜はアクティブマトリクス基板からの不純物
汚染を防ぐために設けられるものであり、石英基板を用
いた場合には必ずしも設けなくても良い。
【００７２】次に下地膜の上に２０〜１００ｎｍの厚さ
の、非晶質シリコン膜を公知の成膜法で形成した。非晶
質シリコン膜は含有水素量にもよるが、好ましくは４０
０〜５５０℃で数時間加熱して脱水素処理を行い、含有
水素量を５atom％以下として、結晶化の工程を行うこと
が望ましい。また、非晶質シリコン膜をスパッタ法や蒸
着法などの他の作製方法で形成しても良いが、膜中に含
まれる酸素、窒素などの不純物元素を十分低減させてお
くことが望ましい。ここでは、下地膜と非晶質シリコン
膜とは、同じ成膜法で形成することが可能であるので両
者を連続形成しても良い。下地膜を形成後、一旦大気雰
囲気にさらされないようにすることで表面の汚染を防ぐ
ことが可能となり、作製されるＴＦＴの特性バラツキを
低減させることができる。
の、非晶質シリコン膜を公知の成膜法で形成した。非晶
質シリコン膜は含有水素量にもよるが、好ましくは４０
０〜５５０℃で数時間加熱して脱水素処理を行い、含有
水素量を５atom％以下として、結晶化の工程を行うこと
が望ましい。また、非晶質シリコン膜をスパッタ法や蒸
着法などの他の作製方法で形成しても良いが、膜中に含
まれる酸素、窒素などの不純物元素を十分低減させてお
くことが望ましい。ここでは、下地膜と非晶質シリコン
膜とは、同じ成膜法で形成することが可能であるので両
者を連続形成しても良い。下地膜を形成後、一旦大気雰
囲気にさらされないようにすることで表面の汚染を防ぐ
ことが可能となり、作製されるＴＦＴの特性バラツキを
低減させることができる。
【００７３】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
【００７４】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状半導体層６００４
〜６００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ 15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
要な部分をエッチング除去して、島状半導体層６００４
〜６００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ 15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
【００７５】次に、島状半導体層６００４〜６００６を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜６００７を形成した。ゲート絶縁膜６０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１３（Ａ））
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜６００７を形成した。ゲート絶縁膜６０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１３（Ａ））
【００７６】〔ｎ-領域の形成：図１３（Ｂ）〕島状半
導体層６００４、６００６及び配線を形成する領域の全
面と、島状半導体層６００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク６００８〜６０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域６０１２、６０１３を形成した。この低濃
度不純物領域６０１２、６０１３は、後にＣＭＯＳ回路
のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート
電極と重なるＬＤＤ領域（本明細書中ではＬov領域とい
う。なお、ovとはoverlapの意味である。）を形成する
ための不純物領域である。なお、ここで形成された低濃
度不純物領域に含まれるｎ型を付与する不純物元素の濃
度を（ｎ-）で表すこととする。従って、本明細書中で
は低濃度不純物領域６０１２、６０１３をｎ -領域と言
い換えることができる。
導体層６００４、６００６及び配線を形成する領域の全
面と、島状半導体層６００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク６００８〜６０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域６０１２、６０１３を形成した。この低濃
度不純物領域６０１２、６０１３は、後にＣＭＯＳ回路
のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート
電極と重なるＬＤＤ領域（本明細書中ではＬov領域とい
う。なお、ovとはoverlapの意味である。）を形成する
ための不純物領域である。なお、ここで形成された低濃
度不純物領域に含まれるｎ型を付与する不純物元素の濃
度を（ｎ-）で表すこととする。従って、本明細書中で
は低濃度不純物領域６０１２、６０１３をｎ -領域と言
い換えることができる。
【００７７】ここではフォスフィン（ＰＨ3）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜６
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm 3
の範囲にするのが好ましく、ここでは１×１０18atoms/
cm3とした。
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜６
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm 3
の範囲にするのが好ましく、ここでは１×１０18atoms/
cm3とした。
【００７８】その後、レジストマスク６００８〜６０１
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。
【００７９】〔ゲート電極用および配線用導電膜の形
成：図１３（Ｃ）〕第１の導電膜６０１４を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜６０１４としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜６０１４上に第２
の導電膜６０１５をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜６０１４の下に導電膜６０１４、６０１５
（特に導電膜６０１５）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。
成：図１３（Ｃ）〕第１の導電膜６０１４を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜６０１４としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜６０１４上に第２
の導電膜６０１５をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜６０１４の下に導電膜６０１４、６０１５
（特に導電膜６０１５）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。
【００８０】〔ｐ−ｃｈゲート電極、配線電極の形成と
ｐ++領域の形成：図１４（Ａ）〕レジストマスク６０１
６〜６０１９を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極６０２０、ゲート信号線
６０２１、６０２２を形成した。なお、ｎチャネル型Ｔ
ＦＴとなる領域の上には全面を覆うように導電膜６０２
３、６０２４を残した。
ｐ++領域の形成：図１４（Ａ）〕レジストマスク６０１
６〜６０１９を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極６０２０、ゲート信号線
６０２１、６０２２を形成した。なお、ｎチャネル型Ｔ
ＦＴとなる領域の上には全面を覆うように導電膜６０２
３、６０２４を残した。
【００８１】そして、レジストマスク６０１６〜６０１
９をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層６００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０20〜３×１０21
atoms/cm3の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ++）で表すこととする。従って、本明細
書中では不純物領域６０２５、６０２６をｐ++領域と言
い換えることができる。
９をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層６００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０20〜３×１０21
atoms/cm3の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ++）で表すこととする。従って、本明細
書中では不純物領域６０２５、６０２６をｐ++領域と言
い換えることができる。
【００８２】なお、この工程において、レジストマスク
６０１６〜６０１９を使用してゲート絶縁膜６００７を
エッチング除去して、島状半導体層６００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
６０１６〜６０１９を使用してゲート絶縁膜６００７を
エッチング除去して、島状半導体層６００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
【００８３】〔ｎ―ｃｈゲート電極の形成：図１４
（Ｂ）〕次に、レジストマスク６０１６〜６０１９を除
去した後、レジストマスク６０２７〜６０３０を形成
し、ｎチャネル型ＴＦＴのゲート電極６０３１、６０３
２を形成した。このときゲート電極６０３１はｎ-領域
６０１２、６０１３とゲート絶縁膜６００７を介して重
なるように形成した。
（Ｂ）〕次に、レジストマスク６０１６〜６０１９を除
去した後、レジストマスク６０２７〜６０３０を形成
し、ｎチャネル型ＴＦＴのゲート電極６０３１、６０３
２を形成した。このときゲート電極６０３１はｎ-領域
６０１２、６０１３とゲート絶縁膜６００７を介して重
なるように形成した。
【００８４】〔ｎ+領域の形成：図１４（Ｃ）〕次に、
レジストマスク６０２７〜６０３０を除去し、レジスト
マスク６０３３〜６０３５を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク６０３５はｎチャネル型ＴＦＴのゲート
電極６０３２を覆う形で形成した。これは、後の工程に
おいて画素マトリクス回路のｎチャネル型ＴＦＴに、ゲ
ート電極と重ならないようにＬＤＤ領域を形成するため
である。
レジストマスク６０２７〜６０３０を除去し、レジスト
マスク６０３３〜６０３５を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク６０３５はｎチャネル型ＴＦＴのゲート
電極６０３２を覆う形で形成した。これは、後の工程に
おいて画素マトリクス回路のｎチャネル型ＴＦＴに、ゲ
ート電極と重ならないようにＬＤＤ領域を形成するため
である。
【００８５】そして、ｎ型を付与する不純物元素を添加
して不純物領域６０３６〜６０４０を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域６
０３８〜６０４０に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域６０３８〜６０４０をｎ+領域と言い
換えることができる。また、不純物領域６０３６、６０
３７は既にｎ-領域が形成されていたので、厳密には不
純物領域６０３８〜６０４０よりも若干高い濃度でリン
を含む。
して不純物領域６０３６〜６０４０を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域６
０３８〜６０４０に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域６０３８〜６０４０をｎ+領域と言い
換えることができる。また、不純物領域６０３６、６０
３７は既にｎ-領域が形成されていたので、厳密には不
純物領域６０３８〜６０４０よりも若干高い濃度でリン
を含む。
【００８６】なお、この工程において、レジストマスク
６０３３〜６０３５およびゲート電極６０３１をマスク
としてゲート絶縁膜６００７をエッチングし、島状半導
体膜６００５、６００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。
６０３３〜６０３５およびゲート電極６０３１をマスク
としてゲート絶縁膜６００７をエッチングし、島状半導
体膜６００５、６００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。
【００８７】〔ｎ--領域の形成：図１５（Ａ）〕次に、
レジストマスク６０３３〜６０３５を除去し、画素マト
リクス回路のｎチャネル型ＴＦＴとなる島状半導体層６
００６にｎ型を付与する不純物元素を添加する工程を行
った。こうして形成された不純物領域６０４１〜６０４
４には前記ｎ-領域と同程度かそれより少ない濃度（具
体的には５×１０16〜１×１０18atoms/cm3）のリンが
添加されるようにした。なお、ここで形成された不純物
領域６０４１〜６０４４に含まれるｎ型を付与する不純
物元素の濃度を（ｎ--）で表すこととする。従って、本
明細書中では不純物領域６０４１〜６０４４をｎ--領域
と言い換えることができる。また、この工程ではゲート
電極で隠された不純物領域６０６８、６０６９を除いて
全ての不純物領域にｎ??の濃度でリンが添加されている
が、非常に低濃度であるため無視して差し支えない。
レジストマスク６０３３〜６０３５を除去し、画素マト
リクス回路のｎチャネル型ＴＦＴとなる島状半導体層６
００６にｎ型を付与する不純物元素を添加する工程を行
った。こうして形成された不純物領域６０４１〜６０４
４には前記ｎ-領域と同程度かそれより少ない濃度（具
体的には５×１０16〜１×１０18atoms/cm3）のリンが
添加されるようにした。なお、ここで形成された不純物
領域６０４１〜６０４４に含まれるｎ型を付与する不純
物元素の濃度を（ｎ--）で表すこととする。従って、本
明細書中では不純物領域６０４１〜６０４４をｎ--領域
と言い換えることができる。また、この工程ではゲート
電極で隠された不純物領域６０６８、６０６９を除いて
全ての不純物領域にｎ??の濃度でリンが添加されている
が、非常に低濃度であるため無視して差し支えない。
【００８８】〔熱活性化の工程：図１５（Ｂ）〕次に、
後に第１の層間絶縁膜の一部となる保護絶縁膜６０４５
を形成した。保護絶縁膜６０４５は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。
後に第１の層間絶縁膜の一部となる保護絶縁膜６０４５
を形成した。保護絶縁膜６０４５は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。
【００８９】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
【００９０】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
【００９１】〔層間絶縁膜、ソース／ドレイン電極、遮
蔽膜、画素電極、保持容量の形成：図１５（Ｃ）〕活性
化工程を終えたら、保護絶縁膜６０４５の上に０．５〜
１．５μm厚の層間絶縁膜６０４６を形成した。前記保
護絶縁膜６０４５と層間絶縁膜６０４６とでなる積層膜
を第１の層間絶縁膜とした。
蔽膜、画素電極、保持容量の形成：図１５（Ｃ）〕活性
化工程を終えたら、保護絶縁膜６０４５の上に０．５〜
１．５μm厚の層間絶縁膜６０４６を形成した。前記保
護絶縁膜６０４５と層間絶縁膜６０４６とでなる積層膜
を第１の層間絶縁膜とした。
【００９２】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極６０４７〜６０４９と、ドレイン電極６
０５０、６０５１を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とした。
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極６０４７〜６０４９と、ドレイン電極６
０５０、６０５１を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とした。
【００９３】次に、パッシベーション膜６０５２とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜６０５２に開口部を形成し
ておいても良い。
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜６０５２に開口部を形成し
ておいても良い。
【００９４】その後、有機樹脂からなる第２の層間絶縁
膜６０５３を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、アクティブマトリクス
基板に塗布後、熱重合するタイプのポリイミドを用い、
３００℃で焼成して形成した。
膜６０５３を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、アクティブマトリクス
基板に塗布後、熱重合するタイプのポリイミドを用い、
３００℃で焼成して形成した。
【００９５】次に、画素マトリクス回路となる領域にお
いて、第２の層間絶縁膜６０５３上に遮蔽膜６０５４を
形成した。遮蔽膜６０５４はアルミニウム（Ａｌ）、チ
タン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）
から選ばれた元素またはいずれかを主成分とする膜で１
００〜３００ｎｍの厚さに形成した。そして、遮蔽膜６
０５４の表面に陽極酸化法またはプラズマ酸化法により
３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さ
の誘電体としての酸化膜６０５５を形成した。ここでは
遮蔽膜６０５４としてアルミニウム膜またはアルミニウ
ムを主成分とする膜を用い、酸化膜６０５５として酸化
アルミニウム膜（アルミナ膜）を用いた。
いて、第２の層間絶縁膜６０５３上に遮蔽膜６０５４を
形成した。遮蔽膜６０５４はアルミニウム（Ａｌ）、チ
タン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）
から選ばれた元素またはいずれかを主成分とする膜で１
００〜３００ｎｍの厚さに形成した。そして、遮蔽膜６
０５４の表面に陽極酸化法またはプラズマ酸化法により
３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さ
の誘電体としての酸化膜６０５５を形成した。ここでは
遮蔽膜６０５４としてアルミニウム膜またはアルミニウ
ムを主成分とする膜を用い、酸化膜６０５５として酸化
アルミニウム膜（アルミナ膜）を用いた。
【００９６】なお、ここでは遮蔽膜の表面のみに酸化膜
６０５５を設ける構成としたが、酸化膜６０５５をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は３０〜１
５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。
６０５５を設ける構成としたが、酸化膜６０５５をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は３０〜１
５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。
【００９７】次に、第２の層間絶縁膜６０５３及びパッ
シベーション膜６０５２にドレイン電極６０５１に達す
るコンタクトホールを形成し、画素電極６０５６、６０
５７，６０５８を形成した。なお、画素電極６０５７、
６０５８はそれぞれ隣接する別の画素の画素電極であ
る。画素電極６０５６〜６０５８は、透過型アクティブ
マトリクス型液晶表示装置とする場合には透明導電膜を
用い、反射型のアクティブマトリクス型液晶表示装置と
する場合には金属膜を用いれば良い。ここでは透過型の
アクティブマトリクス型液晶表示装置とするために、酸
化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さに
スパッタ法で形成した。
シベーション膜６０５２にドレイン電極６０５１に達す
るコンタクトホールを形成し、画素電極６０５６、６０
５７，６０５８を形成した。なお、画素電極６０５７、
６０５８はそれぞれ隣接する別の画素の画素電極であ
る。画素電極６０５６〜６０５８は、透過型アクティブ
マトリクス型液晶表示装置とする場合には透明導電膜を
用い、反射型のアクティブマトリクス型液晶表示装置と
する場合には金属膜を用いれば良い。ここでは透過型の
アクティブマトリクス型液晶表示装置とするために、酸
化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さに
スパッタ法で形成した。
【００９８】また、この時、画素電極６０５６と遮蔽膜
６０５４とが酸化膜６０５５を介して重なった領域６０
５９が保持容量を形成した。
６０５４とが酸化膜６０５５を介して重なった領域６０
５９が保持容量を形成した。
【００９９】こうして同一基板上に、ドライバー回路と
なるＣＭＯＳ回路と画素マトリクス回路とを有したアク
ティブマトリクス基板が完成した。なお、ドライバー回
路となるＣＭＯＳ回路にはｐチャネル型ＴＦＴ６０８
１、ｎチャネル型ＴＦＴ６０８２が形成され、画素マト
リクス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ６
０８３が形成された。
なるＣＭＯＳ回路と画素マトリクス回路とを有したアク
ティブマトリクス基板が完成した。なお、ドライバー回
路となるＣＭＯＳ回路にはｐチャネル型ＴＦＴ６０８
１、ｎチャネル型ＴＦＴ６０８２が形成され、画素マト
リクス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ６
０８３が形成された。
【０１００】ＣＭＯＳ回路のｐチャネル型ＴＦＴ６０８
１には、チャネル形成領域６０６２、ソース領域６０６
３、ドレイン領域６０６４がそれぞれｐ+領域で形成さ
れた。また、ｎチャネル型ＴＦＴ６０８２には、チャネ
ル形成領域６０６５、ソース領域６０６６、ドレイン領
域６０６７、ゲート絶縁膜を介してゲート電極と重なっ
たＬＤＤ領域（以下、Ｌov領域という。なお、ovとはov
erlapの意である。）６０６８、６０６９が形成され
た。この時、ソース領域６０６６、ドレイン領域６０６
７はそれぞれ（ｎ-＋ｎ+）領域で形成され、Ｌov領域６
０６８、６０６９はｎ-領域で形成された。
１には、チャネル形成領域６０６２、ソース領域６０６
３、ドレイン領域６０６４がそれぞれｐ+領域で形成さ
れた。また、ｎチャネル型ＴＦＴ６０８２には、チャネ
ル形成領域６０６５、ソース領域６０６６、ドレイン領
域６０６７、ゲート絶縁膜を介してゲート電極と重なっ
たＬＤＤ領域（以下、Ｌov領域という。なお、ovとはov
erlapの意である。）６０６８、６０６９が形成され
た。この時、ソース領域６０６６、ドレイン領域６０６
７はそれぞれ（ｎ-＋ｎ+）領域で形成され、Ｌov領域６
０６８、６０６９はｎ-領域で形成された。
【０１０１】また、画素ＴＦＴ６０８３には、チャネル
形成領域６０７０、６０７１、ソース領域６０７２、ド
レイン領域６０７３、ゲート絶縁膜６００７を介してゲ
ート電極と重ならないＬＤＤ領域（以下、Ｌoff領域と
いう。なお、offとはoffsetの意である。）６０７４〜
６０７７、Ｌoff領域６０７５、６０７６に接したｎ+領
域６０７８が形成された。この時、ソース領域６０７
２、ドレイン領域６０７３はそれぞれｎ+領域で形成さ
れ、Ｌoff領域６０７４〜６０７７はｎ--領域で形成さ
れた。
形成領域６０７０、６０７１、ソース領域６０７２、ド
レイン領域６０７３、ゲート絶縁膜６００７を介してゲ
ート電極と重ならないＬＤＤ領域（以下、Ｌoff領域と
いう。なお、offとはoffsetの意である。）６０７４〜
６０７７、Ｌoff領域６０７５、６０７６に接したｎ+領
域６０７８が形成された。この時、ソース領域６０７
２、ドレイン領域６０７３はそれぞれｎ+領域で形成さ
れ、Ｌoff領域６０７４〜６０７７はｎ--領域で形成さ
れた。
【０１０２】チャネル長３〜７μｍに対してＬov領域の
長さ（幅）は０．５〜３．０μｍ、代表的には１．０〜
１．５μｍとすれば良い。また、画素ＴＦＴ６０８３に
設けられるＬoff領域６０７４〜６０７７の長さ（幅）
は０．５〜３．５μｍ、代表的には２．０〜２．５μｍ
とすれば良い。
長さ（幅）は０．５〜３．０μｍ、代表的には１．０〜
１．５μｍとすれば良い。また、画素ＴＦＴ６０８３に
設けられるＬoff領域６０７４〜６０７７の長さ（幅）
は０．５〜３．５μｍ、代表的には２．０〜２．５μｍ
とすれば良い。
【０１０３】図５〜図７に本実施例の作製方法で作製し
たアクティブマトリクス型液晶表示装置のアクティブマ
トリクス基板側の上面図及び断面図を示す。図５は上面
図、図６及び図７は図５のＡ−Ａ’における断面図であ
る。
たアクティブマトリクス型液晶表示装置のアクティブマ
トリクス基板側の上面図及び断面図を示す。図５は上面
図、図６及び図７は図５のＡ−Ａ’における断面図であ
る。
【０１０４】アクティブマトリクス基板３０１（図１３
（Ａ）で示すところの６００１）ソース信号線駆動回路
３０２、ゲート信号線駆動回路３０３、画素マトリクス
回路３０４、遮蔽膜３０５（図１５（Ｃ）で示すところ
の６０５４）、ＩＴＯ配線３０７、コモン線３０６、Ｆ
ＰＣ３０９が図５に示すように設けられている。
（Ａ）で示すところの６００１）ソース信号線駆動回路
３０２、ゲート信号線駆動回路３０３、画素マトリクス
回路３０４、遮蔽膜３０５（図１５（Ｃ）で示すところ
の６０５４）、ＩＴＯ配線３０７、コモン線３０６、Ｆ
ＰＣ３０９が図５に示すように設けられている。
【０１０５】ＩＴＯ配線３０７とコモン線３０６とは接
続されており、コモン線３０６はＦＰＣ３０９によって
基板の外部に接続され、一定の電位（基準電位）に保た
れている。コモン線３０６に接続されたＩＴＯ配線３０
７が遮蔽膜３０５の上部に設けられている部分にカップ
リング容量３０８が形成されている。
続されており、コモン線３０６はＦＰＣ３０９によって
基板の外部に接続され、一定の電位（基準電位）に保た
れている。コモン線３０６に接続されたＩＴＯ配線３０
７が遮蔽膜３０５の上部に設けられている部分にカップ
リング容量３０８が形成されている。
【０１０６】図６に、遮蔽膜をフローティングにし、カ
ップリング容量を設けた場合における、図５のＡ−Ａ’
の断面図を示す。アクティブマトリクス基板３０１、図
１５（Ｃ）に示したｎチャネル型ＴＦＴを有するゲート
信号線駆動回路３０３、遮蔽膜３０５、誘電体３１０
（図１５（Ｃ）で示すところの６０５５）、ＩＴＯ配線
３０７、コモン線３０６、フィラー３１３、樹脂３１
４、ＦＰＣからの引き出し端子上に成膜されたＩＴＯ膜
３１２、ＦＰＣからの引き出し端子３１１が図６に示す
ように設けられている。
ップリング容量を設けた場合における、図５のＡ−Ａ’
の断面図を示す。アクティブマトリクス基板３０１、図
１５（Ｃ）に示したｎチャネル型ＴＦＴを有するゲート
信号線駆動回路３０３、遮蔽膜３０５、誘電体３１０
（図１５（Ｃ）で示すところの６０５５）、ＩＴＯ配線
３０７、コモン線３０６、フィラー３１３、樹脂３１
４、ＦＰＣからの引き出し端子上に成膜されたＩＴＯ膜
３１２、ＦＰＣからの引き出し端子３１１が図６に示す
ように設けられている。
【０１０７】遮蔽膜３０５とＩＴＯ配線３０７と、その
間に挟まれた誘電体３１０とによって、カップリング容
量が形成されている。ＩＴＯ配線３０７は、ゲート信号
線駆動回路３０３上に設けられており、コモン線３０６
と接続している。ＦＰＣからの引き出し端子３１１上に
はＦＰＣからの引き出し端子上に成膜されたＩＴＯ膜３
１２が接するように形成されている。そしてＦＰＣから
の引き出し端子３１１上のＩＴＯ膜３１２とコモン線３
０６とは、フィラー３１３と樹脂３１４とによって接続
されている。
間に挟まれた誘電体３１０とによって、カップリング容
量が形成されている。ＩＴＯ配線３０７は、ゲート信号
線駆動回路３０３上に設けられており、コモン線３０６
と接続している。ＦＰＣからの引き出し端子３１１上に
はＦＰＣからの引き出し端子上に成膜されたＩＴＯ膜３
１２が接するように形成されている。そしてＦＰＣから
の引き出し端子３１１上のＩＴＯ膜３１２とコモン線３
０６とは、フィラー３１３と樹脂３１４とによって接続
されている。
【０１０８】樹脂３１４は光硬化性の樹脂であっても、
熱硬化性の樹脂であっても良く、また光硬化性の樹脂と
熱硬化性の樹脂との混合物であっても良い。光硬化性の
樹脂と熱硬化性の樹脂との混合物を用いた場合、光によ
って仮接着の後、熱を加えて圧着させることにより接続
する。またフィラーは導電性の材料であることが必要で
ある。大きさの異なるフィラーを２種類以上用いても良
く、この場合、サイズの小さいフィラーはスペーサとし
て働くので導電性でなくても良く、サイズの大きい粒子
は電気的に接続させる働きをするので導電性であること
が必要である。
熱硬化性の樹脂であっても良く、また光硬化性の樹脂と
熱硬化性の樹脂との混合物であっても良い。光硬化性の
樹脂と熱硬化性の樹脂との混合物を用いた場合、光によ
って仮接着の後、熱を加えて圧着させることにより接続
する。またフィラーは導電性の材料であることが必要で
ある。大きさの異なるフィラーを２種類以上用いても良
く、この場合、サイズの小さいフィラーはスペーサとし
て働くので導電性でなくても良く、サイズの大きい粒子
は電気的に接続させる働きをするので導電性であること
が必要である。
【０１０９】図７に、遮蔽膜をコモン線に接続し、カッ
プリング容量を設けた場合における、図５のＡ−Ａ’の
断面図を示す。符号は、図５及び図６で示したものと同
じ場合は、同じ番号で示している。
プリング容量を設けた場合における、図５のＡ−Ａ’の
断面図を示す。符号は、図５及び図６で示したものと同
じ場合は、同じ番号で示している。
【０１１０】遮蔽膜３０５とＩＴＯ配線３０７と、その
間に挟まれた誘電体３１０とによって、カップリング容
量が形成されている。ＩＴＯ配線３０７は、ゲート信号
線駆動回路３０３上に設けられており、コモン線３０６
と接続している。ＦＰＣからの引き出し端子３１１上に
はＦＰＣからの引き出し端子上に成膜されたＩＴＯ膜３
１２が接するように形成されており、ＦＰＣからの引き
出し端子３１１上のＦＰＣからの引き出し端子上に成膜
されたＩＴＯ膜３１２とコモン線３０６とは、フィラー
３１３と樹脂３１４とによって接続されている。
間に挟まれた誘電体３１０とによって、カップリング容
量が形成されている。ＩＴＯ配線３０７は、ゲート信号
線駆動回路３０３上に設けられており、コモン線３０６
と接続している。ＦＰＣからの引き出し端子３１１上に
はＦＰＣからの引き出し端子上に成膜されたＩＴＯ膜３
１２が接するように形成されており、ＦＰＣからの引き
出し端子３１１上のＦＰＣからの引き出し端子上に成膜
されたＩＴＯ膜３１２とコモン線３０６とは、フィラー
３１３と樹脂３１４とによって接続されている。
【０１１１】遮蔽膜３０５は、図に示すようにコンタク
ト部３１５によってＩＴＯ配線と接続され、コモン線３
０６と同じ電位に保たれている。
ト部３１５によってＩＴＯ配線と接続され、コモン線３
０６と同じ電位に保たれている。
【０１１２】（実施例２）画素マトリクス回路とその周
辺に設けられる駆動回路のＴＦＴを同時に作製する方法
を、実施例１に示した以外の方法で作製する例につい
て、図１６〜図１８を用いて説明する。
辺に設けられる駆動回路のＴＦＴを同時に作製する方法
を、実施例１に示した以外の方法で作製する例につい
て、図１６〜図１８を用いて説明する。
【０１１３】〔島状半導体層、ゲート絶縁膜形成の工
程：図１６（Ａ）〕図１６（Ａ）において、アクティブ
マトリクス基板７００１には、無アルカリガラス基板や
石英基板を使用することが望ましい。その他にもシリコ
ン基板や金属基板の表面に絶縁膜を形成したものをアク
ティブマトリクス基板としても良い。
程：図１６（Ａ）〕図１６（Ａ）において、アクティブ
マトリクス基板７００１には、無アルカリガラス基板や
石英基板を使用することが望ましい。その他にもシリコ
ン基板や金属基板の表面に絶縁膜を形成したものをアク
ティブマトリクス基板としても良い。
【０１１４】そして、アクティブマトリクス基板７００
１のＴＦＴが形成される表面には、酸化シリコン膜、窒
化シリコン膜、または窒化酸化シリコン膜からなる下地
膜をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎ
ｍの厚さに形成した。例えば下地膜として、窒化シリコ
ン膜７００２を２５〜１００ｎｍ、ここでは５０ｎｍの
厚さに、酸化シリコン膜７００３を５０〜３００ｎｍ、
ここでは１５０ｎｍの厚さとした２層構造で形成すると
良い。下地膜はアクティブマトリクス基板からの不純物
汚染を防ぐために設けられるものであり、石英基板を用
いた場合には必ずしも設けなくても良い。
１のＴＦＴが形成される表面には、酸化シリコン膜、窒
化シリコン膜、または窒化酸化シリコン膜からなる下地
膜をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎ
ｍの厚さに形成した。例えば下地膜として、窒化シリコ
ン膜７００２を２５〜１００ｎｍ、ここでは５０ｎｍの
厚さに、酸化シリコン膜７００３を５０〜３００ｎｍ、
ここでは１５０ｎｍの厚さとした２層構造で形成すると
良い。下地膜はアクティブマトリクス基板からの不純物
汚染を防ぐために設けられるものであり、石英基板を用
いた場合には必ずしも設けなくても良い。
【０１１５】次に下地膜の上に２０〜１００ｎｍの厚さ
の、非晶質シリコン膜を公知の成膜法で形成した。非晶
質シリコン膜は含有水素量にもよるが、好ましくは４０
０〜５５０℃で数時間加熱して脱水素処理を行い、含有
水素量を５atom％以下として、結晶化の工程を行うこと
が望ましい。また、非晶質シリコン膜をスパッタ法や蒸
着法などの他の作製方法で形成しても良いが、膜中に含
まれる酸素、窒素などの不純物元素を十分低減させてお
くことが望ましい。ここでは、下地膜と非晶質シリコン
膜とは、同じ成膜法で形成することが可能であるので両
者を連続形成しても良い。下地膜を形成後、一旦大気雰
囲気にさらされないようにすることで表面の汚染を防ぐ
ことが可能となり、作製されるＴＦＴの特性バラツキを
低減させることができる。
の、非晶質シリコン膜を公知の成膜法で形成した。非晶
質シリコン膜は含有水素量にもよるが、好ましくは４０
０〜５５０℃で数時間加熱して脱水素処理を行い、含有
水素量を５atom％以下として、結晶化の工程を行うこと
が望ましい。また、非晶質シリコン膜をスパッタ法や蒸
着法などの他の作製方法で形成しても良いが、膜中に含
まれる酸素、窒素などの不純物元素を十分低減させてお
くことが望ましい。ここでは、下地膜と非晶質シリコン
膜とは、同じ成膜法で形成することが可能であるので両
者を連続形成しても良い。下地膜を形成後、一旦大気雰
囲気にさらされないようにすることで表面の汚染を防ぐ
ことが可能となり、作製されるＴＦＴの特性バラツキを
低減させることができる。
【０１１６】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
【０１１７】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状半導体層７００４
〜７００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ 15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
要な部分をエッチング除去して、島状半導体層７００４
〜７００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ 15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
【０１１８】次に、島状半導体層７００４〜７００６を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜７００７を形成した。ゲート絶縁膜７０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１６（Ａ））
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜７００７を形成した。ゲート絶縁膜７０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１６（Ａ））
【０１１９】〔ｎ-領域の形成：図１６（Ｂ）〕島状半
導体層７００４、７００６及び配線を形成する領域の全
面と、島状半導体層７００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク７００８〜７０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域７０１２を形成した。この低濃度不純物領
域７０１２は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴ
に、ゲート絶縁膜７００７を介してゲート電極と重なる
ＬＤＤ領域（本明細書中ではＬov領域という。なお、ov
とはoverlapの意味である。）を形成するための不純物
領域である。なお、ここで形成された低濃度不純物領域
に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）
で表すこととする。従って、本明細書中では低濃度不純
物領域７０１２をｎ-領域と言い換えることができる。
導体層７００４、７００６及び配線を形成する領域の全
面と、島状半導体層７００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク７００８〜７０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域７０１２を形成した。この低濃度不純物領
域７０１２は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴ
に、ゲート絶縁膜７００７を介してゲート電極と重なる
ＬＤＤ領域（本明細書中ではＬov領域という。なお、ov
とはoverlapの意味である。）を形成するための不純物
領域である。なお、ここで形成された低濃度不純物領域
に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）
で表すこととする。従って、本明細書中では低濃度不純
物領域７０１２をｎ-領域と言い換えることができる。
【０１２０】ここではフォスフィン（ＰＨ3）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜７
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm 3
の範囲にするのが好ましく、ここでは１×１０18atoms/
cm3とした。
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜７
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm 3
の範囲にするのが好ましく、ここでは１×１０18atoms/
cm3とした。
【０１２１】その後、レジストマスク７００８〜７０１
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。
【０１２２】〔ゲート電極用および配線用導電膜の形
成：図１６（Ｃ）〕第１の導電膜７０１３を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜７０１３としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜７０１３上に第２
の導電膜７０１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜７０１３の下に導電膜７０１３、７０１４
（特に導電膜７０１４）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。
成：図１６（Ｃ）〕第１の導電膜７０１３を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜７０１３としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜７０１３上に第２
の導電膜７０１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜７０１３の下に導電膜７０１３、７０１４
（特に導電膜７０１４）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。
【０１２３】〔ｐ−ｃｈゲート電極、配線電極の形成と
ｐ+領域の形成：図１７（Ａ）〕レジストマスク７０１
５〜７０１８を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極７０１９、ゲート信号線
７０２０、７０２１を形成した。なお、ｎチャネル型Ｔ
ＦＴとなる領域の上には全面を覆うように導電膜７０２
２、７０２３を残した。
ｐ+領域の形成：図１７（Ａ）〕レジストマスク７０１
５〜７０１８を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極７０１９、ゲート信号線
７０２０、７０２１を形成した。なお、ｎチャネル型Ｔ
ＦＴとなる領域の上には全面を覆うように導電膜７０２
２、７０２３を残した。
【０１２４】そして、レジストマスク７０１５〜７０１
８をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層７００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０20〜３×１０21
atoms/cm3の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ++）で表すこととする。従って、本明細
書中では不純物領域７０２４、７０２５をｐ++領域と言
い換えることができる。
８をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層７００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０20〜３×１０21
atoms/cm3の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ++）で表すこととする。従って、本明細
書中では不純物領域７０２４、７０２５をｐ++領域と言
い換えることができる。
【０１２５】なお、この工程において、レジストマスク
７０１５〜７０１８を使用してゲート絶縁膜７００７を
エッチング除去して、島状半導体層７００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
７０１５〜７０１８を使用してゲート絶縁膜７００７を
エッチング除去して、島状半導体層７００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
【０１２６】〔ｎ―ｃｈゲート電極の形成：図１７
（Ｂ）〕次に、レジストマスク７０１５〜７０１８を除
去した後、レジストマスク７０２６〜７０２９を形成
し、ｎチャネル型ＴＦＴのゲート電極７０３０、７０３
１を形成した。このときゲート電極７０３０はｎ-領域
７０１２とゲート絶縁膜７００７を介して重なるように
形成した。
（Ｂ）〕次に、レジストマスク７０１５〜７０１８を除
去した後、レジストマスク７０２６〜７０２９を形成
し、ｎチャネル型ＴＦＴのゲート電極７０３０、７０３
１を形成した。このときゲート電極７０３０はｎ-領域
７０１２とゲート絶縁膜７００７を介して重なるように
形成した。
【０１２７】〔ｎ+領域の形成：図１７（Ｃ）〕次に、
レジストマスク７０２６〜７０２９を除去し、レジスト
マスク７０３２〜７０３４を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク７０３４はｎチャネル型ＴＦＴのゲート
電極７０３１を覆う形で形成した。これは、後の工程に
おいて画素マトリクス回路のｎチャネル型ＴＦＴに、ゲ
ート電極と重ならないようにＬＤＤ領域を形成するため
である。
レジストマスク７０２６〜７０２９を除去し、レジスト
マスク７０３２〜７０３４を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク７０３４はｎチャネル型ＴＦＴのゲート
電極７０３１を覆う形で形成した。これは、後の工程に
おいて画素マトリクス回路のｎチャネル型ＴＦＴに、ゲ
ート電極と重ならないようにＬＤＤ領域を形成するため
である。
【０１２８】そして、ｎ型を付与する不純物元素を添加
して不純物領域７０３５〜７０３９を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域７
０３７〜７０３９に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域７０３７〜７０３９をｎ+領域と言い
換えることができる。また、不純物領域７０３５、７０
３６は既にｎ-領域が形成されていたので、厳密には不
純物領域７０３７〜７０３９よりも若干高い濃度でリン
を含む。
して不純物領域７０３５〜７０３９を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域７
０３７〜７０３９に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域７０３７〜７０３９をｎ+領域と言い
換えることができる。また、不純物領域７０３５、７０
３６は既にｎ-領域が形成されていたので、厳密には不
純物領域７０３７〜７０３９よりも若干高い濃度でリン
を含む。
【０１２９】なお、この工程において、レジストマスク
７０３２〜７０３４およびゲート電極７０３０をマスク
としてゲート絶縁膜７００７をエッチングし、島状半導
体膜７００５、７００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。
７０３２〜７０３４およびゲート電極７０３０をマスク
としてゲート絶縁膜７００７をエッチングし、島状半導
体膜７００５、７００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。
【０１３０】〔ｎ--領域の形成：図１８（Ａ）〕次に、
レジストマスク７０３２〜７０３４を除去し、画素マト
リクス回路のｎチャネル型ＴＦＴとなる島状半導体層７
００６にｎ型を付与する不純物元素を添加する工程を行
った。こうして形成された不純物領域７０４０〜７０４
３には前記ｎ-領域と同程度かそれより少ない濃度（具
体的には５×１０16〜１×１０18atoms/cm3）のリンが
添加されるようにした。なお、ここで形成された不純物
領域７０４０〜７０４３に含まれるｎ型を付与する不純
物元素の濃度を（ｎ--）で表すこととする。従って、本
明細書中では不純物領域７０４０〜７０４３をｎ--領域
と言い換えることができる。また、この工程ではゲート
電極で隠された不純物領域７０６７を除いて全ての不純
物領域にｎ??の濃度でリンが添加されているが、非常に
低濃度であるため無視して差し支えない。
レジストマスク７０３２〜７０３４を除去し、画素マト
リクス回路のｎチャネル型ＴＦＴとなる島状半導体層７
００６にｎ型を付与する不純物元素を添加する工程を行
った。こうして形成された不純物領域７０４０〜７０４
３には前記ｎ-領域と同程度かそれより少ない濃度（具
体的には５×１０16〜１×１０18atoms/cm3）のリンが
添加されるようにした。なお、ここで形成された不純物
領域７０４０〜７０４３に含まれるｎ型を付与する不純
物元素の濃度を（ｎ--）で表すこととする。従って、本
明細書中では不純物領域７０４０〜７０４３をｎ--領域
と言い換えることができる。また、この工程ではゲート
電極で隠された不純物領域７０６７を除いて全ての不純
物領域にｎ??の濃度でリンが添加されているが、非常に
低濃度であるため無視して差し支えない。
【０１３１】〔熱活性化の工程：図１８（Ｂ）〕次に、
後に第１の層間絶縁膜の一部となる保護絶縁膜７０４４
を形成した。保護絶縁膜７０４４は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。
後に第１の層間絶縁膜の一部となる保護絶縁膜７０４４
を形成した。保護絶縁膜７０４４は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。
【０１３２】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
【０１３３】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
【０１３４】〔層間絶縁膜、ソース／ドレイン電極、遮
蔽膜、画素電極、保持容量の形成：図１８（Ｃ）〕活性
化工程を終えたら、保護絶縁膜７０４４の上に０．５〜
１．５μm厚の層間絶縁膜７０４５を形成した。前記保
護絶縁膜７０４４と層間絶縁膜７０４５とでなる積層膜
を第１の層間絶縁膜とした。
蔽膜、画素電極、保持容量の形成：図１８（Ｃ）〕活性
化工程を終えたら、保護絶縁膜７０４４の上に０．５〜
１．５μm厚の層間絶縁膜７０４５を形成した。前記保
護絶縁膜７０４４と層間絶縁膜７０４５とでなる積層膜
を第１の層間絶縁膜とした。
【０１３５】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極７０４６〜７０４８と、ドレイン電極７
０４９、７０５０を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とした。
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極７０４６〜７０４８と、ドレイン電極７
０４９、７０５０を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とした。
【０１３６】次に、パッシベーション膜７０５１とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜７０５１に開口部を形成し
ておいても良い。
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜７０５１に開口部を形成し
ておいても良い。
【０１３７】その後、有機樹脂からなる第２の層間絶縁
膜７０５２を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、アクティブマトリクス
基板に塗布後、熱重合するタイプのポリイミドを用い、
３００℃で焼成して形成した。
膜７０５２を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、アクティブマトリクス
基板に塗布後、熱重合するタイプのポリイミドを用い、
３００℃で焼成して形成した。
【０１３８】次に、画素マトリクス回路となる領域にお
いて、第２の層間絶縁膜７０５２上に遮蔽膜７０５３を
形成した。遮蔽膜７０５３はアルミニウム（Ａｌ）、チ
タン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）
から選ばれた元素またはいずれかを主成分とする膜で１
００〜３００ｎｍの厚さに形成した。そして、遮蔽膜７
０５４の表面に陽極酸化法またはプラズマ酸化法により
３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さ
の誘電体７０５４を形成した。ここでは遮蔽膜７０５３
としてアルミニウム膜またはアルミニウムを主成分とす
る膜を用い、誘電体７０５４として酸化アルミニウム膜
（アルミナ膜）を用いた。
いて、第２の層間絶縁膜７０５２上に遮蔽膜７０５３を
形成した。遮蔽膜７０５３はアルミニウム（Ａｌ）、チ
タン（Ｔｉ）、クロム（Ｃｒ）またはタンタル（Ｔａ）
から選ばれた元素またはいずれかを主成分とする膜で１
００〜３００ｎｍの厚さに形成した。そして、遮蔽膜７
０５４の表面に陽極酸化法またはプラズマ酸化法により
３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さ
の誘電体７０５４を形成した。ここでは遮蔽膜７０５３
としてアルミニウム膜またはアルミニウムを主成分とす
る膜を用い、誘電体７０５４として酸化アルミニウム膜
（アルミナ膜）を用いた。
【０１３９】なお、ここでは遮蔽膜の表面のみに誘電体
７０５４を設ける構成としたが、誘電体７０５４をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は３０〜１
５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。
７０５４を設ける構成としたが、誘電体７０５４をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は３０〜１
５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。
【０１４０】次に、第２の層間絶縁膜７０５２及びパッ
シベーション膜７０５１にドレイン電極７０５０に達す
るコンタクトホールを形成し、画素電極７０５５、７０
５６、７０５７を形成した。なお、画素電極７０５６、
７０５７はそれぞれ隣接する別の画素の画素電極であ
る。画素電極７０５５〜７０５７は、透過型アクティブ
マトリクス型液晶表示装置とする場合には透明導電膜を
用い、反射型のアクティブマトリクス型液晶表示装置と
する場合には金属膜を用いれば良い。ここでは透過型の
アクティブマトリクス型液晶表示装置とするために、酸
化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さに
スパッタ法で形成した。
シベーション膜７０５１にドレイン電極７０５０に達す
るコンタクトホールを形成し、画素電極７０５５、７０
５６、７０５７を形成した。なお、画素電極７０５６、
７０５７はそれぞれ隣接する別の画素の画素電極であ
る。画素電極７０５５〜７０５７は、透過型アクティブ
マトリクス型液晶表示装置とする場合には透明導電膜を
用い、反射型のアクティブマトリクス型液晶表示装置と
する場合には金属膜を用いれば良い。ここでは透過型の
アクティブマトリクス型液晶表示装置とするために、酸
化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さに
スパッタ法で形成した。
【０１４１】また、この時、画素電極７０５５と遮蔽膜
７０５３とが誘電体７０５４を介して重なった領域７０
５８、言い換えると画素電極７０５５の上部に誘電体７
０５４を介して遮蔽膜７０５３を設けた領域７０５８に
保持容量を形成した。
７０５３とが誘電体７０５４を介して重なった領域７０
５８、言い換えると画素電極７０５５の上部に誘電体７
０５４を介して遮蔽膜７０５３を設けた領域７０５８に
保持容量を形成した。
【０１４２】こうして同一基板上に、ドライバー回路と
なるＣＭＯＳ回路と画素マトリクス回路とを有したアク
ティブマトリクス基板が完成した。なお、ドライバー回
路となるＣＭＯＳ回路にはｐチャネル型ＴＦＴ７０８
１、ｎチャネル型ＴＦＴ７０８２が形成され、画素マト
リクス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ７
０８３が形成された。
なるＣＭＯＳ回路と画素マトリクス回路とを有したアク
ティブマトリクス基板が完成した。なお、ドライバー回
路となるＣＭＯＳ回路にはｐチャネル型ＴＦＴ７０８
１、ｎチャネル型ＴＦＴ７０８２が形成され、画素マト
リクス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ７
０８３が形成された。
【０１４３】ＣＭＯＳ回路のｐチャネル型ＴＦＴ７０８
１には、チャネル形成領域７０６１、ソース領域７０６
２、ドレイン領域７０６３がそれぞれｐ+領域で形成さ
れた。また、ｎチャネル型ＴＦＴ７０８２には、チャネ
ル形成領域７０６４、ソース領域７０６５、ドレイン領
域７０６６、ゲート絶縁膜７００７を介してゲート電極
と重なったＬＤＤ領域（以下、Ｌov領域という。なお、
ovとはoverlapの意である。）７０６７が形成された。
この時、ソース領域７０６５、ドレイン領域７０６６は
それぞれ（ｎ-＋ｎ+）領域で形成され、Ｌov領域７０６
７はｎ-領域で形成された。
１には、チャネル形成領域７０６１、ソース領域７０６
２、ドレイン領域７０６３がそれぞれｐ+領域で形成さ
れた。また、ｎチャネル型ＴＦＴ７０８２には、チャネ
ル形成領域７０６４、ソース領域７０６５、ドレイン領
域７０６６、ゲート絶縁膜７００７を介してゲート電極
と重なったＬＤＤ領域（以下、Ｌov領域という。なお、
ovとはoverlapの意である。）７０６７が形成された。
この時、ソース領域７０６５、ドレイン領域７０６６は
それぞれ（ｎ-＋ｎ+）領域で形成され、Ｌov領域７０６
７はｎ-領域で形成された。
【０１４４】また、画素ＴＦＴ７０８３には、チャネル
形成領域７０６８、７０６９、ソース領域７０７０、ド
レイン領域７０７１、ゲート絶縁膜７００７を介してゲ
ート電極と重ならないＬＤＤ領域（以下、Ｌoff領域と
いう。なお、offとはoffsetの意である。）７０７２〜
７０７５、Ｌoff領域７０７３、７０７４に接したｎ+領
域７０７６が形成された。この時、ソース領域７０７
０、ドレイン領域７０７１はそれぞれｎ+領域で形成さ
れ、Ｌoff領域７０７２〜７０７５はｎ--領域で形成さ
れた。
形成領域７０６８、７０６９、ソース領域７０７０、ド
レイン領域７０７１、ゲート絶縁膜７００７を介してゲ
ート電極と重ならないＬＤＤ領域（以下、Ｌoff領域と
いう。なお、offとはoffsetの意である。）７０７２〜
７０７５、Ｌoff領域７０７３、７０７４に接したｎ+領
域７０７６が形成された。この時、ソース領域７０７
０、ドレイン領域７０７１はそれぞれｎ+領域で形成さ
れ、Ｌoff領域７０７２〜７０７５はｎ--領域で形成さ
れた。
【０１４５】また、チャネル長３〜７μｍに対してＬov
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ７
０８３に設けられるＬoff領域７０７２〜７０７５の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ７
０８３に設けられるＬoff領域７０７２〜７０７５の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。
【０１４６】（実施例３）本願発明の画素マトリクス回
路とその周辺に設けられる駆動回路のＴＦＴを同時に作
製する実施例１に示した以外の方法の一例について、図
１９を用いて説明する。なお、本願発明はこの作製方法
に限られない。本実施例は、実施例２にも適用可能であ
る。
路とその周辺に設けられる駆動回路のＴＦＴを同時に作
製する実施例１に示した以外の方法の一例について、図
１９を用いて説明する。なお、本願発明はこの作製方法
に限られない。本実施例は、実施例２にも適用可能であ
る。
【０１４７】実施例１の図１３（Ｃ）の工程まで同様に
形成する。次にレジストマスクを用いて、第１の導電膜
と第２の導電膜（以下、積層膜として取り扱う）をエッ
チングして、ｐチャネル型ＴＦＴのゲート電極８００
１、ｎチャネル型ＴＦＴのゲート電極８００２、ゲート
信号線８００３ａ、８００３ｂを形成した。このときゲ
ート電極８００２はｎ-領域６０１２、６０１３とゲー
ト絶縁膜を介して重なるようにした。（図１９（Ａ））
形成する。次にレジストマスクを用いて、第１の導電膜
と第２の導電膜（以下、積層膜として取り扱う）をエッ
チングして、ｐチャネル型ＴＦＴのゲート電極８００
１、ｎチャネル型ＴＦＴのゲート電極８００２、ゲート
信号線８００３ａ、８００３ｂを形成した。このときゲ
ート電極８００２はｎ-領域６０１２、６０１３とゲー
ト絶縁膜を介して重なるようにした。（図１９（Ａ））
【０１４８】そして、ｐチャネル型ＴＦＴのゲート電極
８００１、ｎチャネル型ＴＦＴのゲート電極８００２、
ゲート信号線８００３ａ、８００３ｂをそれぞれマスク
として、ｎ型を付与する不純物を添加した。こうして形
成された不純物領域８００４、８００５、８００６、８
００７、８００８には、図１４（Ｂ）で示した前記ｎ -
領域と同程度かそれより少ない濃度（具体的には５×１
０16〜１×１０18atoms／cm3）のリンが添加されるよう
にした。なお、ここで形成された不純物領域８００４〜
８００８に含まれるｎ型を付与する不純物元素の濃度を
（ｎ--）で表すこととする。従って、本明細書中では不
純物領域８００４〜８００８をｎ--領域と言い換えるこ
とができる。（図１９（Ｂ））
８００１、ｎチャネル型ＴＦＴのゲート電極８００２、
ゲート信号線８００３ａ、８００３ｂをそれぞれマスク
として、ｎ型を付与する不純物を添加した。こうして形
成された不純物領域８００４、８００５、８００６、８
００７、８００８には、図１４（Ｂ）で示した前記ｎ -
領域と同程度かそれより少ない濃度（具体的には５×１
０16〜１×１０18atoms／cm3）のリンが添加されるよう
にした。なお、ここで形成された不純物領域８００４〜
８００８に含まれるｎ型を付与する不純物元素の濃度を
（ｎ--）で表すこととする。従って、本明細書中では不
純物領域８００４〜８００８をｎ--領域と言い換えるこ
とができる。（図１９（Ｂ））
【０１４９】次に、レジストマスク８０１１〜８０１４
を形成した。そして、ｎチャネル型ＴＦＴにおいて、ソ
ース領域またはドレイン領域として機能する不純物領域
を形成する工程を行なった。レジストマスク８０１２は
ｎチャネル型ＴＦＴのゲート電極８００２を覆う形で形
成した。これは、後の工程において画素マトリクス回路
のｎチャネル型ＴＦＴに、ゲート電極と重ならないよう
にＬＤＤ領域を形成するためである。
を形成した。そして、ｎチャネル型ＴＦＴにおいて、ソ
ース領域またはドレイン領域として機能する不純物領域
を形成する工程を行なった。レジストマスク８０１２は
ｎチャネル型ＴＦＴのゲート電極８００２を覆う形で形
成した。これは、後の工程において画素マトリクス回路
のｎチャネル型ＴＦＴに、ゲート電極と重ならないよう
にＬＤＤ領域を形成するためである。
【０１５０】そして、ｎ型を付与する不純物元素を添加
して不純物領域８０１６〜８０２２を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域８
０１８〜８０２２に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域８０１８〜８０２２をｎ+領域と言い
換えることができる。また、不純物領域８００９、８０
１０は既にｎ-領域が形成されていたので、厳密には不
純物領域８０２０〜８０２２よりも若干高い濃度でリン
を含む。（図１９（Ｃ））
して不純物領域８０１６〜８０２２を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域８
０１８〜８０２２に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域８０１８〜８０２２をｎ+領域と言い
換えることができる。また、不純物領域８００９、８０
１０は既にｎ-領域が形成されていたので、厳密には不
純物領域８０２０〜８０２２よりも若干高い濃度でリン
を含む。（図１９（Ｃ））
【０１５１】なお、この工程において、レジストマスク
８０１１〜８０１４をマスクとしてゲート絶縁膜６００
７をエッチングし、島状半導体膜６００５、６００６の
一部を露出させた後、ｎ型を付与する不純物元素を添加
する工程を行っても良い。その場合、加速電圧が低くて
済むため、島状半導体膜に与えるダメージも少ないし、
スループットも向上する。
８０１１〜８０１４をマスクとしてゲート絶縁膜６００
７をエッチングし、島状半導体膜６００５、６００６の
一部を露出させた後、ｎ型を付与する不純物元素を添加
する工程を行っても良い。その場合、加速電圧が低くて
済むため、島状半導体膜に与えるダメージも少ないし、
スループットも向上する。
【０１５２】レジストマスク８０２４を、ｎチャネル型
ＴＦＴとなる領域の上全面を覆うように形成した。そし
て、レジストマスク８０２４をマスクとし、ｐチャネル
型ＴＦＴが形成される半導体層６００４の一部に、ｐ型
を付与する不純物元素を添加する工程を行った。ここで
はボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）
を用いてイオンドープ法（勿論、イオンインプランテー
ション法でも良い）で添加した。ここでは５×１０20〜
３×１０21atoms/cm3の濃度にボロンを添加した。な
お、ここで形成された不純物領域に含まれるｐ型を付与
する不純物元素の濃度を（ｐ+）で表すこととする。従
って、本明細書中では不純物領域８０２５、８０２６を
ｐ+領域と言い換えることができる。（図１９（Ｄ））
ＴＦＴとなる領域の上全面を覆うように形成した。そし
て、レジストマスク８０２４をマスクとし、ｐチャネル
型ＴＦＴが形成される半導体層６００４の一部に、ｐ型
を付与する不純物元素を添加する工程を行った。ここで
はボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）
を用いてイオンドープ法（勿論、イオンインプランテー
ション法でも良い）で添加した。ここでは５×１０20〜
３×１０21atoms/cm3の濃度にボロンを添加した。な
お、ここで形成された不純物領域に含まれるｐ型を付与
する不純物元素の濃度を（ｐ+）で表すこととする。従
って、本明細書中では不純物領域８０２５、８０２６を
ｐ+領域と言い換えることができる。（図１９（Ｄ））
【０１５３】なお、この工程において、レジストマスク
８０２４を使用してゲート絶縁膜６００７をエッチング
除去して、島状半導体層６００４の一部を露出させた
後、ｐ型を付与する不純物元素を添加する工程を行って
も良い。その場合、加速電圧が低くて済むため、島状半
導体膜に与えるダメージも少ないし、スループットも向
上する。
８０２４を使用してゲート絶縁膜６００７をエッチング
除去して、島状半導体層６００４の一部を露出させた
後、ｐ型を付与する不純物元素を添加する工程を行って
も良い。その場合、加速電圧が低くて済むため、島状半
導体膜に与えるダメージも少ないし、スループットも向
上する。
【０１５４】次に、添加された不純物元素（リンまたは
ボロン）の活性化工程を行う。本実施例ではこの活性化
工程をファーネスアニールまたはランプアニールによっ
て行うことが好ましい。ファーネスアニールを用いる場
合、４５０〜６５０℃、好ましくは５００〜５５０℃、
ここでは５００℃、４時間の熱処理を行うことにする。
（図１９（Ｅ））
ボロン）の活性化工程を行う。本実施例ではこの活性化
工程をファーネスアニールまたはランプアニールによっ
て行うことが好ましい。ファーネスアニールを用いる場
合、４５０〜６５０℃、好ましくは５００〜５５０℃、
ここでは５００℃、４時間の熱処理を行うことにする。
（図１９（Ｅ））
【０１５５】本実施例の場合、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴの双方のソース領域またはドレイ
ン領域に、必ずｎ+領域に相当する濃度のリンが含まれ
た領域を有する。そのため、熱活性化のための熱処理工
程において、リンによるニッケルのゲッタリング効果を
得ることができる。即ち、チャネル形成領域から矢印で
示す方向へニッケルが移動し、ソース領域またはドレイ
ン領域に含まれるリンの作用によってゲッタリングされ
る。
びｐチャネル型ＴＦＴの双方のソース領域またはドレイ
ン領域に、必ずｎ+領域に相当する濃度のリンが含まれ
た領域を有する。そのため、熱活性化のための熱処理工
程において、リンによるニッケルのゲッタリング効果を
得ることができる。即ち、チャネル形成領域から矢印で
示す方向へニッケルが移動し、ソース領域またはドレイ
ン領域に含まれるリンの作用によってゲッタリングされ
る。
【０１５６】このように本実施例を実施すると、島状半
導体膜に添加された不純物元素の活性化工程と、結晶化
に用いた触媒元素のゲッタリング工程とを兼ねることが
でき、工程の簡略化に有効である。
導体膜に添加された不純物元素の活性化工程と、結晶化
に用いた触媒元素のゲッタリング工程とを兼ねることが
でき、工程の簡略化に有効である。
【０１５７】そして実施例１で上述したように、図１５
（Ｂ）に示したのと同様の工程で、画素マトリクス回路
とその周辺に設けられる駆動回路のＴＦＴを完成する。
なお、本実施例で示した作製工程は一例であり、作製工
程の順序は本実施例の形態に限られない。
（Ｂ）に示したのと同様の工程で、画素マトリクス回路
とその周辺に設けられる駆動回路のＴＦＴを完成する。
なお、本実施例で示した作製工程は一例であり、作製工
程の順序は本実施例の形態に限られない。
【０１５８】（実施例４）
【０１５９】上述の実施例１〜３で説明した本願発明の
アクティブマトリクス型液晶表示装置は、図２０に示す
ような３板式のプロジェクタに用いることができる。
アクティブマトリクス型液晶表示装置は、図２０に示す
ような３板式のプロジェクタに用いることができる。
【０１６０】図２０において、２４０１は白色光源、２
４０２〜２４０５はダイクロイックミラー、２４０６な
らびに２４０７は全反射ミラー、２４０８〜２４１０は
本願発明のアクティブマトリクス型液晶表示装置、およ
び２４１１は投影レンズである。
４０２〜２４０５はダイクロイックミラー、２４０６な
らびに２４０７は全反射ミラー、２４０８〜２４１０は
本願発明のアクティブマトリクス型液晶表示装置、およ
び２４１１は投影レンズである。
【０１６１】（実施例５）
【０１６２】また、上述の実施例１〜３で説明した本願
発明のアクティブマトリクス型液晶表示装置は、図２１
に示すような３板式のプロジェクタに用いることもでき
る。
発明のアクティブマトリクス型液晶表示装置は、図２１
に示すような３板式のプロジェクタに用いることもでき
る。
【０１６３】図２１において、２５０１は白色光源、２
５０２ならびに２５０３はダイクロイックミラー、２５
０４、２５０６は全反射ミラー、２５０７〜２５０９は
本願発明のアクティブマトリクス型液晶表示装置、およ
び２５１０はダイクロイックプリズム、および２５１１
は投影レンズである。
５０２ならびに２５０３はダイクロイックミラー、２５
０４、２５０６は全反射ミラー、２５０７〜２５０９は
本願発明のアクティブマトリクス型液晶表示装置、およ
び２５１０はダイクロイックプリズム、および２５１１
は投影レンズである。
【０１６４】（実施例６）
【０１６５】また、上述の実施例１〜３で説明した本願
発明のアクティブマトリクス型液晶表示装置は、図２２
に示すような単板式のプロジェクタに用いることもでき
る。
発明のアクティブマトリクス型液晶表示装置は、図２２
に示すような単板式のプロジェクタに用いることもでき
る。
【０１６６】図２２において、２６０１はランプとリフ
レクターとから成る白色光源である。２６０２、２６０
３、および２６０４は、ダイクロイックミラーであり、
それぞれ青、赤、緑の波長領域の光を選択的に反射す
る。２６０５はマイクロレンズアレイであり、複数のマ
イクロレンズによって構成されている。２６０６は本願
発明のアクティブマトリクス型液晶表示装置である。２
６０７は集光レンズ、２６０８は投射レンズ、２６０９
はスクリーンである。
レクターとから成る白色光源である。２６０２、２６０
３、および２６０４は、ダイクロイックミラーであり、
それぞれ青、赤、緑の波長領域の光を選択的に反射す
る。２６０５はマイクロレンズアレイであり、複数のマ
イクロレンズによって構成されている。２６０６は本願
発明のアクティブマトリクス型液晶表示装置である。２
６０７は集光レンズ、２６０８は投射レンズ、２６０９
はスクリーンである。
【０１６７】（実施例７）
【０１６８】上記実施例５〜７のプロジェクタは、その
投影方法によってリアプロジェクタとフロントプロジェ
クタとがある。
投影方法によってリアプロジェクタとフロントプロジェ
クタとがある。
【０１６９】図２３（Ａ）はフロント型プロジェクタ−
であり、本体１０００１、本願発明のアクティブマトリ
クス型液晶表示装置１０００２、光源１０００３、光学
系１０００４、スクリーン１０００５で構成されてい
る。なお、図２３（Ａ）には、アクティブマトリクス型
液晶表示装置を１つ組み込んだフロントプロジェクタが
示されているが、アクティブマトリクス型液晶表示装置
を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込
むことによって、より高解像度・高精細のフロント型プ
ロジェクタを実現することができる。
であり、本体１０００１、本願発明のアクティブマトリ
クス型液晶表示装置１０００２、光源１０００３、光学
系１０００４、スクリーン１０００５で構成されてい
る。なお、図２３（Ａ）には、アクティブマトリクス型
液晶表示装置を１つ組み込んだフロントプロジェクタが
示されているが、アクティブマトリクス型液晶表示装置
を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込
むことによって、より高解像度・高精細のフロント型プ
ロジェクタを実現することができる。
【０１７０】図２３（Ｂ）はリア型プロジェクタであ
り、１０００６は本体、１０００７はアクティブマトリ
クス型液晶表示装置であり、１０００８は光源であり、
１０００９はリフレクター、１００１０はスクリーンで
ある。なお、図２３（Ｂ）には、アクティブマトリクス
型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対
応させる）組み込んだリア型プロジェクタが示されてい
る。
り、１０００６は本体、１０００７はアクティブマトリ
クス型液晶表示装置であり、１０００８は光源であり、
１０００９はリフレクター、１００１０はスクリーンで
ある。なお、図２３（Ｂ）には、アクティブマトリクス
型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対
応させる）組み込んだリア型プロジェクタが示されてい
る。
【０１７１】（実施例８）
【０１７２】本実施例では、本願発明のアクティブマト
リクス型液晶表示装置をゴーグル型ディスプレイに用い
た例を示す。
リクス型液晶表示装置をゴーグル型ディスプレイに用い
た例を示す。
【０１７３】図２４を参照する。２８０１はゴーグル型
ディスプレイ本体である。２８０２−Ｒならびに２８０
２−Ｌは本願発明のアクティブマトリクス型液晶表示装
置であり、２８０３−Ｒならびに２８０３−ＬはＬＥＤ
バックライトであり、２８０４−Ｒならびに２８０４−
Ｌは光学素子である。
ディスプレイ本体である。２８０２−Ｒならびに２８０
２−Ｌは本願発明のアクティブマトリクス型液晶表示装
置であり、２８０３−Ｒならびに２８０３−ＬはＬＥＤ
バックライトであり、２８０４−Ｒならびに２８０４−
Ｌは光学素子である。
【０１７４】なお本実施例は、実施例１〜３と自由に組
み合わせることが可能である。
み合わせることが可能である。
【０１７５】（実施例９）
【０１７６】本願発明のアクティブマトリクス型液晶表
示装置には他に様々な用途がある。本実施例では、本願
発明のアクティブマトリクス型液晶表示装置を組み込ん
だ半導体装置について説明する。
示装置には他に様々な用途がある。本実施例では、本願
発明のアクティブマトリクス型液晶表示装置を組み込ん
だ半導体装置について説明する。
【０１７７】このような半導体装置には、ビデオカメ
ラ、スチルカメラ、カーナビゲーション、パーソナルコ
ンピュータ、携帯情報端末（モバイルコンピュータ、携
帯電話など）などが挙げられる。それらの一例を図２５
に示す。
ラ、スチルカメラ、カーナビゲーション、パーソナルコ
ンピュータ、携帯情報端末（モバイルコンピュータ、携
帯電話など）などが挙げられる。それらの一例を図２５
に示す。
【０１７８】図２５（Ａ）は携帯電話であり、本体１１
００１、音声出力部１１００２、音声入力部１１００
３、本願発明のアクティブマトリクス型液晶表示装置１
１００４、操作スイッチ１１００５、アンテナ１１００
６で構成される。
００１、音声出力部１１００２、音声入力部１１００
３、本願発明のアクティブマトリクス型液晶表示装置１
１００４、操作スイッチ１１００５、アンテナ１１００
６で構成される。
【０１７９】図２５（Ｂ）はビデオカメラであり、本体
１２００１、本願発明のアクティブマトリクス型液晶表
示装置１２００２、音声入力部１２００３、操作スイッ
チ１２００４、バッテリー１２００５、受像部１２００
６で構成される。
１２００１、本願発明のアクティブマトリクス型液晶表
示装置１２００２、音声入力部１２００３、操作スイッ
チ１２００４、バッテリー１２００５、受像部１２００
６で構成される。
【０１８０】図２５（Ｃ）はモバイルコンピュータであ
り、本体１３００１、カメラ部１３００２、受像部１３
００３、操作スイッチ１３００４、本願発明のアクティ
ブマトリクス型液晶表示装置１３００５で構成される。
り、本体１３００１、カメラ部１３００２、受像部１３
００３、操作スイッチ１３００４、本願発明のアクティ
ブマトリクス型液晶表示装置１３００５で構成される。
【０１８１】図２５（Ｄ）は携帯書籍（電子書籍）であ
り、本体１４００１、本願発明のアクティブマトリクス
型液晶表示装置１４００２、１４００３、記憶媒体１４
００４、操作スイッチ１４００５、アンテナ１４００６
で構成される。
り、本体１４００１、本願発明のアクティブマトリクス
型液晶表示装置１４００２、１４００３、記憶媒体１４
００４、操作スイッチ１４００５、アンテナ１４００６
で構成される。
【０１８２】なお本実施例は、実施例１〜３と自由に組
み合わせることが可能である。
み合わせることが可能である。
【０１８３】（実施例１０）
【０１８４】本実施例においては、本願発明のアクティ
ブマトリクス型液晶表示装置をノートブック型パーソナ
ルコンピュータに用いた例を図２６に示す。
ブマトリクス型液晶表示装置をノートブック型パーソナ
ルコンピュータに用いた例を図２６に示す。
【０１８５】３００１はノートブック型パーソナルコン
ピュータ本体であり、３００２は本願発明のアクティブ
マトリクス型液晶表示装置である。また、バックライト
にはＬＥＤが用いられている。なお、バックライトに従
来のように陰極管を用いても良い。
ピュータ本体であり、３００２は本願発明のアクティブ
マトリクス型液晶表示装置である。また、バックライト
にはＬＥＤが用いられている。なお、バックライトに従
来のように陰極管を用いても良い。
【０１８６】なお本実施例は、実施例１〜３と自由に組
み合わせることが可能である。
み合わせることが可能である。
【０１８７】（実施例１１）
【０１８８】本実施例においては、対向基板に対向遮蔽
膜を設ける作製工程についての詳細を図２７を用いて説
明する。
膜を設ける作製工程についての詳細を図２７を用いて説
明する。
【０１８９】まず、図２７（Ａ）に示す様に、対向基板
９１上にブラックマトリクス９２を1000〜2000Åの厚さ
に形成する。
９１上にブラックマトリクス９２を1000〜2000Åの厚さ
に形成する。
【０１９０】このブラックマトリクス９２は後にセル組
みした際にアクティブマトリクス基板上の、駆動回路が
設けられている駆動回路部と向かい合う領域にのみ配置
する。ブラックマトリクス９２としては、前述の様にア
ルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）
またはタンタル（Ｔａ）を有する膜、または、黒色顔料
を分散させた樹脂を有する膜を用いる。
みした際にアクティブマトリクス基板上の、駆動回路が
設けられている駆動回路部と向かい合う領域にのみ配置
する。ブラックマトリクス９２としては、前述の様にア
ルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）
またはタンタル（Ｔａ）を有する膜、または、黒色顔料
を分散させた樹脂を有する膜を用いる。
【０１９１】次に、画像をカラー表示する必要がある場
合はカラーフィルター９３を形成する。カラーフィルタ
ーは厚さが均一で平坦であること、耐熱性、耐薬品性に
優れること等が要求される。（図２７（Ａ））
合はカラーフィルター９３を形成する。カラーフィルタ
ーは厚さが均一で平坦であること、耐熱性、耐薬品性に
優れること等が要求される。（図２７（Ａ））
【０１９２】カラーフィルター９３は公知の構成で形成
する。即ち、アクティブマトリクス基板の個々の画素電
極に対応する対向基板９１上の領域に、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）を規則的に配置した構成とする。ま
た、カラーフィルターの膜厚は1.5 〜2.0 μｍとする。
する。即ち、アクティブマトリクス基板の個々の画素電
極に対応する対向基板９１上の領域に、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）を規則的に配置した構成とする。ま
た、カラーフィルターの膜厚は1.5 〜2.0 μｍとする。
【０１９３】従って、図２７（Ａ）に示すカラーフィル
ター９３は単一の被膜のように記載してあるが、実際は
Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するカラーフィル
ターのパターンが集合したものである。
ター９３は単一の被膜のように記載してあるが、実際は
Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するカラーフィル
ターのパターンが集合したものである。
【０１９４】次に、ブラックマトリクス９２およびカラ
ーフィルター９３を覆って透光性樹脂材料でなる平坦化
膜９４を2.0 〜3.0 μｍの厚さに成膜する。平坦化膜９
４はカラーフィルターを保護する保護膜としての機能を
も有する。（図２７（Ｂ））
ーフィルター９３を覆って透光性樹脂材料でなる平坦化
膜９４を2.0 〜3.0 μｍの厚さに成膜する。平坦化膜９
４はカラーフィルターを保護する保護膜としての機能を
も有する。（図２７（Ｂ））
【０１９５】そして、平坦化膜９４上に透明導電性膜で
なる対向電極９５を1000Åの厚さに成膜する。さらに、
対向電極９５上に配向膜９６を800Åの厚さに成膜して
図２７（Ｃ）に示す様な対向基板が完成する。
なる対向電極９５を1000Åの厚さに成膜する。さらに、
対向電極９５上に配向膜９６を800Åの厚さに成膜して
図２７（Ｃ）に示す様な対向基板が完成する。
【０１９６】なお本実施例は、実施例１〜１０と自由に
組み合わせることが可能である。
組み合わせることが可能である。
【０１９７】（実施例１２）
【０１９８】アクティブマトリクス型液晶表示装置を完
成させるセル組み工程についての概略を図２８を用いて
説明する。
成させるセル組み工程についての概略を図２８を用いて
説明する。
【０１９９】実施例１〜実施例３及び実施例１１に上述
した工程を経て、アクティブマトリクス基板および対向
基板が完成したら、次に両基板に対してラビング処理を
行い、配向膜に対して所望の配向性を持たせる。この工
程により液晶材料の基板近傍における配向性が決定され
る。（図２８（Ａ））
した工程を経て、アクティブマトリクス基板および対向
基板が完成したら、次に両基板に対してラビング処理を
行い、配向膜に対して所望の配向性を持たせる。この工
程により液晶材料の基板近傍における配向性が決定され
る。（図２８（Ａ））
【０２００】ラビング処理が終了したら、駆動回路およ
び画素マトリクス回路を囲む様にシール材４１をスクリ
ーン印刷により形成する。シール材４１としてはエポキ
シ系樹脂とフェノール硬化剤をエチルセルソルブの溶媒
に溶かしたものを用いることができる。また、後に液晶
材料を注入するための開口部（液晶注入口）をシール材
４１の一部に形成しておく。
び画素マトリクス回路を囲む様にシール材４１をスクリ
ーン印刷により形成する。シール材４１としてはエポキ
シ系樹脂とフェノール硬化剤をエチルセルソルブの溶媒
に溶かしたものを用いることができる。また、後に液晶
材料を注入するための開口部（液晶注入口）をシール材
４１の一部に形成しておく。
【０２０１】このシール材４１は基板同士を接着する効
果だけでなく、画像表示領域周辺のみに液晶材料を封止
して、注入した液晶材料が漏れない様にする効果も併せ
持つ。
果だけでなく、画像表示領域周辺のみに液晶材料を封止
して、注入した液晶材料が漏れない様にする効果も併せ
持つ。
【０２０２】次に、対向基板に対してスペーサ４２の散
布を行う。スペーサ４２としてはポリマー系、ガラス
系、シリカ系の球状微粒子を用い、ノズルから噴射して
アクティブマトリクス基板の全面に散布する。（図２８
（Ｂ））
布を行う。スペーサ４２としてはポリマー系、ガラス
系、シリカ系の球状微粒子を用い、ノズルから噴射して
アクティブマトリクス基板の全面に散布する。（図２８
（Ｂ））
【０２０３】以上のシール材・スペーサ散布工程を対向
基板側に行う利点としてはＴＦＴ回路の汚染および静電
破壊の防止が挙げられる。特に、スペーサ散布工程は静
電気の発生を伴うため、対向基板側へ行うのが望まし
い。
基板側に行う利点としてはＴＦＴ回路の汚染および静電
破壊の防止が挙げられる。特に、スペーサ散布工程は静
電気の発生を伴うため、対向基板側へ行うのが望まし
い。
【０２０４】次に、アクティブマトリクス基板および対
向基板の貼り合わせを行う。この貼り合わせの精度によ
って、図１（Ｂ）に示した様な確保すべき長さＬ（位置
合わせのマージン）を決定すれば良い。また、貼り合わ
せの際、両基板間はスペーサ４２を挟持する形となり、
スペーサ４２の直径によりセルギャップ（基板間の長
さ）が決定される。セルギャップはスメチック液晶を用
いる場合、１〜２μｍが好ましく、代表的には１．５μ
ｍが良い。ネマチック液晶を用いる場合、３〜５μｍが
好ましく、代表的には１．５μｍが良い。（図２８
（Ｃ））
向基板の貼り合わせを行う。この貼り合わせの精度によ
って、図１（Ｂ）に示した様な確保すべき長さＬ（位置
合わせのマージン）を決定すれば良い。また、貼り合わ
せの際、両基板間はスペーサ４２を挟持する形となり、
スペーサ４２の直径によりセルギャップ（基板間の長
さ）が決定される。セルギャップはスメチック液晶を用
いる場合、１〜２μｍが好ましく、代表的には１．５μ
ｍが良い。ネマチック液晶を用いる場合、３〜５μｍが
好ましく、代表的には１．５μｍが良い。（図２８
（Ｃ））
【０２０５】アクティブマトリクス基板と対向基板との
貼り合わせが終了したら、シール材４１に予め形成して
おいた開口部から液晶材料を注入して、画素領域に液晶
が保持された状態とする。液晶材料の注入は公知の真空
注入法を用いれば良い。
貼り合わせが終了したら、シール材４１に予め形成して
おいた開口部から液晶材料を注入して、画素領域に液晶
が保持された状態とする。液晶材料の注入は公知の真空
注入法を用いれば良い。
【０２０６】最後に、開口部を封止して液晶材料を封入
し、図２８（Ｄ）に示すような液晶表示装置が完成す
る。この液晶表示装置に配置されるブラックマトリクス
は、上述の様に画素領域ではアクティブマトリクス基板
側に配置されており、駆動領域では対向基板側に配置さ
れている。
し、図２８（Ｄ）に示すような液晶表示装置が完成す
る。この液晶表示装置に配置されるブラックマトリクス
は、上述の様に画素領域ではアクティブマトリクス基板
側に配置されており、駆動領域では対向基板側に配置さ
れている。
【０２０７】なお本実施例は、実施例１〜１１と自由に
組み合わせることが可能である。
組み合わせることが可能である。
【０２０８】（実施例１３）本願発明の画素マトリクス
回路とその周辺に設けられる駆動回路のＴＦＴを同時に
作製する実施例１及び実施例２に示した以外の方法の一
例について、図２９及び図３０を用いて説明する。な
お、本願発明はこの作製方法に限られない。
回路とその周辺に設けられる駆動回路のＴＦＴを同時に
作製する実施例１及び実施例２に示した以外の方法の一
例について、図２９及び図３０を用いて説明する。な
お、本願発明はこの作製方法に限られない。
【０２０９】実施例１の図１３（Ｃ）及び実施例２の図
１６（Ｃ）の工程まで同様に形成する。次にレジストマ
スク９００４〜９００６を用いて、第１の導電膜と第２
の導電膜（以下、積層膜として取り扱う）をエッチング
して、ｐチャネル型ＴＦＴのゲート電極９００１、ｎチ
ャネル型ＴＦＴのゲート電極９００２ａ、９００２ｂ、
ゲート信号線９００３ａ、９００３ｂを形成した。この
ときゲート電極９００２ａはｎ-領域９９０１と、ゲー
ト電極９００２ｂはｎ-領域９９０２および９９０３と
ゲート絶縁膜を介してそれぞれ重なるようにした。（図
２９（Ａ））
１６（Ｃ）の工程まで同様に形成する。次にレジストマ
スク９００４〜９００６を用いて、第１の導電膜と第２
の導電膜（以下、積層膜として取り扱う）をエッチング
して、ｐチャネル型ＴＦＴのゲート電極９００１、ｎチ
ャネル型ＴＦＴのゲート電極９００２ａ、９００２ｂ、
ゲート信号線９００３ａ、９００３ｂを形成した。この
ときゲート電極９００２ａはｎ-領域９９０１と、ゲー
ト電極９００２ｂはｎ-領域９９０２および９９０３と
ゲート絶縁膜を介してそれぞれ重なるようにした。（図
２９（Ａ））
【０２１０】そして、ｐチャネル型ＴＦＴのゲート電極
９００１、ｎチャネル型ＴＦＴのゲート電極９００２
ａ、９００２ｂ、ゲート信号線９００３ａ、９００３ｂ
上にそれぞれ形成されたレジストマスク９００４〜９０
０６を用いて絶縁膜９００７をドライエッチングし、ゲ
ート絶縁膜９００８〜９０１０を形成した。（図２９
（Ｂ））
９００１、ｎチャネル型ＴＦＴのゲート電極９００２
ａ、９００２ｂ、ゲート信号線９００３ａ、９００３ｂ
上にそれぞれ形成されたレジストマスク９００４〜９０
０６を用いて絶縁膜９００７をドライエッチングし、ゲ
ート絶縁膜９００８〜９０１０を形成した。（図２９
（Ｂ））
【０２１１】レジストマスク９００４〜９００６を除去
し、レジストマスク９０１１〜９０１３を図２９（Ｃ）
に示すように形成した。そして、ｎチャネル型ＴＦＴに
おいて、ソース領域またはドレイン領域として機能する
不純物領域を形成する工程を行った。
し、レジストマスク９０１１〜９０１３を図２９（Ｃ）
に示すように形成した。そして、ｎチャネル型ＴＦＴに
おいて、ソース領域またはドレイン領域として機能する
不純物領域を形成する工程を行った。
【０２１２】そして、ｎ型を付与する不純物元素を添加
して不純物領域９０１４〜９０２２を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域９
０１４〜９０２２に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域９０１４〜９０２２をｎ+領域と言い
換えることができる。（図２９（Ｃ））
して不純物領域９０１４〜９０２２を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域９
０１４〜９０２２に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域９０１４〜９０２２をｎ+領域と言い
換えることができる。（図２９（Ｃ））
【０２１３】レジストマスク９０１１〜９０１３を除去
した後、レジストマスク９０２３を、ｎチャネル型ＴＦ
Ｔとなる領域の上全面を覆うように形成した。そして、
レジストマスク９０２３をマスクとし、ｐチャネル型Ｔ
ＦＴが形成される半導体層の一部に、ｐ型を付与する不
純物元素を添加する工程を行った。ここではボロンをそ
の不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオ
ンドープ法（勿論、イオンインプランテーション法でも
良い）で添加した。ここでは５×１０20〜３×１０21at
oms/cm3の濃度にボロンを添加した。なお、ここで形成
された不純物領域に含まれるｐ型を付与する不純物元素
の濃度を（ｐ+）で表すこととする。従って、本明細書
中では不純物領域９０２５、９０２６をｐ+領域と言い
換えることができる。（図３０（Ａ））
した後、レジストマスク９０２３を、ｎチャネル型ＴＦ
Ｔとなる領域の上全面を覆うように形成した。そして、
レジストマスク９０２３をマスクとし、ｐチャネル型Ｔ
ＦＴが形成される半導体層の一部に、ｐ型を付与する不
純物元素を添加する工程を行った。ここではボロンをそ
の不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオ
ンドープ法（勿論、イオンインプランテーション法でも
良い）で添加した。ここでは５×１０20〜３×１０21at
oms/cm3の濃度にボロンを添加した。なお、ここで形成
された不純物領域に含まれるｐ型を付与する不純物元素
の濃度を（ｐ+）で表すこととする。従って、本明細書
中では不純物領域９０２５、９０２６をｐ+領域と言い
換えることができる。（図３０（Ａ））
【０２１４】レジストマスク９０２３を除去した後、パ
ッシベーション膜９０２７を形成する。パッシベーショ
ン膜９０２７にはＳｉＮ、ＳｉＯＮまたはＳｉＯ2等が
用いられる。厚さは１０ｎｍ〜１００ｎｍで好ましくは
２０ｎｍ〜５０ｎｍである。
ッシベーション膜９０２７を形成する。パッシベーショ
ン膜９０２７にはＳｉＮ、ＳｉＯＮまたはＳｉＯ2等が
用いられる。厚さは１０ｎｍ〜１００ｎｍで好ましくは
２０ｎｍ〜５０ｎｍである。
【０２１５】そして、ゲート電極９００１〜９００３を
それぞれマスクとして、ｎ型を付与する不純物を添加し
た。こうして形成された不純物領域９０２８〜９０３６
には、図１３（Ｂ）及び図１６（Ｂ）で示した前記ｎ-
領域と同程度かそれより少ない濃度（具体的には５×１
０16〜１×１０18atoms／cm3）のリンが添加されるよう
にした。特に９０３７及び９０３８はパッシベーション
膜９０２７もマスクとして機能するので、ドーピングの
際に不純物がゲート電極直下に回り込むことを防ぎ、Ｔ
ＦＴのオフ電流を低くすることが可能になる。なお、こ
こで形成された不純物領域９０２８〜９０３６に添加し
たｎ型を付与する不純物元素の濃度を（ｎ--）で表すこ
ととする。（図３０（Ｂ））
それぞれマスクとして、ｎ型を付与する不純物を添加し
た。こうして形成された不純物領域９０２８〜９０３６
には、図１３（Ｂ）及び図１６（Ｂ）で示した前記ｎ-
領域と同程度かそれより少ない濃度（具体的には５×１
０16〜１×１０18atoms／cm3）のリンが添加されるよう
にした。特に９０３７及び９０３８はパッシベーション
膜９０２７もマスクとして機能するので、ドーピングの
際に不純物がゲート電極直下に回り込むことを防ぎ、Ｔ
ＦＴのオフ電流を低くすることが可能になる。なお、こ
こで形成された不純物領域９０２８〜９０３６に添加し
たｎ型を付与する不純物元素の濃度を（ｎ--）で表すこ
ととする。（図３０（Ｂ））
【０２１６】次に、添加された不純物元素（リンまたは
ボロン）の活性化工程を行う。本実施例ではこの活性化
工程をファーネスアニールまたはランプアニールによっ
て行うことが好ましい。ファーネスアニールを用いる場
合、４５０〜６５０℃、好ましくは５００〜５５０℃、
ここでは５００℃、４時間の熱処理を行うことにする。
（図３０（Ｃ））
ボロン）の活性化工程を行う。本実施例ではこの活性化
工程をファーネスアニールまたはランプアニールによっ
て行うことが好ましい。ファーネスアニールを用いる場
合、４５０〜６５０℃、好ましくは５００〜５５０℃、
ここでは５００℃、４時間の熱処理を行うことにする。
（図３０（Ｃ））
【０２１７】本実施例の場合、ｎチャネル型ＴＦＴおよ
びｐチャネル型ＴＦＴの双方のソース領域またはドレイ
ン領域に、必ずｎ+領域に相当する濃度のリンが含まれ
た領域を有する。そのため、熱活性化のための熱処理工
程において、リンによるニッケルのゲッタリング効果を
得ることができる。即ち、チャネル形成領域から矢印で
示す方向へニッケルが移動し、ソース領域またはドレイ
ン領域に含まれるリンの作用によってゲッタリングされ
る。
びｐチャネル型ＴＦＴの双方のソース領域またはドレイ
ン領域に、必ずｎ+領域に相当する濃度のリンが含まれ
た領域を有する。そのため、熱活性化のための熱処理工
程において、リンによるニッケルのゲッタリング効果を
得ることができる。即ち、チャネル形成領域から矢印で
示す方向へニッケルが移動し、ソース領域またはドレイ
ン領域に含まれるリンの作用によってゲッタリングされ
る。
【０２１８】このように本実施例を実施すると、島状半
導体膜に添加された不純物元素の活性化工程と、結晶化
に用いた触媒元素のゲッタリング工程とを兼ねることが
でき、工程の簡略化に有効である。
導体膜に添加された不純物元素の活性化工程と、結晶化
に用いた触媒元素のゲッタリング工程とを兼ねることが
でき、工程の簡略化に有効である。
【０２１９】そして実施例１で上述したように、図１５
（Ｂ）及び図１８（Ｂ）に示したのと同様の工程で、画
素マトリクス回路とその周辺に設けられる駆動回路のＴ
ＦＴを完成する。なお、本実施例で示した作製工程は一
例であり、作製工程の順序は本実施例の形態に限られな
い。
（Ｂ）及び図１８（Ｂ）に示したのと同様の工程で、画
素マトリクス回路とその周辺に設けられる駆動回路のＴ
ＦＴを完成する。なお、本実施例で示した作製工程は一
例であり、作製工程の順序は本実施例の形態に限られな
い。
【０２２０】（実施例１４）本実施例においては、本願
発明のアクティブマトリクス型液晶表示装置を頭部取り
付け型のディスプレイ、ＤＶＤに用いた例を図３１に示
す。
発明のアクティブマトリクス型液晶表示装置を頭部取り
付け型のディスプレイ、ＤＶＤに用いた例を図３１に示
す。
【０２２１】図３１（Ａ）はディスプレイであり、筐体
２００１、支持台２００２、表示部２００３等を含む。
本願発明は表示部２００３に適用することができる。
２００１、支持台２００２、表示部２００３等を含む。
本願発明は表示部２００３に適用することができる。
【０２２２】図３１（Ｂ）は頭部取り付け型のディスプ
レイの一部（右片側）であり、本体２２０１、信号ケー
ブル２２０２、頭部固定バンド２２０３、投影部２２０
４、光学系２２０５、表示部２２０６等を含む。本願発
明は表示部２２０６に適用できる。
レイの一部（右片側）であり、本体２２０１、信号ケー
ブル２２０２、頭部固定バンド２２０３、投影部２２０
４、光学系２２０５、表示部２２０６等を含む。本願発
明は表示部２２０６に適用できる。
【０２２３】図３１（Ｃ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３
０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等
を含む。表示部（ａ）２３０４は主として画像情報を表
示し、表示部（ｂ）２３０５は主として文字情報を表示
するが、本願発明はこれら表示部（ａ）、（ｂ）２３０
４、２３０５に用いることができる。なお、記録媒体を
備えた画像再生装置には家庭用ゲーム機器なども含まれ
る。
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３
０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等
を含む。表示部（ａ）２３０４は主として画像情報を表
示し、表示部（ｂ）２３０５は主として文字情報を表示
するが、本願発明はこれら表示部（ａ）、（ｂ）２３０
４、２３０５に用いることができる。なお、記録媒体を
備えた画像再生装置には家庭用ゲーム機器なども含まれ
る。
【０２２４】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜３、１１
〜１３のどのような組み合わせからなる構成を用いても
実現することができる。
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜３、１１
〜１３のどのような組み合わせからなる構成を用いても
実現することができる。
【０２２５】
【発明の効果】本願発明のアクティブマトリクス型液晶
表示装置は、画素マトリクス回路は「ＢＭ on ＴＦＴ」
構造が採用されているので、開口率を落とすことなく効
率良く可視光を遮断することが可能である。本願発明者
らが実際に作製したアクティブマトリクス型液晶表示装
置の開口率は６０％を超えるものであった。
表示装置は、画素マトリクス回路は「ＢＭ on ＴＦＴ」
構造が採用されているので、開口率を落とすことなく効
率良く可視光を遮断することが可能である。本願発明者
らが実際に作製したアクティブマトリクス型液晶表示装
置の開口率は６０％を超えるものであった。
【０２２６】また、回路領域は対向遮蔽膜を設けている
ので回路ＴＦＴとの間に寄生容量を形成して回路ＴＦＴ
の動作速度を落とすことがない。
ので回路ＴＦＴとの間に寄生容量を形成して回路ＴＦＴ
の動作速度を落とすことがない。
【０２２７】対向遮蔽膜は、画素マトリクス回路に形成
する遮蔽膜の様な精密な精度で位置合わせを行う必要が
なく、それが故に対向基板側に対向遮蔽膜を設けること
ができるのである。
する遮蔽膜の様な精密な精度で位置合わせを行う必要が
なく、それが故に対向基板側に対向遮蔽膜を設けること
ができるのである。
【０２２８】またさらに、遮蔽膜と対向遮蔽膜との遮蔽
部を、その幅Ｌが２０μｍ以上になるように設けること
によって、２組の遮蔽膜を用いる本願発明の様な構成で
あっても、ソース信号線駆動回路に光が入射し、ソース
信号線駆動回路の中の回路ＴＦＴのオフ電流が上がるの
を防ぐことが可能になる。また遮蔽膜がアルミニウム
（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタン
タル（Ｔａ）等の金属を有する場合、電磁波が駆動回路
に入り、駆動回路が誤作動するのを防ぐことも可能にな
る。
部を、その幅Ｌが２０μｍ以上になるように設けること
によって、２組の遮蔽膜を用いる本願発明の様な構成で
あっても、ソース信号線駆動回路に光が入射し、ソース
信号線駆動回路の中の回路ＴＦＴのオフ電流が上がるの
を防ぐことが可能になる。また遮蔽膜がアルミニウム
（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはタン
タル（Ｔａ）等の金属を有する場合、電磁波が駆動回路
に入り、駆動回路が誤作動するのを防ぐことも可能にな
る。
【０２２９】さらにソースライン反転で液晶を駆動させ
て、遮蔽膜をコモン線に接続せずにフローティングとす
ることで、遮蔽膜をコモン線に接続しなくても、遮蔽膜
の電位が時間的に平均を取ると一定に保たれるので、遮
蔽膜と画素電極との間に誘電体を挟み込んだ構造の保持
容量を形成することが可能になる。よって遮蔽膜をパタ
ーニングによって形成した後に、遮蔽膜とコモン線を接
続するために、遮蔽膜とコモン線との間に設けられた層
間絶縁膜にマスクを用いたフォトリソグラフィーによる
コンタクトホールをあける必要がなくなる。このため作
製工程を削減し、高い歩留まりを達成することが可能に
なり、またアクティブマトリクス型液晶表示装置の作製
コストを抑えることが可能になる。
て、遮蔽膜をコモン線に接続せずにフローティングとす
ることで、遮蔽膜をコモン線に接続しなくても、遮蔽膜
の電位が時間的に平均を取ると一定に保たれるので、遮
蔽膜と画素電極との間に誘電体を挟み込んだ構造の保持
容量を形成することが可能になる。よって遮蔽膜をパタ
ーニングによって形成した後に、遮蔽膜とコモン線を接
続するために、遮蔽膜とコモン線との間に設けられた層
間絶縁膜にマスクを用いたフォトリソグラフィーによる
コンタクトホールをあける必要がなくなる。このため作
製工程を削減し、高い歩留まりを達成することが可能に
なり、またアクティブマトリクス型液晶表示装置の作製
コストを抑えることが可能になる。
【０２３０】またそれに加えて、遮蔽膜をフローティン
グにして遮蔽膜とコモン線との間に大容量のカップリン
グ容量を形成した場合は、遮蔽膜の電位をさらに一定に
保つことが可能になるため、良好なコントラストを得る
ことができる。
グにして遮蔽膜とコモン線との間に大容量のカップリン
グ容量を形成した場合は、遮蔽膜の電位をさらに一定に
保つことが可能になるため、良好なコントラストを得る
ことができる。
【図１】 本願発明によるアクティブマトリクス型液晶
表示装置の上面の概略図。
表示装置の上面の概略図。
【図２】 本願発明によるアクティブマトリクス型液晶
表示装置の断面の概略図。
表示装置の断面の概略図。
【図３】 本願発明によるアクティブマトリクス型液晶
表示装置の上面の概略図。
表示装置の上面の概略図。
【図４】 本願発明によるアクティブマトリクス型液晶
表示装置の断面の概略図。
表示装置の断面の概略図。
【図５】 本願発明によるアクティブマトリクス型液晶
表示装置の上面の概略図。
表示装置の上面の概略図。
【図６】 本願発明のアクティブマトリクス型液晶表示
装置のアクティブマトリクス基板側の断面図。
装置のアクティブマトリクス基板側の断面図。
【図７】 本願発明のアクティブマトリクス型液晶表示
装置のアクティブマトリクス基板側の断面図。
装置のアクティブマトリクス基板側の断面図。
【図８】 ソースライン反転の概念を示す図。
【図９】 本願発明のアクティブマトリクス型液晶表示
装置の回路図。
装置の回路図。
【図１０】 本願発明のアクティブマトリクス型液晶表
示装置の回路図。
示装置の回路図。
【図１１】 本願発明のアクティブマトリクス型液晶表
示装置の回路図。
示装置の回路図。
【図１２】 本願発明のアクティブマトリクス型液晶表
示装置の回路図。
示装置の回路図。
【図１３】 本願発明のＴＦＴの作製工程を示す断面
図。
図。
【図１４】 本願発明のＴＦＴの作製工程を示す断面
図。
図。
【図１５】 本願発明のＴＦＴの作製工程を示す断面
図。
図。
【図１６】 本願発明のＴＦＴの作製工程を示す断面
図。
図。
【図１７】 本願発明のＴＦＴの作製工程を示す断面
図。
図。
【図１８】 本願発明のＴＦＴの作製工程を示す断面
図。
図。
【図１９】 本願発明のＴＦＴの作製工程を示す断面
図。
図。
【図２０】 本願発明のアクティブマトリクス型液晶表
示装置を用いた３板式プロジェクタの概略構成図。
示装置を用いた３板式プロジェクタの概略構成図。
【図２１】 本願発明のアクティブマトリクス型液晶表
示装置を用いた３板式プロジェクタの概略構成図。
示装置を用いた３板式プロジェクタの概略構成図。
【図２２】 本願発明のアクティブマトリクス型液晶表
示装置を用いた単板式プロジェクタの概略構成図。
示装置を用いた単板式プロジェクタの概略構成図。
【図２３】 本願発明のアクティブマトリクス型液晶表
示装置を用いたフロントプロジェクタおよびリアプロジ
ェクタの概略構成図。
示装置を用いたフロントプロジェクタおよびリアプロジ
ェクタの概略構成図。
【図２４】 本願発明のアクティブマトリクス型液晶表
示装置を用いたゴーグル型ディスプレイの概略構成図。
示装置を用いたゴーグル型ディスプレイの概略構成図。
【図２５】 本願発明のアクティブマトリクス型液晶表
示装置を用いた電子機器の例。
示装置を用いた電子機器の例。
【図２６】 本願発明のアクティブマトリクス型液晶表
示装置を用いたノートブック型パーソナルコンピュータ
の概略構成図。
示装置を用いたノートブック型パーソナルコンピュータ
の概略構成図。
【図２７】 対向基板の作製工程を示す図。
【図２８】 セル組み工程の概略を示す図。
【図２９】 本願発明のＴＦＴの作製工程を示す断面
図。
図。
【図３０】 本願発明のＴＦＴの作製工程を示す断面
図。
図。
【図３１】 本願発明のアクティブマトリクス型液晶表
示装置を用いた電子機器の例。
示装置を用いた電子機器の例。
１０１ アクティブマトリクス基板 １０２ ソース信号線駆動回路 １０３ ゲート信号線駆動回路 １０４ 画素マトリクス回路 １０５ 遮蔽膜 １０６ コモン線 １０７ ＩＴＯ配線 １０８ カップリング容量 １０９ ＦＰＣ １１０ 対向遮蔽膜 １１１ 遮蔽部 １１３ 対向基板 １１４ 層間絶縁膜 １１５ 絶縁膜 １１６ 対向絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｍ ６２１Ｂ ６８０ ６８０Ｇ 3/36 3/36 Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１９Ｂ (72)発明者 田中 幸夫 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (30)
- 【請求項１】ソース信号線駆動回路及び第１の遮蔽膜を
有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置。 - 【請求項２】ソース信号線駆動回路、ゲート信号線駆動
回路及び第１の遮蔽膜を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置。 - 【請求項３】ソース信号線駆動回路、第１の遮蔽膜及び
一定の電位に保たれるコモン線を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられており、 前記第１の遮蔽膜と前記コモン線とは接続されているこ
とを特徴とするアクティブマトリクス型液晶表示装置。 - 【請求項４】ソース信号線駆動回路、ゲート信号線駆動
回路、第１の遮蔽膜及び一定の電位に保たれるコモン線
を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられており、前記第１の遮蔽膜と前記コモン線
とは接続されていることを特徴とするアクティブマトリ
クス型液晶表示装置。 - 【請求項５】複数のソース信号線、複数の画素ＴＦＴ、
ソース信号線駆動回路及び第１の遮蔽膜を有する第１の
基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられており、 前記第１の遮蔽膜はフローティングであり、 前記複数の画素ＴＦＴは前記複数のソース信号線に接続
され、前記複数のソース信号線は前記ソース信号線駆動
回路に接続されており、 前記ソース信号線駆動回路から前記複数のソース信号線
１本ごとに極性が逆の信号が印加され、前記複数のソー
ス信号線のそれぞれに印加される前記信号の極性を１フ
レーム期間ごとに反転させることを特徴とするアクティ
ブマトリクス型液晶表示装置。 - 【請求項６】複数のソース信号線、複数の画素ＴＦＴ、
ソース信号線駆動回路、ゲート信号線駆動回路及び第１
の遮蔽膜を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられており、前記第１の遮蔽膜はフローティン
グであり、 前記複数の画素ＴＦＴは前記複数のソース信号線に接続
され、前記複数のソース信号線は前記ソース信号線駆動
回路に接続されており、 前記ソース信号線駆動回路から前記複数のソース信号線
１本ごとに極性が逆の信号が印加され、前記複数のソー
ス信号線のそれぞれに印加される前記信号の極性を１フ
レーム期間ごとに反転させることを特徴とするアクティ
ブマトリクス型液晶表示装置。 - 【請求項７】ソース信号線駆動回路、ＩＴＯ配線、第１
の遮蔽膜及び一定の電位に保たれるコモン線を有する第
１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられており、 前記第１の遮蔽膜と前記ＩＴＯ配線とは、前記コモン線
に接続されており、 前記第１の遮蔽膜と前記ＩＴＯ配線との間に誘電体を有
していることを特徴とするアクティブマトリクス型液晶
表示装置。 - 【請求項８】ソース信号線駆動回路、ゲート信号線駆動
回路、ＩＴＯ配線、第１の遮蔽膜及び一定の電位に保た
れるコモン線を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられており、 前記第１の遮蔽膜と前記ＩＴＯ配線とは、前記コモン線
に接続されており、 前記第１の遮蔽膜と前記ＩＴＯ配線との間に誘電体を有
していることを特徴とするアクティブマトリクス型液晶
表示装置。 - 【請求項９】複数のソース信号線、複数の画素ＴＦＴ、
ソース信号線駆動回路、ＩＴＯ配線、第１の遮蔽膜及び
一定の電位に保たれるコモン線を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられており、 前記第１の遮蔽膜はフローティングであり、 前記ＩＴＯ配線は、前記コモン線に接続されており、 前記第１の遮蔽膜と前記ＩＴＯ配線との間に誘電体を有
し、 前記複数の画素ＴＦＴは前記複数のソース信号線に接続
され、前記複数のソース信号線は前記ソース信号線駆動
回路に接続されており、 前記ソース信号線駆動回路から前記複数のソース信号線
１本ごとに極性が逆の信号が印加され、前記複数のソー
ス信号線のそれぞれに印加される前記信号の極性を１フ
レーム期間ごとに反転させることを特徴とするアクティ
ブマトリクス型液晶表示装置。 - 【請求項１０】複数のソース信号線、複数の画素ＴＦ
Ｔ、ソース信号線駆動回路、ゲート信号線駆動回路、Ｉ
ＴＯ配線、第１の遮蔽膜及び一定の電位に保たれるコモ
ン線を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられており、 前記第１の遮蔽膜はフローティングであり、 前記ＩＴＯ配線は、前記コモン線に接続されており、 前記第１の遮蔽膜と前記ＩＴＯ配線との間に誘電体を有
し、 前記複数の画素ＴＦＴは前記複数のソース信号線に接続
され、前記複数のソース信号線は前記ソース信号線駆動
回路に接続されており、 前記ソース信号線駆動回路から前記複数のソース信号線
１本ごとに極性が逆の信号が印加され、前記複数のソー
ス信号線のそれぞれに印加される前記信号の極性を１フ
レーム期間ごとに反転させることを特徴とするアクティ
ブマトリクス型液晶表示装置。 - 【請求項１１】請求項１乃至請求項１０のいずれか一に
記載の前記第１の遮蔽膜又は前記第２の遮蔽膜は、アル
ミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）ま
たはタンタル（Ｔａ）を有する膜であることを特徴とす
るアクティブマトリクス型液晶表示装置。 - 【請求項１２】請求項１乃至請求項１０のいずれか一に
記載の前記第２の遮蔽膜は、黒色顔料を分散させた樹脂
を有する膜であることを特徴とするアクティブマトリク
ス型液晶表示装置。 - 【請求項１３】請求項１乃至請求項１０のいずれか一に
記載の前記第１の遮蔽膜は１００〜３００ｎｍの厚さで
あることを特徴とするアクティブマトリクス型液晶表示
装置。 - 【請求項１４】請求項１乃至請求項１０のいずれか一に
記載の前記第２の遮蔽膜は１０００〜２０００Åの厚さ
であることを特徴とするアクティブマトリクス型液晶表
示装置。 - 【請求項１５】請求項１乃至請求項１０のいずれか一に
おいて、前記第１の遮蔽膜一部の上部に前記第２の遮蔽
膜が設けられている遮蔽部の幅は２０μｍ以上であるこ
とを特徴とするアクティブマトリクス型液晶表示装置。 - 【請求項１６】請求項７乃至請求項１０のいずれか一に
記載の前記誘電体は、前記第１の遮蔽膜を陽極酸化して
形成される陽極酸化膜であることを特徴とするアクティ
ブマトリクス型液晶表示装置。 - 【請求項１７】ソース信号線駆動回路及び第１の遮蔽膜
を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を３個有するリアプロジェクタ。 - 【請求項１８】ソース信号線駆動回路、ゲート信号線駆
動回路及び第１の遮蔽膜を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、 を有するアクティブマトリクス型液晶表示装置であっ
て、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を３個有するリアプロジェクタ。 - 【請求項１９】ソース信号線駆動回路及び第１の遮蔽膜
を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を１個有する単板式リアプロジェク
タ。 - 【請求項２０】ソース信号線駆動回路、ゲート信号線駆
動回路及び第１の遮蔽膜を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を１個有する単板式リアプロジェク
タ。 - 【請求項２１】ソース信号線駆動回路及び第１の遮蔽膜
を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を３個有するフロントプロジェク
タ。 - 【請求項２２】ソース信号線駆動回路、ゲート信号線駆
動回路及び第１の遮蔽膜を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を３個有するフロントプロジェク
タ。 - 【請求項２３】ソース信号線駆動回路及び第１の遮蔽膜
を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を１個有するノートブック型パーソ
ナルコンピュータ。 - 【請求項２４】ソース信号線駆動回路、ゲート信号線駆
動回路及び第１の遮蔽膜を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を１個有するノートブック型パーソ
ナルコンピュータ。 - 【請求項２５】ソース信号線駆動回路及び第１の遮蔽膜
を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を１個有するモバイルコンピュー
タ。 - 【請求項２６】ソース信号線駆動回路、ゲート信号線駆
動回路及び第１の遮蔽膜を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を１個有するモバイルコンピュー
タ。 - 【請求項２７】ソース信号線駆動回路及び第１の遮蔽膜
を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を２個有するゴーグル型ディスプレ
イ。 - 【請求項２８】ソース信号線駆動回路、ゲート信号線駆
動回路及び第１の遮蔽膜を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を２個有するゴーグル型ディスプレ
イ。 - 【請求項２９】ソース信号線駆動回路及び第１の遮蔽膜
を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を１個有するゴーグル型ディスプレ
イ。 - 【請求項３０】ソース信号線駆動回路、ゲート信号線駆
動回路及び第１の遮蔽膜を有する第１の基板と、 第２の遮蔽膜を有する第２の基板と、を有するアクティ
ブマトリクス型液晶表示装置であって、 前記第２の遮蔽膜の一部又は全部の上部に、前記ソース
信号線駆動回路の一部または全部が設けられており、 前記第２の遮蔽膜の一部又は全部の上部に、前記ゲート
信号線駆動回路の一部または全部が設けられており、 前記第１の遮蔽膜の一部の上部に前記第２の遮蔽膜の一
部が設けられていることを特徴とするアクティブマトリ
クス型液晶表示装置を１個有するゴーグル型ディスプレ
イ。 【００００】
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064582A JP4536198B2 (ja) | 1999-03-15 | 2000-03-09 | 液晶表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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