JP2000330764A - 加算器および集積回路 - Google Patents

加算器および集積回路

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Abstract

(57)【要約】 【課題】 ２個より多くのオペランドを入力可能な加算
器を実現する。 【解決手段】 加算器１０は、加算されるべきオペラン
ドの一部２２，２４，２６を、対応するキャリーイン入
力５０，５２とともに受け取る第１加算器回路２０を有
する。第１加算器回路２０は、和出力２８およびキャリ
ーアウト出力５４，５６を提供する。第２加算器回路３
０は、加算されるべきオペランドの別の部分３２，３
４，３６を、対応するキャリーイン入力６８，７０とと
もに受け取る。第１加算器回路２０と第２加算器回路３
０の間のマルチプレクサ５８，６２は、第２加算器回路
３０へのキャリーイン入力６８，７０が第１加算器回路
２０へのキャリーイン入力５０，５２と同一であるか、
それとも、第２加算器回路３０へのキャリーイン入力６
８，７０が独立であるかを決定する。本発明の加算器
は、３個以上の加算器回路で構成することも可能であ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、加算器に関し、特
に、計算スループットを増大させるためにスプリット加
算(split-add operation)演算が利用可能な加算器に関
する。
【０００２】
【従来の技術】加算は、計数、減算、乗算およびフィル
タリングなどの多くの処理演算の基礎となる。２進数を
加算するさまざまな加算器回路は、実装において、加算
演算の実行速度と、１加算演算を実行するためのハード
ウェア量（集積回路上に要求される面積で測る）との間
のトレードオフを提供する。符号付き絶対値、１の補
数、および２の補数という３種類の２進数表現が利用可
能であるが、２の補数表現を用いた計算が効率的であ
る。加算器は、減数の２の補数を生成して被減数に加算
することによって、減算を実行するために使用可能であ
る。減数の２の補数は、減数を１の補数表現で提供し、
加算器へのキャリーイン入力を用いて１を加算すること
によって、加算器の内部で生成可能である。
【０００３】
【発明が解決しようとする課題】スプリット加算器は、
非スプリットモードでは比較的大きいビット数のオペラ
ンドに作用することが可能であるとともに、スプリット
モードでは比較的小さいビット数のオペランドに複数の
加算器として作用することが可能な加算器である。スプ
リット加算器は、既存のハードウェアを利用して精度と
加算器の数との間のトレードオフを考慮し、追加のハー
ドウェアを必要とせずに計算スループットを増大させる
ために使用される。２つのオペランドの上位ビット部分
が加算器の第１部分で加算され、２つのオペランドの下
位ビット部分が加算器の第２部分で加算されるようなス
プリット加算器は知られている。しかし、公知のスプリ
ット加算器は、２個より多くのオペランドを入力として
受け入れることはできない。
【０００４】
【課題を解決するための手段】本発明によれば、集積回
路は、加算されるべきオペランドの一部を、対応するキ
ャリーイン入力とともに受け取る第１加算器回路を有す
る。第１加算器回路は、和出力およびキャリーアウト出
力を提供する。第２加算器回路は、加算されるべきオペ
ランドの別の部分を、対応するキャリーイン入力ととも
に受け取る。第１加算器回路と第２加算器回路の間のマ
ルチプレクサは、第２加算器回路へのキャリーイン入力
が第１加算器回路へのキャリーイン入力と同一である
か、それとも、第２加算器回路へのキャリーイン入力が
独立であるかを決定する。
【０００５】
【発明の実施の形態】３入力加算器１０の実施例の概略
図を図１に示す。３入力加算器１０は、スプリットモー
ドでは、複数の加算器として動作し、加算器どうしの間
では多重化を行い、スプリットモードにおける各加算器
は２個より多くのオペランド入力を有する。加算器１０
は、マイクロプロセッサ、マイクロコントローラあるい
はディジタル信号プロセッサのような集積回路の一部と
して製造可能である。加算器１０は、複数の多入力加算
器（例えば、スプリット加算器２０およびスプリット加
算器３０）からなることが可能である。オペランドＡ、
ＢおよびＣのそれぞれの下位ビットは、入力２２、２４
および２６として、３入力加算器として動作する加算器
２０にそれぞれ提供される。オペランドＡ、ＢおよびＣ
のそれぞれの上位ビットは、入力３２、３４および３６
として、３入力加算器として動作する加算器３０にそれ
ぞれ提供される。
【０００６】加算器２０および３０はそれぞれ、入力さ
れるキャリーイン入力の数と出力するキャリーアウト出
力の数は同数である。通常、キャリーイン入力およびキ
ャリーアウト出力の数は、オペランドの数より１だけ小
さい。オペランドはＩ：２コンプレッサ（図示せず）に
よってＩ個から２個の入力に圧縮することが可能である
（I. Koren, "Computer Arithmetic Algorithms"を参
照）。キャリーイン入力５０および５２は、加算器２０
に提供されるとともに、それぞれマルチプレクサ（ＭＵ
Ｘ）６０および５８への第１入力でもある。３入力加算
器として動作する加算器２０は、キャリーアウト出力５
４および５６を生成し、これらはそれぞれマルチプレク
サ６０および５８への第２入力となる。モード選択信号
６２は、マルチプレクサ６０および５８へのキャリー選
択入力となる。キャリー選択入力は、２つの状態のうち
の１つをとり、マルチプレクサ６０および５８への入力
のいずれをそれぞれの出力７０および６８として選択す
るかを決定する。出力７０および６８は、３入力加算器
３０へのキャリーイン入力となる。
【０００７】３入力加算器として動作する加算器２０
は、入力２２、２４および２６と、キャリーイン入力５
０および５２を受け取る下位ビット加算器である。加算
器２０は、これらの入力の和である多ビット和２８を出
力する。また、加算器２０は、キャリーアウト出力５４
および５６を出力する。
【０００８】加算器３０は、入力３２、３４および３６
と、キャリーイン入力７０および６８を受け取る上位ビ
ット加算器である。３入力加算器として動作する加算器
３０は、これらの入力の和である多ビット和３８を出力
する。また、加算器３０は、キャリーアウト出力７２お
よび７４を出力する。
【０００９】加算器２０および３０は、任意のタイプの
加算器とすることが可能であり、単一の加算器として動
作し、また、スプリット加算モードでは、単一の加算器
として動作するときよりもそれぞれ低精度の２つの独立
の加算器として動作する。単一加算器動作モードでは、
加算されるべき各オペランドの下位ビットは加算器２０
に入力され、加算されるべき各オペランドの上位ビット
は加算器３０に入力される。好ましい実施例では、加算
器２０および３０はそれぞれ、同じビット数のオペラン
ドを加算することが可能であるが、本発明はこの場合に
は限定されない。以下で説明する例では、３個のｎビッ
トオペランドが加算され、各オペランドの半数のビット
（ｎ／２ビット）が各加算器に入力されるが、本発明は
この場合には限定されない。
【００１０】例えば、入力２２は、入力Ａの下位ｎ／２
ビットを表し、入力３２は、入力Ａの上位ｎ／２ビット
を表す。入力２４は、入力Ｂの下位ｎ／２ビットを表
し、入力３４は、入力Ｂの上位ｎ／２ビットを表す。同
様に、入力２６は、入力Ｃの下位ｎ／２ビットを表し、
入力３６は、入力Ｃの上位ｎ／２ビットを表す。
【００１１】単一加算器としての動作では、キャリーイ
ン入力５０および５２は加算器２０に入力される。加算
演算の場合、キャリーイン入力５０および５２は通常０
である。このため、加算器２０からのキャリーアウト出
力５４および５６は、加算器３０へのキャリーイン入力
７０および６８となる。３入力加算器として動作する加
算器２０は、入力２２、２４および２６と、キャリーイ
ン入力５０および５２を受け取る。加算器２０は、和の
下位ｎ／２ビットを表す多ビット和２８と、キャリーア
ウト出力５４および５６とを出力する。加算器２０から
のキャリーアウト出力は、モード選択信号６２の状態に
基づいて、マルチプレクサ６０および５８を通って出力
７０および６８となり、加算器３０へのキャリーイン入
力となる。所望の選択を実行するために２状態を有する
モード選択信号を生成する方法は当業者には周知であ
る。加算器３０は、和の上位ｎ／２ビットを表す和出力
と、キャリーアウト出力７２および７４とを出力する。
それぞれｎビットのｍ個のオペランドが加算されると、
和は［ｎ＋（ｍ−１）］ビットとなりうる。こうして、
加算器２０および３０に入力されるオペランドの和は、
加算器２０からの和出力２８に、加算器３０からの和出
力３８を連結したものによって表される。キャリーアウ
ト出力７２および７４は、和の最上位ビットを計算する
ために使用される。
【００１２】上の例を続けると、加算器１０がスプリッ
ト加算器演算動作の場合、加算器２０は、３個のオペラ
ンドを加算することが可能であり、加算器３０もまた、
独立の３個のオペランドを加算することが可能である。
ただし、スプリット加算器動作におけるオペランドの総
ビット数は、単一加算器として動作する加算器１０によ
って加算されるオペランドの総ビット数に等しい。例え
ば、スプリット加算器モードでは、加算器２０および３
０がそれぞれ独立に動作することにより加算の数は倍に
なるが、演算精度は、加算器２０および３０を単一の加
算器として動作させるときの半分になる。
【００１３】スプリット加算器動作では、オペランド入
力２２、２４および２６と、キャリーイン入力５０およ
び５２は加算器２０に入力される。加算器２０は、オペ
ランド２２、２４および２６と、キャリーイン入力５０
および５２の和である多ビット和２８を出力する。ま
た、加算器２０は、システムの他の部分で使用されるキ
ャリーアウト出力５４および５６を出力する。キャリー
アウト出力５４および５６は、オーバーフローが生じた
かどうかを判定するため、および、和の最上位ビットを
決定するために使用される。モード選択信号６２は、入
力６４および６６をマルチプレクサ６０および５８から
の出力として選択するための２つの状態のうちの１つを
有するように生成される。所望の選択を実行するために
２状態を有するモード選択信号を生成する方法は当業者
には周知である。このようにして、入力６４および６６
は、加算器３０へのキャリーイン入力７０および６８と
なる。オペランド入力３２、３４および３６と、キャリ
ーイン入力７０および６８は、加算器３０で加算され、
オペランド入力とキャリーイン入力の和である多ビット
和３８となる。また、加算器３０は、システムの他の部
分で使用されるキャリーアウト出力７２および７４を出
力する。キャリーアウト出力７２および７４は、オーバ
ーフローが生じたかどうかを判定するため、および、和
の最上位ビットを決定するために使用される。
【００１４】代替実施例の加算器２１０の概略図を図２
に示す。加算器２１０では、マルチプレクサ２７６およ
び２７８がそれぞれ、キャリーイン入力２５０とマルチ
プレクサ２６０の間、および、キャリーイン入力２５２
とマルチプレクサ２５８の間に設けられる。マルチプレ
クサ２７６および２７８からの出力としてキャリーイン
入力２８２および２８４を選択する選択信号２８０によ
って、マルチプレクサ２７６および２７８により、キャ
リーイン入力２８２および２８４は、キャリーイン入力
２５０および２５２とは独立に、３入力加算器として動
作する加算器２３０に入力される。所望のキャリーイン
選択を実行するために２状態を有するモード選択信号を
生成する方法は当業者には周知である。さらに、マルチ
プレクサ２６０および２５８は、キャリー選択入力２６
２により、マルチプレクサ２７６および２７８からの出
力２６４および２６６を、３入力加算器として動作する
加算器２３０へのキャリーイン入力２７０および２６８
として選択する。
【００１５】もう１つの代替実施例の加算器３１０の概
略図を図３に示す。加算器３１０は、３個の加算器に分
割（スプリット）可能である。これらの加算器は、各オ
ペランドにおいて同じビット数を有する必要はない。加
算器３２０、３３０および３４０は、図１および上記で
説明した加算器２０および３０と同様である。加算器３
２０は、３個の多ビット入力３２２、３２４および３２
６と、キャリーイン入力３５０および３５２とを受け取
る。加算器３２０は、これらの入力を加算して、和出力
３２８およびキャリーアウト出力３５４および３５６を
出力する。キャリーアウト出力３５４および３５６は、
マルチプレクサ３６０および３５８により、選択入力３
６２が単一加算器モードに対応する第１状態にあるとき
にはキャリーイン入力３６８および３７０となり、選択
入力３６２がスプリット加算器モードに対応する第２状
態にあるときには、キャリーイン入力３５０および３５
２がキャリーイン入力３６８および３７０として選択さ
れる。
【００１６】３入力加算器として動作する加算器３３０
は、３個の多ビット入力３３２、３３４および３３６
と、キャリーイン入力３６８および３７０とを受け取
る。加算器３３０は、これらの入力を加算して、和出力
３３８およびキャリーアウト出力３７２および３７４を
出力する。３入力加算器３３０からのキャリーアウト出
力３７２および３７４は、マルチプレクサ３７６および
３７８により、選択入力３８０が単一加算器モードに対
応する第１状態にあるときにはキャリーイン入力３８６
および３８８となり、選択入力３８０がスプリット加算
器モードに対応する第２状態にあるときには、キャリー
イン入力３８２および３８４がキャリーイン入力３８６
および３８８としてそれぞれ選択される。
【００１７】３入力加算器として動作する加算器３４０
は、３個の多ビット入力３４２、３４４および３４６
と、キャリーイン入力３８６および３８８とを受け取
る。加算器３４０は、これらの入力を加算して、和出力
３４８およびキャリーアウト出力３９０および３９２を
出力する。キャリーアウト出力３７２および３７４は、
マルチプレクサ３７６および３７８により、選択入力３
８０が単一加算器モードに対応する第１状態にあるとき
にはキャリーイン入力３８６および３８８となり、選択
入力３８０が第２状態にあるときには、キャリーイン入
力３８２および３８４が、加算器３２０および３３０へ
のキャリーイン入力とは独立に、３入力加算器３４０へ
のキャリーイン入力３８６および３８８として選択され
る。選択入力３６２および３８０は、同じ信号がそれぞ
れに入力されるように動作することも、異なる信号がそ
れぞれに入力されるように動作することも可能である。
所望の選択を実行するために２状態を有する１つ以上の
モード選択信号を生成する方法は当業者には周知であ
る。
【００１８】このようにして、単一モード動作では、加
算器３１０は、加算器３２０からのキャリーアウト出力
が加算器３３０にキャリーイン入力として入力され、加
算器３３０からのキャリーアウト出力が加算器３４０に
キャリーイン入力として入力される単一の加算器として
動作する加算器３２０、３３０および３４０を含む。加
算器３２０、３３０および３４０に入力されるオペラン
ドおよびキャリーイン入力の和は、加算器３２０からの
和出力３２８に、加算器３３０からの和出力３３８を連
結し、さらに、加算器３４０からの和出力３４８を連結
したものによって表される。加算器３４０からのキャリ
ーアウト出力３９０および３９２は、和における最上位
ビットを計算するために使用される。
【００１９】以上、本発明のさまざまな実施例につい
て、複数の入力を加算して和出力を生成する場合に関し
て説明したが、本発明はこの場合に限定されない。本明
細書の記載に基づいて、当業者であれば、１つまたは複
数のオペランドから１つまたは複数のオペランドを減算
することも可能である。これは、例えば、減算されるべ
きオペランドを１の補数形式で加算器に入力し、対応す
るキャリーイン入力を論理ハイにセットすることによっ
て行われる。本発明のさまざまな実施例は、単一加算器
モードでは、減算されるべき１つまたは複数のオペラン
ドに対応する上位ビット加算器へのキャリーイン入力を
論理ハイにセットすることになる。スプリット加算器動
作モードでは、適当な多重化により、任意のオペランド
を他のオペランドから減算することが可能である。上位
ビット加算器へのキャリーイン入力は、オペランドの加
算のみが行われるときには不要である。
【００２０】
【発明の効果】以上述べたごとく、本発明によれば、２
個より多くのオペランドを入力として受け入れることが
可能な加算器が実現される。
【図面の簡単な説明】
【図１】本発明による加算器の実施例の概略図である。
【図２】スプリット演算の各段階ごとに別個のキャリー
イン入力を有する、本発明による加算器の代替実施例の
概略図である。
【図３】スプリットモードでの２個より多くの加算器を
例示する、本発明による加算器のもう１つの代替実施例
の概略図である。
【符号の説明】
１０ ３入力加算器 ２０ スプリット加算器 ２２ 入力 ２４ 入力 ２６ 入力 ２８ 多ビット和 ３０ スプリット加算器 ３２ 入力 ３４ 入力 ３６ 入力 ３８ 多ビット和 ５０ キャリーイン入力 ５２ キャリーイン入力 ５４ キャリーアウト出力 ５６ キャリーアウト出力 ５８ マルチプレクサ ６０ マルチプレクサ ６２ モード選択信号 ６４ 入力 ６６ 入力 ６８ 出力 ７０ 出力 ７２ キャリーアウト出力 ７４ キャリーアウト出力 ２１０ 加算器 ２３０ 加算器 ２５０ キャリーイン入力 ２５２ キャリーイン入力 ２５８ マルチプレクサ ２６０ マルチプレクサ ２６２ キャリー選択入力 ２６４ 出力 ２６６ 出力 ２６８ キャリーイン入力 ２７０ キャリーイン入力 ２７６ マルチプレクサ ２７８ マルチプレクサ ２８０ 選択信号 ２８２ キャリーイン入力 ２８４ キャリーイン入力 ３１０ 加算器 ３２０ 加算器 ３２２ 多ビット入力 ３２４ 多ビット入力 ３２６ 多ビット入力 ３２８ 和出力 ３３０ 加算器 ３３２ 多ビット入力 ３３４ 多ビット入力 ３３６ 多ビット入力 ３３８ 和出力 ３４０ 加算器 ３４２ 多ビット入力 ３４４ 多ビット入力 ３４６ 多ビット入力 ３４８ 和出力 ３５０ キャリーイン入力 ３５２ キャリーイン入力 ３５４ キャリーアウト出力 ３５６ キャリーアウト出力 ３５８ マルチプレクサ ３６０ マルチプレクサ ３６２ 選択入力 ３６８ キャリーイン入力 ３７０ キャリーイン入力 ３７２ キャリーアウト出力 ３７４ キャリーアウト出力 ３７６ マルチプレクサ ３７８ マルチプレクサ ３８０ 選択入力 ３８２ キャリーイン入力 ３８４ キャリーイン入力 ３８６ キャリーイン入力 ３８８ キャリーイン入力 ３９０ キャリーアウト出力 ３９２ キャリーアウト出力
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 エドワード クレイトン モルガン アメリカ合衆国、18062、ペンシルバニア、 マクンジー、エス チャーチ ストリート 39

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ｋを３以上の整数として、ｋ個のオペラ
    ンド（２２，２４，２６）と、ｋ−１個のキャリーイン
    入力とを受け取り、ｋ個のオペランドとｋ−１個のキャ
    リーイン入力との和（２８）と、ｋ−１個のキャリーア
    ウト出力（５４，５６）とを出力する第１加算器回路
    （２０）と、 それぞれ、前記第１加算器回路へのｋ−１個のキャリー
    イン入力（５０，５２）のうちの１つを受け取る第１入
    力と、前記第１加算器回路からのｋ−１個のキャリーア
    ウト出力のうちの１つを受け取る第２入力と、第１入力
    および第２入力のうちの一方を出力として選択するため
    の選択入力（６２）とを有するｋ−１個のマルチプレク
    サ（５８，６０）と、 ｍを３以上の整数として、ｍ個のオペランド（３２，３
    ４，３６）と、ｍ−１個のキャリーイン入力（６８，７
    ０）とを受け取り、ｍ個のオペランドとｍ−１個のキャ
    リーイン入力との和（３８）を出力する第２加算器回路
    （３０）とを有する加算器（１０）において、 前記選択入力が第１状態のとき、前記第１加算器回路か
    らのキャリーアウト出力が前記第２加算器回路にキャリ
    ーイン入力として入力されて前記第１加算器回路および
    前記第２加算器回路は単一の加算器として動作し、前記
    選択入力が第２状態のとき、前記第１加算器回路および
    前記第２加算器回路は独立の加算器としてスプリットモ
    ードで動作することを特徴とする加算器。
  2. 【請求項２】 前記第１加算器回路（２０）への入力の
    数ｋは、前記第２加算器回路（３０）への入力の数ｍと
    等しいことを特徴とする請求項１に記載の加算器。
  3. 【請求項３】 前記オペランドは多ビットオペランドで
    あり、多ビット和が出力されることを特徴とする請求項
    １に記載の加算器。
  4. 【請求項４】 前記第１加算器回路（２０）に入力され
    るオペランド（２２，２４，２６）のビット数は、前記
    第２加算器回路（３０）に入力されるオペランド（３
    ２，３４，３６）のビット数と等しいことを特徴とする
    請求項３に記載の加算器。
  5. 【請求項５】 前記加算器は、さらに、ｋ−１個の追加
    マルチプレクサ（２７６，２７８）を有し、 各追加マルチプレクサは、ｋ−１個のキャリーイン入力
    （２５０，２５２）のうちの１つを受け取る第１入力
    と、別のキャリーイン入力（２８２，２８４）を受け取
    る第２入力と、第１入力および第２入力のうちの一方を
    出力として選択するための選択入力（２８０）とを有
    し、 前記ｋ−１個の追加マルチプレクサの出力（２６４，２
    ６６）は、前記ｋ−１個のマルチプレクサ（２６０，２
    ５８）への第２入力であることを特徴とする請求項１に
    記載の加算器。
  6. 【請求項６】 前記第２加算器回路（３０）は、ｍ−１
    個のキャリーアウト出力（３７２，３７４）をさらに有
    することを特徴とする請求項１に記載の加算器。
  7. 【請求項７】 ｋを３以上の整数として、ｋ個のオペラ
    ンド（３２２，３２４，３２６）と、ｋ−１個のキャリ
    ーイン入力（３５０，３５２）とを受け取り、ｋ個のオ
    ペランドとｋ−１個のキャリーイン入力との和（３２
    ８）と、ｋ−１個のキャリーアウト出力（３５４，３５
    ６）とを出力する第１加算器回路（３２０）と、 それぞれ、前記第１加算器回路へのｋ−１個のキャリー
    イン入力のうちの１つ（３６４，３６６）を受け取る第
    １マルチプレクサ第１入力と、前記第１加算器回路から
    のｋ−１個のキャリーアウト出力のうちの１つを受け取
    る第１マルチプレクサ第２入力と、第１マルチプレクサ
    第１入力および第１マルチプレクサ第２入力のうちの一
    方を第１マルチプレクサ出力（３６８，３７０）として
    選択するための第１選択入力（３６２）とを有するｋ−
    １個の第１マルチプレクサ（３５８，３６０）と、 ｍを３以上の整数として、ｍ個のオペランド（３３２，
    ３３４，３３６）と、ｍ−１個のキャリーイン入力（３
    ６８，３７０）とを受け取り、ｍ個のオペランドとｍ−
    １個のキャリーイン入力との和（３３８）と、ｍ−１個
    のキャリーアウト出力（３７２，３７４）とを出力する
    第２加算器回路（３３０）と、 それぞれ、前記第２加算器回路からのｍ−１個のキャリ
    ーアウト出力のうちの１つ（３７２，３７４）を受け取
    る第２マルチプレクサ第１入力と、追加キャリーイン入
    力（３８２，３８４）を受け取る第２マルチプレクサ第
    ２入力と、第２マルチプレクサ第１入力および第２マル
    チプレクサ第２入力のうちの一方を第２マルチプレクサ
    出力（３８６，３８８）として選択するための第２選択
    入力（３８０）とを有するｍ−１個の第１マルチプレク
    サ（３７６，３７８）と、 ｎを３以上の整数として、ｎ個のオペランド（３４２，
    ３４４，３４６）と、ｎ−１個のキャリーイン入力（３
    ８６，３８８）とを受け取り、ｎ個のオペランドとｎ−
    １個のキャリーイン入力との和（３４８）を出力する第
    ３加算器回路（３４０）とを有することを特徴とする加
    算器。
  8. 【請求項８】 ｋを３以上の整数として、ｋ個のオペラ
    ンドと、ｋ−１個のキャリーイン入力とを受け取り、ｋ
    個のオペランドとｋ−１個のキャリーイン入力との和
    と、ｋ−１個のキャリーアウト出力とを出力する第１加
    算器回路と、 それぞれ、前記第１加算器回路へのｋ−１個のキャリー
    イン入力のうちの１つを受け取る第１入力と、前記第１
    加算器回路からのｋ−１個のキャリーアウト出力のうち
    の１つを受け取る第２入力と、第１入力および第２入力
    のうちの一方を出力として選択するための選択入力とを
    有するｋ−１個のマルチプレクサと、 ｍを３以上の整数として、ｍ個のオペランドと、ｍ−１
    個のキャリーイン入力とを受け取り、ｍ個のオペランド
    とｍ−１個のキャリーイン入力との和を出力する第２加
    算器回路とを有する加算器を含む集積回路において、 前記選択入力が第１状態のとき、前記第１加算器回路か
    らのキャリーアウト出力が前記第２加算器回路にキャリ
    ーイン入力として入力されて前記第１加算器回路および
    前記第２加算器回路は単一の加算器として動作し、前記
    選択入力が第２状態のとき、前記第１加算器回路および
    前記第２加算器回路は独立の加算器としてスプリットモ
    ードで動作することを特徴とする集積回路。
  9. 【請求項９】 前記第１加算器回路への入力の数ｋは、
    前記第２加算器回路への入力の数ｍと等しいことを特徴
    とする請求項８に記載の集積回路。
  10. 【請求項１０】 前記第１加算器回路に入力されるオペ
    ランドのビット数は、前記第２加算器回路に入力される
    オペランドのビット数と等しいことを特徴とする請求項
    ８に記載の集積回路。
  11. 【請求項１１】 前記加算器は、さらに、ｋ−１個の追
    加マルチプレクサを有し、 各追加マルチプレクサは、ｋ−１個のキャリーイン入力
    のうちの１つを受け取る第１入力と、別のキャリーイン
    入力を受け取る第２入力と、第１入力および第２入力の
    うちの一方を出力として選択するための選択入力とを有
    し、 前記ｋ−１個の追加マルチプレクサの出力は、前記ｋ−
    １個のマルチプレクサへの第２入力であることを特徴と
    する請求項８に記載の集積回路。
  12. 【請求項１２】 前記第２加算器回路は、ｍ−１個のキ
    ャリーアウト出力をさらに有することを特徴とする請求
    項８に記載の集積回路。
  13. 【請求項１３】 ディジタル信号プロセッサであること
    を特徴とする請求項８に記載の集積回路。
  14. 【請求項１４】 マイクロコントローラであることを特
    徴とする請求項８に記載の集積回路。
  15. 【請求項１５】 マイクロプロセッサであることを特徴
    とする請求項８に記載の集積回路。
  16. 【請求項１６】 ｋを３以上の整数として、ｋ個のオペ
    ランド（３２２，３２４，３２６）と、ｋ−１個のキャ
    リーイン入力（３５０，３５２）とを受け取り、ｋ個の
    オペランドとｋ−１個のキャリーイン入力との和（３２
    ８）と、ｋ−１個のキャリーアウト出力（３５４，３５
    ６）とを出力する第１加算器回路（３２０）と、 それぞれ、前記第１加算器回路へのｋ−１個のキャリー
    イン入力のうちの１つ（３６４，３６６）を受け取る第
    １マルチプレクサ第１入力と、前記第１加算器回路から
    のｋ−１個のキャリーアウト出力のうちの１つを受け取
    る第１マルチプレクサ第２入力と、第１マルチプレクサ
    第１入力および第１マルチプレクサ第２入力のうちの一
    方を第１マルチプレクサ出力（３６８，３７０）として
    選択するための第１選択入力（３６２）とを有するｋ−
    １個の第１マルチプレクサ（３５８，３６０）と、 ｍを３以上の整数として、ｍ個のオペランド（３３２，
    ３３４，３３６）と、ｍ−１個のキャリーイン入力（３
    ６８，３７０）とを受け取り、ｍ個のオペランドとｍ−
    １個のキャリーイン入力との和（３３８）と、ｍ−１個
    のキャリーアウト出力（３７２，３７４）とを出力する
    第２加算器回路（３３０）と、 それぞれ、前記第２加算器回路からのｍ−１個のキャリ
    ーアウト出力のうちの１つ（３７２，３７４）を受け取
    る第２マルチプレクサ第１入力と、追加キャリーイン入
    力（３８２，３８４）を受け取る第２マルチプレクサ第
    ２入力と、第２マルチプレクサ第１入力および第２マル
    チプレクサ第２入力のうちの一方を第２マルチプレクサ
    出力（３８６，３８８）として選択するための第２選択
    入力（３８０）とを有するｍ−１個の第１マルチプレク
    サ（３７６，３７８）と、 ｎを３以上の整数として、ｎ個のオペランド（３４２，
    ３４４，３４６）と、ｎ−１個のキャリーイン入力（３
    ８６，３８８）とを受け取り、ｎ個のオペランドとｎ−
    １個のキャリーイン入力との和（３４８）を出力する第
    ３加算器回路（３４０）とを有する加算器を含むことを
    特徴とする集積回路。
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