KR20010014902A - 3입력 분할 가산기 - Google Patents

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KR20010014902A
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Abstract

집적 회로는 대응하는 캐리-인 입력들(carry-in inputs)(50, 52, 250, 252 또는 350, 352)과 함께 합산될 피연산자들의 부분을 수신하는 제1 가산기 회로(20, 220 또는 320)를 갖는 가산기(10, 210 또는 310)를 포함한다. 제1 가산기 회로는 합산 출력(28, 228 또는 328) 및 캐리-아웃 출력들(54, 56 ; 254; 또는 354, 356)을 제공한다. 제2 가산기 회로(30, 230 또는 330)는 대응하는 캐리-인 입력들(68, 70, 268, 270 또는 368, 370)과 함께 합산될 피연산자들의 또다른 부분을 수신한다. 제1 및 제2 가산기 회로들간의 멀티플렉서들(276, 278)은 제2 가산기 회로로의 캐리-인 입력들이 제1 가산기 회로로의 캐리-인 입력들과 동일한지 또는 제2 가산기 회로로의 캐리-인 입력들이 독립적인지를 결정한다.

Description

3입력 분할 가산기{THREE INPUT SPLIT-ADDER}
발명의 분야
본 발명은 가산기들에 관한 것이며, 특히 분할 가산 동작이 계산 처리능력을 증가시키기 위하여 활용될 수 있는 가산기들에 관한 것이다.
발명의 배경
가산은 카운팅, 감산, 승산 및 필터링을 포함하는 많은 프로세싱 연산들을 기초를 형성한다. 2진수들을 가산하는 각종 다양한 가산기 회로들은 가산 동작을 완료하는 속도 및 가산 동작을 완료하기 위하여 집적 회로상에 요구되는 에리어에 의해 측정되는 바와같은 하드웨어 양 간의 트레이드 오프(trade-off)를 수행 (implementation)에 제공한다. 3개의 2진수 표현들, 즉 부호 크기, 1의 보수 및 2의 보수가 활용되지만, 계산에 있어서 2의 보수 표현을 사용하는 것이 보다 효율적이다. 가산기들은 감수(subtrahend)의 2의 보수를 생성시키고 피감수를 가산함으로써 감산을 이루기 위하여 사용될 수 있다. 감수의 2의 보수는 1의 보수 표현에서 감수를 제공하고 캐리-인 입력을 사용하는 1을 가산기에 가산함으로써 가산기 내부에서 생성된다.
분할 가산기는 상대적으로 많은 수의 비트들을 갖는 피연산자들에 대한 비분할 모드에서 동작할 수 있고 분할 모드에서 상대적으로 적은수의 비트들을 갖는 피연산자들에 대해 하나보다 많은 가산기로서 동작할 수 있는 가산기이다. 분할 가산기들은 가산기들의 수 및 정확도간의 트레이드 오프가 행해질 수 있는 기존의 하드웨어를 이용하여 부가적인 하드웨어를 필요로함이 없이 부가적인 계산 처리량을 얻기위하여 사용된다. 두 개의 피연산자들의 최상위 유효 비트가 가산기의 제1 부분에서 가산되고 두 개의 피연산자들의 최하위 유효 비트 부분들이 가산기의 제2 부분에서 가산되는 분할 가산기들은 공지되어 있다. 그러나, 공지된 분할 가산기들은 입력들로서 2개보다 많은 피연산자들을 수용할 수 없다.
도1은 본 발명을 따른 가산기의 실시예를 도시한 개요도.
도2는 분할 동작의 각 스테이지를 위한 각각의 캐리-인 입력들을 갖는 본 발명을 따른 가산기의 또다른 실시예를 도시한 개요도.
도3은 분할 모드에서 두 개보다 많은 가산기들을 도시하는 본 발명을 따른 또다른 실시에의 가산기를 도시한 개요도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 20, 30 : 가산기
58, 60 : 멀티플렉서
발명의 요약
본 발명을 따르면, 집적 회로는 대응하는 캐리-인 입력들과 함께 합산될 피연산자들의 부분을 수신하는 제1 가산기 회로를 갖는 가산기를 포함한다. 제2 가산기 회로는 대응하는 캐리-인 입력들과 함께 합산될 피연산자들의 또다른 부분들을 수신한다. 제1 및 제2 가산기 회로들간의 멀티플렉서들은 제2 가산기 회로로의 캐리-인 입력들이 제1 가산기 회로로의 캐리-인 입력들과 동일한지 또는 제2 가산기 회로로의 캐리-인 입력들이 독립적인지를 결정한다.
상세한 설명
분할 모드 동작에서 가산기들 각각이 두 개 보다 많은 피연산자 입력들을 갖는 가산기들간을 멀티플렉싱 하면서 하나보다 많은 가산기로서 분할 모드 동작에서 동작될 수 있는 3개의 입력 가산기(10)의 실시예의 개요도가 도1에 도시되어 있다. 가산기(10)는 마이크로프로세서, 마이크로컨트롤러 또는 디지털 신호 처리기와 같은 집적 회로의 부분으로서 제조될 수 있다. 가산기(10)는 하나보다 많은 다수의 입력 가산기, 예를들어 분할 가산기(20) 및 분할 가산기(30)를 구비할 수 있다. 각 피연산자들 A, B 및 C각각의 최하위 유효 비트들은 3개의 입력 가산기로서 동작하는 가산기(20)에 각각 입력들(22, 24 및 26)로서 제공된다.
각 가산기(20 및 30)는 캐리-아웃 출력들을 제공하는 것만큼 많은 캐리-인 입력들을 수신한다. 전형적으로, 캐리-인 입력들 및 캐리-아웃 출력들의 수는 피연산자들의 수보다 적은 수이다. 피연산자들은 도시되지 않은 I :2 컴프레서(compressor)에 의해 I에서 2개의 입력들까지 압축될 수 있는데, 본원에 참조되어 있는 I.Koren의 컴퓨터 연산 알고리즘을 참조하라. 캐리-인 입력들(50 및 52)은 가산기(20)에 제공되는데 또한 제1 입력들로서 각각의 멀티플렉서들(60 및 58)에 제공된다. 3개의 입력 가산기로서 동작하는 가산기(20)는 제2 입력들을 멀티플렉서들(60 및 58) 각각에 제공하는 캐리-아웃 출력들(54 및 56)을 발생시킨다. 모드 선택 신호(62)는 캐리 선택 입력을 멀티플렉서들(60 및 58)에 제공한다. 캐리 선택 입력은 두 개의 상태들중 하나의 상태를 취하여 멀티플렉서(60 및 58)로의 입력들중 어느것이 자신의 각각의 출력들(70 및 68)로서 선택되는지를 결정한다. 출력들(70 및 68)은 캐리-인 입력들을 3개의 입력 가산기(30)에 제공한다.
3개의 입력 가산기로서 동작하는 가산기(20)는 입력들)22, 24 및 26)뿐만아니라 캐리-인 입력들(50 및 52)을 수신하는 보다 낮은 비트 가산기이다. 가산기(20)는 다수의 비트합(28)을 입력들의 합인 출력으로서 제공한다. 가산기(20)는 또한 캐리 아웃 출력들(54 및 56)을 제공한다.
가산기(30)는 입력들(32, 34 및 36) 뿐만 아니라 캐리-인 입력들(70 및 68)을 수신하는 보다 높은 비트 가산기이다. 3개의 입력 가산기로서 동작하는 가산기(30)는 다수의 비트합(38)을 입력들의 합인 출력으로서 제공한다. 가산기(30)는 또한 캐리-아웃 출력들(72 및 74)을 제공한다.
가산기들(20 및 30)은 임의 타잎의 가산기 일수 있으며 단일 가산기 또는 두 개의 독립적인 가산기들로서 분할 가산 모드에서 동작될 수 있는데, 이 각각은 단일 가산기로서 동작될 때 보다 정확도가 떨어진다. 단일 가산기 동작 모드에서, 가산될 피연산자들 각각의 보다 낮은 차수의 비트들은 가산기(20)에 제공되고 가산될 피연산자들 각각의 보다 높은 차수의 비트들은 가산기(30)에 제공된다. 본 실시예에서, 가산기(20 및 30)각각은 본 발명이 이에 국한되지 않지만 동일한 비트들의 수를 갖는 피연산자들을 가산할 수 있다. 본 발명이 이에만 국한되지는 않지만,
3개의 n-비트 피연산자들이 가산되는 일예가 설명될 것인데, 각 피연산자의 비트들(n/2 비트들)의 절반은 각 가산기에 제공된다.
예를들어, 입력(22)은 입력 A의 저차 n/2 비트들을 표시할 수 있으며, 입력(32)은 입력 A의 고차 N/2비트들을 표시할 수 있다. 입력(24)은 입력 B의 저차 n/2 비트들을 표시할 수 있으며, 입력(34)은 입력B의 고차 n/2 비트들을 표시한다. 유사하게, 입력(26)은 입력C의 저차 n/2 비트들을 표시할 수 있으며, 입력(36)은 입력C의 고차 n/2 비트들을 표시할 수 있다.
단일 가산기로서 동작시, 캐리-인 입력들(50 및 52)은 가산기(20)에 제공된다. 가산 동작을 위하여, 캐리-인 입력들(50 및 52)은 전형적으로 제로이다. 따라서, 가산기(20)로부터의 캐리-아웃 출력들(54 및 56)은 가산기(30)로의 캐리-인 입력들(70 및 68)이 된다. 3개의 입력 가산기로서 동작하는 가산기(20)는 입력들(22, 24 및 26) 뿐만 아니라 캐리-인 입력들(50 및 52)을 수신한다. 가산기(20)는 이 합에서 보다 낮은 차수의 비트들의 n/2를 표시하는 다수의 비트 합 출력(28) 및 캐리-아웃 출력들(54 및 56)을 출력으로서 제공한다. 가산기(20)로부터의 캐리-아웃 출력들은 모드 선택 신호(62)의 상태를 토대로 멀티플렉서들(60 및 58)을 통해서 가산기(30)로의 캐리-인 입력들인 출력들(70 및 68)로서 제공된다. 당업자는 소망의 선택을 성취하기 위하여 두 개의 상태들을 갖는 모드 선택 신호를 어떻게 발생시키는지를 인지하고 있다. 가산기(30)는 이 합에서 n/2 고차 비트들을 표시하는 합 출력 및 캐리 아웃 출력들(72 및 74)을 제공한다. n-비트들을 각각 갖는 m개의 피연산자들이 가산될 때, 이 합은 [n+(m-1)]비트들 만큼 가질 수 있다. 따라서, 가산기(20 및 30)에 제공된 피연산자들의 합은 가산기(30)로 부터의 합 출력(38)과 연결된 가산기(20)로 부터의 합 출력(28)으로 표시된다. 캐리-아웃 출력들(72 및 74)은 이 합의 최고 차수의 비트를 계산하기 위하여 사용된다.
상기 예인, 분할 가산기 동작에서 동작하는 가산기(10)에 이어서, 가산기(20)는 3개의 피연산자들을 가산할 수 있는데, 이 가산기(30)는 분할 가산기 동작에서 피연산자들이 단일 가산기로서 동작되는 가산기(10)에 의해 가산되는 피연산자들 만큼 많은 비트들의 전체를 가질 수 있을 지라도, 또한 3개의 독립적인 피연산자들을 가산할 수 있다. 예를들어, 분할 가산기 모드에서, 가산 수는 상호 관계없이 동작하는 가산기들(20 및 30)에 의해 2배화될 수 있는데, 단일 가산기로서 가산기들(20 및 30)을 동작시키는 정확도의 1/2가 필요로된다.
분할 가산기 동작에서, 피연산자 입력들(22, 24 및 26) 뿐만아니라 캐리-인 입력들(50 및 52)은 가산기(20)에 제공된다. 가산기(20)는 피연산자(22, 24 및 26)의 합인 다수의 비트 합(28) 뿐만아니라 캐리-인 입력들(50 및 52)을 제공한다. 가산기(20)는 또한 시스템내의 모든 곳에서 사용될 수 있는 캐리-아웃 출력들(54 및 64)을 제공한다. 캐리 아웃 출력들(54 및 56)은 오버플로우가 발생되는지 여부를 결정 및 최고차 합산 비트를 가능한 결정하기 위하여 사용된다. 모드 선택 신호(62)는 멀티플렉서들(60 및 58)로부터의 출력으로서 입력들(64 및 66)을 선택하기 위하여 두 개의 상태들중 하나의 상태를 갖도록 생성된다. 당업자는 소망의 선택을 성취하기 위하여 두가지 상태들을 갖는 모드 선택 신호를 발생시키는 방법을 인지한다. 이 방식으로, 입력들(64 및 66)은 캐리-인 입력들(70 및 68)을 가산기(30)에 제공한다. 피연산자 입력들(32, 34 및 36) 뿐만아니라 캐리-인 입력들(70 및 68)은 가산기(30)에서 결합되어 피연산자 입력들 및 캐리-인 입력들의 합인 다수의 비트 합(38)을 제공한다. 가산기(30)는 또한 시스템의 그밖의 모든곳에서 사용될 수 있는 캐리 아웃 출력들(72 및 74)을 제공한다. 캐리 아웃 출력들(72 및 74)은 오버플로우가 발생되는지 여부를 결정하고 최고차 합산 비트인지를 가능한 결정하기 위하여 사용된다.
또다른 실시예의 가산기(210)는 도2에서 개요도로 도시되어 있다. 가산기(210)에서, 멀티플렉서들(276 및 278) 각각은 캐리-인 입력(250) 및 멀티플렉서(260)간에 뿐만아니라 캐리 입력(252) 및 멀티플렉서(258)간에 제공된다. 멀티플렉서들(276 및 278)은 멀티플렉서(276 및 278)로부터의 출력들로서 캐리-인 입력들(282 및 284)을 선택하는 선택 입력(280)에 의해 캐리-인 입력들(250 및 252)과 관계없이 3개의 입력 가산기로서 동작하는 가산기(230)에 캐리-인 입력들(282 및 284)이 제공되도록 한다. 당업자는 소망의 캐리-인 입력 선택을 성취하기 위하여 두가지 상태들을 갖는 모드 선택 신호를 발생시키는 방법을 인지한다. 게다가, 캐리 선택 입력(262)을 통해서 멀티플렉서들(260 및 258)은 3개의 입력 가산기로서 동작하는 가산기(230)로의 캐리-인 입력들(270 및 268)로서 멀티플렉서들 (276 및 278)로부터의 출력들(264 및 266)을 선택한다.
또다른 실시예의 가산기(310)는 가산기(310)가 3개의 가산기들로 분할될 수 있는 도3의 개요도에 도시되어 있다. 가산기들은 각 피연산자에서 동일한 수의 비트들을 갖을 필요가 없다. 가산기들(320, 330 및 340)은 도1에 도시되고 상술된 가산기들(20 및 30)과 유사하다. 가산기(320)는 3개의 다수의 비트 입력들(322, 324 및 326) 뿐만아니라 캐리-인 입력들(350 및 352)을 수신한다. 가산기(320)는 입력들을 결합하여 합 출력(328) 및 캐리 아웃 출력들(354 및 356)을 발생시킨다. 캐리 아웃 출력들(354 및 356)은 선택 입력(356)이 단일 가산기 모드에 대응하는 제1 상태에 있을 때 멀티플렉서들(360 및 358)에 의해 통과되어 캐리-인 입력들(368 및 370)이 되도록 하고 선택 입력(362)이 분할 가산기 모드에 대응하는 제2 상태에 있을 때 캐리-인 입력들(350 및 352)은 캐리 입력들(368 및 370)으로서 선택된다.
3개의 입력 가산기로서 동작하는 가산기(330)는 3개의 다수의 비트 입력들 (332, 334 및 336) 뿐만아니라 캐리-인 입력들(368 및 370)을 수신한다. 가산기(330)는 입력들을 결합시켜 합 출력(338) 및 캐리 아웃 출력들(372 및 374)을 발생시킨다. 3-입력 가산기(330)로부터의 캐리 아웃 출력들(372 및 374)은 단일 선택 입력(380)이 가산기 모드에 대응하는 제1 상태일 때 멀티플렉서들(376 및 378)에 의해 통과되어 캐리-인 입력들(386 및 388)로 되고 선택 입력(380)이 분할 가산기 모드에 대응하는 제2 상태일 때 캐리 인 입력들(382 및 384)은 캐리 인 입력들(386 및 388) 각각으로서 선택된다.
3-입력 가산기로서 동작하는 가산기(340)는 3개의 다수 비트 입력들(342, 344 및 346) 뿐만아니라 캐리-인 입력들(386 및 388)을 수신한다. 가산기(340)는 이 입력들을 결합하여 합출력(348) 및 캐리 아웃 출력들(390 및 392)을 발생시킨다. 가산기(320 및 330)으로의 캐리 인 입력들에 관계없이, 캐리 아웃 출력들(372 및 374)은 선택 입력(380)이 단일 가산기 모드에 대응하는 제1 상태일 때 멀티플렉서들(376 및 378)에 의해 통과되어 캐리-인 입력들(386 및 388)로 되고 선택 입력(380)이 제2 상태일 때 캐리 인-입력들(382 및 384)은 3입력 가산기(340)로의 캐리-인 입력들(386 및 388)로서 선택된다. 선택 입력들(362 및 380)은 동일한 신호가 각각에 인가되거나 다른 신호들이 각각에 인가될지라도 동작할 수 있다. 당업자는 소망의 선택을 이루기 위한 두가지 상태들을 갖는 하나 또는 그보다 많은 모드 선택 신호들을 발생시키는 방법을 인지하고 있다.
이 방식으로, 단일 모드 동작에서 가산기(310)는 단일 가산기로서 동작하는 가산기들(320, 330 및 340)을 포함하는데, 가산기(320)로부터의 캐리 아웃 출력들은 캐리-인 입력들로서 가산기(330)에 제공되며, 가산기(330)로부터의 캐리-아웃 출력들은 캐리-인 입력들로서 가산기(340)에 제공된다. 피연산자들 및 가산기들(320, 330 및 340)에 제공되는 캐리-인 입력들의 합은 가산기(34)로부터의 합 출력(348)과 연결되는 가산기(330)로부터의 합 출력과 연결되는 가산기(320)로부터의 합 출력(328)으로 표시된다. 가산기(340)로부터의 캐리-아웃 출력들(390 및 392)은 합산에서 최고차 비트를 계산하도록 사용된다.
각종 실시예들의 본 발명이 합 출력을 형성하기 위하여 다수의 입력들을 가산하는 것으로서 서술되었지만, 본 발명은 이에만 국한되는 것이 아니다. 이 서술을 토대로, 당업자는 피연산자들 또는 피연산자로부터 하나 또는 그보다 많은 피연산자들을 감산할 수 있다. 이것은 예를들어 1의 보수 형태로 가산기에 감사될 피연산자들을 제공하고 대응하는 캐리-인 입력이 논리 하이가 되도록 설정함으로써 이루어질 수 있다. 단일 가산기 모드에서 본 발명의 각종 실시예들은 감산될 피연산자 또는 피연산자들에 대응하는 고차 비트 가산기로의 캐리-인 입력을 논리 하이로 설정한다. 분할 가산기 동작 모드에서, 적절한 멀티플렉싱을 통해서, 임의의 피연산자들은 하나 또는 그보다 많은 다른 피연산자들로부터 감산될 수 있다. 고차 비트 가산기로의 캐리-인 입력들은 피연산자들이 가산될때에만 제공될 필요는 없다.

Claims (8)

  1. 가산기(10)에 있어서,
    다수의 k, 피연산자들(22, 24, 26) 및 k-1 캐리 인 입력들(50, 52)을 입력들로서 수신하는 제1 가산기 회로(20)로서, k는 적어도 3개의 정수이며, 상기 제1 가산기 회로는 k 입력들 및 k-1 캐리 인 입력들의 합인 합(28)을 출력들로서 제공하며, 상기 제1 가산기 회로는 k-1 캐리-아웃 출력들(54, 56)을 제공하는, 상기 제1 가산기 회로(20)와,
    제1 입력으로서 상기 제1 가산기 회로로의 k-1 캐리 인 입력들(50,52)중 각각 하나의 입력 및 제2 입력으로서 상기 제1 가산기 회로로부터의 K-1 캐리 아웃 출력들(54 또는 56)중 각각 하나의 출력을 입력들로서 수신하도록 각각 적응되는 k-1 제1 멀티플렉서들(58, 60)로서, 상기 k-1 멀티플렉서들(58,60) 각각은 각각 제1 멀티플렉서 출력으로서 상기 제1 멀티플렉서 입력들중 하나의 입력을 선택하는 각각 제1 선택 입력(62)을 수신하는, 상기 k-1 제1 멀티플렉서들(58, 60)과,
    다수의 m의 피연산자들(32, 34, 36) 및 m-1 캐리 입력들(68,70)을 입력들로서 수신하는 제2 가산기 회로(30)로서, m개는 적어도 3개의 정수이며, 상기 제2 가산기 회로는 m개의 입력들 및 m-1 캐리-인 입력들의 합(38)인 합을 출력들로서 제공하여, 상기 제1 선택 입력이 제1 상태를 취할 때 상기 제1 가산기 회로로부터의 상기 캐리-아웃 출력들은 캐리-인 입력들로서 상기 제2 가산기 회로에 제공되고 상기 제1 가산기 및 상기 제2 가산기 회로는 단일 가산기로서 동작하고 상기 제1 선택 입력이 제2 상태를 취할 때, 상기 제1 가산기 회로 및 제2 가산기 회로들은 분할 모드에서 독립적인 가산기들로서 동작하는, 상기 제2 가산기 회로(30)를 구비하는 것을 특징으로하는 가산기(10).
  2. 제1항에 있어서,
    상기 제1 가산기 회로(20)로의 입력들 k의 수는 상기 제2 가산기 회로(30)로의 입력들 m의 수와 동일한 것을 또한 특징으로하는 가산기.
  3. 제1항에 있어서,
    상기 피연산자들은 다수의 비트 피연산자들이며, 다수의 비트 합인 합을 발생시키는 것을 또한 특징으로하는 가산기.
  4. 제3항에 있어서,
    입력들로서 상기 제1 가산기 회로(20)에 제공되는 피연산자들(22, 24, 26)의 비트들의 수는 상기 제2 가산기 회로(30)에 입력들로서 제공되는 상기 피연산자들(32, 34, 36)의 비트들의 수와 동일한 것을 또한 특징으로하는 가산기.
  5. 제1항에 있어서,
    k-1 제2 멀티플렉서들(276,278)로서, 상기 제2 멀티플렉서들 각각은 상기 k-1 캐리-인 입력들(250 또는 252)중 하나의 입력을 제1 입력으로서 그리고 부가적인 캐리-인 입력을 제2 입력(282 또는 284)으로서 수신하도록
    적응되며, 각각의 제2 멀티플렉서(276, 278)는 또한 각각의 부가적인 멀티플렉서 출력(264, 266)으로서 상기 제2 멀티플렉서 입력들중 하나의 입력을 선택하는 제2 선택 입력(280)을 수신하도록 적응되며, 상기 k-1 제2 멀티플렉서 출력들(264, 266)은 각각의 제2 입력들을 k-1 멀티플렉서들(260, 258)에 제공되는, 상기 k-1 제2 멀티플렉서들(276,278)을 구비하는 것을 특징으로하는 가산기(210).
  6. 제1항에 있어서,
    상기 제2 가산기 회로(30)는 m-1 캐리 아웃 출력들(372, 374)을 또한 제공하는 것을 특징으로하는 가산기.
  7. 제6항에 있어서,
    m-1 제3 멀티플렉서들(376, 378)로서, 상기 m-1 제3 멀티플렉서들 각각은 ,입력들로서, 상기 제2 가산기 회로로부터의 상기 m-1 캐리 출력들중 각각 하나의 출력을 제1 입력으로서 그리고 각각 부가적인 캐리-인 입력(382, 384)을 제2 입력으로서 수신하도록 적응되며, 상기 m-1 제3 멀티플렉서들 각각은 상기 제3 멀티플렉서 입력들중 하나의 입력을 각각의 제3 멀티플렉서 출력(386, 388)으로서 선택하는 각각의 제3 선택 입력(380)을 수신하는, m-1 제3 멀티플렉서들(376,378)과,
    다수의 n개의 피연산자들(342, 344, 346) 및 n-1 캐리-인 입력들(386, 388)을 입력들로서 수신하는 제3 가산기 회로(340)로서, n은 2보다 큰 정수이며, 상기 제3 가산기 회로는 n 다수의 비트 입력들(342, 344, 346) 및 상기 n-1 캐리 -인 입력들(386, 388)의 합인 합을 출력(348)으로서 제공하는 것을 또한 특징으로하는 가산기.
  8. 제1항 내지 제7항중 어느한항에 있어서,
    상기 가산기는 집적 회로로서 제조되는 것을 특징으로하는 가산기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200055647A (ko) * 2018-11-12 2020-05-21 삼성전자주식회사 멀티플라이어 및 이의 동작 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6584485B1 (en) * 2000-04-14 2003-06-24 International Business Machines Corporation 4 to 2 adder
US6748411B1 (en) * 2000-11-20 2004-06-08 Agere Systems Inc. Hierarchical carry-select multiple-input split adder
US7219118B2 (en) * 2001-11-06 2007-05-15 Broadcom Corporation SIMD addition circuit
US7051062B2 (en) * 2002-09-10 2006-05-23 Analog Devices, Inc. Apparatus and method for adding multiple-bit binary-strings
US7149768B2 (en) * 2002-10-15 2006-12-12 Ceva D.S.P. Ltd. 3-input arithmetic logic unit
WO2010019169A1 (en) * 2008-08-15 2010-02-18 Lsi Corporation Rom list-decoding of near codewords
KR102072543B1 (ko) * 2013-01-28 2020-02-03 삼성전자 주식회사 복수 데이터 형식을 지원하는 가산기 및 그 가산기를 이용한 복수 데이터 형식의 가감 연산 지원 방법
CN111857651B (zh) * 2020-06-16 2023-06-16 眸芯科技（上海）有限公司 用多比特加法器并行进行多个少比特加法的方法及应用

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52155027A (en) * 1976-06-18 1977-12-23 Fujitsu Ltd Multi-input adder for single-width data and double-width data
US4707800A (en) * 1985-03-04 1987-11-17 Raytheon Company Adder/substractor for variable length numbers
JPS61239327A (ja) * 1985-04-16 1986-10-24 Nec Corp オ−バフロ−検出方式
JPS61255433A (ja) * 1985-05-07 1986-11-13 Mitsubishi Electric Corp 演算装置
JPH07113886B2 (ja) * 1987-05-11 1995-12-06 株式会社日立製作所 演算回路
US5189636A (en) * 1987-11-16 1993-02-23 Intel Corporation Dual mode combining circuitry
JP2806171B2 (ja) * 1992-08-31 1998-09-30 日本電気株式会社 データ演算装置
US5327369A (en) * 1993-03-31 1994-07-05 Intel Corporation Digital adder and method for adding 64-bit, 16-bit and 8-bit words
DE69428466T2 (de) * 1993-11-23 2002-05-23 Hewlett-Packard Co. (N.D.Ges.D.Staates Delaware), Palo Alto Parallele Datenverarbeitung in einem Einzelprozessor
US5883824A (en) * 1993-11-29 1999-03-16 Hewlett-Packard Company Parallel adding and averaging circuit and method
US5390135A (en) * 1993-11-29 1995-02-14 Hewlett-Packard Parallel shift and add circuit and method
US5493524A (en) * 1993-11-30 1996-02-20 Texas Instruments Incorporated Three input arithmetic logic unit employing carry propagate logic
JP3356613B2 (ja) * 1996-02-14 2002-12-16 日本電気株式会社 加算方法および加算器
US6003125A (en) * 1997-01-24 1999-12-14 Texas Instruments Incorporated High performance adder for multiple parallel add operations

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200055647A (ko) * 2018-11-12 2020-05-21 삼성전자주식회사 멀티플라이어 및 이의 동작 방법

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