JP2000330867A - 直接および仮想アドレス指定を備えたディジタル信号プロセッサー - Google Patents

Abstract

(57)【要約】 【課題】 大量のメモリーへアクセスすることを含め
て、メモリー管理を行うことのできるＤＳＰを提供す
る。 【解決手段】 ＤＳＰ（１０）が、物理アドレスを用い
て内部メモリーにアクセスし、かつそのＤＳＰ（１０）
が外部メモリー（２０）へとマッピングされる大きな仮
想アドレス空間で作動することを可能とする内部ＭＭＵ
（１９）を有する。ＭＭＵ（１９）は、仮想アドレス
と、外部メモリー（２０）と連想される物理アドレスと
の間の変換を行う。ＭＭＵ（１９）には、トランスレー
ション・ルックアサイド・バッファ（２８）および、仮
想アドレスを物理アドレスへと変換するウォーキング・
テーブル・ロジック（３２）が含まれている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、電子回路
に関し、さらに詳しくは、ディジタル信号プロセッサー
に関する。

【０００２】

【従来の技術】ディジタル信号プロセッサー（ｄｉｇｉ
ｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒｓ）（ＤＳ
Ｐｓ）の世界市場は、１９８８年以来、年率３０％を超
える度合いの強い速度で成長している。事実、ＤＳＰの
市場は、１９８０年代および１９９０年代において、マ
イクロプロセッサーがたどってきたものよりも、実際に
は速い軌跡に沿って発展しつつある。部分的には、この
速い軌跡の成長は、ディジタル信号プロセッサーが、マ
イクロプロセッサーよりも広範の多様な最終用途の製
品、すなわち、パーソナルコンピューターのみならず、
電気通信デバイス、大衆消費電子製品（ｃｏｎｓｕｍｅ
ｒ ｅｌｅｃｔｒｏｎｉｃｓ）、オフィス機器、工業制
御装置および自動車部品、にねらいを定めているという
事実によって、駆り立てられている。

【０００３】市場におけるＤＳＰの成功は、大きくは、
驚く程高速に大量の数値計算を行えるという能力による
ものである。ディジタル信号プロセッサーは、汎用のマ
イクロプロセッサーよりもずっと速く（しばしば１０倍
以上速く）、それによってディジタル信号プロセッサー
は、リアルタイムで働くことによって、我々の世界の様
々な地域からの情報処理の要求を取り扱うのに、特に良
好に適するものとなっている。

【０００４】

【発明が解決しようとする課題】ＤＳＰの１つの短所
は、その機能性が、その内部メモリーの量によって制限
されるというものである。半導体製造における改良によ
って、ＤＳＰに載置できるメモリーの量が増大している
一方で、アプリケーションの複雑さのために、インスト
ラクションおよびデータ・メモリーの必要性がなおいっ
そう増大している。

【０００５】将来、ＤＳＰによって実行されるアプリケ
ーションは、より複雑になり、単一のシステムにおける
複数のＤＳＰによる多重処理（ｍｕｌｔｉｐｒｏｃｅｓ
ｓｉｎｇ）を含むものとなりそうである。ＤＳＰは、多
重の並列アプリケーションをサポートするように発展
し、中には特定のＤＳＰプラットフォーム（ｐｌａｔｆ
ｏｒｍ）に特化されずに、インターネットのような大域
ネットワークからロードされるものもあるであろう。こ
れらのＤＳＰプラットフォームは、複数のアプリケーシ
ョンをスケジュールし、かつアプリケーションとオペレ
ーティング・システムの核（ｋｅｒｎｅｌｓ）との間
で、効率的にメモリー・アクセスを共有し保護するよ
う、メモリー管理をサポートするためにＲＴＯＳ（ｒｅ
ａｌ ｔｉｍｅｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）を
必要とするであろう。

【０００６】したがって、大量のメモリーへアクセスす
ることを含めて、メモリー管理を行うことのできるＤＳ
Ｐの必要性が上昇している。

【０００７】

【課題を解決するための手段】本発明においては、外部
メモリーに接続するためのインターフェース、処理コア
（ｐｒｏｃｅｓｓｉｎｇ ｃｏｒｅ）およびそれらイン
ターフェースおよび処理コアに結合されるメモリー管理
ユニット（ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ ｕｎ
ｉｔ）を含むディジタル信号プロセッサーが提供され
る。メモリー管理ユニットは、処理コアから仮想アドレ
スを受け取り、そのアドレスを前記外部メモリーと関連
する物理アドレスに変換（ｔｒａｎｓｌａｔｅ）する。

【０００８】本発明は、従来技術に比べて重大な利点を
提供する。仮想アドレス指定によって、ＤＳＰが、ロー
カル（ｌｏｃａｌ）メモリーおよび他の処理ユニットと
共有することができる外部メモリー上の大きなアドレス
空間で作動することが可能となる。

【０００９】

【発明の実施の形態】本発明は、図１乃至６の図面に関
係して最もよく理解され、様々な図面の同様の素子につ
いて同様の符号が用いられている。

【００１０】図１は、改良されたＤＳＰアーキテクチャ
ーの一般のブロック図を示す。この実施例において、Ｄ
ＳＰ１０には、処理コア１２および、インストラクショ
ン・メモリー（ｉｎｓｔｒｕｃｔｉｏｎ ｍｅｍｏｒ
ｙ）１６（ＲＡＭ／ＲＯＭ１６ａおよび／またはインス
トラクション・キャッシュ（ｉｎｓｔｒｕｃｔｉｏｎｃ
ａｃｈｅ）１６ｂ）と一緒にデータ・メモリー（ｄａｔ
ａ ｍｅｍｏｒｙ）（ＲＡＭ１５ａおよび／またはデー
タ・キャッシュ１５ｂ）の含まれるローカル・メモリー
１４に結合される複数のバス（ｂｕｓｅｓ）１３が含ま
れている。ＭＭＵ（ｍｅｍｏｒｙ ｍａｎａｇｅｍｅｎ
ｔ ｕｎｉｔ：メモリー管理ユニット）１９を含む外部
メモリー・インターフェース１８が、バス１３および外
部物理メモリー２０に結合される。マイクロプロセッサ
ーのような、ＤＳＰ１０を組み込んでいる回路における
その他のデバイスもまた、外部メモリー２０を用いてよ
い。

【００１１】動作において、プロセッサー・コア（ｐｒ
ｏｃｅｓｓｏｒ ｃｏｒｅ）１２はどのような設計のも
のでもありうる。典型的には、ＤＳＰの処理コアは、高
速の乗算器累算器（ｍｕｌｔｉｐｌｉｅｒ ａｃｃｕｍ
ｕｌａｔｏｒ）回路（通常は、「ＭＡＣ」として言及さ
れる）の特徴を有する。ローカル・メモリー１４は、Ｄ
ＳＰの動作で使用されるデータおよびインストラクショ
ンを格納する。例示されている実施例において、処理コ
ア１２は、高速アクセスのために仮想アドレス指定を用
いて、ローカル・メモリー１４に直接アドレスすること
ができる。バス構造は、効率的にプログラムおよびデー
タ情報を検索し、格納するように設計されているが、し
かしながら、異なるバス構造もまた用いることができ
る。代わりに、ローカル・メモリー１４を、ローカル・
メモリーのアドレスのスピードを低減することになるけ
れども、ＭＭＵを介してアドレスすることもできる。

【００１２】外部メモリー・インターフェース１８によ
って、外部メモリー２０にアクセスするための仮想アド
レス指定を用いる能力がＤＳＰ１０に備えられる。ＤＳ
Ｐコア１２は、常に、ＭＭＵ１９を介して外部メモリー
にアクセスする。典型的には、ＤＳＰには、インストラ
クションを検索し、かつオペランド（ｏｐｅｒａｎｄ
ｓ）を検索および格納するために、インストラクション
・サイクルごとに一つ以上のアドレス計算を行うための
一つ以上のアドレス発生ユニット（ａｄｄｒｅｅｓｓ
ｇｅｎｅｒａｔｉｏｎ ｕｎｉｔｓ）（ＡＧＵｓ）が含
まれている。

【００１３】仮想アドレス指定を用いる能力は、ＤＳＰ
の機能性を大きく高めるものである。とりわけ、仮想ア
ドレス指定を用いる能力を有するＤＳＰは、プログラム
およびデータのための大きなメモリー空間へのアクセス
を有している。

【００１４】キャッシュ・メモリー１５ｂおよび１６ｂ
は、外部メモリー２０からデータおよびインストラクシ
ョンを貯蔵（ｃａｃｈｅ）する。当業者には周知である
ように、ディレクト・マップ、双方向セットの連想また
は結合ＲＡＭおよびキャッシュ・ソリューション（ｄｉ
ｒｅｃｔ ｍａｐ，ｔｗｏ−ｗａｙ ｓｅｔ ａｓｓｏ
ｃｉａｔｉｒｅ ｏｒ ａ ｃｏｍｂｉｎｅｄ ＲＡＭ
ａｎｄ ｃａｃｈｅｓｏｌｕｔｉｏｎ）のような、多
くの異なるキャッシュ・アーキテクチャーを用いて、キ
ャッシュ・メモリー１６を実施することもできる。

【００１５】ＤＳＰについての実施例のより詳細な記述
が、図２に示されている。ＤＳＰコア１２、ローカル・
データ・メモリー１５、ローカル・インストラクション
・メモリー１６および外部メモリー・インターフェース
１８に加えて、ＤＳＰには、周辺インターフェース２２
およびテストおよびエミュレーション（ｅｍｕｌａｔｉ
ｏｎ）インターフェース２４が含まれている。外部メモ
リー・インターフェース１８には、内容アドレス可能メ
モリー（ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍ
ｅｍｏｒｙ）（ＣＡＭ）３０およびウォーキング・テー
ブル・ロジック（ｗａｌｋｉｎｇ ｔａｂｌｅ ｌｏｇ
ｉｃ）（ＷＴＬ）３２の含まれるトランスレーション・
ルックアサイド・バッファ（ｔｒａｎｓｌａｔｉｏｎ
ｌｏｏｋａｓｉｄｅ ｂｕｆｆｅｒ）（ＴＬＢ）２８を
備えるＭＭＵ１９が含まれている。外部メモリー・イン
ターフェース１８には、さらにバス・コントローラー３
４および構成レジスター（ｃｏｎｆｉｇｕｒａｔｉｏｎ
ｒｅｇｉｓｔｅｒｓ）３６が含まれている。

【００１６】動作において、ＤＳＰ１０は、４つのイン
ターフェースを介して通信する。外部メモリー・インタ
ーフェースは、ＤＳＰプログラムとデータとの間で（お
よびその他の処理ユニットと）共有される外部メモリー
空間へのバースト（ｂｕｒｓｔ）または単一のアクセス
をする３２ビット（ｂｉｔｓ）（バイト（ｂｙｔｅ））
のアドレス能力を提供する。ＤＳＰ周辺インターフェー
スによって、Ｉ／Ｏ空間における周辺へのアクセスが可
能となる。補助信号インターフェースが、リセット、ク
ロックおよびインターフェース信号を再編成する。テス
トおよびエミュレーション・インターフェースによっ
て、テスト信号およびＪＴＡＧ信号がＤＳＰ１０をテス
トすることが可能となる。

【００１７】外部メモリー・インターフェース１８は、
ＤＳＰ１０と外部メモリー２０との間のデータおよびイ
ンストラクション転送を制御する。外部メモリー・イン
ターフェース１８は、２つの機能、すなわち、（１）外
部メモリー管理、（２）外部アクセスおよびキャッシュ
充填要求（ｃａｃｈｅ ｆｉｌｌ ｒｅｑｕｅｓｔｓ）
のための多重ＤＳＰバス（Ｃ、Ｄ、Ｅ、ＦおよびＰとラ
ベル付けされる）間での優先順位の取り扱い、を行う。

【００１８】図３は、ＤＳＰコア１２からのインストラ
クションのそれぞれのタイプについて異なるバスの使用
を例示する。

【００１９】図４は、仮想プログラムおよびデータ空間
を例示する。図４の例示された実施例において、コア１
２は、Ｐバスを通してアクセスされる、均一な１６Ｍバ
イトの仮想プログラム空間を見る。コア１２は、各バス
がそれ自身のワード・アドレス（２３ビット）を提供す
るＢ、Ｃ、Ｄ、Ｅ、Ｆのバスを通して、１６Ｍバイトの
連続的（ｃｏｎｔｉｇｕｏｕｓ）な仮想データ空間へア
クセスする。追加の下位ビット（ｌｏｗ ｏｒｄｅｒ
ｂｉｔ）によって、１６ビット・ワードにおけるバイト
の選択が可能となる。上位Ｄ／Ｐビットは、ワードが、
プログラムまたはデータと関連しているかどうかを指示
する。ここで、データおよびプログラム・バスは外部メ
モリーに対して多重されている。全てのバス１３は、１
６ビット幅である。デュアル・アクセス・データＲＡＭ
（ローカル・データ・メモリー１５ａ）の１６Ｋワード
（ＫＷｏｒｄｓ）が、アドレス範囲のロー・エンド（ｌ
ｏｗ−ｅｎｄ）でマップされる。プログラム・アドレス
範囲のロー・エンドでマップされたローカル・プログラ
ム・メモリー１６は、外部メモリー２０からの情報（プ
ログラムおよびデータ）を格納するＲＡＭ／ＲＯＭまた
はキャッシュであり得る。

【００２０】例示された実施例において、処理コア１２
は、高速アクセスのため１６Ｍバイトの仮想アドレス空
間内で、ローカル・メモリー１４に直接アドレスする
（すなわち、ＭＭＵ１９を用いることなく）ことができ
る。外部メモリー２０は、外部メモリー・インターフェ
ース１８におけるＭＭＵ１９を介してアクセスされる。

【００２１】明細書全体を通して、特定のＤＳＰを実施
するためのデザインは、変えることができるであろう
が、様々なメモリー、バス容量などについて、特定のア
ーキテクチャーの特性および詳細なサイズが提供されて
いるということに注目すべきである。例えば、コア１２
によって見られる仮想プログラム空間のサイズは、特定
のＤＳＰについて望まれるように、簡単に変えられる設
計事項である。

【００２２】外部メモリー・インターフェース１８は、
３２ビットのインターフェースであり、それは、６タイ
プのアクセス、すなわち、（１）単一１６データ読み取
り（ワード）、単一３２ビット・データ読み取り（長ワ
ード（ｌｏｎｇ ｗｏｒｄ））、（２）データ・バース
ト読み取りｍｘ１６ビット・データ、ｎｘ３２ビット
（長ワード）、（３）ＤＳＰからのデータ書き込み（単
一１６ビット、単一３２ビット）、（４）データ・バー
スト書き込み（ｍｘ１６ビット・データ、ｎｘ３２ビッ
ト）、（５）インストラクション・キャッシュ・ライン
充填（ｉｎｓｔｒｕｃｔｉｏｎ ｃａｃｈｅ ｌｉｎｅ
ｆｉｌｌ）および（６）単一インストラクション取り
出し（ｆｅｔｃｈ）、を生成する。ＤＳＰが、データ・
キャッシュ１５ｂを有するならば、データ・キャッシュ
・ライン充填もまたサポートされる。

【００２３】優先順位構成（ｐｒｉｏｒｉｔｙ ｓｃｈ
ｅｍｅ）は、ＤＳＰソフトウェアの互換性にマッチし、
かつパイプライン（ｐｉｐｅｌｉｎｅ）、メモリー・コ
ヒーレンシー（ｃｏｈｅｒｅｎｃｙ）およびロックアッ
プ（ｌｏｃｋｕｐ）問題を回避するよう定義される。優
先順位リストは、例示される実施例において、最も高い
ものから最も低いものへと、（１）Ｅ要求（ｒｅｑｕｅ
ｓｔｓ）、（２）Ｆ要求、（３）Ｄ要求、（４）Ｃ要求
および（５）キャッシュ充填／インストラクション取り
出し要求である。外部メモリーへの／からのＤＳＰデー
タのフローを向上するために、連続するデータのブロッ
クを、外部メモリー・インターフェースを構成すること
によって、バーストで転送することができる。

【００２４】ＭＭＵ１９は、図５においてより詳細に示
されている。ＭＭＵ１９は、仮想アドレスから物理アド
レスへの変換を行い、および外部メモリー・インターフ
ェースへのアクセスのための許可チェック（ｐｅｒｍｉ
ｓｓｉｏｎｓ ｃｈｅｃｋｓ）を行う。ＭＭＵ１９は、
ＤＳＰ１０と別の処理ユニットとの間で共有される物理
空間を管理するためにオペレーティング・システムが必
要とする柔軟性および機密保持性を提供する。

【００２５】ＭＭＵには、ＴＬＢ２８およびウォーキン
グ・テーブル・ロジック（ｗａｌｋｉｎｇ ｔａｂｌｅ
ｌｏｇｉｃ）３２が含まれている。動作において、Ｍ
ＭＵ１９は、ＤＳＰコア１２から仮想プログラム（イン
ストラクション）アドレス（ＶＰＡｓ）および仮想デー
タ・アドレス（ＶＤＡｓ）を受け取る。仮想アドレス
は、ＴＬＢ２８のＣＡＭ３０によって分析される。仮想
アドレスの上位ビットが、ＣＡＭ３０内に格納されてい
るならば、ＴＬＢ「ヒット（ｈｉｔ）」が生じる。ヒッ
トが発生したＣＡＭ３０におけるアドレスは、ＴＬＢ・
ＲＡＭ４０へアクセスするのに用いられる。ＴＬＢ・Ｒ
ＡＭ４０は、ＣＡＭ３０におけるそれぞれの対応するエ
ントリー（ｅｎｔｒｙ）についての物理ベース・アドレ
ス（上位レベルのビット）を格納する。したがって、仮
想アドレスが、ＣＡＭ３０の位置「２０」に格納されて
いれば、関連する物理アドレスは、ＲＡＭ４０の位置
「２０」から得ることができる。ＲＡＭ４０からの物理
ベース・アドレス・ビットは、続いて、ページ・インデ
ックス・ビット（ｐａｇｅ ｉｎｄｅｘ ｂｉｔｓ）
（ＤＳＰコア１２からの仮想アドレスの低レベル・ビッ
ト）と連結され（ｃｏｎｃａｔｅｎａｔｅｄ）、外部メ
モリー２０へアクセスするための完全な物理アドレスを
生成する。好ましい実施例において、各ＣＡＭエントリ
ーについての比較は、ページ・サイズ・コード（ｐａｇ
ｅ ｓｉｚｅ ｃｏｄｅ）（００＝１Ｍバイト・ペー
ジ、０１＝６４Ｋバイト・ページ、１０＝４Ｋバイト・
ページおよび１１＝１Ｋバイト・ページ）に依存して、
ＤＳＰアドレスの５、９、１３および１５の上位ビット
でなされる。したがって、１Ｍバイト・ページは、５上
位ビットでマッチすることのみ必要であり、６４Ｋバイ
ト・ページは、上位９ビットでマッチすることのみ必要
であるというふうになる。これによって、異なるページ
・サイズが、単一のＣＡＭによって収容されることが可
能となる。当然ながら、図５に示されているもの以外の
ページ・サイズを、異なる実施において用いることがで
きる。

【００２６】ＣＡＭ３０およびＲＡＭ４０は、仮想アド
レスに他の情報を格納することができる。ＲＡＭ４０
は、仮想アドレスのための許可ビット（ＡＰ）を蓄積
し、それは、例えば、位置が読み取り専用であるか、さ
もなくば保護されているかを指定することができる。こ
れらのビットは、外部メモリー２０のある領域へのアク
セスを制御するのに用いることができる。ＤＳＰが、矛
盾した（ｉｎｃｏｎｓｉｓｔｅｎｔ）ＡＰビットでアド
レスにアクセスしようと試みるとき（例えば、ＤＳＰ
が、メモリーの読み取り専用セクションに書き込もうと
試みるならば）、外部メモリー・インターフェース１８
は、割り込みを生成することができ、それは、ＤＳＰエ
ラー取り扱いルーティーンによって処理されてよい。

【００２７】ＤＳＰコア１２からの仮想アドレスが、Ｃ
ＡＭ３０において見出されないならば、ＴＬＢ「ミス
（ｍｉｓｓ）」が生じる。この場合には、ウォーキング
・テーブル・ロジック３２が用いられて、外部メモリー
に位置される表における仮想アドレスと関連した物理ア
ドレスのためのベース・アドレスを見出す。

【００２８】図６において、ＴＬＢミスの場合に、ウォ
ーキング・テーブル・ロジックによって物理アドレスを
引き出すことが示されている。ウォーキング・テーブル
・ロジック方法は、周知の技術であり、図６は、そのプ
ロセスの基本的説明を提供する。ウォーキング・テーブ
ル・ロジック３２のＴＴＢレジスターは、外部メモリー
２０に格納された第一レベルの記述子（ｄｅｓｃｒｉｐ
ｔｏｒ）表の境界を示すアドレスを保持する。処理コア
１２からの仮想アドレスは、いくつかのインデックス・
フィールドであって、その数およびポジションは仮想ア
ドレスと連想するページのタイプに依って変わりうる。
テーブル・ベース・アドレスおよび仮想アドレスからの
インデックス１は、第一レベルの記述子表における位置
を識別するよう連結される。この位置はウォーキング・
テーブル・ロジック３２にベース・アドレスとＰビット
を提供する。このＰビットはウォーキング・テーブル・
ロジックに、ベース・アドレスが仮想アドレスと関連す
る物理メモリー位置を示すか、またはそれが低レベル記
述子表を示すかどうか知らせる。図６の例示において、
その位置は、外部メモリー２０における第二レベルの記
述子表へのベース・アドレスを提供する。

【００２９】このベース・アドレスは、仮想アドレスか
らのインデックス２と連結され、第二レベルの記述子表
内の位置を示す。この位置は、別のベース・アドレスお
よび別のＰビットを提供する。例示において、Ｐビット
は、関連するベース・アドレスが第三レベルの記述子表
における位置を示すことを指示する。このように、ベー
ス・アドレスは、仮想アドレスからのインデックス３と
連結されて、第三レベルの記述子表内の位置を示す。こ
の位置は、ベース・アドレスおよび、そのベース・アド
レスが所望の物理アドレスと関連することを指示する関
連Ｐビットが備えられる。その位置はまた、物理アドレ
スと関連した許可ビットが含まれている。このように、
ベース・アドレスは、仮想アドレスからのページ・イン
デックスと連結して、外部メモリーへアクセスする。

【００３０】例では、所望の物理アドレスのベース・ア
ドレスを識別するのに、３つの記述子表を用いたが、ど
のような数の表を用いることもできるということに注意
すべきである。物理アドレスを決定するのに用いられる
表の数は、その物理アドレスと関連したページ・サイズ
に依存するものであってよい。

【００３１】物理アドレスおよび許可ビットを形成する
のに用いられるベース・アドレスは、ウォーキング・テ
ーブル・ロジック３２のＷＴＴレジスターに格納され
る。ＷＷＴレジスターは、ＡＭ３０を仮想アドレスでロ
ードし、かつ、置き換えアドレス回路４２によって決定
される位置にて、連想ベース・アドレスおよび許可ビッ
トでＲＡＭ４２をロードするのに用いられる。置き換え
アドレス回路４２は、ランダム・アドレスまたは巡回
（ｃｙｃｌｉｃ）アドレスを生成することができる。

【００３２】本発明には、従来技術に比べて大きな利点
が備えられている。仮想アドレス指定によって、ＤＳＰ
が、マイクロプロセッサーまたは第二のＤＳＰのような
どのような処理ユニットとも共有することのできる外部
メモリー上の大きなアドレス空間で作動することが可能
となる。物理アドレス指定を通してアクセスされるロー
カル・メモリーは、システムにおいて他の回路からは孤
立されるメモリーへの高速アクセスを提供する。仮想ア
ドレス指定を通しての外部メモリーへのおよび、物理ア
ドレス指定を通してのローカル・メモリーへの双方のア
クセスを可能とすることによって、より柔軟なＤＳＰが
得られる結果となる。

【００３３】本発明の詳細な説明は、ある代表的な実施
例に向けられているけれども、これらの実施例の様々な
修正ならびに代わりの実施例が、当業者に示唆されるで
あろう。本発明は、特許請求の範囲内のものとなるいか
なる修正や代わりの実施例をも包含するものである。以
上の説明に関して更に以下の項を開示する。 （１）ローカル・メモリーと、外部メモリーに接続する
ためのインターフェースと、前記ローカル・メモリーお
よび前記外部メモリーにアドレスする仮想アドレスを生
成することのできる処理コアと、前記インターフェース
および前記処理コアに結合され、前記処理コアから仮想
アドレスを受け取り、かつ前記アドレスを前記外部メモ
リーと関連する物理アドレスに変換するためのメモリー
管理ユニットとを有するディジタル信号プロセッサー。 （２）前記処理コアが、前記ローカル・メモリーに直接
アドレスする第１項記載のディジタル信号プロセッサ
ー。 （３）前記メモリー管理ユニットが、トランスレーショ
ン・ルックアサイド・バッファからなる第１項記載のデ
ィジタル信号プロセッサー。 （４）前記変換索引緩衝機構には、内容アドレス可能メ
モリーが含まれている第３項記載のディジタル信号プロ
セッサー。 （５）前記メモリー管理ユニットが、さらにウォーキン
グ・テーブル・ロジックを有する第３項記載のディジタ
ル信号プロセッサー。 （６）前記ウォーキング・テーブル・ロジックが、前記
外部メモリーにおける変換表を示すための変換表ベース
・レジスターを有する第５項記載のディジタル信号プロ
セッサー。 （７）前記ウォーキング・テーブル・ロジックが、前記
変換表から引き出されるベース・アドレスを格納するた
めのレジスターを有する第６項記載のディジタル信号プ
ロセッサー。 （８）さらに、前記処理コアに結合されたインストラク
ション・キャッシュ・メモリーを有する第１項記載のデ
ィジタル信号プロセッサー。

【００３４】（９）外部メモリーに接続するためのイン
ターフェースと、処理コアと、前記インターフェースお
よび前記処理コアに結合され、前記処理コアから仮想ア
ドレスを受け取り、かつ前記アドレスを前記外部メモリ
ーと関連する物理アドレスに変換するためのメモリー管
理ユニットとを有するディジタル信号プロセッサー。 （１０）前記メモリー管理ユニットが、トランスレーシ
ョン・ルックアサイド・バッファを有する第９項記載の
ディジタル信号プロセッサー。 （１１）前記メモリー管理ユニットが、さらにウォーキ
ング・テーブル・ロジックを有する第９項記載のディジ
タル信号プロセッサー。 （１２）前記ウォーキング・テーブル・ロジックが、前
記外部メモリーにおける変換表を示すための変換表ベー
ス・レジスターを有する第１１項記載のディジタル信号
プロセッサー。 （１３）さらに、前記処理コアに結合されたローカル・
メモリーを有する第９項記載のディジタル信号プロセッ
サー。 （１４）さらに、前記処理コアに結合されたインストラ
クション・キャッシュ・メモリーを有する第９項記載の
ディジタル信号プロセッサー。 （１５）ディジタル信号プロセッサーにおいてメモリー
・アクセスを行う方法であって、ローカル・メモリーお
よび外部メモリーにアドレスする処理コアにおいて、仮
想アドレスを生成し、メモリー管理ユニットにおいて、
前記外部メモリーと関連した仮想アドレスを受け取り、
かつ前記仮想アドレスを前記外部メモリーと関連した物
理アドレスに変換するステップを有する前記方法。 （１６）さらに、前記ローカル・メモリーにおいて前記
処理コアから直接アドレスを受け取るステップを有する
第１５項記載の方法。 （１７）さらに、トランスレーション・ルックアサイド
・バッファにおいて格納されたアドレスを識別するステ
ップを有する第１５項記載の方法。 （１８）さらに、前記トランスレーション・ルックアサ
イド・バッファにおいて仮想アドレスが格納されていな
いならば、前記外部メモリーに格納された１つ以上の表
を参照することを通して、アドレスを決定するステップ
を有する第１７項記載の方法。

【００３５】（１９）ＤＳＰ（１０）が、物理アドレス
を用いて内部メモリーにアクセスし、かつそのＤＳＰ
（１０）が外部メモリー（２０）へとマッピングされる
大きな仮想アドレス空間で作動することを可能とする内
部ＭＭＵ（１９）を有する。ＭＭＵ（１９）は、仮想ア
ドレスと、外部メモリー（２０）と連想される物理アド
レスとの間の変換を行う。ＭＭＵ（１９）には、トラン
スレーション・ルックアサイド・バッファ（２８）およ
び、仮想アドレスを物理アドレスへと変換するウォーキ
ング・テーブル・ロジック（３２）が含まれている。

【図面の簡単な説明】

本発明およびその利点のより完全な理解のために本明細
書を参照するが、添付する図面が関係しており、それら
については以下の通りである。

【図１】外部メイン・メモリーと結合されるＤＳＰのブ
ロック図である。

【図２】図１のＤＳＰのブロック図である。

【図３】図２のＤＳＰについて異なるバスの使用を示す
表である。

【図４】図２のＤＳＰについてのプログラムおよびデー
タ空間を示す。

【図５】ＭＭＵのブロック図を示す。

【図６】ＭＭＵのセクションについてのウォーキング・
テーブル・ロジックの動作を示す。

【符号の説明】

１０ ＤＳＰ １２ 処理コア １３ バス １４ ローカル・メモリ １５ａ，１５ｂ キャシュ・メモリ １６ インストラクション・メモリ １９ ＭＭＵ ２０ 外部物理メモリ ２８ ＴＬＢ ３０ 内部アドレス可能メモリ（ＣＡＭ） ３２ ウォーキング・テーブル・ロジック ４０ ＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 セルジュ ラッセール フランス国フレジュ、セント ジャン ド カンネ、リュ デュ マルソ− 278 (72)発明者 ドミニク ベノワ ジャック ダンベルノ フランス国ビレヌ−ブ ル−ベ、シェマン デ バッセ ジネスティエ−ル 47、ル リバレ 13

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ローカル・メモリーと、 外部メモリーに接続するためのインターフェースと、 前記ローカル・メモリーおよび前記外部メモリーにアド
   レスする仮想アドレスを生成することのできる処理コア
   と、 前記インターフェースおよび前記処理コアに結合され、
   前記処理コアから仮想アドレスを受け取り、かつ前記ア
   ドレスを前記外部メモリーと関連する物理アドレスに変
   換するためのメモリー管理ユニットとを有するディジタ
   ル信号プロセッサー。