JP2000331805A - 積層型セラミックアレイ - Google Patents
積層型セラミックアレイInfo
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Abstract
(57)【要約】
【課題】 セラミック層の厚みを厚くせずに、静電容量
が小さくかつ安定した積層型セラミックアレイを提供す
ることを目的とする。 【解決手段】 第１の内部電極層３ａと第２の内部電極
層３ｂがセラミック層２を挟んで対向するように交互に
積層して積層体１を形成し、この積層体１を焼成し、積
層体１の第１の内部電極層３ａ及び第２の内部電極層３
ｂの露出した両端面に第１の外部電極４ａを第１の内部
電極層３ａと、第２の外部電極４ｂを第２の内部電極層
３ｂと電気的に接続するように、形成し、第１及び第２
の内部電極層３ａ，３ｂの形状は非対称型であり、一層
のセラミック層２を挟んで複数の第１の内部電極層３ａ
と複数の第２の内部電極層３ｂとがそれぞれ対向する部
分を一ヵ所有する構成である。
が小さくかつ安定した積層型セラミックアレイを提供す
ることを目的とする。 【解決手段】 第１の内部電極層３ａと第２の内部電極
層３ｂがセラミック層２を挟んで対向するように交互に
積層して積層体１を形成し、この積層体１を焼成し、積
層体１の第１の内部電極層３ａ及び第２の内部電極層３
ｂの露出した両端面に第１の外部電極４ａを第１の内部
電極層３ａと、第２の外部電極４ｂを第２の内部電極層
３ｂと電気的に接続するように、形成し、第１及び第２
の内部電極層３ａ，３ｂの形状は非対称型であり、一層
のセラミック層２を挟んで複数の第１の内部電極層３ａ
と複数の第２の内部電極層３ｂとがそれぞれ対向する部
分を一ヵ所有する構成である。
Description
【０００１】
【発明の属する技術分野】本発明は例えば電気回路の過
電圧の保護を目的とする積層型バリスタ等の積層型セラ
ミックアレイに関するものである。
電圧の保護を目的とする積層型バリスタ等の積層型セラ
ミックアレイに関するものである。
【０００２】
【従来の技術】積層型セラミックアレイの一例である積
層型バリスタアレイにおいては、最近の電子機器の超小
型化、省電力化の推進により機器の低電圧化が進むに伴
い、サージだけでなく静電気放電の脅威が高まり、電子
機器の静電気対策が重要課題となってきた。回路の駆動
電圧が小さくなるほど異常電圧による電子機器の誤作動
や、最悪の場合回路部品の破壊が起こりやすいからであ
る。携帯電話やノートパソコンあるいは携帯型情報端末
機器といった電子機器は、外部からの信号を受けるため
の様々なＩＯ端子を持つため、インターフェースケーブ
ルの接続時等の静電気放電が直接内部信号回路にダメー
ジを与える可能性が高いという問題点がある。さらに、
携帯電話の場合ＩＯ端子だけでなくアンテナ部分からの
静電気放電も問題になってきている。
層型バリスタアレイにおいては、最近の電子機器の超小
型化、省電力化の推進により機器の低電圧化が進むに伴
い、サージだけでなく静電気放電の脅威が高まり、電子
機器の静電気対策が重要課題となってきた。回路の駆動
電圧が小さくなるほど異常電圧による電子機器の誤作動
や、最悪の場合回路部品の破壊が起こりやすいからであ
る。携帯電話やノートパソコンあるいは携帯型情報端末
機器といった電子機器は、外部からの信号を受けるため
の様々なＩＯ端子を持つため、インターフェースケーブ
ルの接続時等の静電気放電が直接内部信号回路にダメー
ジを与える可能性が高いという問題点がある。さらに、
携帯電話の場合ＩＯ端子だけでなくアンテナ部分からの
静電気放電も問題になってきている。
【０００３】このような信号回路またはアンテナ回路等
の静電気放電対策用部品は、低電圧駆動回路に対応でき
ることと同時に、その信号ラインへの影響をできる限り
小さくするために静電容量が数ｐＦからせいぜい十数ｐ
Ｆといった小さなものであることが望ましい。
の静電気放電対策用部品は、低電圧駆動回路に対応でき
ることと同時に、その信号ラインへの影響をできる限り
小さくするために静電容量が数ｐＦからせいぜい十数ｐ
Ｆといった小さなものであることが望ましい。
【０００４】図１０は一般的な積層型バリスタの斜視
図、図１１は図１０のＡ−Ｂ断面図、図１２は図１０の
Ｃ−Ｄ断面図、図１３は図１０のＥ−Ｆ断面図、図１４
は図１０のＧ−Ｈ断面図である。
図、図１１は図１０のＡ−Ｂ断面図、図１２は図１０の
Ｃ−Ｄ断面図、図１３は図１０のＥ−Ｆ断面図、図１４
は図１０のＧ−Ｈ断面図である。
【０００５】従来の積層型バリスタアレイは、図１１か
ら図１４に示すように、一層のセラミック層１００を介
して、複数の内部電極層１０１ａ，１０１ｂが対向する
ようにした積層体の内部電極層１０１ａ，１０１ｂの露
出した両端面に、複数の外部電極１０２を形成したもの
であった。またこの内部電極層１０１ａ，１０１ｂは、
長方形状の対称型であった。
ら図１４に示すように、一層のセラミック層１００を介
して、複数の内部電極層１０１ａ，１０１ｂが対向する
ようにした積層体の内部電極層１０１ａ，１０１ｂの露
出した両端面に、複数の外部電極１０２を形成したもの
であった。またこの内部電極層１０１ａ，１０１ｂは、
長方形状の対称型であった。
【０００６】
【発明が解決しようとする課題】上記構成において、静
電容量の小さい積層型バリスタアレイを製造しようとす
ると、内部電極層１０１ａ，１０１ｂの数を減らす方法
と、内部電極層１０１ａ，１０１ｂに挟まれたセラミッ
ク層１００（以下、有効層とする）の厚みを大きくする
方法がある。しかし、内部電極層１０１ａ，１０１ｂの
数を減らしても内部電極層１０１ａ，１０１ｂの重なり
部分の面積が大きいので静電容量を数ｐＦにするのは困
難であるし、有効層の厚みを大きくすればその電圧は有
効層厚みに比例して大きくなるため、同時にバリスタ電
圧も高くなり低電圧駆動回路に対応し難いという問題点
を有していた。
電容量の小さい積層型バリスタアレイを製造しようとす
ると、内部電極層１０１ａ，１０１ｂの数を減らす方法
と、内部電極層１０１ａ，１０１ｂに挟まれたセラミッ
ク層１００（以下、有効層とする）の厚みを大きくする
方法がある。しかし、内部電極層１０１ａ，１０１ｂの
数を減らしても内部電極層１０１ａ，１０１ｂの重なり
部分の面積が大きいので静電容量を数ｐＦにするのは困
難であるし、有効層の厚みを大きくすればその電圧は有
効層厚みに比例して大きくなるため、同時にバリスタ電
圧も高くなり低電圧駆動回路に対応し難いという問題点
を有していた。
【０００７】そこで本発明は、セラミック層の厚みを厚
くせずに、静電容量が小さくかつ安定した積層型セラミ
ックアレイを提供することを目的とするものである。
くせずに、静電容量が小さくかつ安定した積層型セラミ
ックアレイを提供することを目的とするものである。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の積層型セラミックアレイは、複数のセラミッ
ク層と複数の内部電極とが積層されたセラミック素体
と、このセラミック素体の表面にこのセラミック素体を
介して対向するように設けると共に前記内部電極と電気
的に接続される複数の外部電極とを備え、前記セラミッ
ク層を介して対向する内部電極は互いに非対称型で異な
る前記外部電極に接続されたものであり、内部電極の重
なり面積を小さくできるので、上記目的を達成すること
ができる。
に本発明の積層型セラミックアレイは、複数のセラミッ
ク層と複数の内部電極とが積層されたセラミック素体
と、このセラミック素体の表面にこのセラミック素体を
介して対向するように設けると共に前記内部電極と電気
的に接続される複数の外部電極とを備え、前記セラミッ
ク層を介して対向する内部電極は互いに非対称型で異な
る前記外部電極に接続されたものであり、内部電極の重
なり面積を小さくできるので、上記目的を達成すること
ができる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の発明
は、複数のセラミック層と複数の内部電極とが積層され
たセラミック素体と、このセラミック素体の表面にこの
セラミック素体を介して対向するように設けると共に前
記内部電極と電気的に接続される複数の外部電極とを備
え、隣接する前記内部電極は異なる前記外部電極に接続
されると共に対向する前記外部電極に接続された内部電
極は、前記セラミック層を介して一ヵ所だけで対向し、
かつ互いに非対称型である積層型セラミックアレイであ
り、低容量で静電容量バラツキの少ないものである。
は、複数のセラミック層と複数の内部電極とが積層され
たセラミック素体と、このセラミック素体の表面にこの
セラミック素体を介して対向するように設けると共に前
記内部電極と電気的に接続される複数の外部電極とを備
え、隣接する前記内部電極は異なる前記外部電極に接続
されると共に対向する前記外部電極に接続された内部電
極は、前記セラミック層を介して一ヵ所だけで対向し、
かつ互いに非対称型である積層型セラミックアレイであ
り、低容量で静電容量バラツキの少ないものである。
【００１０】請求項２に記載の発明は、内部電極の幅は
外部電極との接続部分の方をセラミック層を介して対向
している部分の最大幅よりも大きくした請求項１に記載
の積層型セラミックアレイであり、内部電極層と外部電
極との電気的接続を確実に取ることができる。
外部電極との接続部分の方をセラミック層を介して対向
している部分の最大幅よりも大きくした請求項１に記載
の積層型セラミックアレイであり、内部電極層と外部電
極との電気的接続を確実に取ることができる。
【００１１】請求項３に記載の発明は、隣接する内部電
極は非相似型である請求項１または請求項２に記載の積
層型セラミックアレイであり、各端子毎に異なった容量
を有することが可能なものである。
極は非相似型である請求項１または請求項２に記載の積
層型セラミックアレイであり、各端子毎に異なった容量
を有することが可能なものである。
【００１２】請求項４に記載の発明は、内部電極は曲線
状の角部を有する請求項１から請求項３のいずれか一つ
に記載の積層型セラミックアレイであり、電界の集中を
防止することができるものである。
状の角部を有する請求項１から請求項３のいずれか一つ
に記載の積層型セラミックアレイであり、電界の集中を
防止することができるものである。
【００１３】請求項５に記載の発明は、セラミック層は
電圧非直線抵抗特性を示す半導体セラミック層である請
求項１から請求項４のいずれか一つに記載の積層型セラ
ミックアレイとなる。
電圧非直線抵抗特性を示す半導体セラミック層である請
求項１から請求項４のいずれか一つに記載の積層型セラ
ミックアレイとなる。
【００１４】以下、本発明の実施の形態について積層型
バリスタアレイを例に図面を参照して説明する。外観は
従来と同じように図９に示す形状をしているので、図９
を用いて説明する。
バリスタアレイを例に図面を参照して説明する。外観は
従来と同じように図９に示す形状をしているので、図９
を用いて説明する。
【００１５】（実施の形態１）図１は本発明の積層型バ
リスタアレイの斜視図、図２は図１のＡ−Ｂ断面図、図
３はＣ−Ｄ断面図、図４は図１のＥ−Ｆ断面図、図５は
Ｇ−Ｈ断面図であり、１は積層体、２はセラミック層、
３ａは第１の内部電極層、３ｂは第２の内部電極層、４
ａは第１の外部電極、４ｂは第２の外部電極である。
リスタアレイの斜視図、図２は図１のＡ−Ｂ断面図、図
３はＣ−Ｄ断面図、図４は図１のＥ−Ｆ断面図、図５は
Ｇ−Ｈ断面図であり、１は積層体、２はセラミック層、
３ａは第１の内部電極層、３ｂは第２の内部電極層、４
ａは第１の外部電極、４ｂは第２の外部電極である。
【００１６】この積層型バリスタアレイの製造方法につ
いて以下に説明する。
いて以下に説明する。
【００１７】まず、主成分のＺｎＯに副成分としてＢｉ
2Ｏ3，Ｃｏ2Ｏ3，Ｓｂ2Ｏ3，Ａｌ2Ｏ3等を添加した原料
に、酢酸ブチル、有機バインダ、可塑剤を加えて混合
し、スラリーを得た。このスラリーをドクターブレード
法にてシート化し、適当な大きさに切断し、セラミック
層２となるセラミックグリーンシートを得た。
2Ｏ3，Ｃｏ2Ｏ3，Ｓｂ2Ｏ3，Ａｌ2Ｏ3等を添加した原料
に、酢酸ブチル、有機バインダ、可塑剤を加えて混合
し、スラリーを得た。このスラリーをドクターブレード
法にてシート化し、適当な大きさに切断し、セラミック
層２となるセラミックグリーンシートを得た。
【００１８】次に、図２，図３に示すように第１及び第
２の内部電極層３ａ，３ｂをそれぞれグリーンシート上
にＡｇペーストを用いて形成した。次いでこれを第１の
内部電極層３ａと第２の内部電極層３ｂが、セラミック
層２を挟んで対向するように交互に積層して積層体１を
形成した。
２の内部電極層３ａ，３ｂをそれぞれグリーンシート上
にＡｇペーストを用いて形成した。次いでこれを第１の
内部電極層３ａと第２の内部電極層３ｂが、セラミック
層２を挟んで対向するように交互に積層して積層体１を
形成した。
【００１９】次いでこの積層体１を９００〜９５０℃で
焼成し、バレル研磨後、積層体１の第１の内部電極層３
ａ及び第２の内部電極層３ｂの露出した両端面に、第１
の外部電極４ａを第１の内部電極層３ａと、第２の外部
電極４ｂを第２の内部電極層３ｂと電気的に接続するよ
うにＡｇ／Ｐｄペーストを塗布し、７００〜９００℃で
焼き付けて第１及び第２の外部電極４ａ，４ｂを形成し
て図１に示すような積層型バリスタアレイを得た。
焼成し、バレル研磨後、積層体１の第１の内部電極層３
ａ及び第２の内部電極層３ｂの露出した両端面に、第１
の外部電極４ａを第１の内部電極層３ａと、第２の外部
電極４ｂを第２の内部電極層３ｂと電気的に接続するよ
うにＡｇ／Ｐｄペーストを塗布し、７００〜９００℃で
焼き付けて第１及び第２の外部電極４ａ，４ｂを形成し
て図１に示すような積層型バリスタアレイを得た。
【００２０】この積層型バリスタアレイは、図２，図３
に示すように第１及び第２の内部電極層３ａ，３ｂの形
状が非対称型であり、図４，図５に示すように一層のセ
ラミック層２を挟んで複数の第１の内部電極層３ａと複
数の第２の内部電極層３ｂとがそれぞれ対向する部分を
一ヵ所有している。
に示すように第１及び第２の内部電極層３ａ，３ｂの形
状が非対称型であり、図４，図５に示すように一層のセ
ラミック層２を挟んで複数の第１の内部電極層３ａと複
数の第２の内部電極層３ｂとがそれぞれ対向する部分を
一ヵ所有している。
【００２１】（実施の形態２）図６は図１のＡ−Ｂ断面
図、図７は図１のＣ−Ｄ断面図である。
図、図７は図１のＣ−Ｄ断面図である。
【００２２】実施の形態１と異なる点は、同一面上に存
在する第１の内部電極層３ａを積層体の相対向する端面
に交互に露出するように形成した点である。また第２の
内部電極層３ｂも同様にして形成した。従って、同一平
面上において第１及び第２の内部電極層３ａ，３ｂは、
隣接する第１及び第２の内部電極層３ａ，３ｂと異なる
端面で第１及び第２の外部電極４ａ，４ｂと接続される
こととなる。
在する第１の内部電極層３ａを積層体の相対向する端面
に交互に露出するように形成した点である。また第２の
内部電極層３ｂも同様にして形成した。従って、同一平
面上において第１及び第２の内部電極層３ａ，３ｂは、
隣接する第１及び第２の内部電極層３ａ，３ｂと異なる
端面で第１及び第２の外部電極４ａ，４ｂと接続される
こととなる。
【００２３】この第１及び第２の内部電極層３ａ，３ｂ
も非対称型であり、セラミック層２を介して第１の内部
電極層３ａと第２の内部電極層３ｂとが対向する部分を
一ヵ所有している。
も非対称型であり、セラミック層２を介して第１の内部
電極層３ａと第２の内部電極層３ｂとが対向する部分を
一ヵ所有している。
【００２４】第１及び第２の内部電極層３ａ，３ｂの形
状が異なるだけで、この積層型バリスタアレイも実施の
形態１に示した方法で製造した。
状が異なるだけで、この積層型バリスタアレイも実施の
形態１に示した方法で製造した。
【００２５】このように同一面上において隣接する第１
及び第２の内部電極層３ａ，３ｂは、異なる端面で第１
及び第２の外部電極４ａ，４ｂと接続されるので、浮遊
容量を小さくすることができる。
及び第２の内部電極層３ａ，３ｂは、異なる端面で第１
及び第２の外部電極４ａ，４ｂと接続されるので、浮遊
容量を小さくすることができる。
【００２６】（実施の形態３）図８は図１のＡ−Ｂ断面
図、図９は図１のＣ−Ｄ断面図である。
図、図９は図１のＣ−Ｄ断面図である。
【００２７】実施の形態１と異なる点は、同一平面に存
在する第１及び第２の内部電極層３ａ，３ｂの形状が全
て異なる形状をしていることである。
在する第１及び第２の内部電極層３ａ，３ｂの形状が全
て異なる形状をしていることである。
【００２８】つまり、セラミック層２を介して対向する
第１の内部電極層３ａと第２の内部電極層３ｂは非対称
型であり、かつ第１の内部電極層３ａ及び第２の内部電
極層３ｂ共に同一平面上で隣接するものとは互いに非対
称型であり、セラミック層２を挟んで第１の内部電極層
３ａと第２の内部電極層３ｂとが対向する部分を一ヵ所
有している。
第１の内部電極層３ａと第２の内部電極層３ｂは非対称
型であり、かつ第１の内部電極層３ａ及び第２の内部電
極層３ｂ共に同一平面上で隣接するものとは互いに非対
称型であり、セラミック層２を挟んで第１の内部電極層
３ａと第２の内部電極層３ｂとが対向する部分を一ヵ所
有している。
【００２９】この積層型バリスタアレイは、同一平面上
で隣接する第１及び第２の内部電極層３ａ，３ｂどうし
を非対称型にすることにより、積層体１を介して対向す
る一対の第１及び第２の外部電極４ａ，４ｂ毎に異なる
静電容量を持たせることができるものである。
で隣接する第１及び第２の内部電極層３ａ，３ｂどうし
を非対称型にすることにより、積層体１を介して対向す
る一対の第１及び第２の外部電極４ａ，４ｂ毎に異なる
静電容量を持たせることができるものである。
【００３０】第１及び第２の内部電極層３ａ，３ｂの形
状が異なるだけで、この積層型バリスタアレイも実施の
形態１に示した方法で製造した。
状が異なるだけで、この積層型バリスタアレイも実施の
形態１に示した方法で製造した。
【００３１】なお、実施の形態１〜実施の形態３に示し
た積層型バリスタアレイは、静電容量が小さく、さらに
積層型バリスタアレイ毎及び積層体１を介して対向する
一対の外部電極４ａ，４ｂ間毎の静電容量のバラツキが
小さく、かつ低バリスタ電圧を有するものである。ま
た、これらの積層型バリスタアレイは、静電容量が小さ
いにもかかわらず、８×２０μｓにおけるサージ耐量が
すべて５Ａ以上であり、国際電気標準会議（ＩＥＣ）の
定める静電気放電イミニュティ試験要求であるＩＥＣ−
１０００−４−２のレベル４のＥＳＤ耐量をすべてクリ
アする実用的な積層型バリスタアレイである。
た積層型バリスタアレイは、静電容量が小さく、さらに
積層型バリスタアレイ毎及び積層体１を介して対向する
一対の外部電極４ａ，４ｂ間毎の静電容量のバラツキが
小さく、かつ低バリスタ電圧を有するものである。ま
た、これらの積層型バリスタアレイは、静電容量が小さ
いにもかかわらず、８×２０μｓにおけるサージ耐量が
すべて５Ａ以上であり、国際電気標準会議（ＩＥＣ）の
定める静電気放電イミニュティ試験要求であるＩＥＣ−
１０００−４−２のレベル４のＥＳＤ耐量をすべてクリ
アする実用的な積層型バリスタアレイである。
【００３２】本発明においてポイントとなることについ
て以下に記載する。
て以下に記載する。
【００３３】（１）第１の内部電極層３ａと第２の内部
電極層３ｂは、それぞれ一層ずつでも複数層ずつでも構
わず、もちろん第１の内部電極層３ａと第２の内部電極
層３ｂの層数が同じでも違っていても構わない。また、
各層毎に第１及び第２の内部電極層３ａ，３ｂの数を変
えても構わない。数を変えることにより、各第１及び第
２の外部電極４ａ，４ｂ間の静電容量の調整ができる。
電極層３ｂは、それぞれ一層ずつでも複数層ずつでも構
わず、もちろん第１の内部電極層３ａと第２の内部電極
層３ｂの層数が同じでも違っていても構わない。また、
各層毎に第１及び第２の内部電極層３ａ，３ｂの数を変
えても構わない。数を変えることにより、各第１及び第
２の外部電極４ａ，４ｂ間の静電容量の調整ができる。
【００３４】（２）第１及び第２の内部電極層３ａ，３
ｂの形状は、上記実施の形態で示した形状のように積層
体１を形成する際の積層ズレにより、セラミック層２を
介して対向する第１及び第２の内部電極層３ａ，３ｂの
重なり面積が変化しにくいような形状にしておくことが
望ましい。また、一層のセラミック層２を介して第１及
び第２の内部電極層３ａ，３ｂの重なる部分は、一ヵ所
以上であれば構わない。
ｂの形状は、上記実施の形態で示した形状のように積層
体１を形成する際の積層ズレにより、セラミック層２を
介して対向する第１及び第２の内部電極層３ａ，３ｂの
重なり面積が変化しにくいような形状にしておくことが
望ましい。また、一層のセラミック層２を介して第１及
び第２の内部電極層３ａ，３ｂの重なる部分は、一ヵ所
以上であれば構わない。
【００３５】（３）第１の内部電極層３ａまたは第２の
内部電極層３ｂあるいはその両方との形状を二種類以上
とすることにより、積層型セラミックアレイの静電容量
を積層体１を介して対向する一対の第１及び第２の外部
電極４ａ，４ｂ間毎に変えることが可能となる。
内部電極層３ｂあるいはその両方との形状を二種類以上
とすることにより、積層型セラミックアレイの静電容量
を積層体１を介して対向する一対の第１及び第２の外部
電極４ａ，４ｂ間毎に変えることが可能となる。
【００３６】（４）第１の内部電極層３ａあるいは第２
の内部電極層３ｂの角部分の少なくとも一部を、できれ
ばできるだけ多く角部分を曲線状とすることにより電界
集中を防止することができ、積層型バリスタアレイであ
ればサージ耐量に優れたものとなる。
の内部電極層３ｂの角部分の少なくとも一部を、できれ
ばできるだけ多く角部分を曲線状とすることにより電界
集中を防止することができ、積層型バリスタアレイであ
ればサージ耐量に優れたものとなる。
【００３７】（５）上記実施の形態では、第１及び第２
の外部電極４ａ，４ｂは合計８個であり、全て四回路用
であるが第１及び第２の外部電極４ａ，４ｂは４個以上
の偶数個であれば、必要とされる回路数分可能な限り増
やしても構わない。
の外部電極４ａ，４ｂは合計８個であり、全て四回路用
であるが第１及び第２の外部電極４ａ，４ｂは４個以上
の偶数個であれば、必要とされる回路数分可能な限り増
やしても構わない。
【００３８】（６）第１及び第２の外部電極４ａ，４ｂ
の形状は、特に限定するものではなく、隣接する外部電
極４ａ，４ｂが電気的に接続されていないようにするこ
とが大切である。従って、第１及び第２の内部電極層３
ａ，３ｂの露出した部分全体を覆うものであっても構わ
ないし、第１及び第２の内部電極層３ａ，３ｂの露出し
た端面の一部だけに形成したものでも構わないが、耐湿
性などの信頼性を考慮すると、露出している第１及び第
２の内部電極層３ａ，３ｂを全て被覆するような形状と
することが望ましい。
の形状は、特に限定するものではなく、隣接する外部電
極４ａ，４ｂが電気的に接続されていないようにするこ
とが大切である。従って、第１及び第２の内部電極層３
ａ，３ｂの露出した部分全体を覆うものであっても構わ
ないし、第１及び第２の内部電極層３ａ，３ｂの露出し
た端面の一部だけに形成したものでも構わないが、耐湿
性などの信頼性を考慮すると、露出している第１及び第
２の内部電極層３ａ，３ｂを全て被覆するような形状と
することが望ましい。
【００３９】（７）積層型バリスタアレイを基板に実装
する際の半田付け性を上げるために、第１及び第２の外
部電極４ａ，４ｂ上にニッケル−スズメッキやニッケル
−半田メッキ等のメッキを施してもよい。
する際の半田付け性を上げるために、第１及び第２の外
部電極４ａ，４ｂ上にニッケル−スズメッキやニッケル
−半田メッキ等のメッキを施してもよい。
【００４０】（８）第１及び第２の内部電極層３ａ，３
ｂ、第１及び第２の外部電極４ａ，４ｂは、導電性を持
つ金属であれば特に限定するものではないが、銀、銅、
金、白金、パラジウム、ニッケルあるいはこれらの合金
などセラミック層２と同時焼成できるものであれば特に
好ましい。さらに、第１及び第２の内部電極層３ａ，３
ｂと第１及び第２の外部電極４ａ，４ｂとは、同じ金属
でも異なる金属であっても構わないが、同じ金属を用い
て形成した方が電気的接続を確実にとることができる。
ｂ、第１及び第２の外部電極４ａ，４ｂは、導電性を持
つ金属であれば特に限定するものではないが、銀、銅、
金、白金、パラジウム、ニッケルあるいはこれらの合金
などセラミック層２と同時焼成できるものであれば特に
好ましい。さらに、第１及び第２の内部電極層３ａ，３
ｂと第１及び第２の外部電極４ａ，４ｂとは、同じ金属
でも異なる金属であっても構わないが、同じ金属を用い
て形成した方が電気的接続を確実にとることができる。
【００４１】（９）セラミック層２はその組成にはこだ
わらず、例えばＺｎＯ系、ＳｒＴｉＯ3系などの半導体
セラミック、ＢａＴｉＯ3系などの誘電体セラミックな
どが挙げられる。また、セラミック層２の組成は一種類
に限定されるものではなく、誘電率やバリスタ電圧等の
電気特性の違う二種以上の異種のセラミック層２を用い
ても構わず、例えば半導体セラミック層と磁性体セラミ
ック層といった違う特性を有する材料の複合セラミック
層であっても構わない。
わらず、例えばＺｎＯ系、ＳｒＴｉＯ3系などの半導体
セラミック、ＢａＴｉＯ3系などの誘電体セラミックな
どが挙げられる。また、セラミック層２の組成は一種類
に限定されるものではなく、誘電率やバリスタ電圧等の
電気特性の違う二種以上の異種のセラミック層２を用い
ても構わず、例えば半導体セラミック層と磁性体セラミ
ック層といった違う特性を有する材料の複合セラミック
層であっても構わない。
【００４２】（１０）積層型セラミックアレイの表面の
少なくとも第１及び第２の外部電極表面４ａ，４ｂの非
形成部品にガラスコーティングなどを施すことにより、
強度を向上させたり、耐湿性、耐メッキ性を向上させる
ことができる。
少なくとも第１及び第２の外部電極表面４ａ，４ｂの非
形成部品にガラスコーティングなどを施すことにより、
強度を向上させたり、耐湿性、耐メッキ性を向上させる
ことができる。
【００４３】（１１）実施の形態１〜３に示したよう
に、第１の内部電極層３ａと第２の内部電極層３ｂとが
一層のセラミック層２を介して対向している部分の最大
幅より、第１の外部電極４ａ及び第の外部電極４ｂと接
続される部分の幅の方を大きくした方が低容量でかつ第
１及び第２の内部電極層３ａ，３ｂと第１及び第の外部
電極４ａ，４ｂとの電気的接続が確実なものとなる。
に、第１の内部電極層３ａと第２の内部電極層３ｂとが
一層のセラミック層２を介して対向している部分の最大
幅より、第１の外部電極４ａ及び第の外部電極４ｂと接
続される部分の幅の方を大きくした方が低容量でかつ第
１及び第２の内部電極層３ａ，３ｂと第１及び第の外部
電極４ａ，４ｂとの電気的接続が確実なものとなる。
【００４４】（１２）本発明の積層型セラミックアレイ
の大きさは特に限定するものではなく、数ミリ〜数百ミ
クロンオーダーが一般的であるが、工法が許す限りそれ
よりさらに小さくてもまた大きくても構わない。また、
積層型セラミック電子部品の外部形状は、通常は角柱、
四角柱もしくはその角がとれた形が多いが、工法が許す
限りそれ以外のどんな形であっても構わない。
の大きさは特に限定するものではなく、数ミリ〜数百ミ
クロンオーダーが一般的であるが、工法が許す限りそれ
よりさらに小さくてもまた大きくても構わない。また、
積層型セラミック電子部品の外部形状は、通常は角柱、
四角柱もしくはその角がとれた形が多いが、工法が許す
限りそれ以外のどんな形であっても構わない。
【００４５】（１３）本発明の積層型セラミックアレイ
は、バリスタに向いたものであるが特にバリスタだけに
限定するものではなく、コンデンサ、センサ、サーミス
タなど多岐にわたるものである。
は、バリスタに向いたものであるが特にバリスタだけに
限定するものではなく、コンデンサ、センサ、サーミス
タなど多岐にわたるものである。
【００４６】
【発明の効果】以上本発明によると、静電容量が小さく
かつ安定した積層型セラミックアレイを提供することが
できる。
かつ安定した積層型セラミックアレイを提供することが
できる。
【図１】本発明の積層型セラミックアレイを示す斜視図
【図２】本発明の実施の形態１における積層型バリスタ
アレイの図１のＡ−Ｂ断面図
アレイの図１のＡ−Ｂ断面図
【図３】本発明の実施の形態１における積層型バリスタ
アレイの図１のＣ−Ｄ断面図
アレイの図１のＣ−Ｄ断面図
【図４】本発明の実施の形態１における積層型バリスタ
アレイの図１のＥ−Ｆ断面図
アレイの図１のＥ−Ｆ断面図
【図５】本発明の実施の形態１における積層型バリスタ
アレイの図１のＧ−Ｈ断面図
アレイの図１のＧ−Ｈ断面図
【図６】本発明の実施の形態２における積層型バリスタ
アレイの図１のＡ−Ｂ断面図
アレイの図１のＡ−Ｂ断面図
【図７】本発明の実施の形態２における積層型バリスタ
アレイの図１のＣ−Ｄ断面図
アレイの図１のＣ−Ｄ断面図
【図８】本発明の実施の形態３における積層型バリスタ
アレイの図１のＡ−Ｂ断面図
アレイの図１のＡ−Ｂ断面図
【図９】本発明の実施の形態３における積層型バリスタ
アレイの図１のＣ−Ｄ断面図
アレイの図１のＣ−Ｄ断面図
【図１０】一般的な従来の積層型バリスタアレイの斜視
図
図
【図１１】従来の積層型バリスタアレイの図１０のＡ−
Ｂ断面図
Ｂ断面図
【図１２】従来の積層型バリスタアレイの図１０のＣ−
Ｄ断面図
Ｄ断面図
【図１３】従来の積層型バリスタアレイの図１０のＥ−
Ｆ断面図
Ｆ断面図
【図１４】従来の積層型バリスタアレイの図１０のＧ−
Ｈ断面図
Ｈ断面図
１ 積層体 ２ セラミック層 ３ａ 第１の内部電極層 ３ｂ 第２の内部電極層 ４ａ 第１の外部電極 ４ｂ 第２の外部電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野井 慶一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5E034 CA07 CB01 CC03 DA02 DA07 DC01 DC06 DC10 DE07
Claims (5)
- 【請求項１】 複数のセラミック層と複数の内部電極と
が積層されたセラミック素体と、このセラミック素体の
表面にこのセラミック素体を介して対向するように設け
ると共に前記内部電極と電気的に接続される複数の外部
電極とを備え、前記セラミック層を介して対向する内部
電極は互いに非対称型で異なる前記外部電極に接続され
た積層型セラミックアレイ。 - 【請求項２】 内部電極の幅は外部電極との接続部分の
方をセラミック層を介して対向している部分の最大幅よ
りも大きくした請求項１に記載の積層型セラミックアレ
イ。 - 【請求項３】 隣接する内部電極は非相似型である請求
項１または請求項２に記載の積層型セラミックアレイ。 - 【請求項４】 内部電極は曲線状の角部を有する請求項
１から請求項３のいずれか一つに記載の積層型セラミッ
クアレイ。 - 【請求項５】 セラミック層は電圧非直線抵抗特性を示
す半導体セラミック層である請求項１から請求項４のい
ずれか一つに記載の積層型セラミックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11138195A JP2000331805A (ja) | 1999-05-19 | 1999-05-19 | 積層型セラミックアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11138195A JP2000331805A (ja) | 1999-05-19 | 1999-05-19 | 積層型セラミックアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000331805A true JP2000331805A (ja) | 2000-11-30 |
Family
ID=15216315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11138195A Pending JP2000331805A (ja) | 1999-05-19 | 1999-05-19 | 積層型セラミックアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000331805A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10235011A1 (de) * | 2002-07-31 | 2004-02-26 | Epcos Ag | Elektrisches Vielschichtbauelement |
| JP2006041058A (ja) * | 2004-07-23 | 2006-02-09 | Tdk Corp | 積層型チップバリスタ |
| JP2017514300A (ja) * | 2014-03-28 | 2017-06-01 | インテル コーポレイション | Ｔｓｖ接続された背部側分離 |
| JP2023542738A (ja) * | 2021-03-11 | 2023-10-11 | キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション | 整合したバリスタを含むバリスタ・アレイ |
-
1999
- 1999-05-19 JP JP11138195A patent/JP2000331805A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10235011A1 (de) * | 2002-07-31 | 2004-02-26 | Epcos Ag | Elektrisches Vielschichtbauelement |
| JP2006041058A (ja) * | 2004-07-23 | 2006-02-09 | Tdk Corp | 積層型チップバリスタ |
| JP2017514300A (ja) * | 2014-03-28 | 2017-06-01 | インテル コーポレイション | Ｔｓｖ接続された背部側分離 |
| JP2023542738A (ja) * | 2021-03-11 | 2023-10-11 | キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション | 整合したバリスタを含むバリスタ・アレイ |
| US12033775B2 (en) | 2021-03-11 | 2024-07-09 | KYOCERA AVX Components Corporation | Varistor array including matched varistors |
| JP2025029070A (ja) * | 2021-03-11 | 2025-03-05 | キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション | 整合したバリスタを含むバリスタ・アレイ |
| JP7846684B2 (ja) | 2021-03-11 | 2026-04-15 | キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション | 整合したバリスタを含むバリスタ・アレイ |
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