JPH11297508A - 積層型セラミック電子部品 - Google Patents

Abstract

(57)【要約】 【課題】 製造の際の積層ずれによる静電容量変化が小
さい積層型セラミック電子部品を提供することを目的と
するものである。 【解決手段】 第１の内部電極層３ａと第２の内部電極
層３ｂとを交互にかつセラミック層２を介して積層した
積層体１と、この積層体１の両端部に設けた第１の外部
電極４ａと第２の外部電極４ｂとを備え、第１の内部電
極層３ａは、第１の外部電極４ａに電気的に接続され、
かつ第２の外部電極４ｂと電気的に非接続の状態とし、
第２の内部電極層３ｂは、第２の外部電極４ｂに電気的
に接続され、かつ第１の外部電極４ａと電気的に非接続
の状態とし、第１の内部電極層３ａと第２の内部電極層
３ｂとは、非対称型で、前記セラミック層を介して一ヵ
所で対向している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば電気回路の
過電圧の保護を目的とする積層型バリスタ等の積層型セ
ラミック電子部品に関するものである。

【０００２】

【従来の技術】積層型セラミック電子部品の一例である
積層型バリスタにおいては、最近の電子機器の超小型
化、省電力化の推進により機器の低電圧化が進むに伴
い、サージだけでなく静電気放電の脅威が高まり、機器
の静電気対策が重要課題となってきた。回路の駆動電圧
が小さくなるほど、異常電圧による機器の誤作動や、最
悪の場合、回路部品の破壊が起こりやすいからである。
携帯電話やノートパソコンあるいは携帯型情報端末機器
といった機器は、外部からの信号を受ける為の様々なＩ
Ｏ端子を持つため、インターフェースケーブルの接続時
等の静電気放電が直接内部信号回路にダメージを与える
可能性が高いという問題点がある。さらに、携帯電話の
場合、ＩＯ端子だけでなくアンテナ部分からの静電気放
電も問題になってきている。

【０００３】この様な信号回路、またはアンテナ回路等
の静電気放電対策用部品は、低電圧駆動回路に対応でき
ることと同時に、その信号ラインへの影響をできる限り
小さくするために静電容量が数ｐＦからせいぜい十数ｐ
Ｆといった小さなものであることが望ましい。

【０００４】図８に従来の積層型バリスタの縦断面図、
図９、図１０に内部電極形状を示す平面図を示す。

【０００５】従来の積層型バリスタは、セラミック層１
００と長方形状の内部電極層１０１ａ，１０１ｂとをセ
ラミック層１００を介して交互にかつ内部電極層１０１
ａ，１０１ｂとが相対向する端面に露出するように積層
した積層体の両端面に外部電極１０２を形成したもので
あった。

【０００６】

【発明が解決しようとする課題】上記構成の積層型バリ
スタは、半導体セラミックに比較的静電容量の小さい酸
化亜鉛系セラミックを使ったものでも、その静電容量が
数十〜数百ｐＦになる。この静電容量を小さくしようと
した場合、内部電極層１０１ａ，１０１ｂの数を減らす
か、内部電極層１０１ａ，１０１ｂに挟まれたセラミッ
ク層１００（以下有効層とする）の厚みを大きくする
か、もしくは内部電極層１０１ａ，１０１ｂの面積を小
さくするしかない。しかし、内部電極層１０１ａ，１０
１ｂの数を減らしても内部電極層１０１ａ，１０１ｂの
重なり部分の面積が大きい従来の内部電極層１０１ａ，
１０１ｂの形状では静電容量を数ｐＦにするのは困難で
あるし、有効層の厚みを大きくすれば、その電圧は有効
層厚みに比例して大きくなる為、同時にバリスタ電圧も
高くなり低電圧駆動回路に対応し難い。

【０００７】また、従来の形状のまま内部電極層の面積
を単純に小さくすれば、積層ズレによる内部電極層の重
なり部分の面積変化が大きくなり静電容量のバラツキが
大きくなる。このような問題のため、結局、低容量かつ
低バリスタ電圧を有する積層型バリスタを構成すること
は困難であった。

【０００８】そこで本発明は、製造の際の積層ずれによ
る静電容量変化が小さい積層型セラミック電子部品を提
供することを目的とするものである。

【０００９】

【課題を解決するための手段】この目的を達成するため
に本発明の積層型セラミック電子部品は、第１の内部電
極層と第２の内部電極層とを交互にかつセラミック層を
介して積層した積層体と、この積層体の両端部に設けた
第１の外部電極と第２の外部電極とを備え、前記第１の
内部電極層とは、前記第１の外部電極に電気的に接続さ
れ、かつ前記第２の外部電極と電気的に非接続の状態と
し、前記第２の内部電極層は、前記第２の外部電極に電
気的に接続され、かつ前記第１の外部電極と電気的に非
接続の状態とし、前記第１の内部電極層と前記第２の内
部電極層とは、非対称型で、前記セラミック層を介して
一ヵ所で対向しているものであり、上記目的を達成する
ことができるものである。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、第１の内部電極層と第２の内部電極層とを交互にか
つセラミック層を介して積層した積層体と、この積層体
の両端部に設けた第１の外部電極と第２の外部電極とを
備え、前記第１の内部電極層は、前記第１の外部電極に
電気的に接続され、かつ前記第２の外部電極と電気的に
非接続の状態とし、前記第２の内部電極層は、前記第２
の外部電極に電気的に接続され、かつ前記第１の外部電
極と電気的に非接続の状態とし、前記第１の内部電極層
と前記第２の内部電極層とは、非対称型で、前記セラミ
ック層を介して一ヵ所で対向している積層型セラミック
電子部品であり、低容量で静電容量バラツキの少ないも
のである。

【００１１】請求項２に記載の発明は、第１の内部電極
層と第２の内部電極層とは、その対向している部分の最
大幅より、第１の外部電極及び第２の外部電極と接触し
ている部分の最大幅の方を大きくした請求項１に記載の
積層型セラミック電子部品であり、第１及び第２の内部
電極層と第１及び第２の外部電極との電気的接続を確実
に取ることができる。

【００１２】請求項３に記載の発明は、第１の内部電極
層は、複数でかつその形状が二種類以上ある請求項１あ
るいは請求項２に記載の積層型セラミック電子部品であ
り、静電容量の微調整が可能なものである。

【００１３】請求項４に記載の発明は、第２の内部電極
層は、複数でかつその形状が二種類以上ある請求項３に
記載の積層型セラミック電子部品であり、静電容量の微
調整が可能なものである。

【００１４】請求項５に記載の発明は、第１の内部電極
層及び第２の内部電極層は、その角部分の少なくとも一
部が曲線状である請求項１〜請求項４のいずれか一つに
記載の積層型セラミック電子部品であり、電解集中を防
止することができるものである。

【００１５】請求項６に記載の発明は、第１の内部電極
層あるいは第２の内部電極層のうちの少なくとも一層
は、前記積層体の表面に露出している請求項１〜請求項
５のいずれか一つに記載の積層型セラミック電子部品で
あり、露出させた部分を除去することにより静電容量の
調整が可能なものである。

【００１６】請求項７に記載の発明は、セラミック層
は、電圧非直線抵抗特性を示す半導体セラミック層であ
る請求項１〜請求項６のいずれか一つに記載の積層型セ
ラミック電子部品であり、低容量で静電容量バラツキの
少ない積層型バリスタとなる。

【００１７】以下、本発明の一実施の形態について積層
型バリスタを例に図面を参照して説明する。

【００１８】（実施の形態１）図１は本実施の形態にお
ける積層型バリスタの縦断面図、図２、図３は本実施の
形態における積層型バリスタの横断面図であり、１は積
層体、２はセラミック層、３ａは第１の内部電極層、３
ｂは第２の内部電極層、４ａは第１の外部電極、４ｂは
第２の外部電極である。

【００１９】まず、主成分のＺｎＯに副成分としてＢｉ
₂Ｏ₃，Ｃｏ₂Ｏ₃，Ｓｂ₂Ｏ₃，Ａｌ₂Ｏ₃等を加えて、酢酸
ブチル、有機バインダ、可塑剤を加えて混合し、スラリ
ーを得た。このスラリーをドクターブレード法にてシー
ト化し、適当な大きさに切断し、セラミック層２となる
セラミックグリーンシートを得た。

【００２０】次に、図２、図３に示すようにこのグリー
ンシート上にＡｇペーストにより形成した第１及び第２
の内部電極層３ａ，３ｂを第１の内部電極層３ａと第２
の内部電極層３ｂとがセラミック層２を挟んで交互に積
層した積層体１を９００〜９５０℃で焼成し、バレル研
磨後、積層体１の両端面に第１の外部電極４ａを第１の
内部電極層３ａと第２の外部電極４ｂを第２の内部電極
層３ｂと電気的に接続されるようにＡｇ／Ｐｄペースト
を塗布し、７００〜９００℃で焼き付けて積層型バリス
タを得た。

【００２１】この積層型バリスタは、第１及び第２の内
部電極層３ａ，３ｂの形状が非対称型であり、一層のセ
ラミック層２を挟んで第１の内部電極層３ａと第２の内
部電極層３ｂとが対向する部分を一ヵ所有している。

【００２２】（実施の形態２）図４、図５は本実施の形
態における積層型バリスタの横断面図であり、第１及び
第２の内部電極層３ａ，３ｂの形状の違いを除けば、実
施の形態１と同様にしての積層型バリスタを得た。

【００２３】この第１及び第２の内部電極層３ａ，３ｂ
も非対称型であり、セラミック層２を挟んで第１の内部
電極層３ａと第２の内部電極層３ｂとが対向する部分を
一ヵ所有している。

【００２４】（実施の形態３）図６、図７は本実施の形
態における積層型バリスタの横断面図であり、第１及び
第２の内部電極層３ａ，３ｂの形状を除けば、実施の形
態１の積層型バリスタと同じ構造である。

【００２５】この第１の内部電極層３ａと第２の内部電
極層３ｂとは非対称型であり、かつ第２の内部電極層３
ｂは第１及び第２の外部電極４ａ，４ｂと非接続部分す
なわち積層型バリスタの側面に表面に露出する部分を持
っており、一層のセラミック層２を挟んで第１の内部電
極層３ａと第２の内部電極層３ｂとが対向する部分を一
ヵ所有している。

【００２６】この積層型バリスタは、第１および第２の
外部電極４ａ，４ｂの形成後の静電容量検査で静電容量
を調整する必要が生じた場合、積層型バリスタの側面に
露出させた第２の内部電極３ｂを露出させることによ
り、静電容量を調整することができるものである。

【００２７】この積層型バリスタも実施の形態１に示し
た方法で製造した。以上のような本発明の積層型バリス
タは、静電容量が小さく、さらに積層型バリスタ毎の静
電容量のバラツキが小さく、かつ低バリスタ電圧を有す
るものであり、静電容量が低いにもかかわらず８×２０
μｓにおけるサージ耐量はすべて５Ａ以上であり、国際
電気標準会議（ＩＥＣ）の定める静電気放電イミニュテ
ィ試験要求であるＩＥＣ−１０００−４−２のレベル４
のＥＳＤ耐量をすべてクリアする実用的な積層型バリス
タである。

【００２８】なお本発明においてポイントとなることに
ついて以下に記載する。 （１）第１の内部電極層３ａと第２の内部電極層３ｂは
それぞれ一層ずつでも複数層ずつでも構わず、もちろん
第１の内部電極層３ａと第２の内部電極層３ｂの数が同
じでも違っていても構わない。また第１及び第２の内部
電極層３ａ，３ｂの形状は特に上記実施の形態で示した
ものに限定されるものではなく、非対称型で、第１の内
部電極層３ａと第２の内部電極層３ｂとが、一層のセラ
ミック層２を介して一ヵ所で対向している形状であれば
どんな形であっても構わない。

【００２９】さらに第１の内部電極層３ａあるいは第２
の内部電極層３ｂ、あるいはその両方ともその形状を二
種類以上とすることにより、積層型セラミック電子部品
の静電容量の微調整が可能となる。例えばそれぞれ二種
類ずつの形状を有する場合その積層される順番は所望の
静電容量を有するように積層すれば良い。

【００３０】また第１の内部電極層３ａあるいは第２の
内部電極層３ｂの角部分の少なくとも一部できればでき
るだけ多くを曲線状とすることにより、電界集中を防止
することができ、積層型バリスタであれば、サージ耐量
に優れたものとなる。

【００３１】さらにまた、実施の形態３では第２の内部
電極層３ｂのみを積層体の側面に露出させて、完成後の
静電容量の調整を可能なものとしたが、第１の内部電極
層３ａのみを積層体の側面に露出したものでも、また第
１及び第２の内部電極層３ａ，３ｂの両方ともを積層体
側面に露出させても静電容量の微調整は可能である。

【００３２】（２）また第１及び第２の外部電極４ａ，
４ｂの形状は特に限定するものではなく、第１及び第２
の内部電極層３ａ，３ｂの露出した積層体の端面全体を
覆うものであっても構わないし、端面の一部だけに形成
したものでも構わない。また半田付け性を上げるため第
１及び第２の外部電極４ａ，４ｂ上にニッケル−スズメ
ッキやニッケル−半田メッキ等のメッキを施してもよ
い。

【００３３】（３）第１及び第２の内部電極層３ａ，３
ｂ、第１及び第２の外部電極４ａ，４ｂは、導電性を持
つ金属であれば特に限定するものではないが、銀、銅、
金、白金、パラジウム、ニッケルあるいはこれらの合金
などセラミック層２と同時焼成できるものであれば特に
好ましい。さらに、第１及び第２の内部電極層３ａ，３
ｂと第１及び第２の外部電極４ａ，４ｂとは、同じ金属
でも異なる金属であっても構わない。

【００３４】（４）セラミック層２は、その組成にはこ
だわらず、例えばＺｎＯ系、ＳｒＴｉＯ₃系などの半導
体セラミック、ＢａＴｉＯ₃系などの誘電体セラミック
などが挙げられる。またセラミック層２の組成は一種類
に限定するものでなく、積層型セラミック電子部品の形
状が保たれるのであれば、誘電率やバリスタ電圧等の電
気特性の違う二種以上の異種のセラミック層２を用いて
も構わず、例えば半導体セラミック層と磁性体セラミッ
ク層といった違う特性を有する材料の複合セラミック層
であっても構わない。

【００３５】（５）積層型セラミック電子部品の表面に
ガラスコーティングなどを施して強度を増したり、耐湿
性、耐メッキ性を上げるなどの処理を行っても構わな
い。特に実施の形態３で示した積層型バリスタのよう
に、その側面に第２の内部電極層３ｂを露出させたもの
においては、その効果は顕著に見られる。

【００３６】（６）本発明の積層型セラミック電子部品
の大きさは、特に限定するものではなく、数ミリ〜数百
ミクロンオーダーが一般的であるが、工法が許す限りそ
れよりさらに小さくても、また大きくても構わない。ま
た、積層型セラミック電子部品の外部形状は、通常は角
柱、四角柱、もしくはその角がとれた形が多いが、工法
が許す限りそれ以外のどんな形であっても構わない。

【００３７】（７）本発明の積層型セラミック電子部品
は、バリスタに向いたものであるが、特にバリスタだけ
に限定するものではなく、コンデンサ、センサ、サーミ
スタなど多岐にわたるものである。

【００３８】（８）実施の形態１〜３に示したように、
第１の内部電極層３ａと第２の内部電極層３ｂとが一層
のセラミック層２を介して対向している部分の最大幅よ
り、第１の外部電極４ａ及び第２の外部電極４ｂと接続
される部分の幅の方を大きくした方が低容量でかつ第１
及び第２の内部電極層３ａ，３ｂと第１及び第２の外部
電極４ａ，４ｂとの電気的接続が確実なものとなる。さ
らに第１の内部電極層３ａと第２の内部電極層３ｂが第
１の外部電極４ａ及び第２の外部電極４ｂと接続される
部分の幅を同じにすることにより一つの内部電極層パタ
ーンで第１の内部電極層３ａと第２の内部電極層３ｂを
同時に形成することができる。

【００３９】

【発明の効果】以上本発明によると、製造の際の積層ず
れによる静電容量のバラツキが小さい積層型セラミック
電子部品を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における積層型バリスタ
の縦断面図

【図２】本発明の実施の形態１における積層型バリスタ
の横断面図

【図３】本発明の実施の形態１における積層型バリスタ
の横断面図

【図４】本発明の実施の形態２における積層型バリスタ
の横断面図

【図５】本発明の実施の形態２における積層型バリスタ
の横断面図

【図６】本発明の実施の形態３における積層型バリスタ
の横断面図

【図７】本発明の実施の形態３における積層型バリスタ
の横断面図

【図８】従来の積層型バリスタの縦断面図

【図９】図８に示す積層型バリスタの横断面図

【図１０】図８に示す積層型バリスタの横断面図

【符号の説明】

１ 積層体 ２ セラミック層 ３ａ 第１の内部電極層 ３ｂ 第２の内部電極層 ４ａ 第１の外部電極 ４ｂ 第２の外部電極

フロントページの続き (72)発明者 佐々木 理穂 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の内部電極層と第２の内部電極層と
   を交互にかつセラミック層を介して積層した積層体と、
   この積層体の両端部に設けた第１の外部電極と第２の外
   部電極とを備え、前記第１の内部電極層は、前記第１の
   外部電極に電気的に接続され、かつ前記第２の外部電極
   と電気的に非接続の状態とし、前記第２の内部電極層
   は、前記第２の外部電極に電気的に接続され、かつ前記
   第１の外部電極と電気的に非接続の状態とし、前記第１
   の内部電極層と前記第２の内部電極層とは、非対称型
   で、前記セラミック層を介して一ヵ所で対向している積
   層型セラミック電子部品。
2. 【請求項２】 第１の内部電極層と第２の内部電極層
   は、その対向している部分の最大幅より、第１の外部電
   極及び第２の外部電極と接触している部分の最大幅の方
   を大きくした請求項１に記載の積層型セラミック電子部
   品。
3. 【請求項３】 第１の内部電極層は、複数でかつその形
   状が二種類以上ある請求項１あるいは請求項２に記載の
   積層型セラミック電子部品。
4. 【請求項４】 第２の内部電極層は、複数でかつその形
   状が二種類以上ある請求項３に記載の積層型セラミック
   電子部品。
5. 【請求項５】 第１の内部電極層及び第２の内部電極層
   は、その角部分の少なくとも一部が曲線状である請求項
   １〜請求項４のいずれか一つに記載の積層型セラミック
   電子部品。
6. 【請求項６】 第１の内部電極層あるいは第２の内部電
   極層のうちの少なくとも一層は、前記積層体の表面に露
   出している請求項１〜請求項５のいずれか一つに記載の
   積層型セラミック電子部品。
7. 【請求項７】 セラミック層は、電圧非直線抵抗特性を
   示す半導体セラミック層である請求項１〜請求項６のい
   ずれか一つに記載の積層型セラミック電子部品。