JP2000332016A - 半導体装置および半導体製造方法 - Google Patents
半導体装置および半導体製造方法Info
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Abstract
(57)【要約】
【課題】 本発明は、パッドの形成の工程削減、パッド
と半田ボールの位置ずれを回避した信頼性ならびに歩留
まりの向上、および化学的機械的研磨によるパッドのデ
ィッシング量の低減を図る半導体装置および半導体製造
方法を提供することを課題とする。 【解決手段】 パッド１２を形成する際に、配線と接続
するためのスルーホールを介さずに当該配線上にパッド
１２を直接形成するとともに、当該配線と当該パッド１
２を直接接続するような構造を有する。
と半田ボールの位置ずれを回避した信頼性ならびに歩留
まりの向上、および化学的機械的研磨によるパッドのデ
ィッシング量の低減を図る半導体装置および半導体製造
方法を提供することを課題とする。 【解決手段】 パッド１２を形成する際に、配線と接続
するためのスルーホールを介さずに当該配線上にパッド
１２を直接形成するとともに、当該配線と当該パッド１
２を直接接続するような構造を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップタ
イプの半導体技術に係り、特にパッドの形成の工程削
減、パッドと半田ボールの位置ずれを回避した信頼性な
らびに歩留まりの向上を図る半導体装置および半導体製
造方法に関する。
イプの半導体技術に係り、特にパッドの形成の工程削
減、パッドと半田ボールの位置ずれを回避した信頼性な
らびに歩留まりの向上を図る半導体装置および半導体製
造方法に関する。
【０００２】
【従来の技術】図４は第１従来技術を説明するための素
子断面図である。図４を参照すると、第１従来技術のフ
リップチップタイプの半導体装置においては、通常は半
導体基板４８上の最上層配線４６を形成後、半導体基板
４８上の最上層配線４６とパッド４２を接続するための
スルーホール４５の開口をカバー膜４４に対して行い、
その上にＣｕ等でパッド４２を形成していた。スルーホ
ール４５の位置は、パッド４２直下の場合と、パッド４
２から離れた位置に開口する場合とがあった。
子断面図である。図４を参照すると、第１従来技術のフ
リップチップタイプの半導体装置においては、通常は半
導体基板４８上の最上層配線４６を形成後、半導体基板
４８上の最上層配線４６とパッド４２を接続するための
スルーホール４５の開口をカバー膜４４に対して行い、
その上にＣｕ等でパッド４２を形成していた。スルーホ
ール４５の位置は、パッド４２直下の場合と、パッド４
２から離れた位置に開口する場合とがあった。
【０００３】このような従来技術としては、例えば、特
開平９−２７０４２６号公報に記載のものがある。すな
わち、特開平９−２７０４２６号公報に記載の従来技術
は、層間絶縁膜の開孔側壁部における導電性配線膜の付
きまわりを改善し、該層間絶縁膜の開孔側壁部露出によ
る、不純物浸入を防止するパッド電極構造を提供するこ
とを目的とするものであって、第１導電性配線膜と第２
導電性配線膜間を電気的に接続する為に開孔された層間
絶縁膜の接続孔側壁部にサイドウォールが形成されてい
る半導体装置のパッド電極構造である。このような半導
体装置のパッド電極構造によれば、導電性配線膜のスパ
ッタ時の付きまわりを改善することができ、また水分な
どの不純物浸入による層間絶縁膜の絶縁性低下が防止で
きるといった効果が開示されている。
開平９−２７０４２６号公報に記載のものがある。すな
わち、特開平９−２７０４２６号公報に記載の従来技術
は、層間絶縁膜の開孔側壁部における導電性配線膜の付
きまわりを改善し、該層間絶縁膜の開孔側壁部露出によ
る、不純物浸入を防止するパッド電極構造を提供するこ
とを目的とするものであって、第１導電性配線膜と第２
導電性配線膜間を電気的に接続する為に開孔された層間
絶縁膜の接続孔側壁部にサイドウォールが形成されてい
る半導体装置のパッド電極構造である。このような半導
体装置のパッド電極構造によれば、導電性配線膜のスパ
ッタ時の付きまわりを改善することができ、また水分な
どの不純物浸入による層間絶縁膜の絶縁性低下が防止で
きるといった効果が開示されている。
【０００４】図５は第２従来技術を説明するための素子
断面図である。図５を参照すると、第２従来技術のフリ
ップチップタイプの半導体装置においては、通常は半導
体基板５８上の最上層配線５６を形成後、半導体基板５
８上の最上層配線５６とパッド５２を接続するためのス
ルーホール５５の開口をカバー膜５４に対して行い、そ
の上にＣｕ等でパッド５２を形成し、パッド５２上に第
２のカバー膜５１を形成後、最上層配線５６の上方部分
の第２のカバー膜５１に第２の開口部５３を開口してい
た。スルーホール５５の位置は、パッド５２直下の場合
と、パッド５２から離れた位置に開口する場合とがあっ
た。
断面図である。図５を参照すると、第２従来技術のフリ
ップチップタイプの半導体装置においては、通常は半導
体基板５８上の最上層配線５６を形成後、半導体基板５
８上の最上層配線５６とパッド５２を接続するためのス
ルーホール５５の開口をカバー膜５４に対して行い、そ
の上にＣｕ等でパッド５２を形成し、パッド５２上に第
２のカバー膜５１を形成後、最上層配線５６の上方部分
の第２のカバー膜５１に第２の開口部５３を開口してい
た。スルーホール５５の位置は、パッド５２直下の場合
と、パッド５２から離れた位置に開口する場合とがあっ
た。
【０００５】
【発明が解決しようとする課題】しかしながら、第１従
来技術には、スルーホール４５を形成する分の工程が必
要となるという問題点があった。その理由は、半導体基
板４８上の最上層配線４６の上にスルーホール４５を介
してパッド４２を形成しているからである。同様に、第
２従来技術は、スルーホール５５を形成する分の工程が
必要となるという問題点があった。その理由は、半導体
基板５８上の最上層配線５６の上にスルーホール５５を
介してパッド５２を形成しているからである。
来技術には、スルーホール４５を形成する分の工程が必
要となるという問題点があった。その理由は、半導体基
板４８上の最上層配線４６の上にスルーホール４５を介
してパッド４２を形成しているからである。同様に、第
２従来技術は、スルーホール５５を形成する分の工程が
必要となるという問題点があった。その理由は、半導体
基板５８上の最上層配線５６の上にスルーホール５５を
介してパッド５２を形成しているからである。
【０００６】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、パッドの形成の工
程削減、パッドと半田ボールの位置ずれを回避した信頼
性ならびに歩留まりの向上を図る半導体装置および半導
体製造方法を提供する点にある。
のであり、その目的とするところは、パッドの形成の工
程削減、パッドと半田ボールの位置ずれを回避した信頼
性ならびに歩留まりの向上を図る半導体装置および半導
体製造方法を提供する点にある。
【０００７】
【課題を解決するための手段】請求項１に記載の発明の
要旨は、パッドの形成の工程削減、パッドと半田ボール
の位置ずれを回避した信頼性ならびに歩留まりの向上を
図る半導体装置であって、パッドを形成する際に配線と
接続するためのスルーホールを介さずに当該配線上に前
記パッドを直接形成するとともに、当該配線と当該パッ
ドを直接接続した構造を有することを特徴とする半導体
装置に存する。また請求項２に記載の発明の要旨は、前
記パッド下の全面に当該パッドと直接接続される配線が
存在する構造を有することを特徴とする請求項１に記載
の半導体装置に存する。また請求項３に記載の発明の要
旨は、前記パッドの所定の一部分だけの下に当該パッド
と直接接続される配線が存在する構造を有することを特
徴とする請求項１または２に記載の半導体装置に存す
る。また請求項４に記載の発明の要旨は、前記パッドと
直接接続される前記配線が、半導体基板上に形成された
最上層配線である構造を有することを特徴とする請求項
１乃至３のいずれか一項に記載の半導体装置に存する。
また請求項５に記載の発明の要旨は、前記パッドと直接
接続される前記配線が、半導体基板上に形成された下層
配線である構造を有することを特徴とする請求項１乃至
４のいずれか一項に記載の半導体装置に存する。また請
求項６に記載の発明の要旨は、直接接続される配線層が
異なる複数の前記パッドが混在する構造を有することを
特徴とする請求項１乃至５のいずれか一項に記載の半導
体装置に存する。また請求項７に記載の発明の要旨は、
一つの前記パッドで２層以上の配線層を接続した構造を
有することを特徴とする請求項１乃至５のいずれか一項
に記載の半導体装置に存する。また請求項８に記載の発
明の要旨は、パッドの形成の工程削減、パッドと半田ボ
ールの位置ずれを回避した信頼性ならびに歩留まりの向
上を図る半導体製造方法であって、パッドを形成する際
に配線と接続するためのスルーホールを介さずに当該配
線上に前記パッドを直接形成する工程と、当該配線と当
該パッドを直接接続する工程を有することを特徴とする
半導体製造方法に存する。また請求項９に記載の発明の
要旨は、前記パッド下の全面に当該パッドと直接接続さ
れる配線を形成する工程を有することを特徴とする請求
項８に記載の半導体製造方法に存する。また請求項１０
に記載の発明の要旨は、前記パッドの所定の一部分だけ
の下に当該パッドと直接接続される配線を形成する工程
を有することを特徴とする請求項８または９に記載の半
導体製造方法に存する。また請求項１１に記載の発明の
要旨は、半導体基板上に形成された最上層配線を前記パ
ッドと直接接続される前記配線として形成する工程を有
することを特徴とする請求項８乃至１０のいずれか一項
に記載の半導体製造方法に存する。また請求項１２に記
載の発明の要旨は、半導体基板上に形成された下層配線
を前記パッドと直接接続される前記配線として形成する
工程を有することを特徴とする請求項８乃至１１のいず
れか一項に記載の半導体製造方法に存する。また請求項
１３に記載の発明の要旨は、直接接続される配線層が異
なる複数の前記パッドを混在させて形成する工程を有す
ることを特徴とする請求項８乃至１２のいずれか一項に
記載の半導体製造方法に存する。また請求項１４に記載
の発明の要旨は、一つの前記パッドで２層以上の配線層
を接続する工程を有することを特徴とする請求項８乃至
１２のいずれか一項に記載の半導体製造方法に存する。
要旨は、パッドの形成の工程削減、パッドと半田ボール
の位置ずれを回避した信頼性ならびに歩留まりの向上を
図る半導体装置であって、パッドを形成する際に配線と
接続するためのスルーホールを介さずに当該配線上に前
記パッドを直接形成するとともに、当該配線と当該パッ
ドを直接接続した構造を有することを特徴とする半導体
装置に存する。また請求項２に記載の発明の要旨は、前
記パッド下の全面に当該パッドと直接接続される配線が
存在する構造を有することを特徴とする請求項１に記載
の半導体装置に存する。また請求項３に記載の発明の要
旨は、前記パッドの所定の一部分だけの下に当該パッド
と直接接続される配線が存在する構造を有することを特
徴とする請求項１または２に記載の半導体装置に存す
る。また請求項４に記載の発明の要旨は、前記パッドと
直接接続される前記配線が、半導体基板上に形成された
最上層配線である構造を有することを特徴とする請求項
１乃至３のいずれか一項に記載の半導体装置に存する。
また請求項５に記載の発明の要旨は、前記パッドと直接
接続される前記配線が、半導体基板上に形成された下層
配線である構造を有することを特徴とする請求項１乃至
４のいずれか一項に記載の半導体装置に存する。また請
求項６に記載の発明の要旨は、直接接続される配線層が
異なる複数の前記パッドが混在する構造を有することを
特徴とする請求項１乃至５のいずれか一項に記載の半導
体装置に存する。また請求項７に記載の発明の要旨は、
一つの前記パッドで２層以上の配線層を接続した構造を
有することを特徴とする請求項１乃至５のいずれか一項
に記載の半導体装置に存する。また請求項８に記載の発
明の要旨は、パッドの形成の工程削減、パッドと半田ボ
ールの位置ずれを回避した信頼性ならびに歩留まりの向
上を図る半導体製造方法であって、パッドを形成する際
に配線と接続するためのスルーホールを介さずに当該配
線上に前記パッドを直接形成する工程と、当該配線と当
該パッドを直接接続する工程を有することを特徴とする
半導体製造方法に存する。また請求項９に記載の発明の
要旨は、前記パッド下の全面に当該パッドと直接接続さ
れる配線を形成する工程を有することを特徴とする請求
項８に記載の半導体製造方法に存する。また請求項１０
に記載の発明の要旨は、前記パッドの所定の一部分だけ
の下に当該パッドと直接接続される配線を形成する工程
を有することを特徴とする請求項８または９に記載の半
導体製造方法に存する。また請求項１１に記載の発明の
要旨は、半導体基板上に形成された最上層配線を前記パ
ッドと直接接続される前記配線として形成する工程を有
することを特徴とする請求項８乃至１０のいずれか一項
に記載の半導体製造方法に存する。また請求項１２に記
載の発明の要旨は、半導体基板上に形成された下層配線
を前記パッドと直接接続される前記配線として形成する
工程を有することを特徴とする請求項８乃至１１のいず
れか一項に記載の半導体製造方法に存する。また請求項
１３に記載の発明の要旨は、直接接続される配線層が異
なる複数の前記パッドを混在させて形成する工程を有す
ることを特徴とする請求項８乃至１２のいずれか一項に
記載の半導体製造方法に存する。また請求項１４に記載
の発明の要旨は、一つの前記パッドで２層以上の配線層
を接続する工程を有することを特徴とする請求項８乃至
１２のいずれか一項に記載の半導体製造方法に存する。
【０００８】
【発明の実施の形態】以下に示す各実施の形態の特徴
は、パッドを形成する際に、配線と接続するためのスル
ーホールを介さずに当該配線上にパッドを直接形成する
とともに、当該配線と当該パッドを直接接続するような
構造を有し、パッドの形成の工程を削減（１回の作成プ
ロセスを削減）でき、パッドと半田ボールの位置ずれが
起きず信頼性および歩留まりを向上でき、化学的機械的
研磨（ＣＭＰ）によるパッドのディッシング量（凹み
量）を低減できることにある。以下、本発明の実施の形
態を図面に基づいて詳細に説明する。
は、パッドを形成する際に、配線と接続するためのスル
ーホールを介さずに当該配線上にパッドを直接形成する
とともに、当該配線と当該パッドを直接接続するような
構造を有し、パッドの形成の工程を削減（１回の作成プ
ロセスを削減）でき、パッドと半田ボールの位置ずれが
起きず信頼性および歩留まりを向上でき、化学的機械的
研磨（ＣＭＰ）によるパッドのディッシング量（凹み
量）を低減できることにある。以下、本発明の実施の形
態を図面に基づいて詳細に説明する。
【０００９】（第１の実施の形態）図１は本発明の第１
の実施の形態にかかる半導体装置および半導体製造方法
を説明するための素子断面図である。図１において、１
２はパッド、１３は開口部、１４はカバー膜、１６は最
上層配線、１８は半導体基板を示している。図１を参照
すると、本実施の形態の半導体装置は、フリップチップ
タイプの半導体装置であって、半田ボールを接続するた
めのパッド１２、パッド１２を形成する開口部１３、装
置表面を衝撃、パーティクルや金属不純物、有機物等の
微小な汚染から保護するために当該装置表面に形成され
るカバー膜１４、半導体基板１８上の最上層に形成され
当該半導体基板１８上の半導体素子等の電子部品間の電
気的接続を行うための最上層配線１６、半導体素子等の
電子部品やパッド１２、開口部１３、カバー膜１４、最
上層配線１６などを形成する基板である半導体基板１８
を備えている。
の実施の形態にかかる半導体装置および半導体製造方法
を説明するための素子断面図である。図１において、１
２はパッド、１３は開口部、１４はカバー膜、１６は最
上層配線、１８は半導体基板を示している。図１を参照
すると、本実施の形態の半導体装置は、フリップチップ
タイプの半導体装置であって、半田ボールを接続するた
めのパッド１２、パッド１２を形成する開口部１３、装
置表面を衝撃、パーティクルや金属不純物、有機物等の
微小な汚染から保護するために当該装置表面に形成され
るカバー膜１４、半導体基板１８上の最上層に形成され
当該半導体基板１８上の半導体素子等の電子部品間の電
気的接続を行うための最上層配線１６、半導体素子等の
電子部品やパッド１２、開口部１３、カバー膜１４、最
上層配線１６などを形成する基板である半導体基板１８
を備えている。
【００１０】次に半導体製造方法について説明する。本
実施の形態の半導体製造方法は、フリップチップタイプ
の半導体装置の製造方法であって、まず最初に、半導体
基板１８上の最上層配線１６をＣｕで形成し、当該最上
層配線１６上にカバー膜１４を形成するとともに、パッ
ド１２となる部分を開口する。続いて、開口部１３をＣ
ｕで埋設し、化学的機械的研磨（ＣＭＰ）でカバー膜１
４上の不要なＣｕを除去するとともに、当該カバー膜１
４の開口部１３にパッド１２を形成する。
実施の形態の半導体製造方法は、フリップチップタイプ
の半導体装置の製造方法であって、まず最初に、半導体
基板１８上の最上層配線１６をＣｕで形成し、当該最上
層配線１６上にカバー膜１４を形成するとともに、パッ
ド１２となる部分を開口する。続いて、開口部１３をＣ
ｕで埋設し、化学的機械的研磨（ＣＭＰ）でカバー膜１
４上の不要なＣｕを除去するとともに、当該カバー膜１
４の開口部１３にパッド１２を形成する。
【００１１】以上説明したように第１の実施の形態によ
れば、以下に掲げる効果を奏する。まず第１の効果は、
パッド１２の形成の工程を削減（１回の作成プロセスを
削減）できることである。その理由は、半導体基板１８
上の最上層配線１６上にスルーホールを介さずにパッド
１２を直接形成するからである。また第２の効果は、パ
ッド１２と半田ボールの位置ずれが起きず、信頼性およ
び歩留まりを向上できることである。その理由は、化学
的機械的研磨（ＣＭＰ）時のディッシングによりパッド
１２の中央部がすり鉢状に凹むため、半田ボール搭載時
に半田ボールが自己整合的にパッド１２の中央部に配置
されるからである。そして第３の効果は、化学的機械的
研磨（ＣＭＰ）によるパッド１２のディッシング量（凹
み量）を低減できることである。例えば、パッド径、化
学的機械的研磨（ＣＭＰ）条件により変わるが、パッド
径が１００μｍ程度の場合、化学的機械的研磨（ＣＭ
Ｐ）によるパッド１２のディッシング量（凹み量）を
０．１〜１０μｍ程度にできる。
れば、以下に掲げる効果を奏する。まず第１の効果は、
パッド１２の形成の工程を削減（１回の作成プロセスを
削減）できることである。その理由は、半導体基板１８
上の最上層配線１６上にスルーホールを介さずにパッド
１２を直接形成するからである。また第２の効果は、パ
ッド１２と半田ボールの位置ずれが起きず、信頼性およ
び歩留まりを向上できることである。その理由は、化学
的機械的研磨（ＣＭＰ）時のディッシングによりパッド
１２の中央部がすり鉢状に凹むため、半田ボール搭載時
に半田ボールが自己整合的にパッド１２の中央部に配置
されるからである。そして第３の効果は、化学的機械的
研磨（ＣＭＰ）によるパッド１２のディッシング量（凹
み量）を低減できることである。例えば、パッド径、化
学的機械的研磨（ＣＭＰ）条件により変わるが、パッド
径が１００μｍ程度の場合、化学的機械的研磨（ＣＭ
Ｐ）によるパッド１２のディッシング量（凹み量）を
０．１〜１０μｍ程度にできる。
【００１２】（第２の実施の形態）図２は本発明の第２
の実施の形態にかかる半導体装置および半導体製造方法
を説明するための素子断面図である。図２において、１
２はパッド、１３は開口部、１４はカバー膜、１６は最
上層配線、１８は半導体基板を示している。図２を参照
すると、本実施の形態の半導体装置は、パッド１２、開
口部１３、カバー膜１４、最上層配線１６、半導体基板
１８を備えている。なお、第１の実施の形態において既
に記述したものと同一の部分については、同一符号を付
し、重複した説明は省略する。第１の実施の形態におい
ては最上層配線１６がパッド１２の下全面に形成されて
いたが、これに代えて、本実施の形態では、図２に示す
ように、パッド１２と最上層配線１６の接続部のみを重
ねるように構成されている点に特徴を有している。これ
により、第１の実施の形態に記載の効果と同様の効果を
奏する。
の実施の形態にかかる半導体装置および半導体製造方法
を説明するための素子断面図である。図２において、１
２はパッド、１３は開口部、１４はカバー膜、１６は最
上層配線、１８は半導体基板を示している。図２を参照
すると、本実施の形態の半導体装置は、パッド１２、開
口部１３、カバー膜１４、最上層配線１６、半導体基板
１８を備えている。なお、第１の実施の形態において既
に記述したものと同一の部分については、同一符号を付
し、重複した説明は省略する。第１の実施の形態におい
ては最上層配線１６がパッド１２の下全面に形成されて
いたが、これに代えて、本実施の形態では、図２に示す
ように、パッド１２と最上層配線１６の接続部のみを重
ねるように構成されている点に特徴を有している。これ
により、第１の実施の形態に記載の効果と同様の効果を
奏する。
【００１３】（第３の実施の形態）図３は本発明の第３
の実施の形態にかかる半導体装置および半導体製造方法
を説明するための素子断面図である。図３において、１
２はパッド、１３は開口部、１４はカバー膜、１６は最
上層配線、１７は層間膜、１８は半導体基板、１９は下
層配線を示している。図３を参照すると、本実施の形態
の半導体装置は、パッド１２、開口部１３、カバー膜１
４、最上層配線１６、層間膜１７、半導体基板１８、下
層配線１９を備えている。なお、第１の実施の形態また
は第２の実施の形態において既に記述したものと同一の
部分については、同一符号を付し、重複した説明は省略
する。
の実施の形態にかかる半導体装置および半導体製造方法
を説明するための素子断面図である。図３において、１
２はパッド、１３は開口部、１４はカバー膜、１６は最
上層配線、１７は層間膜、１８は半導体基板、１９は下
層配線を示している。図３を参照すると、本実施の形態
の半導体装置は、パッド１２、開口部１３、カバー膜１
４、最上層配線１６、層間膜１７、半導体基板１８、下
層配線１９を備えている。なお、第１の実施の形態また
は第２の実施の形態において既に記述したものと同一の
部分については、同一符号を付し、重複した説明は省略
する。
【００１４】図３を参照すると、本実施の形態は、下層
配線１９とパッド１２を直接接続するように構成されて
いる点に特徴を有している。このとき、下層配線１９
は、第１の実施の形態のようにパッド１２下の全面にあ
っても良い。さらに、パッド１２を１回の作成プロセス
で同時に形成することも可能である。すなわち、下層配
線１９に届くまでエッチングを行う際に配線がエッチン
グストッパーとなるため、カバー膜１４のエッチングと
同時にパッド１２の部分を開口できる。また、パッド１
２下の全面に配線がある構造になっていると、エッチン
グマージンがより大きくなり、エッチングしやすくな
る。これにより、第１の実施の形態に記載の効果に加え
て、最上層配線１６と接続されるパッド１２、最上層配
線１６が形成されている配線層と層間膜１７によって絶
縁された下層配線１９と接続されるパッド１２、さらに
その下の配線層の配線と接続されるパッド１２といった
具合に、接続される配線層が違う数種類のパッド１２
を、一度のエッチングで同時に形成することが可能とな
り、さらに、一つのパッド１２に２層以上の配線を同時
に接続することも可能となるといった効果を奏する。
配線１９とパッド１２を直接接続するように構成されて
いる点に特徴を有している。このとき、下層配線１９
は、第１の実施の形態のようにパッド１２下の全面にあ
っても良い。さらに、パッド１２を１回の作成プロセス
で同時に形成することも可能である。すなわち、下層配
線１９に届くまでエッチングを行う際に配線がエッチン
グストッパーとなるため、カバー膜１４のエッチングと
同時にパッド１２の部分を開口できる。また、パッド１
２下の全面に配線がある構造になっていると、エッチン
グマージンがより大きくなり、エッチングしやすくな
る。これにより、第１の実施の形態に記載の効果に加え
て、最上層配線１６と接続されるパッド１２、最上層配
線１６が形成されている配線層と層間膜１７によって絶
縁された下層配線１９と接続されるパッド１２、さらに
その下の配線層の配線と接続されるパッド１２といった
具合に、接続される配線層が違う数種類のパッド１２
を、一度のエッチングで同時に形成することが可能とな
り、さらに、一つのパッド１２に２層以上の配線を同時
に接続することも可能となるといった効果を奏する。
【００１５】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施形態
は適宜変更され得ることは明らかである。また上記構成
部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
れず、本発明の技術思想の範囲内において、各実施形態
は適宜変更され得ることは明らかである。また上記構成
部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
【００１６】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。まず第１の効果は、パ
ッドの形成の工程を削減（１回の作成プロセスを削減）
できることである。その理由は、半導体基板上の最上層
配線上にスルーホールを介さずにパッドを直接形成する
からである。また第２の効果は、パッドと半田ボールの
位置ずれが起きず、信頼性および歩留まりを向上できる
ことである。その理由は、化学的機械的研磨（ＣＭＰ）
時のディッシングによりパッドの中央部がすり鉢状に凹
むため、半田ボール搭載時に半田ボールが自己整合的に
パッドの中央部に配置されるからである。そして第３の
効果は、化学的機械的研磨（ＣＭＰ）によるパッドのデ
ィッシング量（凹み量）を低減できることである。例え
ば、パッド径、化学的機械的研磨（ＣＭＰ）条件により
変わるが、パッド径が１００μｍ程度の場合、化学的機
械的研磨（ＣＭＰ）によるパッドのディッシング量（凹
み量）を０．１〜１０μｍ程度にできる。
で、以下に掲げる効果を奏する。まず第１の効果は、パ
ッドの形成の工程を削減（１回の作成プロセスを削減）
できることである。その理由は、半導体基板上の最上層
配線上にスルーホールを介さずにパッドを直接形成する
からである。また第２の効果は、パッドと半田ボールの
位置ずれが起きず、信頼性および歩留まりを向上できる
ことである。その理由は、化学的機械的研磨（ＣＭＰ）
時のディッシングによりパッドの中央部がすり鉢状に凹
むため、半田ボール搭載時に半田ボールが自己整合的に
パッドの中央部に配置されるからである。そして第３の
効果は、化学的機械的研磨（ＣＭＰ）によるパッドのデ
ィッシング量（凹み量）を低減できることである。例え
ば、パッド径、化学的機械的研磨（ＣＭＰ）条件により
変わるが、パッド径が１００μｍ程度の場合、化学的機
械的研磨（ＣＭＰ）によるパッドのディッシング量（凹
み量）を０．１〜１０μｍ程度にできる。
【図１】本発明の第１の実施の形態にかかる半導体装置
および半導体製造方法を説明するための素子断面図であ
る。
および半導体製造方法を説明するための素子断面図であ
る。
【図２】本発明の第２の実施の形態にかかる半導体装置
および半導体製造方法を説明するための素子断面図であ
る。
および半導体製造方法を説明するための素子断面図であ
る。
【図３】本発明の第３の実施の形態にかかる半導体装置
および半導体製造方法を説明するための素子断面図であ
る。
および半導体製造方法を説明するための素子断面図であ
る。
【図４】第１従来技術を説明するための素子断面図であ
る。
る。
【図５】第２従来技術を説明するための素子断面図であ
る。
る。
１２…パッド １３…開口部 １４…カバー膜 １６…最上層配線 １７…層間膜 １８…半導体基板 １９…下層配線
Claims (14)
- 【請求項１】 パッドの形成の工程削減、パッドと半田
ボールの位置ずれを回避した信頼性ならびに歩留まりの
向上を図る半導体装置であって、 パッドを形成する際に配線と接続するためのスルーホー
ルを介さずに当該配線上に前記パッドを直接形成すると
ともに、当該配線と当該パッドを直接接続した構造を有
することを特徴とする半導体装置。 - 【請求項２】 前記パッド下の全面に当該パッドと直接
接続される配線が存在する構造を有することを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記パッドの所定の一部分だけの下に当
該パッドと直接接続される配線が存在する構造を有する
ことを特徴とする請求項１または２に記載の半導体装
置。 - 【請求項４】 前記パッドと直接接続される前記配線
が、半導体基板上に形成された最上層配線である構造を
有することを特徴とする請求項１乃至３のいずれか一項
に記載の半導体装置。 - 【請求項５】 前記パッドと直接接続される前記配線
が、半導体基板上に形成された下層配線である構造を有
することを特徴とする請求項１乃至４のいずれか一項に
記載の半導体装置。 - 【請求項６】 直接接続される配線層が異なる複数の前
記パッドが混在する構造を有することを特徴とする請求
項１乃至５のいずれか一項に記載の半導体装置。 - 【請求項７】 一つの前記パッドで２層以上の配線層を
接続した構造を有することを特徴とする請求項１乃至５
のいずれか一項に記載の半導体装置。 - 【請求項８】 パッドの形成の工程削減、パッドと半田
ボールの位置ずれを回避した信頼性ならびに歩留まりの
向上を図る半導体製造方法であって、パッドを形成する
際に配線と接続するためのスルーホールを介さずに当該
配線上に前記パッドを直接形成する工程と、当該配線と
当該パッドを直接接続する工程を有することを特徴とす
る半導体製造方法。 - 【請求項９】 前記パッド下の全面に当該パッドと直接
接続される配線を形成する工程を有することを特徴とす
る請求項８に記載の半導体製造方法。 - 【請求項１０】 前記パッドの所定の一部分だけの下に
当該パッドと直接接続される配線を形成する工程を有す
ることを特徴とする請求項８または９に記載の半導体製
造方法。 - 【請求項１１】 半導体基板上に形成された最上層配線
を前記パッドと直接接続される前記配線として形成する
工程を有することを特徴とする請求項８乃至１０のいず
れか一項に記載の半導体製造方法。 - 【請求項１２】 半導体基板上に形成された下層配線を
前記パッドと直接接続される前記配線として形成する工
程を有することを特徴とする請求項８乃至１１のいずれ
か一項に記載の半導体製造方法。 - 【請求項１３】 直接接続される配線層が異なる複数の
前記パッドを混在させて形成する工程を有することを特
徴とする請求項８乃至１２のいずれか一項に記載の半導
体製造方法。 - 【請求項１４】 一つの前記パッドで２層以上の配線層
を接続する工程を有することを特徴とする請求項８乃至
１２のいずれか一項に記載の半導体製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11139245A JP2000332016A (ja) | 1999-05-19 | 1999-05-19 | 半導体装置および半導体製造方法 |
| US09/572,325 US6353266B1 (en) | 1999-05-19 | 2000-05-18 | Semiconductor device having improved pad coupled to wiring on semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11139245A JP2000332016A (ja) | 1999-05-19 | 1999-05-19 | 半導体装置および半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332016A true JP2000332016A (ja) | 2000-11-30 |
Family
ID=15240843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11139245A Pending JP2000332016A (ja) | 1999-05-19 | 1999-05-19 | 半導体装置および半導体製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6353266B1 (ja) |
| JP (1) | JP2000332016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010106740A1 (ja) * | 2009-03-19 | 2010-09-23 | パナソニック株式会社 | 半導体装置および半導体基板、並びに半導体装置の製造方法 |
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| US20090065936A1 (en) * | 2005-03-16 | 2009-03-12 | Jenny Wai Lian Ong | Substrate, electronic component, electronic configuration and methods of producing the same |
| KR102321209B1 (ko) | 2014-11-03 | 2021-11-02 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US11114406B2 (en) * | 2019-01-31 | 2021-09-07 | Sandisk Technologies Llc | Warpage-compensated bonded structure including a support chip and a three-dimensional memory chip |
| US10847408B2 (en) | 2019-01-31 | 2020-11-24 | Sandisk Technologies Llc | Warpage-compensated bonded structure including a support chip and a three-dimensional memory chip |
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| JPH1098039A (ja) * | 1996-09-20 | 1998-04-14 | Sony Corp | 半導体装置の製造方法 |
| JPH11204522A (ja) * | 1998-01-09 | 1999-07-30 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| JPH11340319A (ja) * | 1998-05-26 | 1999-12-10 | Nec Corp | 多層配線構造及びそれを有する半導体装置並びにそれらの製造方法 |
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| JPH09270426A (ja) | 1996-03-29 | 1997-10-14 | Seiko Epson Corp | 半導体装置のパッド電極構造及びその製造方法 |
| US5903058A (en) * | 1996-07-17 | 1999-05-11 | Micron Technology, Inc. | Conductive bumps on die for flip chip application |
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| JPH11111753A (ja) * | 1997-10-01 | 1999-04-23 | Mitsubishi Electric Corp | 半導体装置 |
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| KR100273703B1 (ko) * | 1997-12-12 | 2001-03-02 | 윤종용 | 콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법 |
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-
1999
- 1999-05-19 JP JP11139245A patent/JP2000332016A/ja active Pending
-
2000
- 2000-05-18 US US09/572,325 patent/US6353266B1/en not_active Expired - Fee Related
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| JP2010225690A (ja) * | 2009-03-19 | 2010-10-07 | Panasonic Corp | 半導体装置および半導体基板、並びに半導体装置の製造方法 |
| US8525332B2 (en) | 2009-03-19 | 2013-09-03 | Panasonic Corporation | Semiconductor device having semiconductor substrate, and method of manufacturing the same |
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| Publication number | Publication date |
|---|---|
| US6353266B1 (en) | 2002-03-05 |
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