JP2000332105A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000332105A JP2000332105A JP11137055A JP13705599A JP2000332105A JP 2000332105 A JP2000332105 A JP 2000332105A JP 11137055 A JP11137055 A JP 11137055A JP 13705599 A JP13705599 A JP 13705599A JP 2000332105 A JP2000332105 A JP 2000332105A
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Abstract
(57)【要約】
【課題】 接続孔内における抵抗の上昇を抑制する。
【解決手段】 半導体基板１上の絶縁膜にコンタクトホ
ール２４を形成した後、そのコンタクトホール２４内に
Ｔｉ膜２６を被着し、熱処理を施して半導体基板１との
接触部にシリサイド層２７を形成する。続いて、コンタ
クトホール２４内にＴｉＮ膜２８を被着した後、熱処理
を施すことにより、コンタクトホール２４内の水分や酸
素等を除去する。その後、コンタクトホール２４内に、
タングステン膜２９を被着する。
ール２４を形成した後、そのコンタクトホール２４内に
Ｔｉ膜２６を被着し、熱処理を施して半導体基板１との
接触部にシリサイド層２７を形成する。続いて、コンタ
クトホール２４内にＴｉＮ膜２８を被着した後、熱処理
を施すことにより、コンタクトホール２４内の水分や酸
素等を除去する。その後、コンタクトホール２４内に、
タングステン膜２９を被着する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、接続孔内への導体膜の埋め込み技術
に適用して有効な技術に関するものである。
技術に関し、特に、接続孔内への導体膜の埋め込み技術
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討した接続孔内への導体膜
の埋込技術は、例えば次の通りである。すなわち、半導
体基板上に形成された絶縁膜に、半導体基板の一部が露
出される接続孔を穿孔した後、その接続孔内にバリア用
の導体膜を形成し、さらにその接続孔内にタングステン
をＣＶＤ（Chemical Vapor Deposition ）法等によって
形成するものである。
の埋込技術は、例えば次の通りである。すなわち、半導
体基板上に形成された絶縁膜に、半導体基板の一部が露
出される接続孔を穿孔した後、その接続孔内にバリア用
の導体膜を形成し、さらにその接続孔内にタングステン
をＣＶＤ（Chemical Vapor Deposition ）法等によって
形成するものである。
【０００３】なお、電極・導体形成技術については、例
えば株式会社プレスジャーナル社、平成３年１１月１
日、「月刊セミコンダクタワールド増刊号’９２最新半
導体プロセス技術」ｐ３２７〜ｐ３３３に記載があり、
ＣＶＤ−プラグによるコンタクト電極の形成技術が開示
されている。
えば株式会社プレスジャーナル社、平成３年１１月１
日、「月刊セミコンダクタワールド増刊号’９２最新半
導体プロセス技術」ｐ３２７〜ｐ３３３に記載があり、
ＣＶＤ−プラグによるコンタクト電極の形成技術が開示
されている。
【０００４】
【発明が解決しようとする課題】ところが、上記接続孔
内への導体膜の埋め込み技術においては、以下の課題が
あることを本発明者は見出した。
内への導体膜の埋め込み技術においては、以下の課題が
あることを本発明者は見出した。
【０００５】すなわち、上記接続孔の埋め込み技術にお
いては、バリア用の導体膜を用いているのでタングステ
ンＣＶＤ処理の条件が接続孔内における抵抗（接続孔内
における導体膜と半導体基板との接触抵抗および接続孔
内の導体膜の電気抵抗）に関係しないと思われていた
が、上記導体膜の埋め込み工程後の高温熱処理（例えば
６００℃以上）により上記抵抗、特に、接続孔内の導体
膜とｐ+ 型の半導体領域との接触抵抗が、タングステン
ＣＶＤ処理の条件に応じて上昇するという課題である。
いては、バリア用の導体膜を用いているのでタングステ
ンＣＶＤ処理の条件が接続孔内における抵抗（接続孔内
における導体膜と半導体基板との接触抵抗および接続孔
内の導体膜の電気抵抗）に関係しないと思われていた
が、上記導体膜の埋め込み工程後の高温熱処理（例えば
６００℃以上）により上記抵抗、特に、接続孔内の導体
膜とｐ+ 型の半導体領域との接触抵抗が、タングステン
ＣＶＤ処理の条件に応じて上昇するという課題である。
【０００６】本発明の目的は、接続孔内における抵抗の
上昇を抑制することのできる技術を提供することにあ
る。
上昇を抑制することのできる技術を提供することにあ
る。
【０００７】また、本発明の他の目的は、接続孔内にお
ける抵抗がプロセス毎に変動するのを抑制することので
きる技術を提供することにある。
ける抵抗がプロセス毎に変動するのを抑制することので
きる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明の半導体装置の製造方法
は、（ａ）絶縁膜に接続孔を穿孔する工程と、（ｂ）前
記（ａ）工程後に第１の熱処理を施す工程と、（ｃ）前
記（ｂ）工程後に前記接続孔内に導体膜を埋め込む工程
と、（ｄ）前記（ｃ）工程後に６００℃以上の第２の熱
処理を施す工程とを有するものである。
は、（ａ）絶縁膜に接続孔を穿孔する工程と、（ｂ）前
記（ａ）工程後に第１の熱処理を施す工程と、（ｃ）前
記（ｂ）工程後に前記接続孔内に導体膜を埋め込む工程
と、（ｄ）前記（ｃ）工程後に６００℃以上の第２の熱
処理を施す工程とを有するものである。
【００１１】また、本発明の半導体装置の製造方法は、
（ａ）絶縁膜に接続孔を穿孔する工程と、（ｂ）前記接
続孔内に第１の導体膜を形成する工程と、（ｃ）前記
（ｂ）工程後に前記接続孔内に第２の導体膜を埋め込む
工程と、（ｄ）前記（ａ）工程後、前記（ｃ）工程前に
第１の熱処理を施す工程と、（ｅ）前記（ｃ）工程後に
６００℃以上の第２の熱処理を施す工程とを有するもの
である。
（ａ）絶縁膜に接続孔を穿孔する工程と、（ｂ）前記接
続孔内に第１の導体膜を形成する工程と、（ｃ）前記
（ｂ）工程後に前記接続孔内に第２の導体膜を埋め込む
工程と、（ｄ）前記（ａ）工程後、前記（ｃ）工程前に
第１の熱処理を施す工程と、（ｅ）前記（ｃ）工程後に
６００℃以上の第２の熱処理を施す工程とを有するもの
である。
【００１２】また、本発明の半導体装置の製造方法は、
前記第１の熱処理の雰囲気を、還元性ガス雰囲気または
不活性ガス雰囲気とするものである。
前記第１の熱処理の雰囲気を、還元性ガス雰囲気または
不活性ガス雰囲気とするものである。
【００１３】また、本発明の半導体装置の製造方法は、
前記第１の熱処理を、前記第２の導体膜の形成処理室内
で行うものである。
前記第１の熱処理を、前記第２の導体膜の形成処理室内
で行うものである。
【００１４】さらに、本発明の半導体装置の製造方法
は、前記第１の熱処理時の温度と、第２の導体膜の成膜
時の温度とをほぼ等しくするものである。
は、前記第１の熱処理時の温度と、第２の導体膜の成膜
時の温度とをほぼ等しくするものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１６】また、本実施の形態においては、ｐチャネ
ル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ）をｐＭＩＳと略し、ｎチャ
ネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
ル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ）をｐＭＩＳと略し、ｎチャ
ネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００１７】本実施の形態においては、本発明を、例え
ばＤＲＡＭ（Dynamic Random Access Memory）またはＦ
ｅＲＡＭ（Ferroelectric RAM ）の製造方法に適用した
場合について説明する。図１は、本実施の形態の半導体
装置の製造工程中における要部断面図である。半導体基
板１は、例えばｐ型のシリコン単結晶からなる。ＤＲＡ
Ｍのメモリセルは、半導体基板１の主面に形成されたｐ
型ウエル２に形成されている。メモリセルが形成された
領域（メモリアレイ）のｐ型ウエル２は、例えばホウ素
が導入されてなり、半導体基板１の他の領域に形成され
た入出力回路などからノイズが侵入するのを防ぐため
に、その下部に形成されたｎ型半導体領域３によって半
導体基板１と電気的に分離されている。ｎ型半導体領域
３には、例えばリンまたはヒ素が導入されている。
ばＤＲＡＭ（Dynamic Random Access Memory）またはＦ
ｅＲＡＭ（Ferroelectric RAM ）の製造方法に適用した
場合について説明する。図１は、本実施の形態の半導体
装置の製造工程中における要部断面図である。半導体基
板１は、例えばｐ型のシリコン単結晶からなる。ＤＲＡ
Ｍのメモリセルは、半導体基板１の主面に形成されたｐ
型ウエル２に形成されている。メモリセルが形成された
領域（メモリアレイ）のｐ型ウエル２は、例えばホウ素
が導入されてなり、半導体基板１の他の領域に形成され
た入出力回路などからノイズが侵入するのを防ぐため
に、その下部に形成されたｎ型半導体領域３によって半
導体基板１と電気的に分離されている。ｎ型半導体領域
３には、例えばリンまたはヒ素が導入されている。
【００１８】ＤＲＡＭのメモリセルは、メモリセル選択
用ＭＩＳＦＥＴＱｓの上部に情報蓄積用容量素子を配置
したスタックド構造で構成される。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓはｎチャネル型ＭＩＳＦＥＴで構成さ
れ、ｐ型ウエル２に形成されている。ＤＲＡＭの周辺回
路は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型Ｍ
ＩＳＦＥＴＱｐとで構成されている。ｎチャネル型ＭＩ
ＳＦＥＴＱｎはｐ型ウエル２に形成され、ｐチャネル型
ＭＩＳＦＥＴＱｐはｎ型ウエル４に形成されている。ｎ
型ウエル４には、例えばリンまたはヒ素が導入されてい
る。
用ＭＩＳＦＥＴＱｓの上部に情報蓄積用容量素子を配置
したスタックド構造で構成される。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓはｎチャネル型ＭＩＳＦＥＴで構成さ
れ、ｐ型ウエル２に形成されている。ＤＲＡＭの周辺回
路は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型Ｍ
ＩＳＦＥＴＱｐとで構成されている。ｎチャネル型ＭＩ
ＳＦＥＴＱｎはｐ型ウエル２に形成され、ｐチャネル型
ＭＩＳＦＥＴＱｐはｎ型ウエル４に形成されている。ｎ
型ウエル４には、例えばリンまたはヒ素が導入されてい
る。
【００１９】活性領域を囲む素子分離領域は、半導体基
板１に開孔した浅い溝に酸化シリコン膜５を埋め込んで
形成した素子分離溝６によって構成されている。この素
子分離溝６に埋め込まれた酸化シリコン膜５は、その表
面が活性領域の表面とほぼ同じ高さになるように平坦化
されている。このような素子分離溝６によって構成され
た素子分離領域は、活性領域の端部にバーズビーク(bir
d's beak) ができないので、ＬＯＣＯＳ（選択酸化）法
で形成された同一寸法の素子分離領域（フィールド酸化
膜）に比べて実効的な面積が大きくすることができる。
板１に開孔した浅い溝に酸化シリコン膜５を埋め込んで
形成した素子分離溝６によって構成されている。この素
子分離溝６に埋め込まれた酸化シリコン膜５は、その表
面が活性領域の表面とほぼ同じ高さになるように平坦化
されている。このような素子分離溝６によって構成され
た素子分離領域は、活性領域の端部にバーズビーク(bir
d's beak) ができないので、ＬＯＣＯＳ（選択酸化）法
で形成された同一寸法の素子分離領域（フィールド酸化
膜）に比べて実効的な面積が大きくすることができる。
【００２０】メモリセル選択用ＭＩＳＦＥＴＱｓは、主
としてゲート酸化膜７、ゲート電極８Ａおよびソース、
ドレインを構成する一対のｎ型半導体領域９、９によっ
て構成されている。ゲート電極８Ａはワード線ＷＬと一
体に構成されており、同一の幅、同一のスペースで所定
方向に沿って直線的に延在している。ゲート電極８Ａ
（ワード線ＷＬ）は、例えばＰ（リン）などのｎ型不純
物がドープされた低抵抗多結晶シリコン膜と、その上部
に形成されたＷＮ（タングステンナイトライド）膜など
からなるバリアメタル層と、その上部に形成されたＷ
（タングステン）膜などの高融点金属膜とで構成された
ポリメタル構造を有している。ポリメタル構造のゲート
電極８Ａ（ワード線ＷＬ）は、多結晶シリコン膜やポリ
サイド膜で構成されたゲート電極に比べて電気抵抗が低
いので、ワード線の信号遅延を低減することができる。
ただし、ゲート電極８Ａを、例えば低抵抗多結晶シリコ
ン膜の単体膜で構成しても良いし、低抵抗多結晶シリコ
ン膜上にタングステンシリサイド等のようなシリサイド
膜を積み重ねてなる、いわゆるポリサイド構造としても
良い。
としてゲート酸化膜７、ゲート電極８Ａおよびソース、
ドレインを構成する一対のｎ型半導体領域９、９によっ
て構成されている。ゲート電極８Ａはワード線ＷＬと一
体に構成されており、同一の幅、同一のスペースで所定
方向に沿って直線的に延在している。ゲート電極８Ａ
（ワード線ＷＬ）は、例えばＰ（リン）などのｎ型不純
物がドープされた低抵抗多結晶シリコン膜と、その上部
に形成されたＷＮ（タングステンナイトライド）膜など
からなるバリアメタル層と、その上部に形成されたＷ
（タングステン）膜などの高融点金属膜とで構成された
ポリメタル構造を有している。ポリメタル構造のゲート
電極８Ａ（ワード線ＷＬ）は、多結晶シリコン膜やポリ
サイド膜で構成されたゲート電極に比べて電気抵抗が低
いので、ワード線の信号遅延を低減することができる。
ただし、ゲート電極８Ａを、例えば低抵抗多結晶シリコ
ン膜の単体膜で構成しても良いし、低抵抗多結晶シリコ
ン膜上にタングステンシリサイド等のようなシリサイド
膜を積み重ねてなる、いわゆるポリサイド構造としても
良い。
【００２１】上記ＤＲＡＭの周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴＱｎは、主としてゲート酸化膜７、ゲート電
極８Ｂおよびソース、ドレインを構成する一対のｎ+ 型
半導体領域１０、１０によって構成されている。また、
ｐチャネル型ＭＩＳＦＥＴＱｐは、主としてゲート酸化
膜７、ゲート電極８Ｃおよびソース、ドレインを構成す
る一対のｐ+ 型半導体領域１１、１１によって構成され
ている。ゲート電極８Ｂ、８Ｃは、ゲート電極８Ａ（ワ
ード線ＷＬ）と同じポリメタル構造で構成されている。
周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐ
チャネル型ＭＩＳＦＥＴＱｐは、メモリセルよりも緩い
デザインルールで製造されている。
ＩＳＦＥＴＱｎは、主としてゲート酸化膜７、ゲート電
極８Ｂおよびソース、ドレインを構成する一対のｎ+ 型
半導体領域１０、１０によって構成されている。また、
ｐチャネル型ＭＩＳＦＥＴＱｐは、主としてゲート酸化
膜７、ゲート電極８Ｃおよびソース、ドレインを構成す
る一対のｐ+ 型半導体領域１１、１１によって構成され
ている。ゲート電極８Ｂ、８Ｃは、ゲート電極８Ａ（ワ
ード線ＷＬ）と同じポリメタル構造で構成されている。
周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐ
チャネル型ＭＩＳＦＥＴＱｐは、メモリセルよりも緩い
デザインルールで製造されている。
【００２２】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極８Ａ（ワード線ＷＬ）の上部には窒化シリコン膜
１２が形成されており、この窒化シリコン膜１２の上部
および側壁とゲート電極８Ａ（ワード線ＷＬ）の側壁と
には、窒化シリコン膜１３が形成されている。また、周
辺回路のＭＩＳＦＥＴのゲート電極８Ｂ、８Ｃの上部に
は窒化シリコン膜１２が形成されており、ゲート電極８
Ｂ、８Ｃの側壁には、窒化シリコン膜１３で構成された
サイドウォールスペーサ１３ｓが形成されている。
ト電極８Ａ（ワード線ＷＬ）の上部には窒化シリコン膜
１２が形成されており、この窒化シリコン膜１２の上部
および側壁とゲート電極８Ａ（ワード線ＷＬ）の側壁と
には、窒化シリコン膜１３が形成されている。また、周
辺回路のＭＩＳＦＥＴのゲート電極８Ｂ、８Ｃの上部に
は窒化シリコン膜１２が形成されており、ゲート電極８
Ｂ、８Ｃの側壁には、窒化シリコン膜１３で構成された
サイドウォールスペーサ１３ｓが形成されている。
【００２３】メモリアレイの窒化シリコン膜１２と窒化
シリコン膜１３は、メモリセル選択用ＭＩＳＦＥＴＱｓ
のソース、ドレイン（ｎ型半導体領域９、９）の上部に
セルフアライン（自己整合）でコンタクトホールを形成
する際のエッチングストッパとして使用される。また、
周辺回路のサイドウォールスペーサ１３ｓは、ｎチャネ
ル型ＭＩＳＦＥＴＱｎのソース、ドレインとｐチャネル
型ＭＩＳＦＥＴＱｐのソース、ドレインを低不純物濃度
領域と高不純物濃度領域とで構成する、いわゆるＬＤＤ
(Lightly Doped Drain) 構造にするために使用される。
シリコン膜１３は、メモリセル選択用ＭＩＳＦＥＴＱｓ
のソース、ドレイン（ｎ型半導体領域９、９）の上部に
セルフアライン（自己整合）でコンタクトホールを形成
する際のエッチングストッパとして使用される。また、
周辺回路のサイドウォールスペーサ１３ｓは、ｎチャネ
ル型ＭＩＳＦＥＴＱｎのソース、ドレインとｐチャネル
型ＭＩＳＦＥＴＱｐのソース、ドレインを低不純物濃度
領域と高不純物濃度領域とで構成する、いわゆるＬＤＤ
(Lightly Doped Drain) 構造にするために使用される。
【００２４】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐの上部にはＳＯＧ膜１６が形成されている。ま
た、ＳＯＧ膜１６のさらに上部には２層の酸化シリコン
膜１７、１８が形成されており、上層の酸化シリコン膜
１８は、その表面が半導体基板１の全域でほぼ同じ高さ
になるように平坦化されている。
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐの上部にはＳＯＧ膜１６が形成されている。ま
た、ＳＯＧ膜１６のさらに上部には２層の酸化シリコン
膜１７、１８が形成されており、上層の酸化シリコン膜
１８は、その表面が半導体基板１の全域でほぼ同じ高さ
になるように平坦化されている。
【００２５】メモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインを構成する一対のｎ型半導体領域９、９の
上部には、酸化シリコン膜１８、１７およびＳＯＧ膜１
６を貫通するコンタクトホール１９、２０が形成されて
いる。これらのコンタクトホール１９、２０の内部に
は、ｎ型不純物（例えばＰ（リン））をドープした低抵
抗の多結晶シリコン膜で構成されたプラグ２１が埋め込
まれている。
ス、ドレインを構成する一対のｎ型半導体領域９、９の
上部には、酸化シリコン膜１８、１７およびＳＯＧ膜１
６を貫通するコンタクトホール１９、２０が形成されて
いる。これらのコンタクトホール１９、２０の内部に
は、ｎ型不純物（例えばＰ（リン））をドープした低抵
抗の多結晶シリコン膜で構成されたプラグ２１が埋め込
まれている。
【００２６】コンタクトホール１９、２０の底部の所定
方向（ワード線ＷＬの幅方向）の径は、対向する２本の
ゲート電極８Ａ（ワード線ＷＬ）の一方の側壁の窒化シ
リコン膜１３と他方の側壁の窒化シリコン膜１３とのス
ペースによって規定されている。すなわち、コンタクト
ホール１９、２０は、ゲート電極８Ａ（ワード線ＷＬ）
に対してセルフアラインで形成されている。
方向（ワード線ＷＬの幅方向）の径は、対向する２本の
ゲート電極８Ａ（ワード線ＷＬ）の一方の側壁の窒化シ
リコン膜１３と他方の側壁の窒化シリコン膜１３とのス
ペースによって規定されている。すなわち、コンタクト
ホール１９、２０は、ゲート電極８Ａ（ワード線ＷＬ）
に対してセルフアラインで形成されている。
【００２７】一対のコンタクトホール１９、２０のう
ち、一方のコンタクトホール２０のワード線延在方向の
径は、活性領域のワード線延在方向の寸法とほぼ同じで
ある。これに対して、もう一方のコンタクトホール１９
（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共
有されたｎ型半導体領域９上のコンタクトホール）のワ
ード線延在方向の径は、活性領域のワード線延在方向の
寸法よりも大きい。すなわち、コンタクトホール１９
は、ワード線延在方向の径がワード線幅方向の径よりも
大きい略長方形の平面パターンで構成されており、その
一部は活性領域から外れて素子分離溝６上に延在してい
る。コンタクトホール１９をこのようなパターンで構成
することにより、コンタクトホール１９を介してビット
線ＢＬとｎ型半導体領域９とを電気的に接続する際に、
ビット線の幅を一部で太くして活性領域の上部まで延在
したり、活性領域の一部をビット線方向に延在したりし
なくともよいので、メモリセルサイズを縮小することが
可能となる。酸化シリコン膜１８の上部には酸化シリコ
ン膜２２が形成されている。コンタクトホール１９の上
部の酸化シリコン膜２２にはスルーホール２３が形成さ
れている。
ち、一方のコンタクトホール２０のワード線延在方向の
径は、活性領域のワード線延在方向の寸法とほぼ同じで
ある。これに対して、もう一方のコンタクトホール１９
（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共
有されたｎ型半導体領域９上のコンタクトホール）のワ
ード線延在方向の径は、活性領域のワード線延在方向の
寸法よりも大きい。すなわち、コンタクトホール１９
は、ワード線延在方向の径がワード線幅方向の径よりも
大きい略長方形の平面パターンで構成されており、その
一部は活性領域から外れて素子分離溝６上に延在してい
る。コンタクトホール１９をこのようなパターンで構成
することにより、コンタクトホール１９を介してビット
線ＢＬとｎ型半導体領域９とを電気的に接続する際に、
ビット線の幅を一部で太くして活性領域の上部まで延在
したり、活性領域の一部をビット線方向に延在したりし
なくともよいので、メモリセルサイズを縮小することが
可能となる。酸化シリコン膜１８の上部には酸化シリコ
ン膜２２が形成されている。コンタクトホール１９の上
部の酸化シリコン膜２２にはスルーホール２３が形成さ
れている。
【００２８】このような半導体基板１に対して、まず、
図２および図３に示すように、フォトレジスト膜（図示
せず）をマスクにしたドライエッチングで周辺回路の酸
化シリコン膜２２、１８、１７、ＳＯＧ膜１６およびゲ
ート酸化膜７を除去することによって、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレ
イン）の上部およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ
+ 型半導体領域１１（ソース、ドレイン）の上部にコン
タクトホール（接続孔）２４をする。またこのとき同時
に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの
上部にコンタクトホール（接続孔）２５を形成し、同様
に、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの
上部に図示しないコンタクトホールを形成する。なお、
図３は図２のコンタクトホール２４、２５の断面図を代
表してコンタクトホール２４の拡大断面図を示してい
る。
図２および図３に示すように、フォトレジスト膜（図示
せず）をマスクにしたドライエッチングで周辺回路の酸
化シリコン膜２２、１８、１７、ＳＯＧ膜１６およびゲ
ート酸化膜７を除去することによって、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレ
イン）の上部およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ
+ 型半導体領域１１（ソース、ドレイン）の上部にコン
タクトホール（接続孔）２４をする。またこのとき同時
に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの
上部にコンタクトホール（接続孔）２５を形成し、同様
に、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの
上部に図示しないコンタクトホールを形成する。なお、
図３は図２のコンタクトホール２４、２５の断面図を代
表してコンタクトホール２４の拡大断面図を示してい
る。
【００２９】上記のように、スルーホール２２を形成す
るエッチングとコンタクトホール２４、２５を形成する
エッチングとを別工程で行うことにより、周辺回路の深
いコンタクトホール２４、２５を形成する際にメモリア
レイの浅いスルーホール２２の底部に露出したプラグ２
１が深く削れる不具合を防ぐことができる。なお、スル
ーホール２２の形成とコンタクトホール２４，２５の形
成は、上記と逆の順序で行っても良い。
るエッチングとコンタクトホール２４、２５を形成する
エッチングとを別工程で行うことにより、周辺回路の深
いコンタクトホール２４、２５を形成する際にメモリア
レイの浅いスルーホール２２の底部に露出したプラグ２
１が深く削れる不具合を防ぐことができる。なお、スル
ーホール２２の形成とコンタクトホール２４，２５の形
成は、上記と逆の順序で行っても良い。
【００３０】次に、図４および図５に示すように、コン
タクトホール２４，２５とスルーホール２２の内部を含
む酸化シリコン膜２３の上部にＴｉ膜２６を堆積する。
Ｔｉ膜２６は、アスペクト比が大きいコンタクトホール
２４，２５の底部にもある程度の膜厚で堆積されるよ
う、例えばコリメーションスパッタ法、イオン化スパッ
タ法などの高指向性スパッタリング法を用いて堆積す
る。なお、図５は図４のコンタクトホール２４の拡大断
面図を示している。
タクトホール２４，２５とスルーホール２２の内部を含
む酸化シリコン膜２３の上部にＴｉ膜２６を堆積する。
Ｔｉ膜２６は、アスペクト比が大きいコンタクトホール
２４，２５の底部にもある程度の膜厚で堆積されるよ
う、例えばコリメーションスパッタ法、イオン化スパッ
タ法などの高指向性スパッタリング法を用いて堆積す
る。なお、図５は図４のコンタクトホール２４の拡大断
面図を示している。
【００３１】続いて、Ｔｉ膜２６を大気に晒すことな
く、Ａｒ（アルゴン）などの不活性ガス雰囲気中で熱処
理する。この熱処理によってコンタクトホール２４，２
５の底部のＳｉ基板とＴｉ膜２６とが反応し、図２３に
示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半
導体領域１０（ソース、ドレイン）の表面とｐチャネル
型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１（ソース、
ドレイン）の表面とにＴｉＳｉ2 層２７が形成される。
なお、このとき、スルーホール２２の底部のプラグ２１
の表面にも、プラグ２１を構成する多結晶シリコン膜と
Ｔｉ膜２６との反応によってＴｉＳｉ2 層２７が形成さ
れる。
く、Ａｒ（アルゴン）などの不活性ガス雰囲気中で熱処
理する。この熱処理によってコンタクトホール２４，２
５の底部のＳｉ基板とＴｉ膜２６とが反応し、図２３に
示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半
導体領域１０（ソース、ドレイン）の表面とｐチャネル
型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１（ソース、
ドレイン）の表面とにＴｉＳｉ2 層２７が形成される。
なお、このとき、スルーホール２２の底部のプラグ２１
の表面にも、プラグ２１を構成する多結晶シリコン膜と
Ｔｉ膜２６との反応によってＴｉＳｉ2 層２７が形成さ
れる。
【００３２】コンタクトホール２４の底部に上記のよう
なＴｉＳｉ2 層２７を形成することにより、次の工程で
コンタクトホール２４の内部に形成されるプラグと、周
辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ+ 型半導
体領域１０、ｐ+ 型半導体領域１１）とが接触する部分
のコンタクト抵抗を低減することができるので、ＤＲＡ
Ｍの周辺回路を構成するセンスアンプやワードドライバ
などの周辺回路の高速動作が促進される。なお、ＴｉＳ
ｉ2 層２７形成後のＴｉ膜２６を除去してしまっても良
い。コンタクトホール２４の底部のシリサイド層は、Ｔ
ｉＳｉ2 以外の高融点金属シリサイド、例えばＣｏＳｉ
2 （コバルトシリサイド）、ＴａＳｉ2（タンタルシリ
サイド）、ＭｏＳｉ2 （モリブデンシリサイド）などで
構成することもできる。
なＴｉＳｉ2 層２７を形成することにより、次の工程で
コンタクトホール２４の内部に形成されるプラグと、周
辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ+ 型半導
体領域１０、ｐ+ 型半導体領域１１）とが接触する部分
のコンタクト抵抗を低減することができるので、ＤＲＡ
Ｍの周辺回路を構成するセンスアンプやワードドライバ
などの周辺回路の高速動作が促進される。なお、ＴｉＳ
ｉ2 層２７形成後のＴｉ膜２６を除去してしまっても良
い。コンタクトホール２４の底部のシリサイド層は、Ｔ
ｉＳｉ2 以外の高融点金属シリサイド、例えばＣｏＳｉ
2 （コバルトシリサイド）、ＴａＳｉ2（タンタルシリ
サイド）、ＭｏＳｉ2 （モリブデンシリサイド）などで
構成することもできる。
【００３３】次に、図８および図９に示すように、Ｔｉ
膜２６の上部にＣＶＤ法等によりＴｉＮ膜（第１の導体
膜）２８を堆積する。図９は図８のコンタクトホール２
４の拡大断面図である。このＴｉＮ膜２８は、後述のタ
ングステン膜をＣＶＤ法により成膜する際にＳｉが侵食
されるのを抑制する等の機能を有したバリア用導体膜で
ある。このバリア用導体膜は、ＴｉＮ膜に限定されるも
のではなく種々変更可能であり、例えば窒化タングステ
ンやタングステンを使用しても良い。ただし、タングス
テンをバリア用導体膜とする場合には、そのタングステ
ンをスパッタリング法等で形成する。ＴｉＮ膜をＣＶＤ
法で形成したのは、スパッタリング法に比べてステップ
カバレージがよいので、アスペクト比が大きいコンタク
トホール２４，２５の底部に平坦部と同程度の膜厚のＴ
ｉＮ膜２８を堆積することができるからである。
膜２６の上部にＣＶＤ法等によりＴｉＮ膜（第１の導体
膜）２８を堆積する。図９は図８のコンタクトホール２
４の拡大断面図である。このＴｉＮ膜２８は、後述のタ
ングステン膜をＣＶＤ法により成膜する際にＳｉが侵食
されるのを抑制する等の機能を有したバリア用導体膜で
ある。このバリア用導体膜は、ＴｉＮ膜に限定されるも
のではなく種々変更可能であり、例えば窒化タングステ
ンやタングステンを使用しても良い。ただし、タングス
テンをバリア用導体膜とする場合には、そのタングステ
ンをスパッタリング法等で形成する。ＴｉＮ膜をＣＶＤ
法で形成したのは、スパッタリング法に比べてステップ
カバレージがよいので、アスペクト比が大きいコンタク
トホール２４，２５の底部に平坦部と同程度の膜厚のＴ
ｉＮ膜２８を堆積することができるからである。
【００３４】続いて、半導体基板１に対して洗浄処理を
施す。これは、ＴｉＮ膜２８を成膜時に生じた塩素を除
去することを主目的としている。この塩素がコンタクト
ホール２４，２５内に残留されていると後述のＳｉ基板
の酸化現象を増長するからである。このＴｉＮ膜２８の
形成後、大気開放せずに続く本発明の熱処理工程を経て
タングステンのＣＶＤ法による成膜工程に移行すること
もできる。
施す。これは、ＴｉＮ膜２８を成膜時に生じた塩素を除
去することを主目的としている。この塩素がコンタクト
ホール２４，２５内に残留されていると後述のＳｉ基板
の酸化現象を増長するからである。このＴｉＮ膜２８の
形成後、大気開放せずに続く本発明の熱処理工程を経て
タングステンのＣＶＤ法による成膜工程に移行すること
もできる。
【００３５】その後、半導体基板１をタングステン成膜
用のＣＶＤ装置内に搬入した後、そのＣＶＤ装置内にお
いて、タングステン膜の成膜処理に先立って半導体基板
１に対して、例えば３００℃以上（好ましくは４５０℃
以上）の熱処理を施す。本実施の形態においては、例え
ば水素ガス雰囲気中において４７５℃、２分程度の熱処
理を行った。
用のＣＶＤ装置内に搬入した後、そのＣＶＤ装置内にお
いて、タングステン膜の成膜処理に先立って半導体基板
１に対して、例えば３００℃以上（好ましくは４５０℃
以上）の熱処理を施す。本実施の形態においては、例え
ば水素ガス雰囲気中において４７５℃、２分程度の熱処
理を行った。
【００３６】この熱処理は、半導体基板１の表面、特に
コンタクトホール２４，２５およびスルーホール２３内
の水分や酸素を除去するための処理である。すなわち、
半導体基板１の表面、特にコンタクトホール２４，２５
およびスルーホール２３内に酸素（水分中のものも含
む）が残されていると、その酸素が、コンタクトホール
２４，２５およびスルーホール２２内へのタングステン
の埋め込み処理後の高温熱処理（例えば情報蓄積用容量
素子の容量絶縁膜の形成工程）により半導体基板１と反
応してＳｉＯ2 膜を形成してしまう（上記Ｓｉ基板の酸
化現象）が、その現象を抑制することができる。したが
って、コンタクトホール２４，２５およびスルーホール
２２での抵抗（接触抵抗および電気抵抗）の上昇を抑制
できる。このため、半導体装置の動作速度の向上を推進
させることができる。また、コンタクトホール２４，２
５およびスルーホール２２での抵抗がプロセス毎に変動
するのを抑制することが可能となる。このため、半導体
装置の性能および機能上の再現性を向上させることが可
能となる。
コンタクトホール２４，２５およびスルーホール２３内
の水分や酸素を除去するための処理である。すなわち、
半導体基板１の表面、特にコンタクトホール２４，２５
およびスルーホール２３内に酸素（水分中のものも含
む）が残されていると、その酸素が、コンタクトホール
２４，２５およびスルーホール２２内へのタングステン
の埋め込み処理後の高温熱処理（例えば情報蓄積用容量
素子の容量絶縁膜の形成工程）により半導体基板１と反
応してＳｉＯ2 膜を形成してしまう（上記Ｓｉ基板の酸
化現象）が、その現象を抑制することができる。したが
って、コンタクトホール２４，２５およびスルーホール
２２での抵抗（接触抵抗および電気抵抗）の上昇を抑制
できる。このため、半導体装置の動作速度の向上を推進
させることができる。また、コンタクトホール２４，２
５およびスルーホール２２での抵抗がプロセス毎に変動
するのを抑制することが可能となる。このため、半導体
装置の性能および機能上の再現性を向上させることが可
能となる。
【００３７】また、熱処理時の雰囲気を水素ガス雰囲気
とすることにより、ＴｉＮ膜２８表面のＴｉＯの酸素
（Ｏ）を水素によって除去することができる。したがっ
て、コンタクトホール２４、２５およびスルーホール２
３内の抵抗を低減できる。また、熱処理時の雰囲気をア
ルゴン等のような不活性ガス雰囲気とすることもでき
る。これにより、この熱処理時に不要な化学反応を生じ
させることなく、半導体基板１の表面、特にコンタクト
ホール２４，２５およびスルーホール２３内の水分や酸
素を除去することができる。
とすることにより、ＴｉＮ膜２８表面のＴｉＯの酸素
（Ｏ）を水素によって除去することができる。したがっ
て、コンタクトホール２４、２５およびスルーホール２
３内の抵抗を低減できる。また、熱処理時の雰囲気をア
ルゴン等のような不活性ガス雰囲気とすることもでき
る。これにより、この熱処理時に不要な化学反応を生じ
させることなく、半導体基板１の表面、特にコンタクト
ホール２４，２５およびスルーホール２３内の水分や酸
素を除去することができる。
【００３８】また、この熱処理を、続くタングステン成
膜のためのＣＶＤ装置で行うことにより、その追加を意
識させることなく熱処理を行える。また、熱処理温度
を、例えば３００℃以上、具体的には、例えば４７５℃
としたのは、この熱処理に続く後述のタングステン成膜
時の温度が、ほぼ３００℃〜５００℃程度であり、その
処理との温度上の整合性を取る上で効果的だからであ
る。すなわち、その熱処理からタングステンのＣＶＤ成
膜処理にスムーズに移行できる。ただし、熱処理温度
を、例えば６００℃あるいは７００℃程度にすることも
できる。その場合、熱処理時間を短縮できる。また、熱
処理温度を、例えば３００℃よりも低くできるが、その
場合は熱処理時間を長くする。熱処理温度および時間と
コンタクトホール２４、２５内での抵抗との関係につい
ては後ほど詳細に説明する。
膜のためのＣＶＤ装置で行うことにより、その追加を意
識させることなく熱処理を行える。また、熱処理温度
を、例えば３００℃以上、具体的には、例えば４７５℃
としたのは、この熱処理に続く後述のタングステン成膜
時の温度が、ほぼ３００℃〜５００℃程度であり、その
処理との温度上の整合性を取る上で効果的だからであ
る。すなわち、その熱処理からタングステンのＣＶＤ成
膜処理にスムーズに移行できる。ただし、熱処理温度
を、例えば６００℃あるいは７００℃程度にすることも
できる。その場合、熱処理時間を短縮できる。また、熱
処理温度を、例えば３００℃よりも低くできるが、その
場合は熱処理時間を長くする。熱処理温度および時間と
コンタクトホール２４、２５内での抵抗との関係につい
ては後ほど詳細に説明する。
【００３９】次いで、上記熱処理と同じＣＶＤ装置内に
おいて、例えば六フッ化タングステン（ＷＦ6 ）、水素
およびモノシラン（ＳｉＨ4 ）をソースガスに用いたＣ
ＶＤ法により、図１０および図１１に示すように、Ｔｉ
Ｎ膜２８上にタングステン膜２９を堆積し、コンタクト
ホール２４，２５およびスルーホール２３の内部をタン
グステン膜２９で完全に埋め込む。なお、図１１は図１
０のコンタクトホール２４の拡大断面図である。
おいて、例えば六フッ化タングステン（ＷＦ6 ）、水素
およびモノシラン（ＳｉＨ4 ）をソースガスに用いたＣ
ＶＤ法により、図１０および図１１に示すように、Ｔｉ
Ｎ膜２８上にタングステン膜２９を堆積し、コンタクト
ホール２４，２５およびスルーホール２３の内部をタン
グステン膜２９で完全に埋め込む。なお、図１１は図１
０のコンタクトホール２４の拡大断面図である。
【００４０】続いて、ＣＭＰ法を用いて酸化シリコン膜
２３の上部のタングステン膜２９、ＴｉＮ膜２８および
Ｔｉ膜２７を除去（ポリッシュバック）することによ
り、図１２に示すように、コンタクトホール２４，２５
およびスルーホール２３の内部に上記タングステン膜２
９、ＴｉＮ膜２８およびＴｉ膜２７で構成されたプラグ
３０を形成する。
２３の上部のタングステン膜２９、ＴｉＮ膜２８および
Ｔｉ膜２７を除去（ポリッシュバック）することによ
り、図１２に示すように、コンタクトホール２４，２５
およびスルーホール２３の内部に上記タングステン膜２
９、ＴｉＮ膜２８およびＴｉ膜２７で構成されたプラグ
３０を形成する。
【００４１】なお、上記プラグ３０は、酸化シリコン膜
２３の上部のタングステン膜２９、ＴｉＮ膜２８および
Ｔｉ膜２６をドライエッチングで除去（エッチバック）
することによって形成してもよい。また、プラグ３０
は、タングステン膜２９を使用せずにＴｉＮ膜２８を主
体として構成してもよい。すなわち、コンタクトホール
２４、２５およびスルーホール２３の内部に厚い膜厚の
ＴｉＮ膜２８を埋め込んでプラグ３０を形成してもよ
い。この場合は、タングステン膜２９を主体とした場合
に比べてプラグ３０の抵抗が幾分高くなるが、次の工程
で酸化シリコン膜２３の上部に堆積するタングステン膜
２９をドライエッチングしてビット線ＢＬと周辺回路の
第１層目の配線とを形成する際にＴｉＮ膜２８がエッチ
ングストッパとなるので、第１層目の配線とコンタクト
ホール２４，２５の合わせずれマージンが格段に向上
し、第１層目の配線のレイアウトの自由度が大幅に向上
する。
２３の上部のタングステン膜２９、ＴｉＮ膜２８および
Ｔｉ膜２６をドライエッチングで除去（エッチバック）
することによって形成してもよい。また、プラグ３０
は、タングステン膜２９を使用せずにＴｉＮ膜２８を主
体として構成してもよい。すなわち、コンタクトホール
２４、２５およびスルーホール２３の内部に厚い膜厚の
ＴｉＮ膜２８を埋め込んでプラグ３０を形成してもよ
い。この場合は、タングステン膜２９を主体とした場合
に比べてプラグ３０の抵抗が幾分高くなるが、次の工程
で酸化シリコン膜２３の上部に堆積するタングステン膜
２９をドライエッチングしてビット線ＢＬと周辺回路の
第１層目の配線とを形成する際にＴｉＮ膜２８がエッチ
ングストッパとなるので、第１層目の配線とコンタクト
ホール２４，２５の合わせずれマージンが格段に向上
し、第１層目の配線のレイアウトの自由度が大幅に向上
する。
【００４２】次いで、図１３および図１４に示すよう
に、ＤＲＡＭを製造する。図１４は図１３のメモリセル
の要部平面図である。図１４の符号Ｌは上記活性領域を
示している。
に、ＤＲＡＭを製造する。図１４は図１３のメモリセル
の要部平面図である。図１４の符号Ｌは上記活性領域を
示している。
【００４３】すなわち、まず、酸化シリコン膜２２上に
スパッタリング法でタングステン膜を堆積した後、その
タングステン膜上に形成したフォトレジスト膜（図示せ
ず）をマスクにしてタングステン膜をドライエッチング
することにより、メモリアレイにビット線ＢＬを形成
し、周辺回路に第１層目の配線３１を形成する。なお、
このタングステン膜は光反射率が高いので、露光時にフ
ォトレジスト膜がハレーションを引き起こしてパターン
（幅およびスペース）の寸法精度が低下することがあ
る。これを防止するためには、このタングステン膜の上
部に反射防止膜を薄く堆積してからフォトレジスト膜を
塗布すればよい。反射防止膜には有機系の材料または光
反射率が低い金属材料（例えばＴｉＮ膜）を使用する。
スパッタリング法でタングステン膜を堆積した後、その
タングステン膜上に形成したフォトレジスト膜（図示せ
ず）をマスクにしてタングステン膜をドライエッチング
することにより、メモリアレイにビット線ＢＬを形成
し、周辺回路に第１層目の配線３１を形成する。なお、
このタングステン膜は光反射率が高いので、露光時にフ
ォトレジスト膜がハレーションを引き起こしてパターン
（幅およびスペース）の寸法精度が低下することがあ
る。これを防止するためには、このタングステン膜の上
部に反射防止膜を薄く堆積してからフォトレジスト膜を
塗布すればよい。反射防止膜には有機系の材料または光
反射率が低い金属材料（例えばＴｉＮ膜）を使用する。
【００４４】続いて、例えば筒型の情報蓄積用容量素子
Ｃを形成する。情報蓄積用容量素子Ｃは、下部電極３２
と、容量絶縁膜３３と、上部電極３４とを有している。
下部電極３２は、多結晶シリコン膜からなり、プラグ３
５を通じてプラグ２１と電気的に接続されている。下部
電極３２は、多結晶シリコン以外の導電材料、例えばタ
ングステン、Ｒｕ（ルテニウム）などの高融点金属やＲ
ｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリジウム）な
どの導電性金属酸化物で構成することもできる。
Ｃを形成する。情報蓄積用容量素子Ｃは、下部電極３２
と、容量絶縁膜３３と、上部電極３４とを有している。
下部電極３２は、多結晶シリコン膜からなり、プラグ３
５を通じてプラグ２１と電気的に接続されている。下部
電極３２は、多結晶シリコン以外の導電材料、例えばタ
ングステン、Ｒｕ（ルテニウム）などの高融点金属やＲ
ｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリジウム）な
どの導電性金属酸化物で構成することもできる。
【００４５】容量絶縁膜３３は、例えばＴａ2 Ｏ5 膜か
らなり、例えばペンタエトキシタンタル（Ｔａ（ＯＣ2
Ｈ5 ）5 ）をソースガスに用いたＣＶＤ法で堆積されて
いる。容量絶縁膜３３は、例えばＢＳＴ、ＳＴＯ、Ｂａ
ＴｉＯ3 （チタン酸バリウム）、ＰｂＴｉＯ3 （チタン
酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X Ｏ3 ）、ＰＬＴ
（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化
物からなる高（強）誘電体膜で構成することもできる。
この場合は下部電極３２の材料として、例えばプラチ
ナ、ルテニウム、ＲｕＯ（酸化ルテニウム）またはＩｒ
Ｏ（酸化イリジウム）を用いると良い。
らなり、例えばペンタエトキシタンタル（Ｔａ（ＯＣ2
Ｈ5 ）5 ）をソースガスに用いたＣＶＤ法で堆積されて
いる。容量絶縁膜３３は、例えばＢＳＴ、ＳＴＯ、Ｂａ
ＴｉＯ3 （チタン酸バリウム）、ＰｂＴｉＯ3 （チタン
酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X Ｏ3 ）、ＰＬＴ
（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化
物からなる高（強）誘電体膜で構成することもできる。
この場合は下部電極３２の材料として、例えばプラチ
ナ、ルテニウム、ＲｕＯ（酸化ルテニウム）またはＩｒ
Ｏ（酸化イリジウム）を用いると良い。
【００４６】上部電極３４は、例えばＴｉＮ膜からな
り、例えばＣＶＤ法とスパッタリング法とを併用して堆
積されている。上部電極４７は、ＴｉＮ膜以外の導電
膜、例えばタングステン膜などで構成することもでき
る。
り、例えばＣＶＤ法とスパッタリング法とを併用して堆
積されている。上部電極４７は、ＴｉＮ膜以外の導電
膜、例えばタングステン膜などで構成することもでき
る。
【００４７】このような情報記憶用容量素子Ｃの形成工
程においては、高温熱処理を施すので、プラグ３０と半
導体基板１との接続部（コンタクトホール２４）におい
て水分や酸素が残されていると、その接続部での抵抗
（接触抵抗および電気抵抗）が増大するが、本実施の形
態においては、その水分や酸素が除去されているので、
その接続部での抵抗（接触抵抗および電気抵抗）増大を
抑制できる。特に、プラグ３０とｐ+ 型の半導体領域１
１との接触抵抗を低減できる。したがって、ＤＲＡＭの
信頼性、機能（特に動作速度）および歩留まりの向上を
推進させることが可能となる。
程においては、高温熱処理を施すので、プラグ３０と半
導体基板１との接続部（コンタクトホール２４）におい
て水分や酸素が残されていると、その接続部での抵抗
（接触抵抗および電気抵抗）が増大するが、本実施の形
態においては、その水分や酸素が除去されているので、
その接続部での抵抗（接触抵抗および電気抵抗）増大を
抑制できる。特に、プラグ３０とｐ+ 型の半導体領域１
１との接触抵抗を低減できる。したがって、ＤＲＡＭの
信頼性、機能（特に動作速度）および歩留まりの向上を
推進させることが可能となる。
【００４８】その後、第２層目の配線３６、第３層目の
配線３７およびこれらを電気的に接続するプラグ３８や
第３層目の配線３７と上部電極３４とを電気的に接続す
るプラグ３９を形成する。この配線３６，３７は、例え
ばアルミニウムまたはアルミニウム合金を主体として構
成されている。プラグ３８、３９は、シリサイド処理を
除いて上記プラグ３０と同じ方法で形成され、シリサイ
ド層を除いて同じ構造で構成されている。
配線３７およびこれらを電気的に接続するプラグ３８や
第３層目の配線３７と上部電極３４とを電気的に接続す
るプラグ３９を形成する。この配線３６，３７は、例え
ばアルミニウムまたはアルミニウム合金を主体として構
成されている。プラグ３８、３９は、シリサイド処理を
除いて上記プラグ３０と同じ方法で形成され、シリサイ
ド層を除いて同じ構造で構成されている。
【００４９】次に、上記コンタクトホール２４，２５内
にタングステン膜を埋め込む前の熱処理温度および時間
によるコンタクトホール２４，２５内でのコンタクト抵
抗（接触抵抗および電気抵抗；以下同じ）の測定結果を
図１５〜図３２に示す。
にタングステン膜を埋め込む前の熱処理温度および時間
によるコンタクトホール２４，２５内でのコンタクト抵
抗（接触抵抗および電気抵抗；以下同じ）の測定結果を
図１５〜図３２に示す。
【００５０】図１５〜図２０はプラグ３０がｐ+ 型の半
導体領域１１と電気的に接続されている場合の測定結果
を示しており、そのうち、図１５〜図１７はコンタクト
ホール２４の直径が、例えば0.２４μｍ程度の場合を示
し、図１８〜図２０はコンタクトホール２４の直径が、
例えば0.３０μｍ程度の場合を示している。
導体領域１１と電気的に接続されている場合の測定結果
を示しており、そのうち、図１５〜図１７はコンタクト
ホール２４の直径が、例えば0.２４μｍ程度の場合を示
し、図１８〜図２０はコンタクトホール２４の直径が、
例えば0.３０μｍ程度の場合を示している。
【００５１】図１５および図１８は熱処理雰囲気が還元
性ガス雰囲気の場合の結果を示しており、図１５および
図１８において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。こ
の場合は、図１５および図１８に示すように、還元性雰
囲気中での熱処理においては、処理時間を長くすること
によりコンタクト抵抗が下がる。
性ガス雰囲気の場合の結果を示しており、図１５および
図１８において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。こ
の場合は、図１５および図１８に示すように、還元性雰
囲気中での熱処理においては、処理時間を長くすること
によりコンタクト抵抗が下がる。
【００５２】図１６および図１９は熱処理雰囲気が不活
性ガス雰囲気の場合の結果を示しており、図１６および
図１９において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。こ
の場合、図１６（ａ）および図１９（ａ）に示すよう
に、不活性ガス雰囲気中における熱処理においては、処
理時間を長くすると（２分間）かえってコンタクト抵抗
が上昇することが示されている。
性ガス雰囲気の場合の結果を示しており、図１６および
図１９において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。こ
の場合、図１６（ａ）および図１９（ａ）に示すよう
に、不活性ガス雰囲気中における熱処理においては、処
理時間を長くすると（２分間）かえってコンタクト抵抗
が上昇することが示されている。
【００５３】図１７（ａ）および図２０（ａ）は熱処理
雰囲気が還元性ガス雰囲気の場合において、熱処理温度
とその後のタングステン成膜時の温度とが等しい場合に
おけるタングステン成膜温度とコンタクト抵抗との関係
を示している。また、図１７（ｂ）および図２０（ｂ）
は熱処理雰囲気が還元性ガス雰囲気の場合において、熱
処理温度を４７５℃とした場合におけるタングステン成
膜温度とコンタクト抵抗との関係を示している。いずれ
の場合も成膜温度によるコンタクト抵抗の変動は小さ
い。この結果のみから言えば熱処理温度とタングステン
成膜温度とが等しい方が、コンタクト抵抗の変動を小さ
くできることがわかる。
雰囲気が還元性ガス雰囲気の場合において、熱処理温度
とその後のタングステン成膜時の温度とが等しい場合に
おけるタングステン成膜温度とコンタクト抵抗との関係
を示している。また、図１７（ｂ）および図２０（ｂ）
は熱処理雰囲気が還元性ガス雰囲気の場合において、熱
処理温度を４７５℃とした場合におけるタングステン成
膜温度とコンタクト抵抗との関係を示している。いずれ
の場合も成膜温度によるコンタクト抵抗の変動は小さ
い。この結果のみから言えば熱処理温度とタングステン
成膜温度とが等しい方が、コンタクト抵抗の変動を小さ
くできることがわかる。
【００５４】図２１〜図２６はプラグ３０がｎ+ 型の半
導体領域１０と電気的に接続されている場合の測定結果
を示しており、そのうち、図２１〜図２３はコンタクト
ホール２４の直径が、例えば0.２４μｍ程度の場合を示
し、図２４〜図２６はコンタクトホール２４の直径が、
例えば0.３０μｍ程度の場合を示している。
導体領域１０と電気的に接続されている場合の測定結果
を示しており、そのうち、図２１〜図２３はコンタクト
ホール２４の直径が、例えば0.２４μｍ程度の場合を示
し、図２４〜図２６はコンタクトホール２４の直径が、
例えば0.３０μｍ程度の場合を示している。
【００５５】図２１および図２４は熱処理雰囲気が還元
性ガス雰囲気の場合の結果を示しており、図２１および
図２４において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。
性ガス雰囲気の場合の結果を示しており、図２１および
図２４において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。
【００５６】図２２および図２５は熱処理雰囲気が不活
性ガス雰囲気の場合の結果を示しており、図２２および
図２５において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。な
お、ｎ+ 型の半導体領域１０に関しては、もともと抵抗
上昇の問題がなく、熱処理の有効性はないと考えられ
る。逆に副作用を及ぼすこともない。
性ガス雰囲気の場合の結果を示しており、図２２および
図２５において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。な
お、ｎ+ 型の半導体領域１０に関しては、もともと抵抗
上昇の問題がなく、熱処理の有効性はないと考えられ
る。逆に副作用を及ぼすこともない。
【００５７】図２３（ａ）および図２６（ａ）は熱処理
雰囲気が還元性ガス雰囲気の場合において、熱処理温度
とその後のタングステン成膜時の温度とが等しい場合に
おけるタングステン成膜温度とコンタクト抵抗との関係
を示している。また、図２３（ｂ）および図２６（ｂ）
は熱処理雰囲気が還元性ガス雰囲気の場合において、熱
処理温度を４７５℃とした場合におけるタングステン成
膜温度とコンタクト抵抗との関係を示している。いずれ
の場合も成膜温度によるコンタクト抵抗の変動は小さ
い。
雰囲気が還元性ガス雰囲気の場合において、熱処理温度
とその後のタングステン成膜時の温度とが等しい場合に
おけるタングステン成膜温度とコンタクト抵抗との関係
を示している。また、図２３（ｂ）および図２６（ｂ）
は熱処理雰囲気が還元性ガス雰囲気の場合において、熱
処理温度を４７５℃とした場合におけるタングステン成
膜温度とコンタクト抵抗との関係を示している。いずれ
の場合も成膜温度によるコンタクト抵抗の変動は小さ
い。
【００５８】図２７〜図３２はコンタクトホール２５内
のプラグ３０がゲート電極８Ｃと電気的に接続されてい
る場合の測定結果を示しており、そのうち、図２７〜図
２９はコンタクトホール２５の直径が、例えば0.２４μ
ｍ程度の場合を示し、図３０〜図３２はコンタクトホー
ル２５の直径が、例えば0.３０μｍ程度の場合を示して
いる。なお、この場合のゲート電極８Ｃはポリサイド構
造となっている。
のプラグ３０がゲート電極８Ｃと電気的に接続されてい
る場合の測定結果を示しており、そのうち、図２７〜図
２９はコンタクトホール２５の直径が、例えば0.２４μ
ｍ程度の場合を示し、図３０〜図３２はコンタクトホー
ル２５の直径が、例えば0.３０μｍ程度の場合を示して
いる。なお、この場合のゲート電極８Ｃはポリサイド構
造となっている。
【００５９】図２７および図３０は熱処理雰囲気が還元
性ガス雰囲気の場合の結果を示しており、図２７および
図３０において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。こ
の場合は、図２７および図３０に示すように、還元性雰
囲気中での熱処理においては、処理時間を長くしてもほ
とんど変化がないと思われる。
性ガス雰囲気の場合の結果を示しており、図２７および
図３０において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。こ
の場合は、図２７および図３０に示すように、還元性雰
囲気中での熱処理においては、処理時間を長くしてもほ
とんど変化がないと思われる。
【００６０】図２８および図３１は熱処理雰囲気が不活
性ガス雰囲気の場合の結果を示しており、図２８および
図３１において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。ゲ
ート電極８Ｃに関しても、抵抗上昇の問題はなく、熱処
理追加の有効性はないと考えられる。逆に、副作用を及
ぼすこともない。
性ガス雰囲気の場合の結果を示しており、図２８および
図３１において（ａ），（ｂ）は、それぞれ熱処理温度
が４７５℃の場合と４５０℃の場合とを示している。ゲ
ート電極８Ｃに関しても、抵抗上昇の問題はなく、熱処
理追加の有効性はないと考えられる。逆に、副作用を及
ぼすこともない。
【００６１】図２９（ａ）および図３２（ａ）は熱処理
雰囲気が還元性ガス雰囲気の場合において、熱処理温度
とその後のタングステン成膜時の温度とが等しい場合に
おけるタングステン成膜温度とコンタクト抵抗との関係
を示している。また、図２９（ｂ）および図３２（ｂ）
は熱処理雰囲気が還元性ガス雰囲気の場合において、熱
処理温度を４７５℃とした場合におけるタングステン成
膜温度とコンタクト抵抗との関係を示している。いずれ
の場合も成膜温度によるコンタクト抵抗の変動は小さ
い。
雰囲気が還元性ガス雰囲気の場合において、熱処理温度
とその後のタングステン成膜時の温度とが等しい場合に
おけるタングステン成膜温度とコンタクト抵抗との関係
を示している。また、図２９（ｂ）および図３２（ｂ）
は熱処理雰囲気が還元性ガス雰囲気の場合において、熱
処理温度を４７５℃とした場合におけるタングステン成
膜温度とコンタクト抵抗との関係を示している。いずれ
の場合も成膜温度によるコンタクト抵抗の変動は小さ
い。
【００６２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６３】例えば前記実施の形態においては、情報蓄
積用容量素子が筒型の場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えば突
状の下部電極の表面に容量絶縁膜を介して上部電極が被
着される構造としても良い。
積用容量素子が筒型の場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えば突
状の下部電極の表面に容量絶縁膜を介して上部電極が被
着される構造としても良い。
【００６４】また、前記実施の形態においてはバリア膜
を介してコンタクトホールをタングステンで埋め込む場
合について説明したが、これに限定されるものではな
く、例えばコンタクトホール底部に前記実施の形態と同
様にシリサイド層を形成した後に、窒化チタンまたは窒
化タングステンを埋め込むこともできる。この場合もそ
の窒化チタンや窒化タングステンの成膜前に前記実施の
形態と同様の熱処理を施すことにより、コンタクトホー
ル内の水分や酸素を除去する。
を介してコンタクトホールをタングステンで埋め込む場
合について説明したが、これに限定されるものではな
く、例えばコンタクトホール底部に前記実施の形態と同
様にシリサイド層を形成した後に、窒化チタンまたは窒
化タングステンを埋め込むこともできる。この場合もそ
の窒化チタンや窒化タングステンの成膜前に前記実施の
形態と同様の熱処理を施すことにより、コンタクトホー
ル内の水分や酸素を除去する。
【００６５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍの製造方法に適用した場合について説明したが、それ
に限定されるものではなく、例えばＳＲＡＭ（Static R
andom Access Memory ）、フラッシュメモリ（ＥＥＰＲ
ＯＭ：Electric Erasable Read Only Memory）等のよう
な他のメモリ回路を有する半導体装置またはマイクロプ
ロセッサ等のような論理回路を有する半導体装置あるい
はメモリ回路と論理回路とを同一半導体基板に設けた半
導体装置にも適用できる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍの製造方法に適用した場合について説明したが、それ
に限定されるものではなく、例えばＳＲＡＭ（Static R
andom Access Memory ）、フラッシュメモリ（ＥＥＰＲ
ＯＭ：Electric Erasable Read Only Memory）等のよう
な他のメモリ回路を有する半導体装置またはマイクロプ
ロセッサ等のような論理回路を有する半導体装置あるい
はメモリ回路と論理回路とを同一半導体基板に設けた半
導体装置にも適用できる。
【００６６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６７】(1).本発明によれば、第２の導体膜の成膜
処理に先立って熱処理を施すことにより、接続孔内に残
留する水分や酸素等を除去できるので、その水分や酸素
等に起因する接続孔内での抵抗（接触抵抗および電気抵
抗）の上昇を抑制することが可能となる。
処理に先立って熱処理を施すことにより、接続孔内に残
留する水分や酸素等を除去できるので、その水分や酸素
等に起因する接続孔内での抵抗（接触抵抗および電気抵
抗）の上昇を抑制することが可能となる。
【００６８】(2).上記(1) により、半導体装置の動作速
度の向上を推進させることが可能となる。
度の向上を推進させることが可能となる。
【００６９】(3).本発明によれば、第２の導体膜の成膜
処理に先立って熱処理を施すことにより、接続孔内に残
留する水分や酸素等を除去できるので、その水分や酸素
等に起因する接続孔内での抵抗（接触抵抗および電気抵
抗）がプロセス毎に変動するのを抑制することが可能と
なる。
処理に先立って熱処理を施すことにより、接続孔内に残
留する水分や酸素等を除去できるので、その水分や酸素
等に起因する接続孔内での抵抗（接触抵抗および電気抵
抗）がプロセス毎に変動するのを抑制することが可能と
なる。
【００７０】(4).上記(3) により、半導体装置の性能お
よび機能上の再現性を向上させることが可能となる。
よび機能上の再現性を向上させることが可能となる。
【図１】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。
工程中における要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図３】図２に続く半導体装置の製造工程中における要
部断面図である。
部断面図である。
【図４】本発明の技術思想であって回路の一部を模式的
に示した説明図である。
に示した説明図である。
【図５】本発明者が検討した技術における回路を模式的
に示した説明図である。
に示した説明図である。
【図６】（ａ）および（ｂ）は本発明の一実施の形態で
ある半導体装置の平面図である。
ある半導体装置の平面図である。
【図７】図６の半導体装置における配線系およびスイッ
チ素子の配置を模式的に示した説明図である。
チ素子の配置を模式的に示した説明図である。
【図８】図７の変形例を模式的に示した説明図である。
【図９】図６の半導体装置の試験時の説明図である。
【図１０】図６の半導体装置の試験時におけるスイッチ
素子の説明図である。
素子の説明図である。
【図１１】図６の半導体装置の動作時におけるスイッチ
素子の説明図である。
素子の説明図である。
【図１２】図６の半導体装置の変形例を模式的に示した
説明図である。
説明図である。
【図１３】（ａ）および（ｂ）は本発明の技術思想の１
つであるウエル電位安定化のための手段を模式的に示し
た説明図である。
つであるウエル電位安定化のための手段を模式的に示し
た説明図である。
【図１４】（ａ）および（ｂ）は図１３の変形例を模式
的に示した説明図である。
的に示した説明図である。
【図１５】還元性ガス雰囲気中での熱処理による熱処理
時間と直径0.２４μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
時間と直径0.２４μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
【図１６】不活性ガス雰囲気中での熱処理による熱処理
時間と直径0.２４μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
時間と直径0.２４μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
【図１７】（ａ）は還元性ガス雰囲気中での熱処理にお
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
【図１８】還元性ガス雰囲気中での熱処理による熱処理
時間と直径0.３０μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
時間と直径0.３０μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
【図１９】不活性ガス雰囲気中での熱処理による熱処理
時間と直径0.２４μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
時間と直径0.２４μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
【図２０】（ａ）は還元性ガス雰囲気中での熱処理にお
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
【図２１】還元性ガス雰囲気中での熱処理による熱処理
時間と直径0.２４μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
時間と直径0.２４μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
【図２２】不活性ガス雰囲気中での熱処理による熱処理
時間と直径0.２４μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
時間と直径0.２４μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
【図２３】（ａ）は還元性ガス雰囲気中での熱処理にお
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
【図２４】還元性ガス雰囲気中での熱処理による熱処理
時間と直径0.３０μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
時間と直径0.３０μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
【図２５】不活性ガス雰囲気中での熱処理による熱処理
時間と直径0.３０μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
時間と直径0.３０μｍのコンタクトにおけるコンタクト
抵抗との関係を示すグラフであって、（ａ）は熱処理温
度が４７５℃の場合を示し、（ｂ）は熱処理温度が４５
０℃の場合を示している。
【図２６】（ａ）は還元性ガス雰囲気中での熱処理にお
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
【図２７】還元性ガス雰囲気中での熱処理による熱処理
時間とコンタクト抵抗との関係を示すグラフであって、
（ａ）は熱処理温度が４７５℃の場合を示し、（ｂ）は
熱処理温度が４５０℃の場合を示している。
時間とコンタクト抵抗との関係を示すグラフであって、
（ａ）は熱処理温度が４７５℃の場合を示し、（ｂ）は
熱処理温度が４５０℃の場合を示している。
【図２８】不活性ガス雰囲気中での熱処理による熱処理
時間とコンタクト抵抗との関係を示すグラフであって、
（ａ）は熱処理温度が４７５℃の場合を示し、（ｂ）は
熱処理温度が４５０℃の場合を示している。
時間とコンタクト抵抗との関係を示すグラフであって、
（ａ）は熱処理温度が４７５℃の場合を示し、（ｂ）は
熱処理温度が４５０℃の場合を示している。
【図２９】（ａ）は還元性ガス雰囲気中での熱処理にお
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
【図３０】還元性ガス雰囲気中での熱処理による熱処理
時間とコンタクト抵抗との関係を示すグラフであって、
（ａ）は熱処理温度が４７５℃の場合を示し、（ｂ）は
熱処理温度が４５０℃の場合を示している。
時間とコンタクト抵抗との関係を示すグラフであって、
（ａ）は熱処理温度が４７５℃の場合を示し、（ｂ）は
熱処理温度が４５０℃の場合を示している。
【図３１】不活性ガス雰囲気中での熱処理による熱処理
時間とコンタクト抵抗との関係を示すグラフであって、
（ａ）は熱処理温度が４７５℃の場合を示し、（ｂ）は
熱処理温度が４５０℃の場合を示している。
時間とコンタクト抵抗との関係を示すグラフであって、
（ａ）は熱処理温度が４７５℃の場合を示し、（ｂ）は
熱処理温度が４５０℃の場合を示している。
【図３２】（ａ）は還元性ガス雰囲気中での熱処理にお
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
いて、熱処理温度とその後のタングステン成膜温度とが
等しい場合におけるタングステン成膜温度とコンタクト
抵抗との関係を示すグラフ、（ｂ）はその熱処理温度が
４７５℃の場合を示している。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型半導体領域 ４ ｎ型ウエル ５ 酸化シリコン膜 ６ 素子分離溝 ７ ゲート酸化膜 ８Ａ〜８Ｃ ゲート電極 ９ ｎ型半導体領域 ９ａ ｎ- 型半導体領域 １０ ｎ+ 型半導体領域 １１ ｐ+ 型半導体領域 １２ 窒化シリコン膜 １３ 窒化シリコン膜 １３ｓ サイドウォールスペーサ １４ ｎ- 型半導体領域 １５ ｐ- 型半導体領域 １６ ＳＯＧ膜 １７ 酸化シリコン膜 １８ 酸化シリコン膜 １９ コンタクトホール ２０ コンタクトホール ２１ プラグ ２２ 酸化シリコン膜 ２３ スルーホール ２４ コンタクトホール ２５ コンタクトホール ２６ Ｔｉ膜 ２７ ＴｉＳｉ2 膜 ２８ ＴｉＮ膜 ２９ タングステン膜 ３０ プラグ ３１ 第１層目の配線 ３２ 下部電極 ３３ 容量絶縁膜 ３４ 上部電極 ３５ プラグ ３６ 第２層目の配線 ３７ 第３層目の配線 ３８ プラグ ３９ プラグ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｌ 活性領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４５１ Ｈ０１Ｌ 27/10 ４５１ 27/108 ６２１Ｃ 21/8242 ６５１ 21/8247 29/78 ３７１ 29/788 29/792 (72)発明者 中村 吉孝 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 佐藤 明 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 4M104 BB01 BB04 BB06 BB18 BB20 BB25 BB26 BB27 BB30 BB40 CC01 CC05 DD16 DD19 DD21 DD37 DD43 DD78 DD84 FF18 FF22 GG16 HH15 5F001 AG09 AG17 AG30 5F033 HH08 JJ04 JJ19 JJ26 JJ27 JJ29 JJ30 JJ33 JJ34 KK01 KK08 NN06 NN07 NN40 PP04 PP06 PP15 QQ03 QQ09 QQ38 QQ48 QQ70 QQ73 QQ92 QQ93 QQ98 RR04 RR06 RR09 TT02 TT08 VV16 WW03 XX09 5F083 AD24 GA02 JA06 JA14 JA15 JA32 JA38 JA39 JA40 JA43 MA03 MA05 MA17 MA20 PR10 PR21 PR33
Claims (7)
- 【請求項１】 （ａ）絶縁膜に接続孔を穿孔する工程
と、（ｂ）前記（ａ）工程後に第１の熱処理を施す工程
と、（ｃ）前記（ｂ）工程後に前記接続孔内に導体膜を
埋め込む工程と、（ｄ）前記（ｃ）工程後に６００℃以
上の第２の熱処理を施す工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 （ａ）絶縁膜に接続孔を穿孔する工程
と、（ｂ）前記接続孔内に第１の導体膜を形成する工程
と、（ｃ）前記（ｂ）工程後に前記接続孔内に第２の導
体膜を埋め込む工程と、（ｄ）前記（ａ）工程後、前記
（ｃ）工程前に第１の熱処理を施す工程と、（ｅ）前記
（ｃ）工程後に６００℃以上の第２の熱処理を施す工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記第１の導体膜の形成工程後、大気開放せずに第２の
導体膜の形成工程に移行することを特徴とする半導体装
置の製造方法。 - 【請求項４】 請求項２または３記載の半導体装置の製
造方法において、 前記第１の導体膜が化学的気相成長法により形成された
窒化チタンであり、前記第２の導体膜が化学的気相成長
法によって形成されたタングステンであることを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項１、２、３または４記載の半導体
装置の製造方法において、前記第１の熱処理の雰囲気
を、還元性ガス雰囲気または不活性ガス雰囲気とするこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体装置の製造方法において、前記第１の熱処理の処理
温度が３００℃以上であることを特徴とする半導体装置
の製造方法。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体装置の製造方法において、前記接続孔の穿孔工程に
際し、その接続孔から下層の半導体基板を露出させるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137055A JP2000332105A (ja) | 1999-05-18 | 1999-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137055A JP2000332105A (ja) | 1999-05-18 | 1999-05-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332105A true JP2000332105A (ja) | 2000-11-30 |
Family
ID=15189838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11137055A Withdrawn JP2000332105A (ja) | 1999-05-18 | 1999-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332105A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261161A (ja) * | 2001-03-05 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
| WO2006082756A1 (ja) * | 2005-02-02 | 2006-08-10 | National Institute Of Advanced Industrial Science And Technology | 半導体装置とその製造方法、及び製造装置 |
| JP2008258656A (ja) * | 2008-07-16 | 2008-10-23 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7462898B2 (en) | 2005-06-07 | 2008-12-09 | Fujitsu Limited | Semiconductor device having capacitor with upper electrode of conductive oxide and its manufacture method |
| US7863191B2 (en) | 2006-09-28 | 2011-01-04 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
-
1999
- 1999-05-18 JP JP11137055A patent/JP2000332105A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261161A (ja) * | 2001-03-05 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
| WO2006082756A1 (ja) * | 2005-02-02 | 2006-08-10 | National Institute Of Advanced Industrial Science And Technology | 半導体装置とその製造方法、及び製造装置 |
| US7462898B2 (en) | 2005-06-07 | 2008-12-09 | Fujitsu Limited | Semiconductor device having capacitor with upper electrode of conductive oxide and its manufacture method |
| US7863191B2 (en) | 2006-09-28 | 2011-01-04 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
| JP2008258656A (ja) * | 2008-07-16 | 2008-10-23 | Renesas Technology Corp | 半導体装置の製造方法 |
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